JPS59193513A - インタ−リ−ブ回路 - Google Patents
インタ−リ−ブ回路Info
- Publication number
- JPS59193513A JPS59193513A JP6643783A JP6643783A JPS59193513A JP S59193513 A JPS59193513 A JP S59193513A JP 6643783 A JP6643783 A JP 6643783A JP 6643783 A JP6643783 A JP 6643783A JP S59193513 A JPS59193513 A JP S59193513A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- address sequence
- length
- interleave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/031—Electronic editing of digitised analogue information signals, e.g. audio or video signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、ディジタル情報信号を記録、再生する場合
に適用されるインターリーブ回路に関する。
に適用されるインターリーブ回路に関する。
「背景技術とその問題点」
ディジタルビデオ信号、ディジタルオーディオ信号を記
録再生する場合、記録及び再生のプロセスで生じるバー
ストエラーを分散させるために、ワード単位のインター
リーブが行なわれる。これは、元のアナログ情報信号と
対応するデータ系列のワードの順序の並び換えを記録時
に行なうもので、再生されたデータ系列のワードの順序
は、インターリーブと逆のディンターリーブによって元
のものに戻される。このインターリーブ及びディンター
リーブの処理によって、連続するワードがエラーワード
となることを防止でき、エラー’７−ドの補間が容易と
なシ、まだ、エラー訂正符号化の処理を併用している時
には、エラー訂正が不可能となることを防止できる。
録再生する場合、記録及び再生のプロセスで生じるバー
ストエラーを分散させるために、ワード単位のインター
リーブが行なわれる。これは、元のアナログ情報信号と
対応するデータ系列のワードの順序の並び換えを記録時
に行なうもので、再生されたデータ系列のワードの順序
は、インターリーブと逆のディンターリーブによって元
のものに戻される。このインターリーブ及びディンター
リーブの処理によって、連続するワードがエラーワード
となることを防止でき、エラー’７−ドの補間が容易と
なシ、まだ、エラー訂正符号化の処理を併用している時
には、エラー訂正が不可能となることを防止できる。
第１図は、従来のインターリーブ回路を示し、１及び２
がメモリである。メモリ１及び２の一方には、マルチプ
レクサ３を介して入力データが供給され、メモリ１及び
２の他方から読出されだデ−夕がデータセレクタ４によ
り選択されて出力データとなされる。つ？ｆ、９、メモ
リ１及び２は、その一方がライト（書込み）動作を行な
っている区間では、その他方がリード（読出し）動作を
行なうように制御される。また、５がカウンタ、６及び
７がデータセレクタ、８がインターリーブテーブルの格
納されたＲＣＭである。カウンタ５によって、順次変化
するライトアドレスが形成され、ＲＯＭ ８のインター
リーブテーブルによってリードアドレスが形成される。
がメモリである。メモリ１及び２の一方には、マルチプ
レクサ３を介して入力データが供給され、メモリ１及び
２の他方から読出されだデ−夕がデータセレクタ４によ
り選択されて出力データとなされる。つ？ｆ、９、メモ
リ１及び２は、その一方がライト（書込み）動作を行な
っている区間では、その他方がリード（読出し）動作を
行なうように制御される。また、５がカウンタ、６及び
７がデータセレクタ、８がインターリーブテーブルの格
納されたＲＣＭである。カウンタ５によって、順次変化
するライトアドレスが形成され、ＲＯＭ ８のインター
リーブテーブルによってリードアドレスが形成される。
データセレクタ６及び７がこのライトアドレス及びリー
ドアドレスの夫々を選択してメモリ１，２に供給する。
ドアドレスの夫々を選択してメモリ１，２に供給する。
この従来のインターリーブ回路に第２図Ａに示すように
、Ｄ、Ｄ、Ｄ ・ と連続する入力データ１ ２
３ が供給された時の動作について説明する。Ｄｉは、例え
ばディジタルビデオデータの１サンプルと対応する１ワ
ード（８ビツト）のデータである。まだ、以下の説明は
、完結長（インターリーブの完結する全ワード数）を９
ワードとし、インターリーブ長を３ワードとし、メモリ
１，２の夫々の容量を９ワードとしたときのものである
。
、Ｄ、Ｄ、Ｄ ・ と連続する入力データ１ ２
３ が供給された時の動作について説明する。Ｄｉは、例え
ばディジタルビデオデータの１サンプルと対応する１ワ
ード（８ビツト）のデータである。まだ、以下の説明は
、完結長（インターリーブの完結する全ワード数）を９
ワードとし、インターリーブ長を３ワードとし、メモリ
１，２の夫々の容量を９ワードとしたときのものである
。
入力データのＤ１〜Ｄ９の９ワードの期間Ｔ１では、第
２図Ｂに示すように、メモリ１がライト動作を行ない、
歩進するライトアドレス（１，２，３゜４ ・・９）が
カウンタ５からデータセレクタ６を介してメモリ１に供
給される。これと共に、第２図Ｃに示すように、メモリ
２がリード動作を行な５よ５にされ、（１，４，７，２
，５，８，３゜６．９）と変化するリードアドレスがＲ
ＯＭ ８から発生し、データセレクタ７を介してメモリ
２に供給される。
２図Ｂに示すように、メモリ１がライト動作を行ない、
歩進するライトアドレス（１，２，３゜４ ・・９）が
カウンタ５からデータセレクタ６を介してメモリ１に供
給される。これと共に、第２図Ｃに示すように、メモリ
２がリード動作を行な５よ５にされ、（１，４，７，２
，５，８，３゜６．９）と変化するリードアドレスがＲ
ＯＭ ８から発生し、データセレクタ７を介してメモリ
２に供給される。
メモリ１及び２のワードアドレスを第２図Ｇに示すもの
とすると、期間Ｔ、の経過後には、メモリ１に第２図Ｅ
に示すようにＩ Ｄ１〜Ｄ９の９ワードが書込まれる。
とすると、期間Ｔ、の経過後には、メモリ１に第２図Ｅ
に示すようにＩ Ｄ１〜Ｄ９の９ワードが書込まれる。
１だ、第２図Ｆに示すように、メモリ２には、データが
貯えられていないので、出力データが発生しなＶ−６ 入力データがＤＩＧ” Ｄｉ８の９ワードの期間Ｔ２で
は、メモリ１がリード動作を行なうと共に、メモリ２が
ライト動作を行なう。したがって、メモリ１に書込まれ
又いるワードが第２図Ｂに示すリードアドレスに従って
読出され、第２図りに示すよ５に、インターリーグされ
た出力データが得られる。これと共に、入力データのＤ
ｌｏ””１８ の各ワードが第２図Ｃに示すライトア
ドレスによってメモリ２にｗ込ｔｈる。この期間Ｔ２で
は、メモリ１の内容ハ、第２図Ｅに示すよ５に、期間Ｔ
、におけるものと同一で、メモリ２には、第２図Ｆに示
すように、Ｄｌｏ ”” Ｄ＋ ８のデータが期間Ｔ２
において書込まれる。
貯えられていないので、出力データが発生しなＶ−６ 入力データがＤＩＧ” Ｄｉ８の９ワードの期間Ｔ２で
は、メモリ１がリード動作を行なうと共に、メモリ２が
ライト動作を行なう。したがって、メモリ１に書込まれ
又いるワードが第２図Ｂに示すリードアドレスに従って
読出され、第２図りに示すよ５に、インターリーグされ
た出力データが得られる。これと共に、入力データのＤ
ｌｏ””１８ の各ワードが第２図Ｃに示すライトア
ドレスによってメモリ２にｗ込ｔｈる。この期間Ｔ２で
は、メモリ１の内容ハ、第２図Ｅに示すよ５に、期間Ｔ
、におけるものと同一で、メモリ２には、第２図Ｆに示
すように、Ｄｌｏ ”” Ｄ＋ ８のデータが期間Ｔ２
において書込まれる。
更に、次の期間Ｔ３では、メモリ１がライト動作を行な
うと共に、メモリ２がリード動作を行なう。
うと共に、メモリ２がリード動作を行なう。
以下、完結長の期間毎にメモリ１及び２がリード動作と
ライト動作とを交互に行なうようになされる。第２図り
に示す出力データがインターリーブされたもので、完結
長の９ワード内で連続する２ワードが３ワード（インタ
ーリーブ長）の間隔をおいた位置に配されている。
ライト動作とを交互に行なうようになされる。第２図り
に示す出力データがインターリーブされたもので、完結
長の９ワード内で連続する２ワードが３ワード（インタ
ーリーブ長）の間隔をおいた位置に配されている。
従来のインターリーブ回路では、１クロツク内でリード
アドレスとライトアドレスとを切シ換える時間的余裕が
あっても、２個のメモリ１及び２を必要とした。これは
、入力データのＤ−Ｄを１９ 個のメモリにライトアドレスによって書込み、Ｄ〜Ｄ、
をリードアドレスによって読出そうとした場合、Ｄ１〜
Ｄ９のデータを全て読み出す前に、新しいデータが書込
まれてしまうだめである。
アドレスとライトアドレスとを切シ換える時間的余裕が
あっても、２個のメモリ１及び２を必要とした。これは
、入力データのＤ−Ｄを１９ 個のメモリにライトアドレスによって書込み、Ｄ〜Ｄ、
をリードアドレスによって読出そうとした場合、Ｄ１〜
Ｄ９のデータを全て読み出す前に、新しいデータが書込
まれてしまうだめである。
「発明の目的」
この発明は、メモリの容量が従来の去ですむ完語形のイ
ンターリーブ回路の提供を目的とするものである。
ンターリーブ回路の提供を目的とするものである。
「発明の概要」
コノ発明ハ、アドレスが歩進する第１のアドレスシーケ
ンスとアドレスが所定のインターリーブ長を生じさせる
ように、変化する第２のアドレスシーケンスとを形成し
、この第１のアドレスシーケンス及び第２のアドレスシ
ーケンスを完結長毎に選択してメモリーに供給し、この
第１又は第２のアドレスシーケンスのアドレスの同一の
ものに対してリード動作を行ない、その直後にライト動
作を行なうようにしたものである。
ンスとアドレスが所定のインターリーブ長を生じさせる
ように、変化する第２のアドレスシーケンスとを形成し
、この第１のアドレスシーケンス及び第２のアドレスシ
ーケンスを完結長毎に選択してメモリーに供給し、この
第１又は第２のアドレスシーケンスのアドレスの同一の
ものに対してリード動作を行ない、その直後にライト動
作を行なうようにしたものである。
「実施例」
この発明の一実施例では、完結長をり、インター）−ブ
長をｎとしだ時に、次の条件を満足するようになされる
。
長をｎとしだ時に、次の条件を満足するようになされる
。
ｎ＝Ｊ・−−Ｊ−ｍ（Ｊ：任意の自然数）ｍとは、１つ
の完結長円のインターリーブ長の数である。例えば（ｊ
＝１）時は、（ｎ＝ｍ）で、インタリーブ長と同じ数だ
けのインターリーブブロックが完結長に金回れている必
要がある。
の完結長円のインターリーブ長の数である。例えば（ｊ
＝１）時は、（ｎ＝ｍ）で、インタリーブ長と同じ数だ
けのインターリーブブロックが完結長に金回れている必
要がある。
第３図は、この発明の一実施例の構成を示し、１１がメ
モリである。１２がワードクロックが供給され、歩進す
る第１のアドレスシーケンスを発生するカウンタであり
、このカウンター２の出力がデータセレクタ１３及びＲ
ＯＭ １４に供給される。
モリである。１２がワードクロックが供給され、歩進す
る第１のアドレスシーケンスを発生するカウンタであり
、このカウンター２の出力がデータセレクタ１３及びＲ
ＯＭ １４に供給される。
ＲＯＭ １４は、インターリーブテーブルが予め書込ま
れたもので、その出力に所定のインターリーブ長ｎを生
じさせる第２のアドレスシーケンスが発生する。この第
２のアドレスシーケンがデータセレクタ１３に供給され
る。
れたもので、その出力に所定のインターリーブ長ｎを生
じさせる第２のアドレスシーケンスが発生する。この第
２のアドレスシーケンがデータセレクタ１３に供給され
る。
このデータセレクタ１３は、完結長り毎に交互に第１及
び第２のアドレスシーケンスの何れが一方を選択するよ
うに動作し、このデータセレクタ１３からのアドレスシ
ーケンスがメモリ１１に供給される。メモリ１１は、１
ワードクロツク内において、同一アドレスに対し、リー
ド動作を行ない、その直後にライト動作を行なうように
制御される。
び第２のアドレスシーケンスの何れが一方を選択するよ
うに動作し、このデータセレクタ１３からのアドレスシ
ーケンスがメモリ１１に供給される。メモリ１１は、１
ワードクロツク内において、同一アドレスに対し、リー
ド動作を行ない、その直後にライト動作を行なうように
制御される。
一例として、完結長しが９ワード、インターリーブ長ｎ
が３ワード、したがって（ｊ＝１）（ｍ＝１）のときの
動作を第４図を参照して説明する。
が３ワード、したがって（ｊ＝１）（ｍ＝１）のときの
動作を第４図を参照して説明する。
第４図Ａは、入力データ系列（Ｄ、、 Ｄ２． Ｄ３−
・・）を示し、この入力データがメモリ１１に供給され
る。最初の完結長しの期間Ｔ１では、第４図Ｂに示すよ
うに、歩進する第１のアドレスシーケンスがデータセレ
クタ１３で選択される。メモリ１１には、何もデータが
書込まれてないので、各アドレスに対してリード動作を
行ないその直後にライト動作を行なった場合、出力デー
タが第４図Ｃに示すように発生せず、期間Ｔ１の経過後
で、メモリ１１の内容は、第４図りに示すものとなる。
・・）を示し、この入力データがメモリ１１に供給され
る。最初の完結長しの期間Ｔ１では、第４図Ｂに示すよ
うに、歩進する第１のアドレスシーケンスがデータセレ
クタ１３で選択される。メモリ１１には、何もデータが
書込まれてないので、各アドレスに対してリード動作を
行ないその直後にライト動作を行なった場合、出力デー
タが第４図Ｃに示すように発生せず、期間Ｔ１の経過後
で、メモリ１１の内容は、第４図りに示すものとなる。
次の完結長りの期間Ｔ２では、第４図Ｂに示すよ５に、
（１，４，７，２，５，８，３，６，９）とメモリ１１
の縦方向に変化する第２のアドレスノーケンスがデータ
セレクタ１３がら発生する。
（１，４，７，２，５，８，３，６，９）とメモリ１１
の縦方向に変化する第２のアドレスノーケンスがデータ
セレクタ１３がら発生する。
したがって、メモリ１１がら第４図Ｃに示すよ５に、（
Ｄ、、Ｄ４．Ｄ７・ Ｄ９）とインターリーブされた出
力データが現れる。これと共に、期間Ｔ２の経過後には
、メモ１月１の内容は、第４図りに示すように、第２の
アドレスシーケンスに従っタモのとなる。
Ｄ、、Ｄ４．Ｄ７・ Ｄ９）とインターリーブされた出
力データが現れる。これと共に、期間Ｔ２の経過後には
、メモ１月１の内容は、第４図りに示すように、第２の
アドレスシーケンスに従っタモのとなる。
更に、次の完結長りの期間Ｔ３では、再び第１のアドレ
スシーケンスが選択される。以下、完結長しの期間毎に
第１及び第２のアドレスシーケンスが交互に選択されて
、上述と同様の動作が繰シ返される。
スシーケンスが選択される。以下、完結長しの期間毎に
第１及び第２のアドレスシーケンスが交互に選択されて
、上述と同様の動作が繰シ返される。
なお、Ｊが１以上の時、つまり、インターリーブ長ｎが
ｍよりも大きい時でも、ｎがｍの倍数であれば、上述と
同様にしてインターリーブ回路を構成することができる
。
ｍよりも大きい時でも、ｎがｍの倍数であれば、上述と
同様にしてインターリーブ回路を構成することができる
。
第５図を参照してこの発明の他の実施例について説明す
る。この例は、第５図Ａに示すよ５に、１番地から２４
番地のワードアドレスを有する１個のメモリを用い、２
４ワードをインターリーブの完結長りとし、インターリ
ーブ長ｎを６ワードとしたものである。最初の完結長の
期間では、（１，２，３，・・・・・２２，２３．２４
）と歩進する第１のアドレスシーケンスが用いられ、こ
の期間の経過後には、第５図Ｂに示すようなメモリの内
容となる。
る。この例は、第５図Ａに示すよ５に、１番地から２４
番地のワードアドレスを有する１個のメモリを用い、２
４ワードをインターリーブの完結長りとし、インターリ
ーブ長ｎを６ワードとしたものである。最初の完結長の
期間では、（１，２，３，・・・・・２２，２３．２４
）と歩進する第１のアドレスシーケンスが用いられ、こ
の期間の経過後には、第５図Ｂに示すようなメモリの内
容となる。
次に、（１，８，１５，２２，５，１２，１９゜２．９
，１６，２３，６，１３，２０，３，１０゜１７．２４
，７，１４，２１，４，１１．８）と変化する第２のア
ドレスシーケンスが用いられる。
，１６，２３，６，１３，２０，３，１０゜１７．２４
，７，１４，２１，４，１１．８）と変化する第２のア
ドレスシーケンスが用いられる。
この第２のアドレスシーケンスの各アドレスに対してリ
ード動作がなされ、その直後にライト動作がなされるの
で、インターリーブされた出力データが得られる。この
完結長の期間の経過後のメモリの内容は、第５図Ｃに示
すものとなる。以下、第１のアドレスシーケンスと第２
のアドレスシーケンスとが交互に用いられ、インターリ
ーブされた出力データを得ることができる。
ード動作がなされ、その直後にライト動作がなされるの
で、インターリーブされた出力データが得られる。この
完結長の期間の経過後のメモリの内容は、第５図Ｃに示
すものとなる。以下、第１のアドレスシーケンスと第２
のアドレスシーケンスとが交互に用いられ、インターリ
ーブされた出力データを得ることができる。
「発明の効果Ｊ
この発明に依れば、従来のインターリーブ回路と比べて
メモリの容量を−とすることができる。
メモリの容量を−とすることができる。
寸だ、データ系列の所定長毎にインターリーブが完結す
るので、ディジタルビデオ信号やディジタルオーディオ
信号を磁気テープに記録する時に、編集が容易となる利
点がある。
るので、ディジタルビデオ信号やディジタルオーディオ
信号を磁気テープに記録する時に、編集が容易となる利
点がある。
第１図及び第２図は従来のインターリーブ回路の構成を
示すブロック図及びその動作説明に用いるタイムチャー
ト、第３図及び第４図はこの発明の一実施例のブロック
図及びその動作説明に用いるタイムチャート、第５図は
この発明の他の実施例の動作説明に用いる路線図である
。 １１，１１ ・ ・メモリ、５，１２−・・ ・カウン
タ、８．１４ ・ ・ インターリーブテーブルが書
込まれたＲＯＭ０ 代理人 杉 浦 正 知
示すブロック図及びその動作説明に用いるタイムチャー
ト、第３図及び第４図はこの発明の一実施例のブロック
図及びその動作説明に用いるタイムチャート、第５図は
この発明の他の実施例の動作説明に用いる路線図である
。 １１，１１ ・ ・メモリ、５，１２−・・ ・カウン
タ、８．１４ ・ ・ インターリーブテーブルが書
込まれたＲＯＭ０ 代理人 杉 浦 正 知
Claims (1)
- ディジタルデータの系列の所定長を完結長として上記デ
ィジタルデータの時間軸上の順序の並び換えを行なうイ
ンターリーブ回路において、アドレスが歩進する第１の
アドレスシーケンスを形成する回路と、アドレスが所定
のインターリーブ長を生じさせるように、変化する第２
のアドレスシーケンスを形成する回路と、上記第１のア
ドレスシーケンス及び上記第２のアドレスシーケンスが
上記完結長毎に交互に供給され、上記第１又は第２のア
ドレスシーケンスのアドレスの同一のものに対してリー
ド動作がなされ、その直後にライト動作がなされるメモ
リとを備えることを特徴とするインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066437A JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58066437A JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193513A true JPS59193513A (ja) | 1984-11-02 |
| JPH0634306B2 JPH0634306B2 (ja) | 1994-05-02 |
Family
ID=13315749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58066437A Expired - Lifetime JPH0634306B2 (ja) | 1983-04-15 | 1983-04-15 | インタ−リ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634306B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260468A (ja) * | 1985-05-14 | 1986-11-18 | Matsushita Electric Ind Co Ltd | インタ−リ−ブ回路 |
| JPH01149265A (ja) * | 1987-12-03 | 1989-06-12 | Matsushita Electric Ind Co Ltd | インタリーブ装置 |
| JP2002529952A (ja) * | 1998-11-05 | 2002-09-10 | クゥアルコム・インコーポレイテッド | チャンク配分によりデインターリーブ器のメモリ要求を減少させるためのシステムおよび方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120512A (en) * | 1977-03-30 | 1978-10-21 | Sony Corp | Digital signal processing unit |
| JPS54162527A (en) * | 1978-06-13 | 1979-12-24 | Teac Corp | Method of recording pcm signal |
| JPS5538617A (en) * | 1978-09-04 | 1980-03-18 | Matsushita Electric Ind Co Ltd | Pcm recording and reproducing device |
-
1983
- 1983-04-15 JP JP58066437A patent/JPH0634306B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120512A (en) * | 1977-03-30 | 1978-10-21 | Sony Corp | Digital signal processing unit |
| JPS54162527A (en) * | 1978-06-13 | 1979-12-24 | Teac Corp | Method of recording pcm signal |
| JPS5538617A (en) * | 1978-09-04 | 1980-03-18 | Matsushita Electric Ind Co Ltd | Pcm recording and reproducing device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61260468A (ja) * | 1985-05-14 | 1986-11-18 | Matsushita Electric Ind Co Ltd | インタ−リ−ブ回路 |
| JPH01149265A (ja) * | 1987-12-03 | 1989-06-12 | Matsushita Electric Ind Co Ltd | インタリーブ装置 |
| JP2002529952A (ja) * | 1998-11-05 | 2002-09-10 | クゥアルコム・インコーポレイテッド | チャンク配分によりデインターリーブ器のメモリ要求を減少させるためのシステムおよび方法 |
| JP2011010311A (ja) * | 1998-11-05 | 2011-01-13 | Qualcomm Inc | チャンク配分によりデインターリーブ器のメモリ要求を減少させる方法、装置および媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0634306B2 (ja) | 1994-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4639920A (en) | Data interpolating circuit using a two data word memory | |
| JPS60160780A (ja) | 特殊効果用画像記憶装置 | |
| JPH0534746B2 (ja) | ||
| JPS6364674A (ja) | 信号処理装置 | |
| JPS59193513A (ja) | インタ−リ−ブ回路 | |
| JPH0147943B2 (ja) | ||
| US4516219A (en) | Address designating method of memory and apparatus therefor | |
| JPS59195309A (ja) | インタ−リ−ブ回路 | |
| US5500825A (en) | Parallel data outputting storage circuit | |
| JPH0566673B2 (ja) | ||
| JPS6338897B2 (ja) | ||
| JPH0241057B2 (ja) | ||
| JPS607418B2 (ja) | インタ−リ−ブ処理回路 | |
| JPS61270922A (ja) | エラ−訂正符号の復号装置 | |
| JPH0233158B2 (ja) | ||
| JPS61246848A (ja) | 動作履歴記憶回路 | |
| JPS61271671A (ja) | 再生ビデオデータの処理装置 | |
| JPS5863283A (ja) | 順序変換回路 | |
| JP2502857B2 (ja) | 信号処理装置 | |
| JPS61250729A (ja) | シフタ回路 | |
| JPS59223845A (ja) | Ｒａｍを用いたシフトレジスタ回路 | |
| JPS6217790A (ja) | 文字パタ−ン発生回路 | |
| JPH05144195A (ja) | 信号処理装置 | |
| JPH0241058B2 (ja) | ||
| JPS6118829B2 (ja) |