JPH0147943B2 - - Google Patents
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- JPH0147943B2 JPH0147943B2 JP56057630A JP5763081A JPH0147943B2 JP H0147943 B2 JPH0147943 B2 JP H0147943B2 JP 56057630 A JP56057630 A JP 56057630A JP 5763081 A JP5763081 A JP 5763081A JP H0147943 B2 JPH0147943 B2 JP H0147943B2
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
この発明は、帰還形のクロスインターリーブを
用いたエラー訂正符号化方法に関する。
用いたエラー訂正符号化方法に関する。
例えばオーデイオPCM信号系列を所定数のサ
ンプル（ワード）毎に区切り、これに対してエラ
ー訂正用の冗長コードを付加し、所定数のPCM
データとエラー訂正コードとの各々に互いに異な
る遅延を与えるインターリーブ操作を施し、更に
エラー検出コードを付加して記録再生することが
行なわれている。このようなインターリーブのひ
とつとして、第１の配列状態にある所定数の
PCMワードに対して第１の冗長コードを付加し、
インターリーブ操作後の第２の配列状態にある所
定数のPCMワード及び第１の冗長コードに対し
て第２の冗長コードを付加するクロスインターリ
ーブが提案されている。クロスインターリーブ
は、PCMデータの各ワードが第１の冗長コード
と第２の冗長コードとの夫々を生成する２つの系
列に含まれるので、単なるインターリーブに比べ
てエラー訂正能力を向上させることができる。帰
還形のクロスインターリーブは、第１の冗長コー
ドを生成する系列にも第２の冗長コードを含ませ
るように、第２の冗長コードを第１の配列状態に
帰還するものであつて、更にエラー訂正能力が向
上する。
ンプル（ワード）毎に区切り、これに対してエラ
ー訂正用の冗長コードを付加し、所定数のPCM
データとエラー訂正コードとの各々に互いに異な
る遅延を与えるインターリーブ操作を施し、更に
エラー検出コードを付加して記録再生することが
行なわれている。このようなインターリーブのひ
とつとして、第１の配列状態にある所定数の
PCMワードに対して第１の冗長コードを付加し、
インターリーブ操作後の第２の配列状態にある所
定数のPCMワード及び第１の冗長コードに対し
て第２の冗長コードを付加するクロスインターリ
ーブが提案されている。クロスインターリーブ
は、PCMデータの各ワードが第１の冗長コード
と第２の冗長コードとの夫々を生成する２つの系
列に含まれるので、単なるインターリーブに比べ
てエラー訂正能力を向上させることができる。帰
還形のクロスインターリーブは、第１の冗長コー
ドを生成する系列にも第２の冗長コードを含ませ
るように、第２の冗長コードを第１の配列状態に
帰還するものであつて、更にエラー訂正能力が向
上する。
第１図は、非帰還形のクロスインターリーブで
あつてブロツク完結形の符号器の構成を示してい
る。オーデイオPCMデータ等のPCMデータを
（ｎワード×ｍブロツク）の１インターリーブブ
ロツクにわける。Ｗ（ｍ、ｎ）の表現において、
ｍはインターリーブブロツク内のブロツク番号を
示し、ｎはインターリーブブロツク内のワード番
号を示す。このインターリーブブロツク内の各ブ
ロツクのデータから第１のパリテイデータPmが
（mod.2）の加算器（白丸印で示す）によつて形
成される。
あつてブロツク完結形の符号器の構成を示してい
る。オーデイオPCMデータ等のPCMデータを
（ｎワード×ｍブロツク）の１インターリーブブ
ロツクにわける。Ｗ（ｍ、ｎ）の表現において、
ｍはインターリーブブロツク内のブロツク番号を
示し、ｎはインターリーブブロツク内のワード番
号を示す。このインターリーブブロツク内の各ブ
ロツクのデータから第１のパリテイデータPmが
（mod.2）の加算器（白丸印で示す）によつて形
成される。
Pm＝o-1
〓k=0
Ｗ（ｍ、ｋ）
次に、メモリー回路１によつてインターリーブ
処理がなされる。メモリー回路１は、１インター
リーブブロツク分のデータを記憶できる容量のも
のであつて、Ｗ（ｍ、ｏ）、Ｗ（ｍ、１）…Ｗ（ｍ、
ｎ−１）、Pmの各ワードに対して、互いにｄブ
ロツクずつの差を持つような遅延を与えるように
動作する。この遅延処理によつて第２の配列状態
となされたPCMデータ及びパリテイデータとを
（mod.2）の加算器に供給することによつて第２
のパリテイデータQmが形成される。
処理がなされる。メモリー回路１は、１インター
リーブブロツク分のデータを記憶できる容量のも
のであつて、Ｗ（ｍ、ｏ）、Ｗ（ｍ、１）…Ｗ（ｍ、
ｎ−１）、Pmの各ワードに対して、互いにｄブ
ロツクずつの差を持つような遅延を与えるように
動作する。この遅延処理によつて第２の配列状態
となされたPCMデータ及びパリテイデータとを
（mod.2）の加算器に供給することによつて第２
のパリテイデータQmが形成される。
Qm＝o-1
〓k=0
Ｗ（ｍ−kd、ｋ）＋Pm−nd
但し、ブロツク番号ｍ−kd、ｍ−ndは、
（mod.m）で計算され、１インターリーブブロツ
ク毎に完結するものとなされる。
（mod.m）で計算され、１インターリーブブロツ
ク毎に完結するものとなされる。
第２図は、かかるブロツク完結形のクロスイン
ターリーブを表わしており、同図における垂直方
向の線は、第１のパリテイPmを生成するデータ
の系列を表し、また斜め方向の線は、第２のパリ
テイQmを生成するデータの系列を表している。
第２図の破線の状態に示すように、第２のパリテ
イQmを生成するデータのブロツク番号は、
（mod.m）で計算されるために、ブロツク番号が
より小さい数に戻ることがある。その関係から１
インターリーブブロツク分の容量のメモリー回路
が必要となる。１インターリーブブロツク内の全
てのPCMワードは、２つのパリテイ生成系列に
含まれ、且つこの２つのパリテイ生成系列は、１
インターリーブブロツク内の各ワード毎に異なつ
たものとなされる。
ターリーブを表わしており、同図における垂直方
向の線は、第１のパリテイPmを生成するデータ
の系列を表し、また斜め方向の線は、第２のパリ
テイQmを生成するデータの系列を表している。
第２図の破線の状態に示すように、第２のパリテ
イQmを生成するデータのブロツク番号は、
（mod.m）で計算されるために、ブロツク番号が
より小さい数に戻ることがある。その関係から１
インターリーブブロツク分の容量のメモリー回路
が必要となる。１インターリーブブロツク内の全
てのPCMワードは、２つのパリテイ生成系列に
含まれ、且つこの２つのパリテイ生成系列は、１
インターリーブブロツク内の各ワード毎に異なつ
たものとなされる。
更に、ｎ個のPCMデータ系列と２個のPCMデ
ータ系列とに対して０、（Ｄ−ｄ）、２（Ｄ−ｄ）
…、ｎ（Ｄ−ｄ）、（ｎ＋１）（Ｄ−ｄ）（ブロツク）
の各遅延を与えるメモリー回路２が設けられる。
この遅延の場合も、ブロツク番号が（mod.m）
でもつて計算される。そして、メモリー回路２で
遅延されたデータ系列の夫々から取り出された
（ｎ＋２）ワードのデータがCRC発生器３に供給
され、CRCコードが形成される。CRCコードは、
（ｎ＋２）個のワードに関するエラー検出用のも
のである。
ータ系列とに対して０、（Ｄ−ｄ）、２（Ｄ−ｄ）
…、ｎ（Ｄ−ｄ）、（ｎ＋１）（Ｄ−ｄ）（ブロツク）
の各遅延を与えるメモリー回路２が設けられる。
この遅延の場合も、ブロツク番号が（mod.m）
でもつて計算される。そして、メモリー回路２で
遅延されたデータ系列の夫々から取り出された
（ｎ＋２）ワードのデータがCRC発生器３に供給
され、CRCコードが形成される。CRCコードは、
（ｎ＋２）個のワードに関するエラー検出用のも
のである。
上述の符号器の出力は、各データ系列毎に固定
ヘツドによつて磁気テープの長手方向のトラツク
として記録されたり、直列データ系列に変換さ
れ、回転ヘツドでもつて１本のトラツクとして磁
気テープに記録されたりする。磁気テープに記録
されたときにおいて、インターリーブブロツク
は、ブロツク完結とされているため、記録位置も
インターリーブブロツク毎に異なつたものとな
り、インターリーブブロツクを単位とする編集が
容易となる。
ヘツドによつて磁気テープの長手方向のトラツク
として記録されたり、直列データ系列に変換さ
れ、回転ヘツドでもつて１本のトラツクとして磁
気テープに記録されたりする。磁気テープに記録
されたときにおいて、インターリーブブロツク
は、ブロツク完結とされているため、記録位置も
インターリーブブロツク毎に異なつたものとな
り、インターリーブブロツクを単位とする編集が
容易となる。
上述のようなエラー訂正符号化がなされたデー
タは、磁気テープから再生され、まずCRCコー
ドによりエラーの有無がチエツクされる。次に、
符号器のメモリー回路２により与えられた遅延量
がキヤンセルされるようなデインターリーブ処理
がなされ、第２のバリテイＱを用いたエラー検
出、訂正が行なわれる。更に、符号器のメモリー
回路１により与えられた遅延量がキヤンセルされ
るようなデインターリーブ処理がなされ、第１の
バリテイＰを用いたエラー検出、訂正が行なわれ
る。これらのデインターリーブ処理もインターリ
ーブブロツクの単位でなされる。
タは、磁気テープから再生され、まずCRCコー
ドによりエラーの有無がチエツクされる。次に、
符号器のメモリー回路２により与えられた遅延量
がキヤンセルされるようなデインターリーブ処理
がなされ、第２のバリテイＱを用いたエラー検
出、訂正が行なわれる。更に、符号器のメモリー
回路１により与えられた遅延量がキヤンセルされ
るようなデインターリーブ処理がなされ、第１の
バリテイＰを用いたエラー検出、訂正が行なわれ
る。これらのデインターリーブ処理もインターリ
ーブブロツクの単位でなされる。
上述のように、インターリーブブロツク完結形
とすることにより、簡易編集が容易となる。た
だ、上述の符号構成は、非帰還形のクロスインタ
ーリーブであるため、第１のパリテイＰは、第２
のパリテイＱを生成系列に含んでおらず、エラー
訂正能力が劣る。
とすることにより、簡易編集が容易となる。た
だ、上述の符号構成は、非帰還形のクロスインタ
ーリーブであるため、第１のパリテイＰは、第２
のパリテイＱを生成系列に含んでおらず、エラー
訂正能力が劣る。
この発明は、帰還形のクロスインターリーブで
あつて然もブロツク完結形のエラー訂正符号を提
案せんとするものである。
あつて然もブロツク完結形のエラー訂正符号を提
案せんとするものである。
以下、この発明について説明すると、第３図に
示す構成の符号器が用いられる。前述と同様に、
PCMデータの（ｎワード×ｍブロツク）の集合
を１インターリーブブロツクとする。帰還形であ
るため、第１のパリテイＰは、第２のパリテイＱ
を含んで形成される。
示す構成の符号器が用いられる。前述と同様に、
PCMデータの（ｎワード×ｍブロツク）の集合
を１インターリーブブロツクとする。帰還形であ
るため、第１のパリテイＰは、第２のパリテイＱ
を含んで形成される。
PmQm＝o-1
〓k=0
Ｗ（ｍ、ｋ）
第２のパリテイＱは、第１のパリテイＰを含ん
で形成される。
で形成される。
PmQm＋ｄ
＝o-1
〓k=0
Ｗ（ｍ−（ｋ＋１）ｄ、ｋ）
但し、ブロツク番号に関しては、（mod.m）で
計算される。上の２式は、クロスインターリーブ
条件を定める。
計算される。上の２式は、クロスインターリーブ
条件を定める。
∴QmQm＋ｄ＝o-1
〓k=0
｛Ｗ（ｍ、ｋ）Ｗ（ｍ−（ｋ＋１）ｄ、ｋ）｝
即ち、（QmQm＋ｄ）は、Pmに関係なく一
義的に定まる。同様にして PmPm＋ｄ＝o-1 〓 〓k=0 ｛Ｗ（ｍ＋ｄ、ｋ）Ｗ（ｍ−（ｋ＋１）ｄ、ｋ）
｝ のように（PmPm＋ｄ）は、Qmに関係なく一
義的に定まる。
義的に定まる。同様にして PmPm＋ｄ＝o-1 〓 〓k=0 ｛Ｗ（ｍ＋ｄ、ｋ）Ｗ（ｍ−（ｋ＋１）ｄ、ｋ）
｝ のように（PmPm＋ｄ）は、Qmに関係なく一
義的に定まる。
つまり、パリテイデータ列
｛Pm、Pm＋ｄ、…、Pm＋ld、… Qm、Qm＋ｄ、…、Qm＋ld、…｝ は、各項の差で定義され、Pm，Qmの関係は、
クロスインターリーブ条件で定義される。したが
つてある１項に初期値を代入することにより各項
が決定される。
｛Pm、Pm＋ｄ、…、Pm＋ld、… Qm、Qm＋ｄ、…、Qm＋ld、…｝ は、各項の差で定義され、Pm，Qmの関係は、
クロスインターリーブ条件で定義される。したが
つてある１項に初期値を代入することにより各項
が決定される。
前述のクロスインターリーブ条件
において、初期値Q0を例えば０とすると、各パ
リテイは、下記のように順番に１ワードずつ決定
されることになる。
リテイは、下記のように順番に１ワードずつ決定
されることになる。
P0＝o-1
〓k=0
Ｗ（０、ｋ）
Q0+d＝P0 o-1
〓k=0
Ｗ（０−（ｋ＋１）ｄ、ｋ）
P0+d＝Q0+d o-1
〓k=0
Ｗ（０＋ｄ、ｋ）
〓
Qld＝Ｐ（ｌ−１）ｄo-1
〓k=0
Ｗ（（ｌ−１）
ｄ−（ｋ＋１）ｄ、ｋ）
Pld＝Qldo-1
〓k=0
Ｗ（ld、ｋ）
ここで、ブロツク完結形としていることから、
ブロツク番号は、（mod.m）であり、ld（mod.m）
＝０となるld（ブロツク番号）が存在する。この
とき、（Qld＝Q0、Pld＝P0）となれば良い。この
証明は、次のようになされる。
ブロツク番号は、（mod.m）であり、ld（mod.m）
＝０となるld（ブロツク番号）が存在する。この
とき、（Qld＝Q0、Pld＝P0）となれば良い。この
証明は、次のようになされる。
Qld＝l-1
〓i=0 o-1
〓k=0
Ｗ（id、ｋ）l-1
〓i=0 o-1
〓k=0
Ｗ（id−（ｋ＋１）ｄ、ｋ）
＝o-1
〓k=0
（l-1
〓i=0
Ｗ（id、ｋ）Ｗ（id−（ｋ＋１）ｄ、ｋ）｝
ここで、（ｉ＝０〜（ｌ−１）なので、idもid
−（ｋ＋１）ｄも同一ブロツク番号が必らず１回
ずつ含まれている。したがつて Qld＝Q0＝０ となる。また、（ld＝０）であるから Pld＝Q0 o-1 〓k=0 Ｗ（ld、ｋ） ＝Q0 o-1 〓k=0 Ｗ（０、ｋ）＝P0 となる。
−（ｋ＋１）ｄも同一ブロツク番号が必らず１回
ずつ含まれている。したがつて Qld＝Q0＝０ となる。また、（ld＝０）であるから Pld＝Q0 o-1 〓k=0 Ｗ（ld、ｋ） ＝Q0 o-1 〓k=0 Ｗ（０、ｋ）＝P0 となる。
上述のように、帰還形のクロスインターリーブ
では、２つのパリテイPm，Qmは、ｄずつはな
れて決定される。したがつてｄとｍとが互いに素
な場合には、md＝０（mod.m）となり、Pm，
Qmが夫々ｍ個決定される。第４図は、（ｎワー
ド×ｍブロツク）を１インターリーブブロツクと
するときの帰還形クロスインターリーブにおける
データ相互の関係を示している。
では、２つのパリテイPm，Qmは、ｄずつはな
れて決定される。したがつてｄとｍとが互いに素
な場合には、md＝０（mod.m）となり、Pm，
Qmが夫々ｍ個決定される。第４図は、（ｎワー
ド×ｍブロツク）を１インターリーブブロツクと
するときの帰還形クロスインターリーブにおける
データ相互の関係を示している。
上述のように帰還形クロスインターリーブで
は、２つのパリテイ、Pm，Qmは、ｄブロツク
ずつの間隔でもつて順次決定される。したがつ
て、この単位遅延量ｄと１インターリーブブロツ
クのブロツク数ｍとが互いに素な場合には、（md
＝０（mod.m））となり、Pm，Qmの夫々がｍ個
決定される。一方、ｄとｍとが互いに素でない場
合、即ち（ｍ＝ａ×m′、ｄ＝ａ×d′）（m′d＝０
（mod.m））の場合には、各パリテイがm′個しか
定まらないことになる。しかしながら、このとき
には、ａ個の初期値を決めることにより、ａ個の
系列の帰還形クロスインターリーブとすれば良
い。
は、２つのパリテイ、Pm，Qmは、ｄブロツク
ずつの間隔でもつて順次決定される。したがつ
て、この単位遅延量ｄと１インターリーブブロツ
クのブロツク数ｍとが互いに素な場合には、（md
＝０（mod.m））となり、Pm，Qmの夫々がｍ個
決定される。一方、ｄとｍとが互いに素でない場
合、即ち（ｍ＝ａ×m′、ｄ＝ａ×d′）（m′d＝０
（mod.m））の場合には、各パリテイがm′個しか
定まらないことになる。しかしながら、このとき
には、ａ個の初期値を決めることにより、ａ個の
系列の帰還形クロスインターリーブとすれば良
い。
更に、この発明は、上述のように２つのパリテ
イを夫々生成するワード系列が単位遅延量ｄの整
数倍の距離でもつて離れる線形帰還形クロスイン
ターリーブに限らず、この２つのパリテイを夫々
生成するワード系列間の距離が規則的でない非線
形帰還形クロスインターリーブに対しても適用す
ることができる。
イを夫々生成するワード系列が単位遅延量ｄの整
数倍の距離でもつて離れる線形帰還形クロスイン
ターリーブに限らず、この２つのパリテイを夫々
生成するワード系列間の距離が規則的でない非線
形帰還形クロスインターリーブに対しても適用す
ることができる。
以下、本発明の一実施例について第５図及び第
６図を参照して説明する。この一実施例は、非線
形帰還形クロスインターリーブの場合である。
６図を参照して説明する。この一実施例は、非線
形帰還形クロスインターリーブの場合である。
第５図に示すように（ｍ＝０〜174、ｎ＝０〜
５）（175×６＝1050ワード）を１インターリーブ
ブロツクとする。そして２つのパリテイPm，
Qmは、下記のように定められる。
５）（175×６＝1050ワード）を１インターリーブ
ブロツクとする。そして２つのパリテイPm，
Qmは、下記のように定められる。
Qm＝Pm+18Ｗ（m+36、0）Ｗ（m+54、1）
Ｗ（m+72、2）Ｗ（m+90、3）Ｗ（m+108、4）
Ｗ（m+126、5）
Pm+18＝Qm+1Ｗ（m+29、0）
Ｗ（m+35、1）Ｗ（m+51、2）
Ｗ（m+66、3）Ｗ（m+78、4）Ｗ（m+92、5）
そして、初期値Q0としては、メモリーの対応
するアドレスに記憶されているものを用いる。上
式で表わされる２つのパリテイを形成するには、
まず１インターリーブブロツクの全てのPCMデ
ータをRAM（ランダムアクセスメモリー）に書
込んでおき、ブロツク番号（ブロツクアドレス）
ｍを０から174まで順次変えて、上式のクロスイ
ンターリーブの条件を満足するブロツクアドレス
をワード番号ｎ（ワードアドレス）と関連して生
じさせ、上式のPCMデータを順次読出すように
なされる。そして、形成されたバリテイをRAM
の対応するアドレスに再び書込む。また、CRC
コードを形成するときには、RAMからパリテイ
データ及びPCMデータを読出して、CRCコード
を発生するようになされる。
するアドレスに記憶されているものを用いる。上
式で表わされる２つのパリテイを形成するには、
まず１インターリーブブロツクの全てのPCMデ
ータをRAM（ランダムアクセスメモリー）に書
込んでおき、ブロツク番号（ブロツクアドレス）
ｍを０から174まで順次変えて、上式のクロスイ
ンターリーブの条件を満足するブロツクアドレス
をワード番号ｎ（ワードアドレス）と関連して生
じさせ、上式のPCMデータを順次読出すように
なされる。そして、形成されたバリテイをRAM
の対応するアドレスに再び書込む。また、CRC
コードを形成するときには、RAMからパリテイ
データ及びPCMデータを読出して、CRCコード
を発生するようになされる。
第６図は、上述の一実施例における符号器の構
成を示し、同図において、４で示す入力端子に１
ワード８ビツトのPCMデータが供給される。ま
た、(5)及び(6)の夫々は（８×175）ワード以上の
例えば（８×2Kビツト）の容量を有するRAMを
示す。RAM５，６の一方は、ブロツクアドレス
及びワードアドレスが歩進され、入力端子４から
のPCMデータを取り込む動作を行ない、その他
方は、クロスインターリーブ条件を満足するよう
にアドレスが制御され、以前の動作サイクルで書
込まれているPCMデータを出力すると共に、エ
ンコーダ１１で形成された例えば２つのパリテイ
データを取り込む動作を行なう。RAM５，６の
一方から読出されたPCMデータ及びパリテイデ
ータに対して、エンコーダ１１内のCRC発生器
が形成したCRCコードが付加され、その出力端
子１２に取り出される。この例では、各ブロツク
毎の６ワードのPCMデータと２ワードのパリテ
イとに対して16ビツトのCRCコードが付加され
るようにされている。RAM５，６には、データ
切替用のデータセレクタ７，８及びアドレス切替
用のアドレスセレクタ９，１０が設けられてい
る。
成を示し、同図において、４で示す入力端子に１
ワード８ビツトのPCMデータが供給される。ま
た、(5)及び(6)の夫々は（８×175）ワード以上の
例えば（８×2Kビツト）の容量を有するRAMを
示す。RAM５，６の一方は、ブロツクアドレス
及びワードアドレスが歩進され、入力端子４から
のPCMデータを取り込む動作を行ない、その他
方は、クロスインターリーブ条件を満足するよう
にアドレスが制御され、以前の動作サイクルで書
込まれているPCMデータを出力すると共に、エ
ンコーダ１１で形成された例えば２つのパリテイ
データを取り込む動作を行なう。RAM５，６の
一方から読出されたPCMデータ及びパリテイデ
ータに対して、エンコーダ１１内のCRC発生器
が形成したCRCコードが付加され、その出力端
子１２に取り出される。この例では、各ブロツク
毎の６ワードのPCMデータと２ワードのパリテ
イとに対して16ビツトのCRCコードが付加され
るようにされている。RAM５，６には、データ
切替用のデータセレクタ７，８及びアドレス切替
用のアドレスセレクタ９，１０が設けられてい
る。
ワードクロツクCKが供給されるアドレスカウ
ンタ１３により、０から174まで歩進するブロツ
クアドレスと、各ブロツクアドレスにおいて０か
ら５まで歩進するワードアドレスとが形成され
る。図示の例では、RAM５にこのアドレスが供
給され、PCMデータがRAM５に書込まれる。
ンタ１３により、０から174まで歩進するブロツ
クアドレスと、各ブロツクアドレスにおいて０か
ら５まで歩進するワードアドレスとが形成され
る。図示の例では、RAM５にこのアドレスが供
給され、PCMデータがRAM５に書込まれる。
また、２つのパリテイデータを形成する場合に
は、前述の数式で示したように初期値例えばQ0
を用いて、（P18→Q1→P19→Q2→P20→Q3→P21
…）と夫々175個の２つのパリテイが順番に決定
される。この各パリテイは、RAM５，６の一方
の対応するアドレスに書込まれる。このようなク
ロスインターリーブを行なう場合のブロツクアド
レスがROM１４、（mod.175）即ち175進のブロ
ツクカウンタ１５、（mod.175）のアダー１６に
よつて形成され、またワードアドレスがワードク
ロツクCKが供給される８進のワードカウンタ１
７によつて形成される。RAM５，６に供給され
る11ビツトのアドレスコードのうちの上位８ビツ
トがブロツクアドレスとされ、下位３ビツトがワ
ードアドレスとされる。
は、前述の数式で示したように初期値例えばQ0
を用いて、（P18→Q1→P19→Q2→P20→Q3→P21
…）と夫々175個の２つのパリテイが順番に決定
される。この各パリテイは、RAM５，６の一方
の対応するアドレスに書込まれる。このようなク
ロスインターリーブを行なう場合のブロツクアド
レスがROM１４、（mod.175）即ち175進のブロ
ツクカウンタ１５、（mod.175）のアダー１６に
よつて形成され、またワードアドレスがワードク
ロツクCKが供給される８進のワードカウンタ１
７によつて形成される。RAM５，６に供給され
る11ビツトのアドレスコードのうちの上位８ビツ
トがブロツクアドレスとされ、下位３ビツトがワ
ードアドレスとされる。
ワードカウンタ１７のキヤリー出力が２個に対
して１個の割合でブロツクカウンタ１５に供給さ
れると共に、ワードアドレスがROM１４に供給
される。前述の数式で表わされるパリテイQm，
Pmを形成する場合、まず、（ｍ＝０）の出力が
ブロツクカウンタ１５から発生する。これと共
に、パリテイPmを形成するためのモードセレク
トがROM１４に供給される。そしてワードカウ
ンタ１７から発生するワードアドレスが（０〜
７）に変化するのと同期しROM１４から、（36、
54、72、90、108、126、18）のブロツクアドレス
がこの順番で発生し、アダー１６を介してRAM
５，６の一方（図示の例ではRAM６）に与えら
れる。これによつてW(36,0)、W(54,1)…W(126,5)の計
６ワードのPCMデータがRAM６から読出され、
エンコーダ１１内においてパリテイP18が形成さ
れ、このパリテイP18がRAM６の対応するアド
レスに書込まれる。このパリテイP18は、エンコ
ーダ１１内のレジスタに保存されている。
して１個の割合でブロツクカウンタ１５に供給さ
れると共に、ワードアドレスがROM１４に供給
される。前述の数式で表わされるパリテイQm，
Pmを形成する場合、まず、（ｍ＝０）の出力が
ブロツクカウンタ１５から発生する。これと共
に、パリテイPmを形成するためのモードセレク
トがROM１４に供給される。そしてワードカウ
ンタ１７から発生するワードアドレスが（０〜
７）に変化するのと同期しROM１４から、（36、
54、72、90、108、126、18）のブロツクアドレス
がこの順番で発生し、アダー１６を介してRAM
５，６の一方（図示の例ではRAM６）に与えら
れる。これによつてW(36,0)、W(54,1)…W(126,5)の計
６ワードのPCMデータがRAM６から読出され、
エンコーダ１１内においてパリテイP18が形成さ
れ、このパリテイP18がRAM６の対応するアド
レスに書込まれる。このパリテイP18は、エンコ
ーダ１１内のレジスタに保存されている。
次に、ROM１４に対するモードセレクトがパ
リテイQmを形成するものに切替わる。この状態
では、ブロツクカウンタ１５の出力は、まだ０で
ある。そして、ワードアドレスが変化するのと同
期して、（29、35、51、66、78、92、１）の順序
でブロツクアドレスが発生し、アダー１６を介し
てRAM６に与えられる。これによつてW(29,0)、
W(35,1)、…W(92,5)の計６ワードのPCMデータが
RAM６から読出され、エンコーダ１１内におい
て（Q1＝P18W(29,0)）……W(92,5)）の演算
でもつてパリテイQ1が形成され、このパリテイ
Q1が対応するアドレスに書込まれる。
リテイQmを形成するものに切替わる。この状態
では、ブロツクカウンタ１５の出力は、まだ０で
ある。そして、ワードアドレスが変化するのと同
期して、（29、35、51、66、78、92、１）の順序
でブロツクアドレスが発生し、アダー１６を介し
てRAM６に与えられる。これによつてW(29,0)、
W(35,1)、…W(92,5)の計６ワードのPCMデータが
RAM６から読出され、エンコーダ１１内におい
て（Q1＝P18W(29,0)）……W(92,5)）の演算
でもつてパリテイQ1が形成され、このパリテイ
Q1が対応するアドレスに書込まれる。
次に、ワードカウンタ１７のキヤリー出力によ
つてブロツクカウンタ１５が１進められ、（ｍ＝
１）となされる。この状態において、上述と同様
の動作によつてまずパリテイP19が形成され、次
にパリテイQ2が形成される。更に、（ｍ＝２）
（ｍ＝３）…（ｍ＝174）の各段階において、上述
の動作が繰り返され、全てのパリテイが決定され
る。
つてブロツクカウンタ１５が１進められ、（ｍ＝
１）となされる。この状態において、上述と同様
の動作によつてまずパリテイP19が形成され、次
にパリテイQ2が形成される。更に、（ｍ＝２）
（ｍ＝３）…（ｍ＝174）の各段階において、上述
の動作が繰り返され、全てのパリテイが決定され
る。
そして、１インターリーブブロツク分のPCM
データ及びパリテイが順次RAM６から読出さ
れ、各ブロツク毎のデータに対するCRCコード
がエンコーダ１１において形成され、このCRC
コードが付加された伝送データが出力端子１２に
取り出される。次の動作サイクルでは、RAM５
とRAM６との動作が交代し、再び同様の動作が
なされる。
データ及びパリテイが順次RAM６から読出さ
れ、各ブロツク毎のデータに対するCRCコード
がエンコーダ１１において形成され、このCRC
コードが付加された伝送データが出力端子１２に
取り出される。次の動作サイクルでは、RAM５
とRAM６との動作が交代し、再び同様の動作が
なされる。
上述のように符号化された伝送データに対する
復号器は、図示せずもそのアドレスコントロール
に関しては、符号器の場合と同様になされる。但
し、復号器では、まずCRCチエツクが行なわれ、
その結果が１ビツトとされ、この１ビツトがデイ
ンターリーブのためのRAMにデータと共に書込
まれる。
復号器は、図示せずもそのアドレスコントロール
に関しては、符号器の場合と同様になされる。但
し、復号器では、まずCRCチエツクが行なわれ、
その結果が１ビツトとされ、この１ビツトがデイ
ンターリーブのためのRAMにデータと共に書込
まれる。
また、第７図は、非線形帰還形クロスインター
リーブに対してこの発明を適用した他の実施例の
説明に用いるもので、同図に示すように、（７×
150）ワードで１インターリーブブロツクを構成
する。また、２つのパリテイを下式でもつて形成
する。
リーブに対してこの発明を適用した他の実施例の
説明に用いるもので、同図に示すように、（７×
150）ワードで１インターリーブブロツクを構成
する。また、２つのパリテイを下式でもつて形成
する。
Qm＝Pm+16Ｗ（m+32、0）Ｗ（m+48、1）
Ｗ（m+64、2）Ｗ（m+80、3）Ｗ（m+96、4）
Ｗ（m+112、5）Ｗ（m+128、6）
Pm+16＝Qm+2Ｗ（m+24、0）Ｗ（m+26、1）
Ｗ（m+41、2）Ｗ（m+53、3）Ｗ（m+62、4）
Ｗ（m+72、5）Ｗ（m+85、6）
このパリテイの形成方法は、まず初期値Q0（＝
０）を用いて、（P16→Q2→P18→Q4→……）と偶
数ブロツク番号のパリテイを決定する。次に初期
値Q1（＝０）を用いて（P17→Q3→P19→Q5→…
…）と奇数ブロツク番号のパリテイを決定する。
つまり、この発明の他の実施例は、２つのクロス
インターリーブ系列が存在する場合である。
０）を用いて、（P16→Q2→P18→Q4→……）と偶
数ブロツク番号のパリテイを決定する。次に初期
値Q1（＝０）を用いて（P17→Q3→P19→Q5→…
…）と奇数ブロツク番号のパリテイを決定する。
つまり、この発明の他の実施例は、２つのクロス
インターリーブ系列が存在する場合である。
上述の実施例の説明から理解されるように、こ
の発明に依れば、エラー検出、訂正能力の高い帰
還形クロスインターリーブ符号であつて、且つ符
号化された所定数のワードの集合がブロツク毎に
完結しているので、この発明が適用された伝送デ
ータを磁気テープに記録したときに、ブロツク単
位での編集を容易に行なうことができる。
の発明に依れば、エラー検出、訂正能力の高い帰
還形クロスインターリーブ符号であつて、且つ符
号化された所定数のワードの集合がブロツク毎に
完結しているので、この発明が適用された伝送デ
ータを磁気テープに記録したときに、ブロツク単
位での編集を容易に行なうことができる。
なお、上述のこの発明の一実施例では、エラー
検出、訂正符号としてパリテイを用いたが、これ
以外のBCH符号等のエラー検出、訂正符号を用
いるようにしても良い。また、RAMにPCMデー
タを書込むときの書込アドレスを制御して１イン
ターリーブブロツク内のデータの配列を元の順序
と異なるようにして、補間等を容易とするように
しても良い。
検出、訂正符号としてパリテイを用いたが、これ
以外のBCH符号等のエラー検出、訂正符号を用
いるようにしても良い。また、RAMにPCMデー
タを書込むときの書込アドレスを制御して１イン
ターリーブブロツク内のデータの配列を元の順序
と異なるようにして、補間等を容易とするように
しても良い。
第１図及び第２図はこの発明の説明の参考に用
いたクロスインターリーブを用いたエラー訂正符
号の一例の符号器及びデータ相互の関係を示す略
線図、第３図及び第４図はこの発明の説明に用い
る符号器及びデータ相互の関係を示す略線図、第
５図はこの発明の一実施例の１インターリーブブ
ロツクのデータ集合を示す略線図、第６図はこの
発明の一実施例の符号器の構成を示すブロツク
図、第７図はこの発明の他の実施例の１インター
リーブブロツクのデータ集合を示す略線図であ
る。 １，１′はクロスインターリーブ用のメモリー、
４はPCMデータの入力端子、５，６はRAM、
７，８はデータセレクタ、９，１０はアドレスセ
レクタである。
いたクロスインターリーブを用いたエラー訂正符
号の一例の符号器及びデータ相互の関係を示す略
線図、第３図及び第４図はこの発明の説明に用い
る符号器及びデータ相互の関係を示す略線図、第
５図はこの発明の一実施例の１インターリーブブ
ロツクのデータ集合を示す略線図、第６図はこの
発明の一実施例の符号器の構成を示すブロツク
図、第７図はこの発明の他の実施例の１インター
リーブブロツクのデータ集合を示す略線図であ
る。 １，１′はクロスインターリーブ用のメモリー、
４はPCMデータの入力端子、５，６はRAM、
７，８はデータセレクタ、９，１０はアドレスセ
レクタである。
Claims (1)
- 【特許請求の範囲】 １ 連続するPCMデータを（ｍ×ｎ）ワードの
単位で順次区分し、 この区分されたPCMデータをｎ行ｍ列に配列
した場合に、 この２次元配列化データの列方向に沿つて生成
される第１の冗長コード生成系列に配置される上
記PCMデータのｎワードと、上記第１の冗長コ
ード生成系列とは異なる第２の冗長コード生成系
列から生成された誤り訂正用の第２の冗長コード
とから誤り訂正用の第１の冗長コードが生成さ
れ、 上記誤り訂正用の第２の冗長コードは上記第２
の冗長コード生成系列に配置されるｎワードと上
記誤り訂正用の第１の冗長コードとから生成さ
れ、 上記第１の冗長コード生成系列及び第２の冗長
コード生成系列とは異なる第３の生成系列に配さ
れるｎワードと、上記第１の冗長コードと、上記
第２の冗長コードとから誤り検出用の第３の冗長
コードが生成されるとともに、 上記第２及び第３の冗長コードを生成するに際
し、上記第２及び第３の冗長コード生成系列は
（mod.m）で夫々の系列が上記ｎ行ｍ列の２次元
配列の中で連続化されるようにしたエラー訂正符
号化方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057630A JPS57171860A (en) | 1981-04-16 | 1981-04-16 | Method for encoding error correction |
| AT82901151T ATE56835T1 (de) | 1981-04-16 | 1982-04-16 | Kodierverfahren mit fehlerkorrektur. |
| US06/731,339 US4598403A (en) | 1981-04-16 | 1982-04-16 | Encoding method for error correction |
| KR8201689A KR880000252B1 (ko) | 1981-04-16 | 1982-04-16 | 에러 정정부호화방법 |
| DE8282901151T DE3280247D1 (de) | 1981-04-16 | 1982-04-16 | Kodierverfahren mit fehlerkorrektur. |
| PCT/JP1982/000125 WO1982003719A1 (en) | 1981-04-16 | 1982-04-16 | Error correction coding method |
| EP82901151A EP0076862B1 (en) | 1981-04-16 | 1982-04-16 | Error correction coding method |
| CA000401121A CA1180451A (en) | 1981-04-16 | 1982-04-16 | Method for coding an error correcting code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56057630A JPS57171860A (en) | 1981-04-16 | 1981-04-16 | Method for encoding error correction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57171860A JPS57171860A (en) | 1982-10-22 |
| JPH0147943B2 true JPH0147943B2 (ja) | 1989-10-17 |
Family
ID=13061205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56057630A Granted JPS57171860A (en) | 1981-04-16 | 1981-04-16 | Method for encoding error correction |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS57171860A (ja) |
| KR (1) | KR880000252B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221044A (ja) * | 1983-05-30 | 1984-12-12 | Nec Home Electronics Ltd | Ｐｃｍ記録再生装置のエンコ−ダ |
| JPS60152130A (ja) * | 1984-01-19 | 1985-08-10 | Nec Home Electronics Ltd | クロスインタリ−ブ回路 |
| JPS6193722A (ja) * | 1984-10-12 | 1986-05-12 | Sony Corp | デジタルデ−タの伝送方法 |
| JPS61154227A (ja) * | 1984-12-26 | 1986-07-12 | Mitsubishi Electric Corp | ２段符号化方法 |
| JPH0832021B2 (ja) * | 1985-03-22 | 1996-03-27 | 日本放送協会 | データ伝送方法 |
| JPH0369214A (ja) * | 1989-08-09 | 1991-03-25 | Nec Corp | パラレル信号監視回路 |
| JPH03139924A (ja) * | 1989-10-25 | 1991-06-14 | Nec Corp | パラレル信号監視回路 |
| JP2533702B2 (ja) * | 1991-07-12 | 1996-09-11 | 株式会社日立製作所 | ディジタル信号記録伝送方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535562A (en) * | 1978-09-05 | 1980-03-12 | Matsushita Electric Ind Co Ltd | Forming method of digital transmission signal |
| JPS5552515A (en) * | 1978-10-11 | 1980-04-17 | Matsushita Electric Ind Co Ltd | Pcm signal processor |
| JPS55115753A (en) * | 1979-02-27 | 1980-09-05 | Sony Corp | Pcm signal transmission method |
-
1981
- 1981-04-16 JP JP56057630A patent/JPS57171860A/ja active Granted
-
1982
- 1982-04-16 KR KR8201689A patent/KR880000252B1/ko active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535562A (en) * | 1978-09-05 | 1980-03-12 | Matsushita Electric Ind Co Ltd | Forming method of digital transmission signal |
| JPS5552515A (en) * | 1978-10-11 | 1980-04-17 | Matsushita Electric Ind Co Ltd | Pcm signal processor |
| JPS55115753A (en) * | 1979-02-27 | 1980-09-05 | Sony Corp | Pcm signal transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR830010422A (ko) | 1983-12-30 |
| KR880000252B1 (ko) | 1988-03-15 |
| JPS57171860A (en) | 1982-10-22 |
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