JPS60152130A - クロスインタリ−ブ回路 - Google Patents
クロスインタリ−ブ回路Info
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- JPS60152130A JPS60152130A JP629984A JP629984A JPS60152130A JP S60152130 A JPS60152130 A JP S60152130A JP 629984 A JP629984 A JP 629984A JP 629984 A JP629984 A JP 629984A JP S60152130 A JPS60152130 A JP S60152130A
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- Japan
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
背景技術
本発明はディジタルオーディオ機器等において、データ
信号をインタリーブする回路に関する。
信号をインタリーブする回路に関する。
従来技術
ディジタルオーディオ機器、例えばディジタルオーディ
オテープ、コンパクトディスクなどでは、テープやディ
スクに起因するバースト誤りの対策として、信号のイン
タリーブを行なう。
オテープ、コンパクトディスクなどでは、テープやディ
スクに起因するバースト誤りの対策として、信号のイン
タリーブを行なう。
この場合、インタリープの前後にランダム誤すによる符
号誤りの訂正を行なうために、誤り訂正符号を附加する
、いわゆるクロスインタリープ符号を用いることが一般
的である。
号誤りの訂正を行なうために、誤り訂正符号を附加する
、いわゆるクロスインタリープ符号を用いることが一般
的である。
クロスインタリーブは、例えば後述の例に示すように複
数個のデータをまとめてブロックとし、このブロックの
データについて遅延、並替えを行なった後、訂正符号を
つくるための符号化回路（以下エンコーダという）をと
おし、その後インタリーブを行ない、さらにエンコーダ
をとおした後遅延するといった極めて複雑な処理である
。
数個のデータをまとめてブロックとし、このブロックの
データについて遅延、並替えを行なった後、訂正符号を
つくるための符号化回路（以下エンコーダという）をと
おし、その後インタリーブを行ない、さらにエンコーダ
をとおした後遅延するといった極めて複雑な処理である
。
これらの処理のうち、遅延・インタリーブは、一旦メモ
リの適当なアドレスにデータを書込んでから、これをよ
み出す順をかえて再びよみだすことで行な５゜従来の方
法は、数段階の遅延およびインタリープを、それぞれ別
個のメモリで構成しておいて、これらのメモリ回路と訂
正符号の符号化回路とを接続して全回路を構成していた
。この方法では、極めて回路が複雑になり、動作が不安
定になりやすい欠点があった。
リの適当なアドレスにデータを書込んでから、これをよ
み出す順をかえて再びよみだすことで行な５゜従来の方
法は、数段階の遅延およびインタリープを、それぞれ別
個のメモリで構成しておいて、これらのメモリ回路と訂
正符号の符号化回路とを接続して全回路を構成していた
。この方法では、極めて回路が複雑になり、動作が不安
定になりやすい欠点があった。
一方、半導体技術の進歩によりメモリは大規模になり、
しかも価格の低下が著しいので、前記クロスインタリー
ブの大部分を１つのＲＡＭ上で統一した方法で行なうこ
とができれば、設計上またコスト面でも有利になる。
しかも価格の低下が著しいので、前記クロスインタリー
ブの大部分を１つのＲＡＭ上で統一した方法で行なうこ
とができれば、設計上またコスト面でも有利になる。
発明の開示
本発明の目的は、上記の欠点を除去し、一つのメモリ上
で、複数のブロック信号について、遅延・インタリープ
を同時に連続的に行なうことができるようにアドレス設
定をさだめたクロスインタリーブ回路を提供することに
ある。
で、複数のブロック信号について、遅延・インタリープ
を同時に連続的に行なうことができるようにアドレス設
定をさだめたクロスインタリーブ回路を提供することに
ある。
本発明は、クロスインタリーブ回路において、データの
遅延・並替え・インタリープの各操作をなす部分が＼ 複数個のシンボルからなるブロック群よりなる人力デー
タの一連の遅延・並替え・インタリープの各操作のため
のデータの引込みが、ブロック群の各ブロック内の同一
位置にあるシンボルが一括してかつ隣接する。アドレス
にブロックの入力順に配置した情報をもつ１つのＲＡＭ
と、前記ＲＡＭに各操作のデータ書込み、読出しの各々
につき、ブロックの先頭のシンボルを置くアドレスを基
準アドレスとし、この基準アドレスに対して、各シンボ
ルの書込み、読出しアドレスオフセット値を記入した情
報をもつ各操作ごとの複数個のＲＯＭとを具備し、 前記ＲＡＭへの各操作の書込み、読出しは、１ブ占ツク
のデータにつき、前記ＲＯＭからＨ４次読出された数値
に基準アドレス数値とを加算した数値をＲＡＭのアドレ
スとし、各ブロックは、ブロックごとの操作終了ごとに
基準アドレス数値を１個あて遷移することにより、ブロ
ック群の書込み、読出しを連続的に行なうことを特徴と
するものである。
遅延・並替え・インタリープの各操作をなす部分が＼ 複数個のシンボルからなるブロック群よりなる人力デー
タの一連の遅延・並替え・インタリープの各操作のため
のデータの引込みが、ブロック群の各ブロック内の同一
位置にあるシンボルが一括してかつ隣接する。アドレス
にブロックの入力順に配置した情報をもつ１つのＲＡＭ
と、前記ＲＡＭに各操作のデータ書込み、読出しの各々
につき、ブロックの先頭のシンボルを置くアドレスを基
準アドレスとし、この基準アドレスに対して、各シンボ
ルの書込み、読出しアドレスオフセット値を記入した情
報をもつ各操作ごとの複数個のＲＯＭとを具備し、 前記ＲＡＭへの各操作の書込み、読出しは、１ブ占ツク
のデータにつき、前記ＲＯＭからＨ４次読出された数値
に基準アドレス数値とを加算した数値をＲＡＭのアドレ
スとし、各ブロックは、ブロックごとの操作終了ごとに
基準アドレス数値を１個あて遷移することにより、ブロ
ック群の書込み、読出しを連続的に行なうことを特徴と
するものである。
本発明によるクロスインタリーブ回路は、エンコーダ部
分をのぞき、その他のすべての操作を１つのＲＡＭ上で
行なうことを可能としたものである。ＲＯＭによるアド
レスオフセット値は各操作ごとに共通であって、基準ア
ドレス数値を順次１つづつ遷移させることにょ９、整然
とブロック群について書込み、読出しを行々５ことで操
作が行なわノＬる。また各操作ごとに前述のＲＯＭを別
個に備えているから、このＲＯＭを走査させる速度は、
各操作ごとにその操作に必要なりロックに合わせること
ができる。従ってりＯスインタリー１回路内の各操作に
それぞれ要求される時間関係で、正確な動作を簡単に行
なうことができる。
分をのぞき、その他のすべての操作を１つのＲＡＭ上で
行なうことを可能としたものである。ＲＯＭによるアド
レスオフセット値は各操作ごとに共通であって、基準ア
ドレス数値を順次１つづつ遷移させることにょ９、整然
とブロック群について書込み、読出しを行々５ことで操
作が行なわノＬる。また各操作ごとに前述のＲＯＭを別
個に備えているから、このＲＯＭを走査させる速度は、
各操作ごとにその操作に必要なりロックに合わせること
ができる。従ってりＯスインタリー１回路内の各操作に
それぞれ要求される時間関係で、正確な動作を簡単に行
なうことができる。
発明を実施するための最良の形態
以下で説明する実施例は、第１図のブロック回路により
クロスインタリーブ符号を生成する場合である。このブ
ロック回路はコンパクトディスクのＣＩＲＣの記録系に
殆ど同じもので、ただインタリープする区間を長くして
、バースト誤りに強くしたものである。
クロスインタリーブ符号を生成する場合である。このブ
ロック回路はコンパクトディスクのＣＩＲＣの記録系に
殆ど同じもので、ただインタリープする区間を長くして
、バースト誤りに強くしたものである。
ＡＤ変換部より１６ビツトの左、右の２チャンネル信号
が、このブロック回路に人力してくる。
が、このブロック回路に人力してくる。
１６ビツトを８ビツトづつのシンボルにわけ、上位の８
ピツトのシンボルをＭ、下位のシンボルをＬとする。音
声ワードとして６個のワードを１ブロツクにまとめ、例
えばＬｓｎ＋ｚとあれば左チャネルの３番目のサンプル
値のデータを意味する。ｎはブロツ、、クナンバである
。
ピツトのシンボルをＭ、下位のシンボルをＬとする。音
声ワードとして６個のワードを１ブロツクにまとめ、例
えばＬｓｎ＋ｚとあれば左チャネルの３番目のサンプル
値のデータを意味する。ｎはブロツ、、クナンバである
。
第１図のブロック回路は大別すると２シンボル遅延部と
、インクリーブ部と、１シンボル遅延部とにわけられる
。
、インクリーブ部と、１シンボル遅延部とにわけられる
。
２シンボル遅延都は、２４個のシンボルのうち、偶？’
７−ドについて２シンボル遅延をしてから並替えを行な
う。次にＣ２エンコーダで誤り訂正のため、４個の検査
シンボルＱをめ、これｒブロックの中央に人ｉ’して、
新配俗になる２８個のシンボルのブロックを形成し、こ
のブロックについてインタリーブ部は図示のインタリー
ブを行なう。そして再びＣｌエンコーダで４個の検査シ
ンボルＰ ｆ：最Ｖｔ尾に附し、３２個のシンボルから
なるブロックとして、次の１シンボル遅延部が偶数番号
のシンボルのみ遅延し、さらに１部のシンボルを反転し
、３２個の新しいシンボルで１フレームを形成し、後続
の変調部（記録部）に送出される。
７−ドについて２シンボル遅延をしてから並替えを行な
う。次にＣ２エンコーダで誤り訂正のため、４個の検査
シンボルＱをめ、これｒブロックの中央に人ｉ’して、
新配俗になる２８個のシンボルのブロックを形成し、こ
のブロックについてインタリーブ部は図示のインタリー
ブを行なう。そして再びＣｌエンコーダで４個の検査シ
ンボルＰ ｆ：最Ｖｔ尾に附し、３２個のシンボルから
なるブロックとして、次の１シンボル遅延部が偶数番号
のシンボルのみ遅延し、さらに１部のシンボルを反転し
、３２個の新しいシンボルで１フレームを形成し、後続
の変調部（記録部）に送出される。
上記の操作を行なうために、１つのＲ，ＡＭ内にデータ
を１１込み、読出す状況を第２図に示す〜この図で、Ｄ
（Ｘ）、Ｃ（Ｘ）、Ｂ（Ｘ）、Ａ（３）は、第１図のブ
ロック回路でそれぞれり、Ｃ，Ｂ、Ａ と記載した個所
におけるデータのアドレスオフセット値を示すものであ
る。従って例えばＤ（ト）はＡＤ変換部より送ら几てき
たデータをＲＡＭに書込むアドレスオフセット値であり
、Ｃ（資）は２シンボル遅延部を通った後Ｃ２エンコー
ダに読出されるデータが格納されているアドレスオフセ
ット値である。以下同様である。こ〜でＸはシンボル番
号で、第１図にその１部の番号を記載しである。
を１１込み、読出す状況を第２図に示す〜この図で、Ｄ
（Ｘ）、Ｃ（Ｘ）、Ｂ（Ｘ）、Ａ（３）は、第１図のブ
ロック回路でそれぞれり、Ｃ，Ｂ、Ａ と記載した個所
におけるデータのアドレスオフセット値を示すものであ
る。従って例えばＤ（ト）はＡＤ変換部より送ら几てき
たデータをＲＡＭに書込むアドレスオフセット値であり
、Ｃ（資）は２シンボル遅延部を通った後Ｃ２エンコー
ダに読出されるデータが格納されているアドレスオフセ
ット値である。以下同様である。こ〜でＸはシンボル番
号で、第１図にその１部の番号を記載しである。
またアドレスオフセット値については後で説明する。
先ず、２シンボル遅延部について考える。こ〜では遅延
とデータの並替えが行なわれる。人力データのシンボル
Ｘに文」する１）（Ｘｌは、このシンボルがＲＡＭ上に
記録さ才しるアドレスである。
とデータの並替えが行なわれる。人力データのシンボル
Ｘに文」する１）（Ｘｌは、このシンボルがＲＡＭ上に
記録さ才しるアドレスである。
そして記録されるデータはＤｏｏ ＝ Ｄｏ２ｓ、Ｄｌ
ｏ〜Ｄ１２３＋・・・と記すことにする。こ＼で添字の
頭初の０，１．・・・はブロックの番号で、それに続く
添率はそのブロック内のシンボル番号を表わす。
ｏ〜Ｄ１２３＋・・・と記すことにする。こ＼で添字の
頭初の０，１．・・・はブロックの番号で、それに続く
添率はそのブロック内のシンボル番号を表わす。
第３図は第１図のブロック回路で２シンボル遅延を実現
するようにＲＡＭ上のアドレス設定を行なったものであ
る。ただしこの図では絶対アドレスでなく、相対アドレ
スを考える。（・まＤｏｏが基準アドレスに置かれたも
のとすれば、その他のシンボルのアドレスはすべて、基
準アドレスに対するアドレスオフセット値になる。
するようにＲＡＭ上のアドレス設定を行なったものであ
る。ただしこの図では絶対アドレスでなく、相対アドレ
スを考える。（・まＤｏｏが基準アドレスに置かれたも
のとすれば、その他のシンボルのアドレスはすべて、基
準アドレスに対するアドレスオフセット値になる。
なおｉｔ Ａ Ｍは１６にバイトの容量をもち、アドレ
スは、０ＯＯＯＨ〜３ＦＦＦＨまでの１６にとする。最
初に一番目のブロック（以下、ブロック（０）と（・５
）の頭首のシンボルＤｏｏを基準アドレスＲＡに書込み
、以下つぎつぎとＤ Ｏｆ ＋ Ｄ ０２ ＋・・・を
適当なアドレス間隔をおいた図示の位置のアドレスに書
込む。上記の間隔は、後の操作のインタリーブ部、１シ
ンボル遅延部を同−ＲＡＭ上で同時に行なうから、ＲＡ
Ｍの有効利用を考えて選定する。
スは、０ＯＯＯＨ〜３ＦＦＦＨまでの１６にとする。最
初に一番目のブロック（以下、ブロック（０）と（・５
）の頭首のシンボルＤｏｏを基準アドレスＲＡに書込み
、以下つぎつぎとＤ Ｏｆ ＋ Ｄ ０２ ＋・・・を
適当なアドレス間隔をおいた図示の位置のアドレスに書
込む。上記の間隔は、後の操作のインタリーブ部、１シ
ンボル遅延部を同−ＲＡＭ上で同時に行なうから、ＲＡ
Ｍの有効利用を考えて選定する。
次に、２番目のブロック（１１のデータＤ ＋ｏ −Ｄ
１２３を書込む。各シンボルの書込みアドレスは、）
。
１２３を書込む。各シンボルの書込みアドレスは、）
。
ロック（０）のデータＩ〕００〜Ｄ ｏｚｓのそれぞれ
相応するシンボルのアドレスの隣接する左側のアドレス
とする。第３図で、ブロック（０）は丸、フ゛ロック（
１）は四角で区別して表しているが、基準アト。
相応するシンボルのアドレスの隣接する左側のアドレス
とする。第３図で、ブロック（０）は丸、フ゛ロック（
１）は四角で区別して表しているが、基準アト。
レスＲＡを−１することで（ＲＡ−１）を新たな基準ア
ドレスとすれば全く同一のアドレス配置、すなわちアド
レスオフセット値になる。３番目以降のブロックについ
ても同様である。
ドレスとすれば全く同一のアドレス配置、すなわちアド
レスオフセット値になる。３番目以降のブロックについ
ても同様である。
上記のようにＤ（Ｘｉを書込み、同時に、Ｃｏｏを読出
す。第３図で読出されるデータＣ００ＩＣＯＩＩ・・・
。
す。第３図で読出されるデータＣ００ＩＣＯＩＩ・・・
。
Ｃｔｏ＋Ｃｔｔ＋・・・は斜線を施した丸、四角で表わ
している。最も簡単な場合は、遅延もなく、並替えもな
いシンボルの場合で、例えばＤ０２３をＣ０２７として
読出す場合である。この場合には、以下の理由により読
出しのアドレスはＤ ０２３のアドレスの右隣りのアド
レスにとる。遅延のな（・シンボルでも、書込みと同時
に読出すことはなく、ブロック（０）の全シンボルが書
込まれた次のフ゛ロック（１’ｌの書込み時間内に読出
す。ブロック（１１では（ＲＡ−１）が基準アドレスと
なっており、その時点では、ＣＯ２？のアドレスは−１
されて（・るからＤ ０２＋１のデータを読出すことに
なる。同じように、２シンボル遅延例えばＤｏｏ、Ｄｅ
ｌを読み出すＣｏｏ＋Ｃｏ＋のアドレスは第３図では各
々＋３だけ増加したアドレスになる。
している。最も簡単な場合は、遅延もなく、並替えもな
いシンボルの場合で、例えばＤ０２３をＣ０２７として
読出す場合である。この場合には、以下の理由により読
出しのアドレスはＤ ０２３のアドレスの右隣りのアド
レスにとる。遅延のな（・シンボルでも、書込みと同時
に読出すことはなく、ブロック（０）の全シンボルが書
込まれた次のフ゛ロック（１’ｌの書込み時間内に読出
す。ブロック（１１では（ＲＡ−１）が基準アドレスと
なっており、その時点では、ＣＯ２？のアドレスは−１
されて（・るからＤ ０２＋１のデータを読出すことに
なる。同じように、２シンボル遅延例えばＤｏｏ、Ｄｅ
ｌを読み出すＣｏｏ＋Ｃｏ＋のアドレスは第３図では各
々＋３だけ増加したアドレスになる。
２シンボル遅延部では、並替えが行なわれ、また遅延後
Ｃ２エンコーダでＱを附加することから、第３図に示す
ようにシンボル番号がり。ＸとＣＯＸとで直接的には対
応しない。例えばＤＯ２が２シンボル遅延してＣＯ６と
して読まれ、ＤＯ４−が遅延なく、並替えでＣ１ｇとし
て読まれることがわかる。
Ｃ２エンコーダでＱを附加することから、第３図に示す
ようにシンボル番号がり。ＸとＣＯＸとで直接的には対
応しない。例えばＤＯ２が２シンボル遅延してＣＯ６と
して読まれ、ＤＯ４−が遅延なく、並替えでＣ１ｇとし
て読まれることがわかる。
第３図に示すアドレス割当により、実際にＲＡ Ｍのア
ドレス設定を行なう回路を以下第４図で説明する。ＲＯ
Ｍ（Ｄｌ ３は、基準アドレスＲＡに対する人力データ
ｊ）。Ｘ（Ｘニシンポル番号）のアドレスオフセット値
を記憶している固定メモリである。ＲＯＭ（［）） ３
がオフセット値としては人力データＤ ＩＸ ＋ Ｄ
２ Ｘ・・・に対しても全く同一に使用できることは前
述した。クロックＤによりカウンタ１はカウントして行
き、カウンタ１の出力１ａによりＲＯＭ（至）３が順次
アドレスされ、読出される。読出された数値は人力デー
タ■〕ｏｘのそれぞれの書込まれるアドレスオフセット
値である。これに基準アドレスＲＡとを加算器５で加算
した信号５ａは、ＲＡＭ上の現実のアドレスであって、
アドレスバス７に送出される。
ドレス設定を行なう回路を以下第４図で説明する。ＲＯ
Ｍ（Ｄｌ ３は、基準アドレスＲＡに対する人力データ
ｊ）。Ｘ（Ｘニシンポル番号）のアドレスオフセット値
を記憶している固定メモリである。ＲＯＭ（［）） ３
がオフセット値としては人力データＤ ＩＸ ＋ Ｄ
２ Ｘ・・・に対しても全く同一に使用できることは前
述した。クロックＤによりカウンタ１はカウントして行
き、カウンタ１の出力１ａによりＲＯＭ（至）３が順次
アドレスされ、読出される。読出された数値は人力デー
タ■〕ｏｘのそれぞれの書込まれるアドレスオフセット
値である。これに基準アドレスＲＡとを加算器５で加算
した信号５ａは、ＲＡＭ上の現実のアドレスであって、
アドレスバス７に送出される。
そしてＲＡＭに人力データＤ。Ｘが書込まれる。
次に基準アドレスＲＡのアドレスを−１すれば、同じよ
うに人力データＩ）＋ｘが書込まれる。
うに人力データＩ）＋ｘが書込まれる。
各シンボルはＲＡＭ上で隣りあった位置に書込まれる。
上記の操作を連続的に次々と、行なうことで複数個のブ
ロックのデータがＲＡＭに入る。一方間時に読出しも連
続的に行なわれる。
ロックのデータがＲＡＭに入る。一方間時に読出しも連
続的に行なわれる。
すなわち、ＲＯＭｆＣｊ４は第３図に示す基準アドレス
■ζＡに対する読出しデータのアドレスオフセット値を
記憶している固定メモリで、クロックＣでカウンタ２が
カウントする信号２ａによって順次アドレスされる。そ
してＲＯＭ（Ｃ１４から読出された数値に基準アドレス
Ｒ、Ａを加算器６で加算し、加算信号６ａはＲＡＭ上の
現実の読出しアドレスとしてアドレスバス７に送出され
る。
■ζＡに対する読出しデータのアドレスオフセット値を
記憶している固定メモリで、クロックＣでカウンタ２が
カウントする信号２ａによって順次アドレスされる。そ
してＲＯＭ（Ｃ１４から読出された数値に基準アドレス
Ｒ、Ａを加算器６で加算し、加算信号６ａはＲＡＭ上の
現実の読出しアドレスとしてアドレスバス７に送出され
る。
その結果人力データＤｏＸは出力データＣ０Ｘとして読
出されるが、遅延と並替えが行なわれ、２シンボル遅延
部の出力となる。なお、第２図のクリア信号ＣＬがブロ
ック毎に人力してカウンタ１，２を零とする。
出されるが、遅延と並替えが行なわれ、２シンボル遅延
部の出力となる。なお、第２図のクリア信号ＣＬがブロ
ック毎に人力してカウンタ１，２を零とする。
次にインタリーブ部の説明に入る。ｃ２エンコーダから
の出力をＲＡ Ｍ Ｋかきこみ、インタリーブされたデ
ータを再び胱出すが、Ｒ’＋Ｊ者のアトｖ、ｚｆＣ（ト
）、後者のアドレスを１３（ｘＪアトル。
の出力をＲＡ Ｍ Ｋかきこみ、インタリーブされたデ
ータを再び胱出すが、Ｒ’＋Ｊ者のアトｖ、ｚｆＣ（ト
）、後者のアドレスを１３（ｘＪアトル。
上記のアドレス設定割りあてを第５図に示す。
記号は全く第２図と同様である。従ってブロック（０）
については、基準アドレスにＣｏｏをおき、Ｃｏ＋＋Ｃ
ｏ２４・・・を適宜間隔をおいたアドレスに配置する。
については、基準アドレスにＣｏｏをおき、Ｃｏ＋＋Ｃ
ｏ２４・・・を適宜間隔をおいたアドレスに配置する。
ブロック（１）については、各シンボルをブロック（０
）のアドレスに−１したアドレスに配置する。読出しの
ときのアトｌ／スはシンボルＸについてはＸ＝０のとき
は遅延なく、以下Ｘ＝１．２．・・・で３２ 、６４
、・・・ブロックの遅延を行なうから、第５図のアドレ
ス割り轟てではアドレス間隔として＋１ 、＋３３ 、
＋６５ 、・・・とする。
）のアドレスに−１したアドレスに配置する。読出しの
ときのアトｌ／スはシンボルＸについてはＸ＝０のとき
は遅延なく、以下Ｘ＝１．２．・・・で３２ 、６４
、・・・ブロックの遅延を行なうから、第５図のアドレ
ス割り轟てではアドレス間隔として＋１ 、＋３３ 、
＋６５ 、・・・とする。
従って第４図と同様の回路で実際のアドレスを作成し、
アドレスバスに送出すればＲＡＭへの書込み、読出し操
作によりインタリープを行なうことができる。基準アド
レスＲＡをブロックごとにＲＡ−１，ＲＡ−２とするこ
とにより、以上の操作を続行することができる。
アドレスバスに送出すればＲＡＭへの書込み、読出し操
作によりインタリープを行なうことができる。基準アド
レスＲＡをブロックごとにＲＡ−１，ＲＡ−２とするこ
とにより、以上の操作を続行することができる。
次に１シンボル遅延部についても、書込みアドレスＢ０
０．読出しアドレスＡ（Ｘ）の関係として、第６図のよ
うに配置すればよい。ＡＤＯは、Ｂｏｏに対して、遅延
のないシンボルに対してはアドレスを＋１．遅延のある
シンボルに対してはアドレスを＋２すればよい。
０．読出しアドレスＡ（Ｘ）の関係として、第６図のよ
うに配置すればよい。ＡＤＯは、Ｂｏｏに対して、遅延
のないシンボルに対してはアドレスを＋１．遅延のある
シンボルに対してはアドレスを＋２すればよい。
本発明では、上記のようにアドレスオフセット値をそれ
ぞれ記憶した固定メモ’） ＲＯＭ（Ｌ）ｌ 。
ぞれ記憶した固定メモ’） ＲＯＭ（Ｌ）ｌ 。
ＲＯＭ（Ｃ）、 ＲＯＭ（Ｂｊ 、 ＲｑＭＣＡＪを用
意するが、各ＲＯＭの基準アドレスをＲＡＭの有効利用
を考えて、適宜きめ、ＲＯＭ（２）〜ＲＯＭ（４）に記
入するアドレスを統一的にきめると、クロスインタリー
ブを一つのＲＡ、Ｍを利用して行なうことができる。
意するが、各ＲＯＭの基準アドレスをＲＡＭの有効利用
を考えて、適宜きめ、ＲＯＭ（２）〜ＲＯＭ（４）に記
入するアドレスを統一的にきめると、クロスインタリー
ブを一つのＲＡ、Ｍを利用して行なうことができる。
この場合、各ＲＯＭをアドレスするカウンタに人力する
クロックについて考えると、ＲＯＭ０Ｊ。
クロックについて考えると、ＲＯＭ０Ｊ。
およびＲＯＭ（Ａ）については、クロックインタリーブ
回路の人力クロック、および出力クロックに同期させね
ばならないが、その他のＲＯＭ（Ｑ。
回路の人力クロック、および出力クロックに同期させね
ばならないが、その他のＲＯＭ（Ｑ。
ＲＯＭ（Ｂ）のクロックは別個のクロックでもよい。
実際には、Ｃ２エンコーダ＋ＣＩエンコーダの操作時に
、クロック動作が余分に入ってくるから、ＲＯＭ（Ｃ１
、ＲＯＭ（Ｂ）のクロックはこれを考慮してかかり早い
クロックにとる必要がある。
、クロック動作が余分に入ってくるから、ＲＯＭ（Ｃ１
、ＲＯＭ（Ｂ）のクロックはこれを考慮してかかり早い
クロックにとる必要がある。
第１図は、クロスインタリーブ回路の一例についてその
ブロック回路を示した図、第２図は本発明の一実施例で
、第１図のクロスインタリーブ回路を実現する概念図、
第３図は第２図における２シンボル遅延部のＲＡＭ上の
アドレス割当を示す図、第４図は２シンボル遅延部のア
ドレス設定回路のブロック図、第５図、第６図はそれぞ
れインタリーブ部、１シンボル遅延部のアドレス割当を
示す図である。 １〜２・・・カウンタ、３〜４・・・ＲＯＭ。 ５〜６・・・加算器、 ７・・・アドレスバス。 特許出願人 日本電気ホームエレクトロニクス株式会社
代理人 弁理士 佐 藤 秋 比 古
ブロック回路を示した図、第２図は本発明の一実施例で
、第１図のクロスインタリーブ回路を実現する概念図、
第３図は第２図における２シンボル遅延部のＲＡＭ上の
アドレス割当を示す図、第４図は２シンボル遅延部のア
ドレス設定回路のブロック図、第５図、第６図はそれぞ
れインタリーブ部、１シンボル遅延部のアドレス割当を
示す図である。 １〜２・・・カウンタ、３〜４・・・ＲＯＭ。 ５〜６・・・加算器、 ７・・・アドレスバス。 特許出願人 日本電気ホームエレクトロニクス株式会社
代理人 弁理士 佐 藤 秋 比 古
Claims (1)
- 【特許請求の範囲】 入力データ信号が複数個のシンボルからなるブロック群
である場合における誤り訂正のためのクロスインタリー
ブ回路において、 前記人力データの一連の遅延・並替え・インタリープの
各操作のためのデータの■、込みが、前記ブロック群の
各ブロック内のり一位置にあるシンボルが一括（−てか
つ隣接するアドレスにブロックの入力順に配飲した情報
をもつ１つのＲＡＭと、前記ＲＡＭ［各操作のデータ書
込み。 読出しの各々につき、ブロックの先順のシンボルを置く
アドレスを基準アドレスとし、この基準アドレスに対し
て、各シンボルの書込み、読出しアドレスのアドレスオ
フセット値を記入した情報をも？各操作ごとの複数個の
ＲＯＭとを具備し、 前記ＲＡＭへの各操作の書込み、読出しけ、１ブロツク
のデータにつき、前記ＲＯＭから順次読出された数値に
基準アドレス数値とを加算した数値をＲＡＭのアドレス
とし、前記各ブロックはブロックごとの操作終了ごとに
基準アドレス数値を１個あて遷移することにより、前記
ブロック群の書込み、読出しを連続的に行なうことを特
徴とするクロスインタリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP629984A JPS60152130A (ja) | 1984-01-19 | 1984-01-19 | クロスインタリ−ブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP629984A JPS60152130A (ja) | 1984-01-19 | 1984-01-19 | クロスインタリ−ブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60152130A true JPS60152130A (ja) | 1985-08-10 |
Family
ID=11634493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP629984A Pending JPS60152130A (ja) | 1984-01-19 | 1984-01-19 | クロスインタリ−ブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60152130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995016311A1 (fr) * | 1993-12-07 | 1995-06-15 | Thomson Consumer Electronics S.A. | Procede d'entrelacement et de desentrelacement en bloc et dispositif de mise en ×uvre |
| US7525180B2 (en) | 2005-10-24 | 2009-04-28 | Panasonic Corporation | Semiconductor mount substrate, semiconductor device and method of manufacturing semiconductor package |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
-
1984
- 1984-01-19 JP JP629984A patent/JPS60152130A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995016311A1 (fr) * | 1993-12-07 | 1995-06-15 | Thomson Consumer Electronics S.A. | Procede d'entrelacement et de desentrelacement en bloc et dispositif de mise en ×uvre |
| US7525180B2 (en) | 2005-10-24 | 2009-04-28 | Panasonic Corporation | Semiconductor mount substrate, semiconductor device and method of manufacturing semiconductor package |
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