KR910000533B1 - 디지탈 오디오 테이프 레코더에 있어서 c2 엔코더 패리티 생성회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 오디오 테이프 레코더에 있어서 C2엔코더 패리티 생성회로

제1도는 디지탈 오디오 테이프 레코더의 개략도.

제2도는 디지탈 오디오 테이프 기록 포맷도.

제3도는 C1 및 C2 계열 패리티 발생 설명도.

제4도는 C1 계열 엔코더 회로도.

제5도는 본 발명에 따른 회로도.

* 도면의 주요부분에 대한 부호의 설명

ADC : 아나로그/디지탈 변환기 DAC : 디지탈/아나로그 변환기

DSP : 디지탈 시그날 프로세서 HD : 헤드

TAP : 디지탈 오디오 테이프

11-22 : 유한체곱셈기(Finite Field Multiplier)

31-43 : 유한체덧셈기(Modulo 2 Adder)

51-62 : 8-비트 쉬프트 레지스터(8-Bit Shift Register)

Q : C엔코더 패리티 출력 SW1-SW3 : 스위치

d1(X) : D25,D24 : D13의 데이타열

d2(X) : D0, D1,…,D12의 데이타열

α1 : GF(2⁸)의 소자(0≤i≤254)

본 발명은 R-DAT(Rotary Digital Audio Tape Recoder)에 있어서 패리티(parity) 생성회로에 관한 것으로, 특히 블럭단위의 오디오 디지탈 데이타(26 심볼데이타)를 두부분(13 심볼씩)으로 나누어 각 부분을 독립적으로 엔코딩하여 6개씩 패리티를 형성한 다음 각 패리티를 배타적으로 논리합하여 원하는 패리티를 생성한후 상기 패리티를 데이타 전체의 중간에 배치시킬 수 있는 디지탈 오디오 테이프 레코더에 있어서 C2 엔코더 패리티 생성회로에 관한 것이다.

일반적으로 데이타 통신에서 에러검출(Error Detetion) 및 정정(Correction)을 위하여 패리티 방식이 사용되고 있다. 상기 패리티 방식은 통상적으로 일정 갯수의 데이타와 함께 일정 갯수의 패리티를 데이타 뒤에 붙여 전송되도록 한 후, 이것을 디코더(Decoder)에서 디코딩에 의해 패리티를 검출한후 에러 발생 유무가 판단되어 전송된 데이타에 대해 정정하도록 구성되어 있었다.

종래의 제1도와 같이 구성된 R-DAT에서는 아나로그 오디오 신호를 아나로그/디지탈 변환기(ADC)에서 디지탈 데이타로 변환하여 디지탈 시그날 프로세서(DSP)에 입력한다. 상기 디지탈 시그날 프로세서(DSP)에서는 상기 PCM된 일련의 부호열의 배열 순서를 시간축상에 미리 규정된 포맷에 따라 변경 처리하여 8-10으로 변조한후 동기를 부여하고, 이를 직렬로 변환하여 R/F 증폭기(1)에서 이득을 조정시킨후 헤드(HD)를 통해 디지탈 오디오 테이프(TAP)에 디지탈 오디오 데이타가 기록되도록 되어 있다. 상기 디지탈 오디오 테이프(TAP)에 기록되는 형태는 제2도와 같다. 제2a도는 DAT 인터리브 테이프 기록 형태이고, 제2b도는 데이타 포맷도로서, 즉 상기 디지탈 시그날 프로세서(DSP)내의 C1(32,28)의 RS 코딩 방식의 엔코딩에 의해 데이타 길이 26비트, 패리티 길이 6비트로 엔코딩 처리하여 순차적으로 디지탈 오디오 테이프(TAP)에 기록되도록 한다.

상기 RS코드는 BCH코드(Bose and Chandhuri and Mocquenghencode)의 일종으로 2원 BCH코드를 비 2원 코드로 일반화시킨 것으로서, 통신로 상에서 코드워드의 전송시에 발생하는 산발 에러 및 연집에러를 정정할 수 있도록 알려져 있다.

RS코드는 각 심볼이 갈로로이스 필드[Galois Field GF(2^m)]의 원소이고, 다음과 같은 매개변수를 가진다.

k개의 정보 심볼중 i번째에 전송된 심볼 S₁를 다음 다항식의 계수로 표시하면

2t의 검사 심볼은 다음식의 나머지 계수로 얻어진다.

g(x)는 부호의 생성 다항식(Generator Polynomial)이며, 일반적으로 다음과 같이 정의된다.

α는 Galois field GF(2^j)의 원소(Primitive element)이고, g_j는 g(x)의 계수이다.

따라서 코드워드 C(x)는 다음과 같다.

상기 RS 코드이론은 "희중당"발행 "이만영"저 "부호이론"의 148페이지부터 201페이지 걸쳐 상세히 설명되어 있음을 밝혀 둔다.

상기 C1(32,28)은 RS 엔코더에서 제3도와 같이 26bit 데이타에 대해 수평으로 검사하는 방법이다.

재생기는 기록시와 역순으로 디지탈 오디오 테이프(TAP)로부터 헤드(HD)에 의해 디지탈 오디오 데이타를 읽어 RF 증폭기(1)에서 이득을 조절한후 데이타 스트로브회로(2)에서 TTL 레벨(5V)의 재생데이타와 파형 정형된 클럭을 생성하여 디지탈 시그날 프로세서(DSP)에 입력한다. 상기 디지탈 시그날 프로세서(DSP)에서는 상기 디지탈 오디오 데이타를 병렬로 변환한후 동기를 검출하고, 이를 10→8로 복조한다. 상기 복조된 데이타를 C1(32,28)의 RS 디코더에서 디인터리빙(Deinterleaving)하여 에러 정정을 하여 상기 에러 정정된 데이타를 보간한다.

상기 보간된 데이타는 디지탈/아나로그 변환기(DAC)를 통해 아나로그 신호로 변환 출력된다.

따라서 상기 C1(32,28) RS 엔코더/디코더에서 상기 디지탈 오디오 데이타의 기록, 재생시 다음과 같은 결함이 있을시 에러가 발생된다. 에러가 여러가지 종류로 발생될 수 있는데, 첫째로 기록 매체에 최초부터 있거나 취급중에 발생된 매체의 결함이 있을시, 둘째로 재생신호의 레벨 및 재생계의 시간축 변동에 의해, 셋째로 잡음 및 부호간 간섭 등의 상기 3가지 원인에 의해 산발에러(Random Error) 및 연집에러(Burst Error) 등으로 발생된 에러를 정정해 왔었다.

그러나 제2b도에 도시한 바와 같이 에러 정정을 위한 패리티가 테이프에 실릴때 데이타 포맷의 가장 자리에 위치하게 되므로 데이타 에러 발생에 따른 검출 능력이 떨어진다. 그 이유는 우선 기록 재생계에서 기록 및 재생시 데이타를 테이프의 끝(가장자리)부분이 많이 손상됨은 물론 테이프 마모에 의해 빨리 손상이 되어 결국 패리티 데이타를 손상시켜 에러 검출 능력을 떨어뜨리게 하여 정상적인 에러 정정 기능을 수행하지 못하게 되는 결점이 있었다.

따라서 본 발명의 목적은 데이타 심볼을 2부분으로 나누어 엔코딩 시간을 줄이고 패리티를 테이프의 중간에 위치하도록 데이타 전체의 중간에 배치시켜 사용에 따른테이프의 가장자리의 미소한 손상이 있더라도 에러 검출 및 정정 능력 향상에 기여할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 DRS 코드(Double Reed-Solomon Code)인 검사 심볼의 생성 계열 C1과 C2계열을 설명하기 위한 예시도로서, DRS코드는 소정 블럭의 데이타에 수평적으로 패리티 비트를 생성하여 이를 추가하는 것을 C1 계열이라 하고, 소정 블럭의 데이타에 수직적으로 패리티 비트를 생성하여 추가하는 것을 C2 계열이라 한다.

본 발명은 DAT에서 정정 능력을 높이기 위해 상기 DRS코드를 사용하고자 한 것으로 상기 제1도의 A/D변환기(ADC)에서 16비트 데이타를 인터리이브(Interleaving)수순에 따라 상위 8비트와 하위 8비트를 디지탈 시그날 프로세서(DSP)의 내부 메모리 기억시켜 하기와 같이 널리 밝혀진 이론에 따라 실시코자 한다.

C1 계열의 검사심볼을 P, C2 계열의 검사심볼을 Q라 하면 검사심볼은 다음의 방정식을 만족하도록 결정된다.

단 α는 원소(primitive element)로 원시 기약(primitive irreducible) 다항식 g(x)=x⁸+x⁴+x³+x²+1의 근이며, α⁸=α⁴+α³+α²+1이 성립한다.

상기 C1 계열 엔코더 설계를 살펴보면, 정보다항식을 i(x)=D₂₇x³¹+D₂₆x³⁰+…+D₁x⁵+D₀x⁴, 패리티 검사 다항식을 P(x)=P₀x³+P₁x²+P₂x+P₃이라 두면 엔코딩된 RS코드 다항식은 다음과 같이 표현된다.

V_P(x)는 또한 G_P(x)의 곱으로 이루어지므로, 엔코딩 과정은 i(x)와 G_P(x)로부터 P(x)를 얻는 과정으로 나눗셈 알고리즘에 의하여 계산된다.

P(x)=-γ(x)로 두면 V_P(x)는 (3-5)식에 의하여 구해진다.

C1 인코더의 생성 다항식은 상기 식(2-3)으로부터 다음과 같이 구해진다.

제4도에 (32,28) RS 코드의 엔코더 회로를 표시하였으며, 연결된 각각의 선은 8선이고 R_i(0＜i＜3)는 8비트 레지스터를 나타낸다. 초기에 모든 레지스터는 0이 저장되어 있고, 스위치(SW)는 A의 위치에 있다.

정보심볼 D₂₇,D₂₆,…,D₄가 엔코더의 나눗셈 회로에 입력되면서 나머지가 계산되어 레지스터에 저장된다. 마지막 D₄가 입력되면 레지스터의 내용이 검사심볼이 된다.

[상기 C2 계열 인코더 설계 2]

상기 식(3-3)의 C2 데이타 심볼을 다음과 같이 두 부분으로 나누어

d₁(x), d₂(x)에 대한 생성다항식을 다음과 같이 각각 Gg₁(x), Gg₂(x)로 두면

2개의 (19,13) RS 코드를 설계할 수 있다.

C2 RS 엔코더의 패리티 심볼은 식(3-13),(3-14)의 패리티 심볼을 선형결합 즉, 더하여 구할 수 있다.

제5도에 C2 RS 엔코더 회로를 도시하였으며, 구성관계는 다음과 같다.

소정의 정보심볼을 유한체덧셈기(43) 및 스위치(SW1)를 통해 유한체곱셈기(11-16)에 입력시키는 한편, 상기 유한체곱셈기(11-16)와 상호 접속된 8-비트 쉬프트 레지스터(51-56) 및 유한체덧셈기(31-35)로써 제1(19,13) RS 엔코더를 구성하고, 소정의 다른 정보심볼을 유한체덧셈기(42) 및 스위치(SW2)를 통해 유한체곱셈기(17-22)와 상호 접속된 8-비트 쉬프트 레지스터(57-62) 및 유한체덧셈기(36-40)로써 또하나의 제2(19,13) RS 엔코더를 구성하며, 또한 상기 두개의 제1,2(19,13) RS 엔코더 사이에는 스위치(SW3)로 접속됨과 동시에 상기 스위치(SW3)의 일단 및 8-비트 쉬프트 레지스터(56)으로 부터는 또다른 유한체덧셈기(41)가 접속되어 있다.

상기 각 부는 디지탈시그날 프로세서(DSP)의 내부 레지스터로 구성된 램에 의해 실현할 수도 있다.

상기 제5도의 동작 관계를 살펴보면 다음과 같다.

제5도에서 윗쪽은 d₁(x)를 사용한 제1(19,13) RS 엔코더이고, 아랫쪽은 d₂(x)를 사용한 제2(19,13) RS 엔코더이다.

연결된 모든 선은 8선이고, R₁ ^(j)(0≤i≤5,1≤j≤2)는 8비트 레지스터이다. 모든 레지스터(51-62)의 초기값은 0으로 되어 있고, 스위치 (SW₁,SW₂)는 A의 위치에, 스위치(SW₃)는 B의 위치에 있다.

정보심볼 D₂₇,D₂₆,…,D₁₃은 순차적으로 윗쪽 로직에 입력되고, 동시에 정보심볼 D₀,D₁,D₂,…,D₁₂는 순차적으로 아래쪽 로직에 입력되어 R₁ ⁽¹⁾에서는 Q₁ ⁽¹⁾패리티가 계산되고, R₁ ⁽²⁾에서는 Q₁ ⁽²⁾패리티가 계산된다. 정보심볼 D₁₂, D₁₃이 모두 입력되면 스위치(SW₁,SW₂)는 B의 위치스위치(SW₃)는 A의 위치로 하여 상기 Q₁ ⁽¹⁾과 Q_5-1를 더하여 Q₀는 바로 출력되고, Q₁, Q₂, Q₃, Q₄, Q₅는 각각 R₀ ⁽¹⁾, R₁ ⁽¹⁾, R₂ ⁽¹⁾, R₃ ⁽¹⁾, R₄ ⁽¹⁾에 저장된다. 다음에 스위치(SW₃)를 B의 위치로 옮겨 R₁ ⁽¹⁾을 오른쪽으로 쉬프트하면 C2 인코더의 Q 패리티가 출력되게 된다. 상기 디지탈 시그날 프로세서(DSP)에서 처리되는 C2 엔코더 프로그램을 다음에 표시하였다.

즉, 기록시에는 음성신호가 아나로그 디지탈 변환기(ADC)에서 샘플링되어 상위 및 하위 8비트로 분할시켜 심볼데이타로 하되 상기 제1도의 아나로그/디지탈 변환기(ADC)에서 디지탈화된 입력 시간에 디지탈 시그날 프로세서(DSP)의 내부 램내에서 심볼 데이타가 인터리이브된다. 2트랙분의 심볼데이타가 입력되면 다음 2트랙분의 데이타가 디지탈 시그날 프로세서(DSP)의 내부 다른 램에 인터리이브된다. 상기 램에는 Q 패리티가 생성되어 상기 램내의 Q 패리티 영역에 기억되고, 이어서 P 패리티가 생성되어 P 패리티 영역에 기억된다.

상기 램에서 엔코딩이 완료되면 상기 엔코딩된 데이타를 변조시켜 RF 증폭기(1)를 통해 헤드(HD)를 지나 디지탈 오디오 테이프(TAP)에 기록하게 된다. 상술한 바와같이 본 발명은 통신분야에 많이 사용되고 있는 RS 엔코더로써 R-DAT의 C2 엔코더와 나아가서는 DAT를 이용한 컴퓨터 보조기억장치에서 데이타의 에러검출 및 정정에 사용될 수 있으며, 또한 테이프에 발생하기 쉬운 에러에 대비하여 에러의 검출 및 정정을 용이하게 행하고, (32,26) RS 엔코딩시에 26 데이타 클록에 비하여 (19,13) RS 엔코더로 구성하므로 13 데이타 클록으로 엔코딩 시간을 감소시킬 수 있게 되는 이점이 있다.

Claims (2)

1. 디지탈 오디오 테이프 레코더 시스템에 있어서 디지탈 시그날 프로세서(DSP)의 패리티 생성회로에 있어서, 상기 디지탈 시그날 프로세서(DSP)로 입력되는 26심볼 데이타중 두 부분으로 나눈 13심볼 데이타를 RS 코드 생성다항식에 만족하도록 엔코딩하여 6비트의 패리티를 발생하는 제1(19,13) RS 엔코더(500)와, 상기 제1(19,13) RS 엔코더로 입력되는 남은 13심볼 데이타를 RS 코드 생성다항식에 만족하도록 인코딩하여 6비트 패리티를 발생하는 제2(19,13) RS 엔코더(600)와, 상기 제1,2(19,13) RS 엔코더(500,600)의 발생 각 6비트 패리티를 더하여지도록 스위치하는 스위치(SW3)와, 상기 스위치(SW3)의 최종단 출력과 상기 제1(19,13) RS 엔코더(500)의 출력 데이타를 가산하여 패리티를 출력하는 유한체가산기(41)로 구성됨을 특징으로 하는 디지탈 오디오 테이프 레코더에 있어서 C2 엔코더 패리티 발생회로.
2. 제1항에 있어서, 제1(19,13) RS 엔코더(500)가 상기 13심볼 데이타를 유한체덧셈기(43) 및 스위치(SW1)를 통해 유한체 곱셈기(11-16)에 순차적으로 입력하도록 연결하며, 상기 유한체 곱셈기(11-16)의 입력값을 원 소자값(α⁰,α⁵,α¹⁵,α¹⁶⁶,α¹⁷⁶)의 값으로 승산하여 상기 유한체 곱셈기(11)의 값은 8비트 쉬프트 레지스터(51)에 입력하도록 연결하고, 상기 유한체 곱셈기(12-16)의 값을 유한체 덧셈기(32-35)에 입력하도록 연결하며, 상기 8-비트 쉬프트 레지스터(51-55)의 출력값과 상기 스위치(SW3)의 스위칭에 따른 출력값을 상기 유한체곱셈기(12-16)의 출력값과 상기 유한체덧셈기(32-35) 동시에 각각 가산되도록 연결하고, 상기 유한체가산기(35)의 출력을 8-비트 쉬프트 레지스터(56)에 입력하고 상기 8-비트 쉬프트 레지스터(56)의 출력을 상기 유한체 가산기(41,43)에 입력되도록 구성됨을 특징으로 하는 디지탈 오디오 테이프 레코더에 있어서 C2 엔코더 패리티 발생회로.

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