JPH0350352B2

JPH0350352B2 -

Info

Publication number: JPH0350352B2
Application number: JP58186104A
Authority: JP
Inventors: Sadayuki Narisawa; Norio Tomizawa
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1983-10-05
Filing date: 1983-10-05
Publication date: 1991-08-01
Also published as: JPS6079564A

Description

【発明の詳細な説明】

この発明はDAD（デイジタルオーテイオデイス
ク）プレーヤにおいて用いられるアドレス制御回
路に関する。〔背景技術〕デイジタルオーデイオにおけるデータ誤りの訂
正方法として、近年のCD（コンパクトデイスク）
においては、リードソロモン符号とクロスインタ
リーブの手法を組合わせたCIRC（Cross
Interleave Reed−Solomon Code）による誤り
訂正方法が用いられている。このCIRCにより誤
り訂正方法が適用されたCDプレーヤにいては、
デイスクから読出された音楽信号データを一旦メ
モリに記憶させ、この記憶させたデータを読出し
て誤りのチエツク、訂正、訂正済のデータの
DAC（デイスク／アナログコンバータ）への出力
等が行われるが、この際上記メモリのアドレスを
複雑に制御することが必要となる。そして、この
発明は上記メモリのアドレス制御を行うアドレス
制御回路に関する。まず、CIRCによる誤り検出方法を適用したCD
システムの概略を述べる。なおこの誤り検出方法
は、公知の方法であり、例えば特開昭57−4629号
公報に詳しい。第１図，第２図は各々デイスクデータを書込む
書込み回路の概念図およびデイスクから読出され
たデータを処理する処理回路の概念図である。第
１図において符号Ｌ６ｎ，Ｒ６ｎ，……，Ｒ６ｎ
＋５は各々16ビツトの音楽信号データであり、各
音楽信号データは８ビツトのシンボルＷ１２ｎ，
Ａ、Ｗ１２ｎ，Ｂ，……，Ｗ１２ｎ＋１１，Ｂ単
位で処理される。合計２４のシンボルＷ１２ｎ，
Ａ……は、まず遅延部Dly１において選択的に２
デイレイタイム遅延され、次いで、クロス部Clos
１において順序が入れ替えられ、次いで、パリテ
イ回路Pa１によりリードソロモン符号法に基づ
く誤り検出用のシンボルＱ１２ｎ〜Ｑ１２ｎ＋３
（各８ビツトが付加される。そして、このシンボ
ルＱ１２ｎ〜Ｑ１２ｎ＋３の付加により合計28と
なつたシンボルは、遅延部Dly２において再び遅
延される（インタリーブ）。なお、この遅延部
Dly２において、Ｄ＝４デイレイタイムである。
次に、パリテイ回路Pa２において、再びリード
ソロモン符号法に基づくデータ誤り検出用のシン
ボルＰ１２ｎ−Ｐ１２ｎ＋３（各８ビツト）が付
加され、合計32シンボルとなり、この32シンボル
が遅延部Dly３において選択的に１デイレイタイ
ム遅延され、そして、データ誤り検出用のシンボ
ルＰ，Ｑがインバータにより反転され、デイスク
書込み用のデータ群DWDが形成される。このデ
ータ群DWDは図の上方のシンボルから順次EFM
（Eiqtto Fourteen Modulation）変調され、デイ
スクに書込まれる。第３図は各シンボルがデイスクに記録された状
態を示す図であり、この図において、SYNCはデ
イスク書込みの際付加される同期パターン、Ｗ０
〜Ｗ２３は音楽信号データに対応するシンボル、
Ｑ０〜Ｑ３，Ｐ０〜Ｐ３は各々誤り訂正用のシン
ボルである。そして、図に示すSYNC〜Ｐ３まで
が誤り訂正のための処理単位となり、フレーム
Frと称される。また、シンボルが１デイレイタ
イム遅延されると、遅延がされなかつた場合に書
込まれるべきフレームFrの次のフレームFrに書
込まれることになる。次にデータ再生時においては、デイスクから読
出されたデータがEFM復調回路によつて復調さ
れ、デイスク書込み時のデータ群DWDに戻され
る。このデータ群DWDの各シンボルは、まず、
第２図に示す遅延部Dly４によつて選択的に１デ
イレイタイム遅延され、これにより、第１図にお
ける遅延部Dly３に基づくシンボルの時間的ずれ
が補正される。そして、誤り検出用シンボルＰ，
Ｑはインバータを介して、他のシンボルは直接Ｃ
１デコード回路Ｃ１decへ供給される。Ｃ１デコ
ード回路Ｃ１decは、各シンボルに基づいてシン
ドロームを算出し、算出したシンドロームからリ
ードソロモン符号法に基づいて誤りシンボルを検
出き（シンボルＰに基づく誤り検出）、同シンボ
ルの訂正を行つて出力する。Ｃ１デコード回路Ｃ
１decから出力された各シンボルは、遅延部Dly
５によつて遅延され、これにより、第１図におけ
る遅延部Dly２に基づくシンボルの時間的ずれが
補正され、Ｃ２デコード回路Ｃ２decへ供給され
る。Ｃ２デコード回路Ｃ２decはＣ１デコード回
路Ｃ１decと全く同様にして誤りシンボルの検出
および訂正を行い（シンボルＱに基づく誤り検
出）、訂正済のシンボルを出力する。出力された
各シンボルはクロス部Clos２において順序が入れ
替えられ、これにより第１図のクロス部Clos１に
よる入替えが元に戻される。次いで、遅延部Dly
６において選択的に２シンボルタイム遅延され、
これにより第１図の遅延部Dly１によるシンボル
の時間的ずれが補正され、音楽信号データＬ６ｎ
……Ｒ６ｎ＋５に戻される。そして、これらの音
楽信号データＬ６ｎ……Ｒ６ｎ＋５が順次DAC
へ供給されてアナログ信号に変換され、スピーカ
から音楽信号として発音される。以上がCIRCによる誤り検出方法を適用したCD
システムの概略である。なお、上述した概念図に
おいては、シンボル記憶用のメモリが示されてい
ないが、実際にはデイスクから読出された各シン
ボルが一旦メモリに記憶され、第２図の各処理
（遅延処理も含む）は上記メモリ内のシンボルを
読出して行われる。（発明の目的）以上のように、DADプレーヤにおいては、誤
り訂正等の極めて複雑な信号処理が行われる。そ
して、これらの信号処理を行うためには、シンボ
ルのメモリへの書き込みおよび読み出しを行う必
要があるが、この読み書き制御を行うためのアド
レス制御回路が極めて複雑かつ大規模になつてし
まうという問題が有つた。この発明は、CIRCに
よる誤り検出方法が用いられるDADプレーヤに
おいて、デイスクから読出されたシンボルが記憶
されるメモリのアドレス制御を最小限のハードウ
エア構成によつて行うことができるアドレス制御
回路を提供することを目的としている。〔発明の特徴〕この発明は次の各構成要件を具備することを特
徴としている。 (a) 少なくとも誤り訂正を含んだ信号処理を行う
DADプレーヤにおけるアドレス制御を行うた
めのＮ（Ｎは自然数）種類の制御信号を出力す
るタイミング制御手段。 (b) 基準アドレスを出力する基準アドレス出力手
段。 (c) 入力アドレスビツト数がそれぞれ同一であり
出力データビツト数が大小異なる記憶領域を前
記Ｎより少ない所定数だけ有し、これら各記憶
領域に、単独でまたは複数組み合わせることに
より最終的な相対アドレスデータを構成する部
分相対アドレスデータをそれぞれ、予め記憶し
てなるメモリ。 (d) 前記アドレス制御の態様に対応して設けら
れ、前記メモリ内の部分相対アドレスデータの
読出しを制御する複数のカウンタ。 (e) 前記アドレス制御の態様に対応して、前記複
数のカウンタの出力のうち必要な出力を選択
し、この選択された出力を、前記メモリの各記
憶領域の各入力アドレス端子へ供給する第１の
選択手段。 (f) 前記Ｎより少ないビツト数の選択入力端子を
有し、これら選択入力端子と前記Ｎ種類の制御
信号とをマトリクス接続して制御することによ
り、前記メモリから読出された各部分相対アド
レスデータを単独または複数選択的に出力する
とともに、その選択される出力状態が少なくと
もＮ種類存在するように構成された第２の選択
手段。 (g) 前記第２の選択手段の全出力を加算し、この
加算結果を最終的な相対アドレスとして出力す
る第１の加算手段。 (h) 前記基準アドレス出力手段から出力される基
準アドレスと、前記第１の加算手段から出力さ
れる最終的な相対アドレスとを加算する第２の
加算手段。上記構成によれば、アドレス制御態様に対応
し、メモリに記憶された部分相対アドレスを単独
で使用あるいは組合せて使用することにより最終
的な相対アドレスが発生される。従つて、メモリ
における各部分相対アドレスを記憶するための記
憶領域の数を少なくすることができ、かつ、各記
憶領域を各々に適したビツト数で構成することが
でき、小規模でありながら複雑なアドレス制御の
可能なアドレス制御回路が実現される。〔実施例の説明〕第４図はこの発明の一実施例によるアドレス制
御回路１を適用したCDプレーヤの要部の構成を
示すブロツク図である。この図に示すCDプレー
ヤは第３図に示すフオーマツトによつてデイスク
に書込まれたシンボルＷ０〜Ｗ２３を音楽信号と
して再生するもので、第２図に示す各処理を具体
化したものである。まず、第４図の概略説明から
行う。〔第４図の概略〕第４図において、信号INPはデイスクから光学
系を介して読出された信号（EFM変調された信
号）であり、この信号INPは受信回路２へ入力さ
れる。受信回路２は、信号INPに含まれる同期パ
ターンSYNCに基づいてEFMフレーム同期信号
VFSYNCを作成してアドレス制御回路１へ出力
し、また、信号INPの同期パターンSYNCを除く
各データビツトを各々EFM復調回路３へ出力し、
また、信号INPからEFMクロツクパルスφ₀を再
生してEFM復調回路３およびバツフアレジスタ
４へ出力し、また、各シンボルＷ０〜Ｗ２３，Ｑ
０〜Ｑ３，Ｐ０〜Ｐ３の先頭においてシンボル同
期信号DSYをバツフアレジスタ４へ出力する。
なお、実際にはEFMクロツクパルスφ₀として
180゜位相の異なるクロツクパルスφ₀a，φ₀bが
各々作成されるが、ここではこれらをまとめて
φ₀で示している。EFM復調回路３はEFM変調さ
れた１シンボル＝14ビツトのチヤンネルビツトを
もとの１シンボル＝８ビツトのシンボルに復調
し、バツフアレジスタ４へ順次直列に出力する。
バツフアレジスタ４はEFM復調回路３から供給
されるシンボルを一時記憶するレジスタであり、
EFM復調回路３から出力される直列データを並
列データに変換する直−並変換回路および複数の
レジスタを有して構成され、その出力がゲート回
路７へ供給される。書込み制御回路５は、バツフ
アレジスタ４の書込みおよび読出しを制御する回
路であり、アドレス制御回路８から制御信号
EFMDが供給された場合に、制御信号WEを
RAM（ランダムアクセスメモリ）６のリード／
ライト制御端子Ｒ／Ｗおよびゲート回路７の制御
端子へ各々出力する。これにより、RAM６が書
込み可能状態になると共に、ゲート回路７が開状
態となり、バツフアレジスタ４内のデータがゲー
ト回路７およびRAM６の書込み用データバス
DABS１を介してRAM６へ供給され、アドレス
制御回路１から出力されているアドレス内に書込
まれる。また、この書込み制御回路５はバツフア
レジスタ４内のデータがRAM６へ出力された時
点で制御信号VSYMBをアドレス制御回路１へ
出力する。 RAM６はデイスクから読出された各シンボル
Ｗ０〜Ｗ２３，Ｑ０〜Ｑ３，Ｐ０〜Ｐ３および後
述するフラグが記憶される2Kバイトのメモリで
ある。第４図に示すCDプレーヤは前述したよう
に第２図に示す各処理を行うものであるが、図に
示す各処理の内、遅延部Dly４，Dly５，Dly６に
よる遅延処理はこのRAM６を用いて行われる。
すなわち、このRAM６には各シンボルの遅延量
に対応する数のシンボルが記憶される。例えば、
シンボルＷ０については２７Ｄ（108）の遅延が必
要であり、したがつてRAM６には過去に遡つて
109（108＋１）個以上（実際には119個）のシンボ
ルが記憶される。そして、Ｃ２デコード時には
108フレーム前に記憶されたシンボルＷ０が用い
られる。他のシンボルについても同様である。アドレス制御回路１はシンボルＷ０〜Ｗ２３，
Ｑ０〜Ｑ３，Ｐ０〜Ｐ３をRAM６へ書込む際の
書込みアドレス、Ｃ１デコード、Ｃ２デコードを
行う際に必要となるシンボルのRAM６からの読
出しアドレス、RAM６内のシンボルＷ０〜Ｗ２
３（但し、この場合のＷ０〜Ｗ２３はDly４〜
Dly６，Clos２を考慮した後のシンボルである）
をDAC（デイジタル／アナログコンバータ；図示
略）へ出力する際の読出しアドレス等を作成し、
アドレス信号ADSとしてRAM６のアドレス端子
ADへ出力する回路であり、詳細は後述する。データ誤り検出・訂正回路８はＣ１デコードお
よびＣ２デコードを行う回路である。すなわち、
まず、Ｃ１デコード時においては、RAM６から
アドレス制御回路１の制御の下に順次読出される
シンボルＷ０〜Ｗ２３，Ｑ０〜Ｑ３，Ｐ０〜Ｐ３
（但し、この場合はDly４を考慮した後のシンボ
ルである）を読込み、読込んだ各シンボルに基づ
いてシンドロームＳ０〜Ｓ３を算出し、算出した
シンドロームＳ０〜Ｓ３に基づいてデータ誤りの
有無、単一誤りの有無、二重誤りの有無、あるい
は三重誤り以上の誤りの有無を各々検出する。そ
して、データ誤りが無い場合はフラグＥ０として
“１”をエラーフラグ判定回路１０へ出力し、単
一誤りがあつた場合はフラグＥ１として“１”を
出力し、二重誤りがあつた場合はフラグＥ２とし
て“１”を出力し、三重誤り以上があつた場合
は、フラグNE２として“１”を出力する。ま
た、単一誤りがあつた場合、例えばシンボルWj
のみが誤つていた場合は、そのシンボルWjの位
置を示すデータｊをアドレス制御回路１へ出力
し、二重誤りがあつた場合、例えばシンボル
Wk，Wlが誤つていた場合は、その誤りシンボル
Wk，Wlの位置を示すデータｋ，ｌを各々アドレ
ス制御回路１へ出力する。この場合、アドレス制
御回路１はデータｊ，ｋ，ｌの各々に基づいて誤
りシンボルWj，Wk，Wlのアドレスを作成し、
RAM６へ出力する。。これにより、RAM６から
シンボルWj，Wk，Wlが各々読出される。デー
タ誤り検出・訂正回路８はシンボルWj，Wk，
Wlを読込み、その訂正を行い、正しいシンボル
Wj，Wk，WlとしてデータバスDABS１へ出力
する。この時、アドレス制御回路１は再びシンボ
ルWj，Wk，WlのアドレスをRAM６へ出力す
る。これにより、RAM６内の誤りシンボルの訂
正が行われる。Ｃ２デコード時においても、上記と全く同様の
動作が行われる。但し、Ｃ１デコード時にデータ
誤り検出・訂正回路８に読込まれるシンボルはＷ
０〜Ｗ２３，Ｑ０〜Ｑ３，Ｐ０〜Ｐ３の合計３２
個であるが、Ｃ２デコード時に読込まれるシンボ
ルはＷ０〜Ｗ２３，Ｑ０〜Ｑ３の合計28個である
（第２図参照）。また、このデータ誤り検出・訂正
回路１においては、音楽信号データＷ０〜Ｗ２３
と、誤り訂正用データＱ０〜Ｑ３，Ｐ０〜Ｐ３と
が区別されない。すなわち、これら誤り訂正用デ
ータＱ０〜Ｑ３，Ｐ０〜Ｐ３の誤りをも検出する
ことができる。エラーフラグ判定回路１０は、まずＣ１デコー
ド時にデータ誤り検出・訂正回路８から出力され
るフラグＥ０〜Ｅ２，NE２に基づいてＣ１フラ
グを作成し、データバスDABS２へ出力する。こ
の時、アドレス制御回路１はＣ１フラグ書込み位
置を示すアドレス信号ADSをRAM６へ出力す
る。ここで、Ｃ１フラグとは、Ｃ１デコード済の
シンボルＷ０〜Ｗ２３，Ｑ０〜Ｑ３，Ｐ０〜Ｐ３
中に誤りシンボルが含まれている可能性が大きい
場合に“１”、可能性が小さい場合に“０”とな
るフラグである。次にこのエラーフラグ判定回路
１０は、データ誤り検出・訂正回路８がＣ２デコ
ードを行つている際、アドレス制御回路１の制御
の下にRAM６から読出されるＣ１フラグを入力
し、このＣ１フラグと、Ｃ２デコード時にデータ
誤り検出・訂正回路８から出力されるフラグＥ０
〜Ｅ２，NE２とに基づいて、Ｃ２フラグを作成
し、データバスDABS２へ出力する。この時、ア
ドレス制御回路１はＣ２フラグの書込み位置を示
すアドレス信号ADSをRAM６へ出力する。ここ
で、Ｃ２フラグとは、各シンボルＷ０〜Ｗ２３が
未訂正か否か（正確には、訂正されていない確率
が相当高いか否か）を示すフラグであり、未訂正
のシンボルに対応してRAM６に“１”が書込ま
れる。フラグ検出回路１１は、上述したＣ２フラグを
チエツクする回路である。すなわち、上述したＣ
１，Ｃ２デコードが終了すると、RAM６内のシ
ンボルＷ０〜Ｗ２３が、Ｃ２フラグと共にアドレ
ス制御回路１の制御の下に順次読出され、データ
バスDABS２に出力され、パラレル／シリアル変
換回路１２へ供給される。この時、フラグ検出回
路１１は、シンボルＷ０〜Ｗ２３に各々付加され
たＣ２フラグをチエツクし、そのシンボルＷ０〜
Ｗ２３が未訂正か否かの判断を行い、未訂正の場
合に制御信号TEIを補正回路１３へ出力する。補
正回路１３はパラレル／シリアル変換回路１２か
ら出力されるデータが未訂正データであるか否か
を制御信号TEIに基づいて検知し、未訂正でなけ
ればそのまま出力し、未訂正であつた場合は、直
線補間あるいは前置保持の手法でデータ補正を行
い、シリアル／パラレル変換回路１４へ出力す
る。シリアル／パラレル変換回路１４は、補正回
路１３から出力されるシリアルデータをパラレル
データに変換し、DAC（図示略）へ出力する。こ
のDACの出力がスピード等へ供給されて、音楽
信号が発生する。また、タイミング制御回路１５
は水晶振動子１５ａに基づいてクロツパルスφを
発生し、また、このクロツクパルスφをタイムベ
ースとする各種の制御信号を発生し、クロツクパ
ルスφと共に装置各部へ出力する。以上が第４図に示すCDプレーヤの概略である。
次に、バツフアレジスタ４および書込み制御回路
５の詳細を説明する。〔バツフアレジスタ４、書込み制御回路５の詳
細〕第５図はバツフアレジスタ４および書込制御回
路５の構成を示すブロツク図である。この図において４ａは、EFM復調回路３から
供給される信号を、順次シフトしつつ記憶する８
ビツトのシフトレジスタであり、EFMクロツク
パルスφ₀に同期してシフト動作を行う。４ｂは
バツフアレジスタ４ａの各ビツト出力を後述する
タイミングでラツチするラツチ部であり、データ
の直−並列変換を行う。４ｃ，４ｄ，４ｅは各々
ラツチ部４ｂの出力が適宜転送される第１，第
２，第３段バツフアであり、各々はレジスタＲ
と、オアゲートORと、２個のアンドゲート
ANa，ANbから成るバツフアユニツトが８個並
列に設けられる構成になつている。なお、アンド
ゲートの入力線し直線）上の〇印は、各々入力端
を表わし、また、以下の説明においては、各アン
ドゲートにつき図面左の〇印から順に、第１，第
２…入力端と呼ぶことにする。そして、上述した
第１，第２，第３段バツフア４ｃ，４ｄ，４ｅ内
の各レジスタＲ，Ｒ……はすべて、アドレス制御
回路１から供給される内部クロツクパルスφの立
上り時に、その内容の出力が行なわれる。次に、
５ａはタイミング生成部であり、EFMクロツク
パルスφ₀に同期して動作する第１タイミング発
生部５ａ−１と、内部クロツクパルスφに同期し
て動作する第２タイミング発生部５ａ−２とから
成つている。第１タイミング発生部５ａ−１は受
信回路２から供給されるシンボル同期信号DSY
を８ビツト遅延してビツト信号ruを作成するとと
もに、タイミング信号T′（第６図ハ参照）を第２
タイミング発生部５ａ−２へ供給する。第２タイ
ミング発生部５ａ−２はタイミング信号T′が供
給されると所定時間経過後にタイミング信号Ｔを
出力するようになつている。また、AN１〜AN
９は各々アンドゲート、OR１〜OR４は各々オ
アゲート、LoおよびR₁〜R₃は各々レジスタであ
るこの場合、レジスタLo，R₁〜R₃はすべて内部
クロツクパルスφの立上がり時に、その内容の出
力が行なわれる。次に、７はゲート回路であり、
図示のように、MOS型FET（モス型電界効果ト
ランジスタ）ゲート８個から成つている。次に、バツフアレジスタ４および書込制御回路
５の動作を、第５図および第６図を参照して説明
する。まず、初期状態においてすべてのレジスタがク
リアされているとする。そして、EFM復調回路
３から復調されたシリアルデータが順次シフトレ
ジスタ４ａに供給されると、８ビツト目のデータ
がシフトレジスタ４ａに供給された時点で、第１
タイミング発生部５ａ−１から第６ロに示すラツ
チ信号ruが出力される。この結果、ラツチ部４ｂ
がシフトレジスタ４ａの各ビツト出力をラツチす
る。次に、第１タイミング発生部５ａ−１はラツ
チ信号ruを出力してから期間To経過後にタイミ
ング信号T′を出力する。。この期間Toは、ラツチ
部４ｂのラツチ動作において、その出力側にデー
タ（同図ホ）が確実に立上るまでの時間を見込ん
で設定されており、例えば、EFMクロツクパル
スφ₀の２〜３パルス期間が設定される。また、
タイミング信号T′は、所定期間だけ“１”とな
るように設定されているが、この期間については
後述する。そして、タイミング信号T′が出力さ
れると、第２タイミング発生部５ａ−２は、次の
内部クロツクパルスφの立上り時t₁において、タ
イミング信号Ｔを出力する。タイミング信号Ｔが
出力されると、アドゲートAN２の入力端がすべ
て“１”になり、この結果、アンドゲートAN２
の出力端から信号LOADが出力される（第６図
ト）。信号LOADが出力されると、アンドゲート
AN４の出力が“１”になり、次のφの立上りで
レジスタR₁に“１”が立てられ、また、第１段
バツフア４ｃの各アンドゲートANdの第２入力
端がすべて“１”になり、レジスタＲ，Ｒ…には
ラツチ部４ｂの各ビツト出力が、各々アンドゲー
トANb，…を介して供給される。すなわち、こ
の時点でラツチ部４ｂ内のデータが第１段バツフ
ア４ｃに転送される。一方、レジスタR₁に“１”
が立てられると、インバータINV１の出力が
“０”になり、信号LOADが停止される。また、
タイミング信号Ｔが出力されている期間は、レジ
スタLoの出力が、アンドゲートAN１の第２入力
端にフイードバツクされるので、レジスタLoの
内容は常に“１”となる。そして、レジスタLo
に“１”が立てられていると、インバータINV
２によつて信号LOADをインヒビツトするので、
タイミング信号Ｔが出力されている期間におい
て、信号LOADが２度以上出力されることはな
い。すなわち、ラツチ部４ｂ内のデータが重複し
て第１段バツフア４ｃに転送されることはない。次に、理解のために、第１段バツフア４ｃ内に
転送されたデータとレジスタR₁に着目してみる。
今、前述の動作によつて第１段バツフア４ｃ内の
各レジスタＲ，Ｒ…にはラツチ部４ｂから転送さ
れたデータが格納されており、また、レジスタ
R₁には“１”が立てられている。そして、この
ときレジスタR₂の出力信号B₂が“０”であるか
ら、段２段バツフア４ｄ内のアンドゲートANb，
ANb…の第２入力端が“１”になり、この結果、
第１段バツフア４ｃ内の各レジスタＲ，Ｒ…の出
力信号は、各々第２段バツフア４ｄ内の各アンド
ゲートANb，ANb…を介して、第２段バツフア
内の各レジスタＲ，Ｒ…に供給され、次のφの立
上りでB₂が“１”となると共に各レジスタにデ
ータが得られる。また、信号B₂が“０”である
と、第１段バツフア内のアンドゲートANa，…
の出力は“０”であるから、次のφのタイミング
で第１段バツフア内の全レジスタＲ，Ｒ…はクリ
アされる。すなわち、第１段バツフア４ｃ内のデ
ータが第２段バツフア４ｄに転送されるととも
に、第１段バツフア４ｃが空になる。この場合、
まつたく同様にしてレジスタR₁の出力信号B₁
（“１”）が、アンドゲートAN６を介してレジス
タR₂に供給されてレジスタR₂に“１”が立てら
れるとともに、レジスタR₁が“０”になる。そ
して、次の内部クロツクパルスφのタイミング
で、上述の場合とまつたく同様にして、第２段バ
ツフア４ｄ内のデータが第３段バツフア４ｅ内へ
転送されるとともに、第２段バツフア４ｄが空に
なり、また、レジスタR₃が“１”、レジスタR₂が
“０”になる。そして、所定のタイミングにおい
て、制御信号EFMDがアンドゲートAN９の第２
入力端に供給されると、アンドゲートAN９の出
力信号である制御信号WEが“１”となり、この
結果、ゲート７が開き、第３段バツフア４ｅ内の
データがゲート７を介してデータバスDABS１
（第４図）へ出力される。この時、アンドゲート
AN７の出力信号は“０”となるので、次のφの
タイミングでレジスタR₃は“０”になる。上述
したように、ラツチ部４ｂにラツチされたデータ
は、順次後段のバツフアに転送されてゆき、ま
た、レジスタR₁〜R₃の内容は対応するバツフア
内にデータがある時に“１”、空のときに“０”
となる。ここで、後段のバツフア内にデータが格納され
ている場合における、前段バツフアのデータ転送
動作を説明する。例えば、第２段バツフア４ｄ内
にデータが格納されている状態で、第１段バツフ
ア４ｃからデータ転送が行なわれる場合。この場
合はレジスタR₂の出力が“１”であるから、イ
ンバータIB３の出力信号が“０”になり、第２
段バツフア４ｄ内のアンドゲートANb，ANb…
の各第２入力端が“０”になるため、第１段バツ
フア４ｃ内の各レジスタＲ，Ｒ…から第２段バツ
フア４ｄのレジスタＲ，Ｒ…へデータ転送は行な
われない。また、第１段バツフア４ｃのアンドゲ
ートANa，ANa…の第１入力端には、“１”レ
ベルの信号B₂が供給され、さらに、その第２入
力端にはレジスタＲ，Ｒ…の出力信号がフイード
バツクされているから、この場合においては、第
１段バツフア４ｃ内の各レジスタＲ，Ｒ…は各々
の記憶内容を保持する。このように、後段バツフ
アが空でない場合は、データの転送は行なわれ
ず、ただ、自己のデータを保持する動作となる。第６図リ〜ヲは第１段バツフア４ｃと第２段バ
ツフア４ｄが空でない状態の時に、タイミング信
号Ｔが出力された場合の各部の波形を示してお
り、図に示すように時刻t₁においては信号B₂，
B₁が共に“１”となつている（同図リ，ヌ）。そ
して、時刻t₂（内部クロツクパルスφの立上がり
時刻）において第２段バツフア４ｄ内のデータが
第３段バツフア４ｅに転送されて、信号B₂が
“０”になると（同図リ）、次の内部クロツクパル
スφの立上がり時刻t₃において、第１段バツフア
４ｃ内のデータが第２段バツフア４ｄ内に転送さ
れ、信号B₁が“０”になる。そして、信号B₁が
“０”になると、インバータINV１の出力信号が
“１”になり、この結果、アンドゲートAN２か
ら、ロード信号LOADが出力され（同図ル）、ラ
ツチ部４ｂ内のデータが第１段バツフア４ｃへ転
送される。この場合、レジスタLoの出力は同図
ヲに示すように次のφの立上り時刻t₄から“１”
になる。このように、第１段バツフア４ｃが空の場合
（第６図ヘ〜チ）と、第１段および第２段バツフ
ア４ｃ，４ｄが共に空でない場合（同図リ〜ヲ）
とでは、信号LOADが出力されるタイミングが
異なつてくる（同図ト，ル）。ところでタイミング信号T′が立下がると、第
６図ニに示すように次の内部クロツクパルスφの
立上りでタイミング信号Ｔが立上がるが、このタ
イミング信号Ｔが“１”になつている期間（すな
わち、タイミング信号T′が“１”になつている
期間）は、次のラツチ信号ruが出力されるまでの
期間（あるいはシンボル同期信号DSYが供給さ
れるまでの期間）より短く、また、第１段バツフ
ア４ｃへのデータ転送が充分に行なえる長さに設
定される。また、アンドゲートAN９の出力信号
は前述のように、制御信号WEとしてゲート回路
７およびRAM６へ供給されるとともに、制御信
号VSYMBとしてアドレス制御回路１へ供給さ
れる。以上がバツフアレジスタ４および書込み制御回
路５の詳細である。次に、この発明の一実施例で
あるアドレス制御回路１について詳述する。〔アドレス制御回路１の詳細〕まず、RAM６のアドレス制御の基本的考え方
を簡単なモデルを用いて説明する。今、１フレームFr内のシンボル数を第７図に
示すように４シンボルＵ０〜Ｕ３とし、また、こ
れらのシンボルＵ０〜Ｕ３が各々０，２，４，６
デイレイタイム遅延されてデイスクに記録されて
いるものとする。なお、第１図の遅延部Dly１，Dly３における
遅延処理およびクロス部Clos１における入替え処
理はないものとする。この場合、遅延処理前の原
シンボル（すなわち、第１図の最左端のシンボル
に対応するシンボル）は、第７図の〇印に示す位
置に分散されてデイスクに記録されていることに
なる。したがつて、Ｃ２デコードを行い、あるい
は各シンボルをDACへ出力するためには、シン
ボルＵ０〜Ｕ３の各々について６，４，２，０フ
レーム前のフレームFr内に記録されていたシン
ボルが必要となり、言い換ええば、シンボルＵ０
〜Ｕ３の各々について、７，５，３，１の記憶エ
リア（１エリア＝８ビツト）をRAM６内に設
け、過去６，４，２，０フレーム前まで遡つてシ
ンボルＵ０〜Ｕ３を記憶保持することが必要とな
る。さらに、この実施例においては、デイスクか
ら読出されたシンボルの書込みと、RAM６内の
シンボルの処理（Ｃ１，Ｃ２デコード、等）と、
DACへの出力とを時分割で並行して行うように
なつており、したがつて、RAM６にはシンボル
Ｕ０〜Ｕ３の各々に対応して書込み用の１エリ
ア、シンボル処理用の上記７，５，３，１エリア
およびDAC出力用の１エリアを設ける必要があ
る。以上の結果、このモデルにおいては、シンボ
ルＵ０〜Ｕ３の各々に対応して９，７，５，３エ
リアが必要となる。そこで、RAM６の容量を24
エリアとする。次に、第８図はアドレス制御回路１の基本構成
を示すブロツク図である。この図において、基準
アドレス発生回路１ａはバツフアレジスタ４から
出力されるシンボルＵ０〜Ｕ３の書込み時に使用
される基準アドレスEADRと、RAM６内のシン
ボルＵ０〜Ｕ３の処理およびDAC出力時に使用
される基準アドレスMADRとを各々出力する回
路であり、相対アドレス発生回路１ｂは相対アド
レスRADRを出力する回路であり、また、アダ
ー１ｃは基準アドレスEADRまたはMADRと相
対アドレスRADRとを加算する回路である。そして、アダー１ｃの出力がアドレス信号ADS
としてRAM６のアドレス端子ADへ供給される。次に、アドレス制御の基本的考え方を説明す
る。 (i) シンボルＵ０〜Ｕ３の書込み制御第９図イはRAM６の記憶エリアを示す図であ
り、この図において０〜２３は各エリアの絶対番
地を示し、＜０＞〜＜８＞は相対番地を示す。まず、シンボルＵ０〜Ｕ３の書込みは次の様に
して行われる。最初に、基準アドレスEADRを
任意の位置、例えば第９図イに示すように絶対ア
ドレス６の位置に設定する。そして、この基準ア
ドレスEADRから９エリア、すなわち絶対番地
６〜１４を相対領域SE０、次の７エリア、すな
わち、絶対番地１５〜２１を相対領域SE１、次
の５エリア、すなわち、絶対番地２２，２３，
０，１，２を相対領域SE２、次の３エリア、す
なわち絶対番地３〜５を相対領域SE３と定める。
そして、バツフアレジスタ４から出力されるシン
ボルＵ０〜Ｕ３を順次相対領域SE０〜SE３の各
先頭番地、すなわち、相対番地＜０＞内に書込む
（〇印参照）。次に、EFMフレーム同期信号
VFSYNCが供給された時点で、第９図ロに示す
ように基準アドレスEADRを１番地若いアドレ
スに変える。これにより、相対領域SE０〜SE３
も各々１番地ずれる。この状態において、バツフ
アレジスタ４から出力されるシンボルＵ１〜Ｕ３
を順次各相対領域SE０〜SE３の相対番地＜０＞
内に書込む。以下、第９図ハ，ニに示すように上
記過程が繰り返される。そして、この繰返しにより、相対領域SE０に
シンボルＵ０が８個、相対領域SH１にシンボル
Ｕ１が６個、相対領域SE２にシンボルＵ２が４
個、相対領域SE３にシンボルＵ３が２個、常時、
記憶保持されることとなる。また、各相対領域
SE０〜SE３の相対番地＜０＞に新しいシンボル
Ｕ０〜Ｕ３が順次書込まれる。なお、基準アドレ
スEADRが絶対番地０と一致した場合は、次の
EFMフレーム同期信号VFSYNCが供給された時
点で基準アドレスEADRが絶対番地２３となる。しかして、以上の書込み動作におけるアドレス
制御は、シンボルＵ０〜Ｕ３の各書込み時におけ
る相対アドレスRADRを各々「０」，「９」，「９
＋７＝16」，「９＋７＋５＝21」とすればよく、し
たがつて、これらの値「０」〜「21」を相対アド
レス発生回路１ｂ内に予め記憶させておけばよ
い。なお、基準アドレスEADRと相対アドレス
RADRの和が「24」，「25」……となつた場合は、
勿論「０」，「１」……と直されなければならない
が、２進数演算においては、通常、この修正を桁
上げのカツトによつて容易に行うことができる。 (ii) Ｃ１〜Ｃ２デコード時における読出し制御第
１０図は第９図における相対領域SE０〜SE３
を縦に並べた図である。以下、この図を用いて
説明する。この図において、シンボルＵ０〜Ｕ３の書込み
は、前述したように各相対領域SE０〜SE３の相
対番地＜０＞のエリアに行なわれ、１フレーム
Frの書込みが終了した後、次のフレームFrの書
込みが開始される前に各相対領域SE０〜SE３内
の全シンボルが各々１エリア下方へシフトされ
る。なお、この事情は第９図を参照すれば明らか
であろう。そして、Ｃ１デコード、Ｃ２デコード
等の処理は各相対領域SE０〜SE３の相対番地＜
１＞以上の領域（第１０図における破線内の領
域）のシンボルに基づいて行われる。すなわち、
Ｃ１デコード（第２図参照）においては相対領域
SE０〜SE３の各相対番地＜１＞内のシンボルが
順次読出されて処理され、また、Ｃ２デコードに
おいては、相対領域SE０の相対番地＜７＞、SE
１の＜５＞、SE２の＜３＞、SE３の＜１＞内の
各シンボルが読出されて処理され。しかして、上述した場合のアドレス制御は次の
様にして行われる。まず、基準アドレスMADR
を第１０図に示す位置に設定する。そして、Ｃ１
デコード時においては、シンボルＵ０〜Ｕ３の各
読出しに対応して相対アドレスRADRを各々
「０」，「９」，「９＋７＝16」，「９＋７＋５＝21」
とし、また、Ｃ２デコード時においては、シンボ
ルＵ０〜Ｕ３の各読出しに対応して相対アドレス
RADRを各々「０＋６」，「９＋４」，「16＋２」，
「21＋０」とする。 (iii) DAC出力時における読出し制御第１０図における破線内のシンボルは処理中の
シンボルであり、DACへ出力することは出来な
い。したがつて、各相対領域SE０〜SE３の＜８
＞，＜６＞，＜４＞，＜２＞番地内のシンボルが
DACへ出力される。この場合のアドレス制御は、
基準アドレスをMADRとし、また、相対アドレ
スRADRをシンボルＵ０〜Ｕ３の各読出しに対
応して「７」，「14」，「19」，「22」とすればよい。以上がアドレス制御の考え方である。ところ
で、上述した考え方は、デイスクから読出される
信号にジツタ（デイスクの回転速度のゆらぎに基
づく読出し信号のゆれ）が全くない場合にのみ取
り得るもので、現実にはジツタがあるため、上記
考え方のみによつてはアドレス制御が困難であ
る。以下、この事情を説明する。まず、RAM６内の１フレームFrについてのシ
ンボルの処理（Ｃ１，Ｃ２デコード等の処理）お
よびDAC出力は、全て水晶振動子を用いて作成
された内部クロツクパルスφをタイムベースとす
るフレーム処理サイクル（一定時間）内に行われ
る。また、このフレーム処理サイクルの最後にお
いて内部フレーム同期信号XFSYNCが出力され
る。そして、内部フレーム同期信号XFSYNCと
前述したEFMフレーム同期信号VFSYNCとは理
論上同期するようになつている。すなわち、デイ
スクの回転は内部フレーム同期信号XFSYNCに
同期するように制御される。しかしながら、実際
にはデイスクの回転制御系の応答遅れ等の原因で
回転ムラが発生し、したがつて、読出し信号にジ
ツタが発生する。いま、ジツタによつて、EFMフレーム同期信
号VFSYNCの周期が内部フレーム同期信号
XFSYNCの周期より短かくなつたとする。この
場合、１フレームFrについてのシンボル処理お
よびDAC出力が終了していない内に、再びシン
ボルの書込みが行われることになる。第１０図に
ついて説明すると、１フレーム分のシンボル処理
およびDAC出力が終了していない内に基準アド
レスEADRが１番地若いアドレスに変化し、し
たがつて、相対領域SE０〜SE３内の各シンボル
が各々１エリア下方にシフトされる。この結果、
各相対領域SE０〜SE３の最下部のエリア内の各
シンボルが消去されてしまい、正常なDAC出力
を行い得なくなる。逆に、EFMフレーム同期信号VFSYNCの周期
が内部フレーム同期信号XFSYNCの同期より長
くなつた場合は、デイスクから読出された１フレ
ームFrについての全シンボルの書込みが終了し
ていない内に、そのフレーム（書込み中のフレー
ム）についてのシンボル処理が開始されてしまう
ことになる。すなわち、第１０図において、シン
ボル処理時の基準アドレスMADRがシンボル書
込時の基準アドレスEADRと一致してしまうこ
とになり、正しいシンボル処理が不可能となる。そこでこの実施例においては、第１１図に示す
ように、各相対領域SE０〜SE３の上下にジツタ
吸収用の複数のエリア（斜線を付して示す）を設
けている。そして、シンボル書込み時の基準アド
レスEADRを第１０図の場合と同様に、常時、
相対領域SE０の＜０＞番地とし、これにより、
デイスクから読出されたシンボルを＜０＞番地内
に書込むようにし、また、シンボル処理時の基準
アドレスMADRを、ジツタがない場合に相対領
域SE０の＜３＞番地（EADR＋３）とする。な
お、＜３＞番地としたのは第１１図に例において
である。以下に説明する実施例においては、ジツ
タ吸収用エリアとして上下に各々４エリア設けて
おり、ジツタがない場合の基準アドレスMADR
をEADR＋４としている。このようにすること
により、EFMフレーム同期信号VFSYNCの周期
が短かくなつて、各シンボルが第１１図の下方に
シフトされた場合においても、DACへ出力すべ
きシンボルが消去されることがなく、また、
EFMフレーム同期信号VFSYNCの周期が長くな
り、基準アドレスMADRが図の上方へ移つた場
合においても、基準アドレスMADRが基準アド
レスEMDRと重なることがない。以上が、アドレス制御の基本的考え方である。次に、アドレス制御回路１の詳細を第１２図〜
第１９図を参照して説明する。第１２図はこのア
ドレス制御回路１の詳細を示すブロツク図であ
り、以下、各部の構成から説明する。〔アドレス制御回路１の構成〕図において、DACシンボルカウンタ３１、
C1／C2シンボルカウンタ３２、EFMシンボルカ
ウンタ３３は共に、５ビツトのバイナリイカウン
タであり、そのリセツト端子Ｒへ“１”信号が供
給された時リセツトされ、また、そのインクリメ
ント端子INCに“１”信号が供給された時、クロ
ツクパルスφのタイミングで出力データがインク
リメントされる。ROM３４は、そのアドレス端
子へ供給されるDACシンボルカウンタの出力Ｄ
０を別の値に変換るためのROMであり、その内
容は第１３図の通りである。第１の選択手段とし
てのセレクタ３５はその入力端子Ｉ１〜Ｉ４へ供
給されるデータを択一的に出力する回路であり、
そのセレクト端子Se１へ“１”信号が供給され
ると、入力端子Ｉ１のデータを出力し、……、セ
レクト端子Se４へ“１”信号が供給されると、
入力端子Ｉ４のデータを出力する。ROM３６は
32エリアからなる記憶領域３６ａ〜３６ｅを有す
るROMであり、各記憶領域３６ａ〜３６ｅの内
容は第１４図の通りである。この図に示すように
記憶領域３６ａには桁数の大きなデータが記憶さ
れる。従つて、このアドレス制御回路１では、記
憶領域３６ａのみを11ビツト構成とし、他の記憶
領域３６ｂ〜３６ｅについては７ビツト成とする
ことで、記憶容量の節約を行つている。これらの
各記憶領域３６ａ〜３６ｅに記憶された各データ
は、各々、単独で、あるいは他のデータと組み合
わせて相対アドレスとして使用される。従つて、
以後、ROM３６に記憶された各データを部分相
対アドレスデータと呼ぶ。また、そのアドレス端
子へはセレクタ３５の出力データＤ１が供給され
る。そして、セレクタ３５の出力Ｄ１によつて指
示される。各記録領域３６ａ〜３６ｅのエリア内
の部分相対アドレスデータが並列に読出され、セ
レクタ３７へ供給される。なお、記録領域３６ａ
〜３６ｅ内の各部分相対アドレスデータを各々
EFMD・AD（EFMDアドレスデータ）、RC１
Ｆ・AD、WC２Ｆ・AD、DACD・AD、RC２
Ｆ・ADと称する。第２の選択手段としてのセレ
クタ３７は各入力端子Ｉ１〜Ｉ５へ各々供給され
る部分相対アドレスデータをそのセレクト端子
Se１〜Se５へ供給される信号に基づいて選択し、
出力端子Ｑ１，Ｑ２から出力する回路であり、各
セレクト端子Se１〜Se５へ各々“１”信号が供
給された場合に出力端子Ｑ１，Ｑ２から出力され
る部分相対アドレスデータは各々、符号３７ａを
付した枠内に示す通りである。第１の加算手段と
してのアダー３８はその入力端子Ａ，Ｂへ各々供
給される部分相対アドレスデータを加算して最終
的な相対アドレスとして出力する回路であり、そ
のキヤリイ端子Ciへはアンドゲート３９の出力が
供給されている。そして、アンドゲート３９の一
方の入力端へは制御信号Ｃ１２Ｄが、また他方の
入力端へはデータＤ１のLSB（最下位ビツト；以
下信号CaOと称する）が供給されている。第２の
加算手段としてのアダー４０はその入力端子Ａ，
Ｂのデータを加算する回路であり、そのキヤリイ
端子Ciへはオアゲート４０ａの出力が供給されて
いる。また、アダー４１はその入力端子Ａ，Ｂの
データを加算する回路である。基準カウンタ４２
は11ビツトのバイナリイカウンタであり、そのク
ロツク端子CLKへ供給される信号をアツプカウ
ントする。Ｕ／Ｄカウンタ４３は４ビツトのアツ
プ／ダウンカウンタであり、そのアツプ端子Ｕへ
供給される信号をアツプカウントし、また、その
ダウン端子Ｄへ供給される信号をダウンカウント
する。このＵ／Ｄカウンタ４３は初期状態におい
て「４」にセツトされ、また、そのカウント出力
は「０〜８」の値のみをとり得る。そして、上述
したアダー４１、基準カウンタ４２、Ｕ／Ｄカウ
ンタ４３と、スイツチ回路４４、インバータ４５
とにより、基準アドレス発生回路４６が構成され
ている。また、符号１５Ａは、第４図に示すタイ
ミング制御回路１５の一部、すなわち、このアド
レス制御回路１において用いられる制御信号を出
力する部分のみを示したものである。次に、このアドレス制御回路１の動作を第１５
図〜第１８図を参照して説明する。〔アドレス制御回路１の動作〕第１５図，第１６図は共に、アドレス制御回路
１の動作を説明するためのタイミングチヤートで
ある。タイミングチヤートは、図においては紙面
の都合上６列のタイミングチヤートに分けて記載
しているが、実際は連続したタイミングチヤート
である。すなわち、例えば第１５図第２行目のタ
イミング０は同図第１行目のタイミング４８につ
ながり、また、第１６図第１行目のタイミング０
は第１５図第３行目のタイミング４８につなが
る。また、以下の説明においては第１５図第１行
目〜第１６図第３行目の各タイミングに各々１〜
６の符号を付して記す。例えば、第１５図第１行
目のタイミング２８はタイミング１−２８と記
す。また、このタイミングチヤートのタイムベー
スはクロツクパルスφである。このタイミングチヤートは１フレームFrにつ
いての処理過程（１フレーム処理サイクル）を示
している。すなわち、１フレームFrについての
シンボル書込み処理、Ｃ１，Ｃ２デコード、
DAC出力等全ての処理がこの図に示す49×６＝
294タイミングの間に行われる。第１７図はRAM６の各相対領域を前述した第
１１図と同様の方法で示した図である。この図に
示すように、RAM６はシンボルＷ０〜Ｐ３を
各々書込む３２の相対領域とＣ１，Ｃ２フラグを
書込む相対領域（第１７図の右２列）とを有して
いる。この場合、Ｃ１，Ｃ２フラグを書込む相対
領域は、Ｃ１フラグを書込む１０９エリア、Ｃ２
フラグを書込む１８エリア、ジツタ吸収用の８エ
リアの計１３５エリアからなる。また、シンボル
Ｗ０，Ｗ１……Ｐ３を書込む相対領域は各々、１
１，９，１１６，……，１１エリアからなる。こ
こで、例えばシンボルＷ０を書込む相対領域が１
１９エリアとなつている理由は、１０８デイレイ
タイムの遅延を処理するために１０９エリア、シ
ンボル書込みのために１エリア、DAC出力のた
めに１エリアが必要であり、また、ジツタ吸収用
に８エリアを設けているからである。以下、第１２図に示すアドレス制御回路１の動
作を説明する。最初に、基準アドレス発生回路４６について説
明する。まず、スイツチ回路４４へ供給される制
御信号EFMDは、第１５，１６図に示すように、
略４タイミング毎に規則的に発生する。そして、
この制御信号EFMDが“１”信号となるタイミ
ングにおいてバツフア４からシンボルの、RAM
６への書込みのためのアドレスが出力され、他の
タイミングにおいてはシンボル処理における
RAM６とのデータの入出力およびDACへの出力
データのRAM６からの読出しのためのアドレス
が出力される。制御信号EFMDが“１”信号に
なると、スイツチ回路４４が開状態となり、Ｕ／
Ｄカウンタ４３の出力アダー４１の入力端子Ａへ
供給される。この結果、アダー４１からＵ／Ｄカ
ウンタ４３の出力データUDDと基準カウンタ４
２の出力データBDの和UDD＋BDが出力され、
したがつて、インバータ４５からデータ＋
BDが出力され、このデータ＋が前述し
た基準アドレスEADRとしてアダー４０の入力
端子Ａへ供給される。一方、制御信号EFMDが
“０”信号の時は、アダー４１の出力データADO
がデータBDとなり、したがつて、インバータ４
５の出力がデータとなり、このデータが
前述した基準アドレスMADRとしてアダー４０
へ出力される。ここで、基準アドレスEADR，MADRの各変
化状態を、基準カウンタ４２が仮に４ビツト（実
際は11ビツト）であるとして説明する。まず、ス
イツチ回路４４がオフの場合（シンボル処理、
DACへの出力データの読出し）、基準カウンタ４
２の出力データBDが第１表イ欄に示すように変
化すると、基準アドレスMADR（＝）は同表
ロ欄に示すように変化する。すなわち、基準アド
レスMADRは基準カウンタ４２がインクリメン
トされる毎に、１番地若いアドレスに変わる。次
に、スイツチ回路４４が開状態の場合（シンボル
書込み）において、Ｕ／Ｄカウンタ４３の出力デ
ータUDD「４」であつたとすると、基準カウンタ
４２の出力データBDの変化に伴い、アダー４１
の出力データADOが第１表ハ欄に示すように変
化し、この結果、基準アドレスEADRが第１表
ニ欄に示すように変化する。すなわち、基準アド
レスEADRは基準カウンタ４２がインクリメン
トされる毎に１番地若いアドレスに変化し、ま
た、常に基準アドレスMADRよりデータUDDの
値だけ若いアドレスとなる。

【表】次に、基準カウンタ４２はタイミング制御回路
１５Ａにおいて作成される内部フレーム同期信号
XFSYNCによりインクリメントされる。そして、
この内部フレーム同期信号XFSYNCは第１５，
１６図から明らかなように、１フレーム処理サイ
クルの最後（厳密にはタイミング６−４６）にお
いて発生する。すなわち、基準カウンタ４２の出
力データBDは１フレーム処理サイクル内におい
て変化せず（タイミング６−４７，４８を除く）、
したがつて、基準アドレスMADRも変化しない。一方、Ｕ／Ｄカウンタ４３は、EFMフレーム
同期信号VFSYNCによつてインクリメントされ、
内部フレーム同期信号XFSYNCによつてデクリ
メントされる。ここで、前述したように各同期信
号VFSYNC，XFSYNCは互いに同期がとれてお
らず、したがつて、EFMフレーム同期信号
VFSYNCは、通常、１フレーム処理サイクルの
中間において発生する。そして、このEFMフレ
ーム同期信号VFSYNCが発生するとデータUDD
が「１」アツプし、したがつて、基準アドレス
EADRが１番地若いアドレスに変化する。次に、
内部フレーム同期信号XFSYNCが出力されると、
データUDDが「１」ダウンするが、この時基準
カウンタの出力データBDが「１」アツプし、し
たがつて、基準アドレスEADRが変化すること
はない。上述したように、基準アドレスMADRは内部
フレーム同期信号XFSYNCが出力される毎に１
番地若いアドレスに変化し、また、基準アドレス
EADRはEFMフレーム同期信号VFSYNCが出力
される毎に１番地若いアドレスに変化する。次に、このアドレス制御回路１において行われ
るアドレス制御動作を詳述する。 (1) シンボル書込み制御バツフアレジスタ４（第４図）内のシンボル
の、RAM６への書込みは、前述したように第１
５，１６図に示す制御信号EFMDが“１”信号
となるタイミングで行われ、また、各シンボルが
書込まれるエリアは、第１７図のフラグ書込用相
対領域を除く各相対領域の最上部のエリアであ
る。まず、第４図に示す受信回路２からEFMフレ
ーム同期信号VFSYNCが出力され、第１２図の
EFMシンボルカウンタ３３へ供給されると、同
カウンタがリセツトされ、データ「０」がセレク
タ３５の入力端子Ｉ４へ供給される。この状態に
おいて制御信号EFMDが“１”信号に立上ると、
セレクタ３５のセレクト端子Se４へ“１”信号
が供給され、これにより、EFMシンボルカウン
タ３３の出力データ「０」がセレクタ３５を介し
てROM３６へ供給され、ROM３６の記憶領域
３６ａ〜３６ｅの各Ｏ番地内の部分相対アドレス
データ（第１４図参照）が各々セレクタ３７の入
力端子Ｉ１〜Ｉ５へ供給される。この時、セレク
タ３７のセレクト端子Se５へ信号EFMDの“１”
信号が供給されている。この結果、符号３７ａを
付した枠内に示されるように、セレクタ３７の出
力端子Ｑ１から、入力端子Ｉ１の分相対アドレス
データ、すなわち、ROM３６の記憶領域３６ａ
の０番地内の部分相対アドレスデータ「135」が
出力され、また、出力端子Ｑ２から「０」が出力
される。またこの時、アンドゲート３９の一方の
入力端へ供給されている制御信号Ｃ１２Ｄは第１
５，１６図から明らかなように“０”信号にあ
り、したがつて、アンドゲート３９の出力は
“０”信号にある。この結果、アダー３８からデ
ータ「135」が出力され、相対アドレスRADRと
してアダー４０の入力端子Ｂへ供給される。この
時、オアゲート４０ａの両入力端子の制御信号は
いずれも“０”信号にあり（第１５，１６図）、
したがつて、アダー４０からデータEADR＋
RADR＝EADR＋135が出力され、アドレス信号
ADSとしてRAM６へ供給される。このように、EFMフレーム同期信号VFSYNC
が出力された後の最初の制御信号EFMD（“１”）
のタイミングにおいて、アダー４０からアドレス
EADR＋135がRAM６へ出力される。。一方、上
述した最初の制御信号EFMD（“１”）のタイミン
グにおいて、バツフアレジスタ４の第３段バツフ
ア４ｅ（第５図）内にすでにシンボルＷ０が入力
されていた時は、同信号EFMD（“１”）のタイミ
ングにおいてデータバスDABS１（第４図）へシ
ンボルＷ０が出力され、また、RAM６のリード
ライト制御端子Ｒ／Ｗへ制御信号WE（“１”信
号）が供給される。これにより、シンボルＷ０が
RAM６のアドレスEADR＋135に書込まれる。
また、この時同時に書込み制御回路５から制御信
号VSYMBが出力され、EFMシンボルカウンタ
３３のインクリメント端子INCへ供給され、これ
により、次のクロツクパルスφのタイミングにお
いて、EFMシンボルカウンタ３３からデータ
「１」が出力される。一方、上述した最初の制御信号EFMDのタイ
ミングにおいて、バツフアレジスタ４の第３段バ
ツフア４ｅ内に未だシンボルＷ０が入力されてい
なかつた場合は、制御信号WE，VSYMBがいず
れも出力されず、したがつて、RAM６の書込
み、EFMシンボルカウンタ３３のインクリメン
トがいずれも行われない。この場合、次の制御信
号EFMD（“１”）のタイミングにおいて、アダー
４０から再びアドレスEADR＋135が出力され
る。なお、アドレスEADR＋135が第１７図におけ
るシンボルＷ０書込み用の相対領域の最上部のエ
リアを指示していることは、フラグ書込み用の相
対領域のエリア数（135）から明らかであろう。次に、シンボルＷ０の書込みが行われ、EFM
シンボルカウンタ３３の出力データが「１」とな
つた状態において、再び制御信号EFMD（“１”）
のタイミングになると、上述した場合と同様にし
てROM３６の記憶領域３６ａの１番地内の部分
相対アドレスデータ「254」が相対アドレス
RAPRとしてアダー４０へ供給され、この結果、
アダー４０からアドレスEADR＋254がRAM６
へ出力される。そして、この時バツフアレジスタ
４の第３段バツフア４ｅにシンボルＷ１が入力さ
れていた場合は、同シンボルＷ１がRAM６のア
ドレスEADR＋254に書込まれる。ここで、254
＝135＋119であり、「119」が第１７図に示すシン
ボルＷ０用の相対領域のエリア数であることから
明らかなように、アドレスEADR＋254は、シン
ボルＷ１用の相対領域の最上部のエリアのアドレ
スとなつている。以下、上記過程が繰返され、こ
れにより、RAM６のシンボル書込みが行われ
る。なお、上述したことから明らかなように、この
シンボル書込み時においてアダー40から出力され
るアドレスADSは次式によつて表わされる。 ADS＝EADR＋EFMD・AD（x1） ……(1) ここで、EFMD・AD（x1）はROM３６の記憶
領域３６ａのｘ１番地内のEFMD・ADを意味す
る。また、ｘ１はEFMシンボルカウンタ３３の
出力データである。 (2) Ｃ１デコード時におけるシンボル読出し制御Ｃ１デコードは、第２図における遅延部Dly4
を考慮すれば明らかなように、第１７図に実線la
にて示すエリア内のシンボルを読出すことにより
行われる。また、このＣ１デコードにおけるシン
ボルの読出しは第１５図に示す制御信号Ｃ１
SYMB（“１”）のタイミングにおいて行われる。この制御信号Ｃ１SYMBが“１”信号になる
タイミングにおいては、セレクタ３５のセレクト
端子Se２へ“１”信号が供給され、この結果、
セレクタ３５から、データＤ１としてC1／C2シ
ンボルカウンタ３２の出力データが出力される。
また、セレクタ３７のセレクト端子Se５へ“１”
信号が供給され、この結果、ROM３６の相対領
域３６ａ内のEFMD・ADが出力端子Ｑ１から、
データ「０」が出力端子Ｑ２から各々出力され
る。また、信号Ｃ１２Ｄが“１”信号となり、し
たがつて、信号Ca０がアンドゲート３９を介し
てアダー３８のキヤリイー端子Ciへ供給される。
さらに、信号Ｃ１２Ｄが“１”信号となることか
ら、アダー４０のキヤリイ端子Ciへ“１”が供給
される。しかして、まず、第１５図に示すタイミング１
−３において制御信号Ｃ１２SYNCがタイミング
制御回路１５Ａから出力されると、C1／C2シン
ボルカウンタ３２がリセツトされ、同カウンタ３
２からデータ「０」が出力される。次に、タイミ
ング１−４において制御信号Ｃ１SYMBが“１”
信号になると、ROM３６へデータＤ１として
「０」が供給され、したがつて、セレクタ３７の
出力端子Ｑ１から部分相対アドレスデータ「135」
（第１４図参照）が出力され、アダー３８の入力
端子Ａへ供給される。この時、信号CaOは“０”
であり、したがつてアダー３８から相対アドレス
RADRとして「135」が出力され、これにより、
アダー４０からアドレスMADR＋135＋１が出力
される。そして、このアドレスMADR＋135＋１
がRAM６へ供給されることにより、RAM６の、
実線laによつて示されるエリア内のシンボルＷ０
が読出され、データ誤り検出・訂正回路８内に読
込まれる。次に、タイミング１−５の立上り時点において
C1／C2シンボルカウンタ３２からデータ「１」
が出力される。この結果、このタイミング１−５
においては、セレクタ３７の出力端子Ｑ１から
「254」が出力され、また、アンドゲート３９から
“１”が出力され、この結果、アダー３８からデ
ータ「254＋１」が出力され、アダー40からアド
レスMADR＋254＋１＋１が出力される。これに
より、RAM６の、実線laによつて示されるエリ
ア内のシンボルＷ１が読出される。以下、制御信
号Ｃ１SYMBが“１”となるタイミングにおい
て上記動作が繰返され、これにより、Ｃ１デコー
ドに必要な32個のシンボルが、順次読出される。なお、アダー３８のキヤリイ端子Ciへ信号Ca
０を加えている理由は、第２図における遅延部
Dly４に対応して第１７図の実線laにて示すよう
に、シンボル読出し位置を１シンボル毎に１エリ
アずらす必要があるからである。また、アダー４
０のキヤリイ端子Ciへ“１”信号を加えている理
由は、この“１”信号を加えないと、本来読出す
べきエリアより１エリア上（第１７図において）
のエリア内のシンボルが読出されていまうからで
ある。また、この場合のアドレスADSは次式により
表わされる。 ADS＝MADR＋EFMD・AD（x2）＋Ca0＋１ ……(2) 但し、x2：C1／C2シンボルカウンタの出力デ
ータここで、Ｃ１デコード時における第４図のデー
タ誤り検出・訂正回路８およびエラーフラグ判定
回路１０の動作を簡単に説明する。まず、データ
誤り検出・訂正回路８は第１５図に示す期間TM
１−１〜TM１−５において各々、シンドローム
Ｓ０〜Ｓ３の演算、単一誤りの検出、二重誤りの
検出、二重誤りの訂正、単一誤りの訂正を行う。
そして、単一誤り、二重誤りの判定時においてエ
ラーフラグＥ０，Ｅ１，Ｅ２，NE２をエラーフ
ラグ検出回路１０へ出力し、またタイミング３−
３３，３−３６において誤りシンボルの位置を示
すデータを、タイミング３−４１，３−４４にお
いて誤りシンボルの位置を示すデータｌを、タイ
ミング３−４５，３−４８において誤りシンボル
の位置を示すデータｊを各々アドレス制御回路１
へ出力する（第１５図における制御信号Ｃ１Ｃの
タイミング参照）。一方、エラーフラグ判定回路
１０は、データ誤り検出・訂正回路８から出力さ
れる上記エラーフラグＥ０〜Ｅ２，NE２に基づ
いてＣ１フラグを作成し、タイミング３−２２
（符号WC１Ｆ参照）においてデータバスDABS
１へ出力する。 (3) Ｃ１フラグ書込み制御Ｃ１フラグは上述したタイミング３−２２にお
いて、第１７図に符号Ｆ０を付したエリア、すな
わち、基準アドレスMADRによつて指示される
エリア内に書込まれる。すなわち、タイミング３
−２２においては、セレクタ３７のセレクト端子
Se１〜Se５へ供給される各制御信号がいずれも
“０”となり、したがつてセレクタ３７の出力端
子Se１〜Se５へ供給される各制御信号がいずれ
も“０”となり、したがつて、セレクタ３７の出
力端子Ｑ１，Ｑ２から各々「０」が出力される。。
またこの時、アンドゲート３９の出力も“０”と
なる。この結果、アダー３８から相対アドレス
RADRとして「０」が出力される。また、この
タイミング３−２２において、オアゲート４０ａ
の出力も“０”となる。以上の結果、タイミング
３−２２においては、アダー４０から基準アドレ
スMADRが出力され、RAM６へ供給される。このように、Ｃ１フラグは１フレーム処理サイ
クルにおいて１度だけ書込まれる。そして、この
Ｃ１フラグ書込み用エリアとして109エリア設け
ていることから明らかなように、過去108フレー
ム処理サイクルにおいて作成されたＣ１フラグが
記憶保持され、エラーフラグ判定回路１０におけ
るＣ２フラグ作成の際にこれら109個のＣ１フラ
グの内、１フレームFr毎に28個のＣ１フラグが
参照される。 (4) Ｃ１誤りの訂正時における読出し／書込み制
御Ｃ１デコードは、前述したように第１７図に実
線laにて示すエリア内のシンボルによつて行われ
る。そして、誤りが検出された場合は、まず、誤
りシンボルがRAM６から読出され、データ誤り
検出・訂正回路８においてその訂正が行われ、訂
正済のシンボルが再びRAM６のもとにエリアに
書込まれる。すなわち、まずタイミング３−３３において制
御信号Ｃ１Ｃが“１”になると、セレクタ３５の
セレクト端子Se３へ“１”信号が供給され、セ
レクタ３５の入力端子Ｉ３のデータがデータＤ１
としてセレクタ３５から出力される。ここで、こ
のタイミング３−３３においては、前述したよう
にデータ誤り検出・訂正回路８からデータｋが出
力され、セレクタ３５の入力端子Ｉ３へ供給され
ている。したがつて、タイミング３−３３におい
て、データｋがROM３６へ供給される。また、
このタイミング３−３３において、セレクタ３７
のセレクト端子Se５へ“１”信号が供給される。
さらに、このタイミング３−３３において、信号
Ｃ１２Ｄは“１”信号にあり、したがつて、信号
CaO（データｋのLSB）がアダー３８のキヤリイ
端子Ciへ供給され、また、アダー４０のキヤリイ
端子Ciへ“１”が供給される。以上の結果、タイミング３−３３におけるアダ
４０の出力ADSは ADS＝MADR＋EFMD・AD（ｋ）＋CaO＋１ ……(3) となる。そして、このアドレスADSがRAM６へ
供給されることにより、データｋ対応する誤りシ
ンボルが読出され、データ誤り検出・訂正回路８
へ供給される。データ誤り検出・訂正回路８はこ
の３タイミング後、すなわち、タイミング３−３
６において訂正済のシンボルをデータバスDABS
１へ出力すると共に、データｋを再びアドレス制
御回路１へ出力する。一方、制御信号Ｃ１Ｃはタイミング３−３６に
おいて再び“１”となる。この結果、同タイミン
グ３−３６において、再び上記第(3)式に示すアド
レスADSがRAM６へ供給され、また、この時同
時にRAM６のリード／ライト制御端子Ｒ／Ｗへ
“１”信号が供給され、これにより、訂正済のシ
ンボルがRAM６のもとのエリアに書込まれる。以下、タイミング３−４１，３−４４，３−４
５，３−４８において同様の動作が行われ、これ
により、データｌ，ｊに基づく誤りシンボルの訂
正が行われる。 (5) Ｃ２デコード時におけるシンボル読出し制御Ｃ２デコードは、第２図の遅延部Dly４および
Dly５における遅延処理を考慮すれば明らかなよ
うに、第１７図に破線ldにて示すエリア内のシン
ボルを読出すことにより行われる。また、このＣ
２デコードにおけるシンボルの読出しは第１６図
に示す制御信号Ｃ２SYMB（“１”）のタイミング
において行われる。この制御信号Ｃ２SYMB（“１”）のタイミング
においては、セレクタ３５のセレクト端子Se２
へ“１”信号が供給され、したがつて、C1／C2
シンボルカウンタ３２の出力データがセレクタ３
５を介してROM３６へ供給される。また、セレ
クタ３７のセレクト端子Se４，Se５へ各々“１”
信号が供給され、これによりセレクタ３７の出力
端子Ｑ１，Ｑ２から各々EFMD・ADおよびRC
１Ｆ・ADが出力される。また、制御信号Ｃ１２
Ｄが“１”信号となることから、信号Ca０がア
ンドゲード３９を介してアダー３８のキヤリイ端
子Ciへ供給されると共に、アダー４０のキヤリイ
端子へ“１”が供給される。以上の結果、制御信号Ｃ２SYMBが“１”の
タイミングにおけるアドレスADSは、 ADS＝MADR＋EFMD・AD（x2）＋RCIF・AD（x2）＋CaO＋１ ……(4) 但し、x2：C1／C2シンボルカウンタ３２の出
力となる。そして、C1／C2シンボルカウンタ３２は、タ
イミング４−３において制御信号Ｃ１２SYNC
（“１”）によりリセツトされ、以後、制御信号Ｃ
２SYMB（“１”）のタイミング４−４，５，６，
８，９……４２においてその出力データが０，
１，……２７と変化し、これにより、第１７図に
破線idにて示すエリア内の各シンボルが読出され
る。なお、上記(4)式に示すアドレスADSによつ
て破線lbのエリアがアドレスされることは、前述
した２項の説明および第１４図から明らかであろ
う。ここで、Ｃ２デコード時におけるデータ誤り検
出・訂正回路８およびエラーフラグ判定回路１０
の動作を簡単に説明する。ます、データ誤り検
出・訂正回路８は、第１６図に示す期間TM２−
１〜TM２−５において各々、シンドロームＳ０
〜Ｓ３の演算、単一誤りの検出、二重誤りの検
出、二重誤りの訂正、単一誤りの訂正を行う。そ
して、単一誤り、二重誤りの検出時において、エ
ラーフラグＥ０〜Ｅ２，NE２をエラーフラグ判
定回路１０へ出力し、また、タイミング６−３
３，３６，タイミング６−４１，４４およびタイ
ミング６−４５，４６において各々シンボルの誤
り位置を示すデータｋ，ｌ，ｊをアドレス制御回
路１へ出力する（第１６図における制御信号Ｃ２
Ｃのタイミング参照）。一方、エラーフラグ判定
回路１０は、RAM６に記憶されているＣ１フラ
グおよびデータ誤り検出・訂正回路８から出力さ
れるエラーフラグＥ０〜Ｅ２，NE２に基づいて
Ｃ２フラグを作成し、第１６図の制御信号WC２
Ｆ（“１”）のタイミングにおいてデータバス
DABS１へ出力する。 (6) Ｃ１フラグの読出し制御上述したように、Ｃ２デコード時においてはエ
ラーフラグ判定回路１０がＣ１フラグを必要とす
る。そこで、前述したＣ２デコードのためのシン
ボル読出しに続いて、Ｃ１フラグの読出しが行わ
れる。このＣ２デコード時において必要とされる
Ｃ１フラグは、第１７図において符号Ｆ０，Ｆ
４，Ｆ８…Ｆ１０８が付されているエリア、すな
わち、４エリアおきのエリア内のＣ１フラグであ
り、これらの各Ｃ１フラグが第１６図に示す制御
信号RC１Ｆ（“１”）のタイミングにおいて順次読
出され、エラーフラグ判定回路１０へ入力され
る。上述した制御信号RC１Ｆ（“１”）のタイミング
においては、セレクタ３５のセレクタ端子Se２、
セレクタ３７のセレクト端子Se４へ各々“１”
信号が供給される。また、アンドゲート３９へ供
給される制御信号Ｃ１２Ｄ、オアゲート４０ａへ
供給される制御信号Ｃ１２Ｄ，DACDがいずれ
も“０”信号にある。この結果、アドレスADS
は、 ADS＝MADR＋RC1F・AD（x2） ……(5) となる。そして、C1／C2シンボルカウンタ３２
は、タイミング５−３において制御信号Ｃ１２
SYNC（“１”）によりリセツトされ、以後、制御
信号RC１Ｆ（１”）のタイミング５−４，５，６，
８，９……４２においてその出力データが０，
１，…２７と変化し、この結果、各Ｃ１フラグが
順次読出される（第１４図参照）。 (7) Ｃ２フラグ書込み制御エラーフラグ判定回路１０は、DACへ出力す
べきシンボルＷ０〜Ｗ２３の各々に対応してＣ２
フラグを作成し、作成したＣ２フラグ（１ビツ
ト）を６つのデータ（以下、第１〜第６フラグデ
ータと称す）にまとめてデータバスDABS１へ出
力する。この場合、第１フラグデータは、シンボ
ルＷ０，Ｗ１，Ｗ６，Ｗ７に対応するＣ２フラグ
によつて構成され、第２フラグデータはシンボル
Ｗ１２，Ｗ１３，Ｗ１８，Ｗ１９に対応するＣ２
フラグによつて構成され、第３フラグデータはシ
ンボルＷ２，Ｗ３，Ｗ８，Ｗ９に対応するＣ２フ
ラグによつて構成され、第４フラグデータはシン
ボルＷ１４，Ｗ１５，Ｗ２０，Ｗ２１に対応する
Ｃ２フラグによつて構成され、第５フラグデータ
はシンボルＷ４，Ｗ５，Ｗ１０，Ｗ１１に対応す
るＣ２フラグによつて構成され、また、第６フラ
グデータはシンボルＷ１６，Ｗ１７，Ｗ２２，Ｗ
２３に対応するＣ２フラグによつて構成される。
なお、このような各フラグデータを構成している
理由は後に説明する。そして、これら第１〜第６
フラグデータは、各々タイミング６−１６，１
７，１８，２０，２１，２２（すなわち、制御信
号WC２Ｆ（“１”）のタイミング）において、順
次データバスDABS１へ出力され、第１７図に符
号Ｆ０１，Ｆ０２，Ｆ０３，Ｆ０４，Ｆ０５，Ｆ
０６を付して示すエリア内に順次書込まれる。ここで、Ｃ２フラグ書込用のエリアについて説
明しておく。このＣ２フラグ書込用のエリアは第
１７図に示すように符号Ｆ０１〜Ｆ３６の18エリ
アからなる。そしてて、これらのエリアは第１８
図（第１３図と同一の用紙）に示すように６個の
相対領域SEF０〜SEF５に分けられ、各相対領域
SEF０〜SEF５に各々第１〜第６フラグデータが
書込まれる。この場合、相対領域SEF０，SEF
２，SEF４が各々２エリアとなつている理由は書
込用およびDACへの出力データの読出し用に
各々１エリアずつ設けているからである。一方、
相対領域SEF１，SEF３，SEF５が各々４エリア
となつている理由は、第２図に示す遅延部Dly６
の２デイレイタイム遅延処理をＣ２フラグについ
ても行う必要があるからである。すなわち、相対
領域SEF０，SEF２，SEF４に各々書込まれる第
１，第３，第５フラグデータのＣ２フラグは２デ
イレイタイム遅延が行われないシンボルに対応
し、一方、相対領域SEF１，SEF３，SEF５に
各々書込まれる第２，第４，第６フラグデータの
Ｃ２フラグは２デイレイタイム遅延が行われるシ
ンボルに対応する。さて、Ｃ２フラグ書込み制御に説明を戻す。前
述したように、第１〜第６フラグデータは各々制
御信号WC２Ｆ（“１”）のタイミングにおいてデ
ータバスDABS１へ出力され、したがつて、これ
らのフラグデータの書込みはこの制御信号WC２
Ｆ（“１”）のタイミングにおいて行われる。制御信号WC２Ｆが“１”信号になると、セレ
クタ３５のセレクト端子Se２、セレクタ３７の
セレクト端子Se３へ各々“１”信号が供給され
る。またこの時、制御信号Ｃ１２Ｄ，DACDは
共に“０”信号にある。この結果、アドレス
ADSは、 ADS＝MADR＋WC2F・AD（x2） ……(6) となる。そして、C1／C2シンボルカウンタ３２
は、タイミング６−３において制御信号Ｃ１２
SYNCによりリセツトされ、以後、制御信号WC
２Ｆ（“１”）のタイミング６−１６，１７，１８，
２０，２１，２２においてその出力データが０，
１……５と変化し、この結果、上記タイミングに
おいて第１〜第６フラグデータが順次、前述した
Ｃ２フラグ書込用エリアに書込まれる（第１４図
参照）。 (8) Ｃ２誤りの訂正時における読出し／書込み制
御この読出し／書込み制御は、制御信号Ｃ２Ｃ
（“１”）のタイミングにおいて行われる。この制
御信号Ｃ２Ｃ（“１”）のタイミングにおいては、
セレクタ３５のセレクト端子Se３およびセレク
タ３７のセレクト端子Se３，Se５へ各々“１”
信号が供給される。またこのタイミングにおいて
制御信号Ｃ１２Ｄが“１”信号にある。この結
果、アドレスADSは、 ADS＝MADR＋EFMD・AD（ｋ，ｌ，ｊ）＋
RC１Ｆ・AD（ｋ，ｌ，ｊ）＋CaO＋１ ……(7) となり、この(7)式に示すアドレスADSに基づい
て、誤りシンボルの読出しおよび訂正済シンボル
の書込みが行われる。なお、このアドレス制御の
動作は前記４項の動作と略同じであり、詳細な説
明は省略する。 (9) Ｃ２フラグおよびDAC出力シンボルの読出
し制御Ｃ１，Ｃ２デコードが終了したシンボルＷ０〜
Ｗ２３はＣ２フラグと共にRAM６から読出さ
れ、DACへ出力される。この場合、Ｃ２フラグ
の読出しは第１５図，第１６図に示す制御信号
RC２Ｆ（“１”）のタイミングにおいて行われ、ま
た、シンボルの読出しは制御信号DACD（“１”）
のタイミングにおいて行われる。また、このＣ２
フラグおよびDAC出力シンボルの読出しは共に、
DACシンボルカウンタ３１の出力データDOに基
づいて行われる。すなわち、このDACシンボル
カウンタ３１は１つ前のフレーム処理サイクルの
最後で出力された内部フレーム同期信号
XFSYNCによつてリセツトされ、以後、制御信
号RC２Ｆ（“１”）およびDACD（“１”）のタイミ
ング、すなわち、タイミング１−０，１，２，２
５，２６、タイミング２−０，１，２，２５，２
６，……、タイミング６−０，１，２，２５，２
６においてその出力データＤ０がが０，１，２…
…２９と変化すると、そして、この出力データ
DOの変化に基づいてアドレス制御が行われる。以下、まずＣ２フラグの読出しから説明する。
このＣ２フラグの読出しは第１７図および第１８
図に符号Ｆ１１，Ｆ３２，Ｆ１３，Ｆ３４，Ｆ１
５，Ｆ３６を付したエリア内の第１〜第６フラグ
データを各々、タイミング１−０，２−０，……
６−０において順次読出すことにより行われる。
すなわち、制御信号RC２Ｆ（“１”）のタイミング
においては、セレクタ３５のセレクト端子Se１
およびセレクタ３７のセレクト端子Se１へ各々
“１”信号が供給され、また、制御信号Ｃ１２Ｄ，
DACDは共に“０”信号にある。この結果、ア
ドレスADSは、 ADS＝MADR＋RC2F・AD（x3） ……(8) 但し、x3：ROM34の出力となる。しかして、タイミング１−０，２−０……６−
０において各々、DACシンボルカウンタ３１の
出力データＤ０が０，５，10，15，20，25になる
と、これらの各データＤ０に対応して第１３図に
示すようにROM３４からデータ０，１，２，
３，４，５が順次出力され、このROM３４の出
力データに基づいて第(8)式のアドレスADSが決
定され（第１４図参図）、フラグデータ（Ｃ２フ
ラグ）の読出しが行われる。次に、DAC出力シンボルの読出しについて説
明する。このDAC出力シンボルの読出しは第１
７図に−点鎖線lcで示す各エリア内のシンボルを
読出すことにより行われる。これらの各エリアの
内、第２図に示す遅延部Dly６の遅延処理を必要
としないシンボルが記憶されているエリアは、Ｃ
２デコード時の読出しエリアの１つ下（第１７図
において）のエリアとなり、また、遅延処理を必
要とするシンボルが記憶されているエリアは、Ｃ
２デコード時の読出しエリアの３つ下のエリアと
なる。制御信号DACD（“１”）のタイミングにおいて
は、セレクタ３５のセレクト端子Se１およびセ
レクタ３７のセレクト端子Se２，Se５へ各々
“１”信号が供給され、また、制御信号Ｃ１２Ｄ
が“０”であることからアンドゲート３９の出力
が“０”信号となり、また、オアゲート４０ａの
出力が“１”信号となる。この結果、アドレス
ADSは、 ADS＝MADR＋EFMD・AD（x3）＋DACD・AD（x3）＋１ ……(9) となる。そして、制御信号DACD（“１”）のタイミン
グ、すなわち、タイミング１−１，２，２５，２
６，２−１，２，２５，２６，……６−１，２，
２５，２６において各々、DACシンボルカウン
タ３１の出力データDOが１，２，３，４，６，
７，８，９，１１，……，２９と変化すると、こ
れに対応して、ROM３４から第１３図に示すデ
ータ０，１，６，７，１６，１７，２２，２３，
……，２７が各々出力される。ここでROM３４
の出力が０，１，２……と順次増加するデータと
なつていない理由は第２図におけるクロス部Clos
２の入替え処理を行うためである。すなわち、
RAM６には第１７図に示すように各シンボルが
W0……W23の順に記憶されている。しかし、こ
の順序は各シンボルの正しい順序（第１図最左端
の順序）ではない。そこで、DAC出力時には、
もとの正しい順序で各シンボルを読出す必要があ
る。しかして、ROM３４の出力データによる順序
でEFMD・ADおよびDACD・ADがROM３６か
ら読み出され、この読出された各アドレスデータ
に基づいてアドレスADSが形成され、このアド
レスデータADSに基づいて、第１７図に一点鎖
線lcにて示すエリア内の各シンボルが順次読出さ
れる。ここで、DACD・ADの各値は勿論第２図
の遅延部Dly６の遅延処理を考慮した値となつて
いる。なお、第１〜第６フラグデータが各々前述した
構成となつている理由は、各DAC出力シンボル
に対応するＣ２フラグを、DAC出力シンボルの
読出し順序と同じ順序でRAM６に記憶させるた
めである。以上が第１２図に示すアドレス制御回路１の詳
細である。このように各アドレス制御の態様に対
応し、記憶領域３６ａ〜３６ｅに記憶された各部
分相対アドレスが選択的に加算され、最終的な相
対アドレスが決定される。従つて、ROM３５の
記憶領域の数を削減することができ、かつ、各記
憶領域における構成ビツトを節約することがで
き、アドレス制御回路の規模を小さくすることが
できる。なお、参考までにEFMフレーム同期信号
VFSYNCの周期が通常の状態に比べて内部フレ
ーム同期信号XFSYNCより４フレーム分先行し
た場合（ジツタが＋４の場合）、逆に４フレーム
分遅延した場合（ジツタが−４の場合）における
RAM６の状態を第１９図，第２０図に示す。な
お、第２０図においては基準アドレスEADRと
基準アドレスAMDRの位置が一致しているが、
シンボル書込み時にはアダー４０のキヤリイ端子
に“１”が印加されず、一方、Ｃ１，Ｃ２デコー
ド、DAC出力時においては“１”が印加される
ことから、書込み中のエリア内のシンボルを用い
てＣ１デコード等の処理が行われることはない。以上詳述したように、この発明によれば、少な
くとも誤り訂正を含んだ信号処理を行うDADプ
レーヤにおけるアドレス制御を行うためのＮ（Ｎ
は自然数）種類の制御信号を出力するタイミング
制御手段と、基準アドレスを出力する基準アドレ
ス出力手段と、入力アドレスビツト数がそれぞれ
同一であり出力データビツト数が大小異なる記憶
領域を前記Ｎより少ない所定数だけ有し、これら
各記憶領域に、単独でまたは複数組み合わせるこ
とにより最終的な相対アドレスデータを構成する
部分相対アドレスデータをそれぞれ、予め記憶し
てなるメモリと、前記アドレス制御の態様に対応
して設けられ、前記メモリ内の部分相対アドレス
データの読出しを制御する複数のカウンタと、前
記アドレス制御の態様に対応して、前記複数のカ
ウンタの出力のうち必要な出力を選択し、この選
択された出力を、前記メモリの各記憶領域の各入
力アドレス端子へ供給する第１の選択手段と、前
記Ｎより少ないビツト数の選択入力端子を有し、
これら選択入力端子と前記Ｎ種類の制御信号とを
マトリクス接続して制御することにより、前記メ
モリから読出された各部分相対アドレスデータを
単独または複数個選択的に出力するとともに、そ
の選択される出力状態が少なくともＮ種類存在す
るように構成された第２の選択手段と、前記第２
の選択手段の全出力を加算し、この加算結果を最
終的な相対アドレスとして出力する第１の加算手
段と、前記基準アドレス出力手段から出力される
基準アドレスと、前記第１の加算手段から出力さ
れる最終的な相対アドレスとを加算する第２の加
算手段とからアドレス制御回路を構成したので、
アドレス制御回路を最小限のハードウエアによつ
て構成することができる利点が得られる。

【図面の簡単な説明】

第１図，第２図は各々、CD（コンパクトデイス
ク）システムにおいて、デイスクへデータを書込
む書込み回路およびデイスクから読出したデータ
を処理する処理回路の概念図、第３図はデイスク
にデータが書込まれている状態を示す概略図、第
４図はこの発明の一実施例を適用したCDプレー
ヤの要部の構成を示すブロツク図、第５図は同
CDプレーヤにおけるバツフアレジスタ４および
書込み制御回路５の構成を示すブロツク図、第６
図は第５図に示す回路の動作を説明するためのタ
イミングチヤート、第７図〜第１１図は各々この
発明の一実施例によるアドレス制御回路１によつ
て行われるアドレス制御の基本的考え方を簡単な
モデルを用いて説明するための図であり、第７図
はモデル説明におけるデイスクデータの記録状態
を示す図、第８図はアドレス制御回路１の基本的
構成を示す図、第９図イ〜ニは各々モデル説明に
おけるRAM６のデータ記憶状態を示す図、第１
０図は第９図イ〜ニに示す相対領域SE０〜SE３
を各々縦に、かつ別々に記載した図、第１１図
は、第１０図に示す各相対領域SE０〜SE３にジ
ツタ吸収用エリアを設けた状態を示す図、第１２
図はこの発明の一実施例によるアドレス制御回路
１の構成を示すブロツク図、第１３図第１４図は
各々同アドレス制御回路１におけるRO３４，３
６の記憶内容を示す図、第１５図，第１６図は
各々同アドレス制御回路１の動作を説明するため
のタイミングチヤート、第１７図は通常状態（ジ
ツタ０）におけるRAM６のデータ記憶状態を示
す図、第１８図はRAM６内のＣ２フラグ書込用
の記憶エリアを示す図、第１９図、第２０図は
各々ジツタが＋４，−４の場合におけるRAM６
のデータ記憶状態を示す図である。３１……カウンタ（DAシンボルカウンタ）、
３２……カウンタ（C1／C2シンボルカウンタ）、
３３……カウンタ（EFMシンボルカウンタ）、３
５……第１の選択手段（セレクタ）、３６……メ
モリ（ROM）、３７……第２の選択手段（セレ
クタ）、３８……第１の加算手段（アダー）、４０
……第２の加算手段（アダー）。

Claims

【特許請求の範囲】１ (a) 少なくとも誤り訂正を含んだ信号処理を
行うDADプレーヤにおけるアドレス制御を行
うためのＮ（Ｎは自然数）種類の制御信号を出
力するタイミング制御手段と、 (b) 基準アドレスを出力する基準アドレス出力手
段と、 (c) 入力アドレスビツト数がそれぞれ同一であり
出力データビツト数が大小異なる記憶領域を前
記Ｎより少ない所定数だけ有し、これら各記憶
領域に、単独でまたは複数組み合わせることに
より最終的な相対アドレスデータを構成する部
分相対アドレスデータをそれぞれ、予め記憶し
てなるメモリと、 (d) 前記アドレス制御の態様に対応して設けら
れ、前記メモリ内の部分相対アドレスデータの
読出しを制御する複数のカウンタと、 (e) 前記アドレス制御の態様に対応して、前記複
数のカウンタの出力のうち必要な出力を選択
し、この選択された出力を、前記メモリの各記
憶領域の各入力アドレス端子へ供給する第１の
選択手段と、 (f) 前記Ｎより少ないビツト数の選択入力端子を
有し、これら選択入力端子と前記Ｎ種類の制御
信号とをマトリクス接続して制御することによ
り、前記メモリから読出された各部分相対アド
レスデータを単独または複数個選択的に出力す
るとともに、その選択される出力状態が少なく
ともＮ種類存在するように構成された第２の選
択手段と、 (g) 前記第２の選択手段の全出力を加算し、この
加算結果を最終的な相対アドレスとして出力す
る第１の加算手段と、 (h) 前記基準アドレス出力手段から出力される基
準アドレスと、前記第１の加算手段から出力さ
れる最終的な相対アドレスとを加算する第２の
加算手段と、を具備してなるDADプレーヤにおけるアドレス
制御回路。