JPH06101202B2

JPH06101202B2 - Ｄａｄプレーヤにおける信号処理回路

Info

Publication number: JPH06101202B2
Application number: JP58222998A
Authority: JP
Inventors: 貞之成澤; 祀夫富沢
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1983-11-26
Filing date: 1983-11-26
Publication date: 1994-12-12
Anticipated expiration: 2009-12-12
Also published as: JPS6079561A

Description

【発明の詳細な説明】この発明はDAD（ディジタルオーディオッディスク）プ
レーヤにおいて用いられるデータ書込み回路に関する。

〔背景技術〕

この発明は、主にDADプレーヤの一種であるCD（コンパ
クトディスク）プレーヤにおいて用いられる。そこで、
以下にCDシステムの概略を述べる。なお、CDシステムに
おいては、周知のように、リードソロモン符号とクロス
インタリーブの手法を組合わせたCIRC（Cross Inter le
ave Reed−Solomon Code）による誤り訂正方法が用いら
れる。

第１図、第２図は各々ディスクヘデータを書き込む書込
み回路の概念図およびディスクから読出されたデータを
処理する処理回路の概念図である。第１図において符号
L6n,R6n,……,R6n＋５は各々16ビットの音楽信号データ
であり、各音楽信号データは８ビットのシンボルW12n,
A、W12n,B、……W12n＋11,B単位で処理される。合計24
のシンボルW12n,A……は、まず遅延部Dly1において選択
的に２ディレイタイム遅延され、次いで、クロス部Clos
1において順序が入れ替えられ、次いで、パリティ回路P
a1によりリードソロモン符号法に基づく誤り検出用のシ
ンボルQ12n〜Q12n＋３（各８ビット）が付加される。そ
して、このシンボルQ12n〜Q12n＋３の付加により合計28
となったシンボルは、遅延部Dly2において再び遅延され
る（インタリーブ）。なお、この遅延部Dly2において、
Ｄ＝４ディレイタイムである。次に、パリティ回路Pa2
において、再びリードソロモン符号法に基づくデータ誤
り検出用のシンボルP12n〜P12n＋３（各８ビット）が付
加され、合計32シンボルとなり、この32シンボルが遅延
部Dly3において選択的に１ディレイタイム遅延され、そ
して、データ誤り検出用のシンボルP,Qがインバータに
より反転され、ディスク書込み用のデータ群DWDが形成
される。このデータ群DWDは図の上法のシンボルから順
次EFM（Eigt to Fourteen Modulation）変調され、ディ
スクに書込まれる。

第３図は各シンボルがディスクに記録された状態を示す
図であり、この図において、SYNCはディスク書込みの際
付加される同期パターン、W0〜W23は音楽信号データに
対応するシンボル、Q0〜Q3,P0〜P3は各々誤り訂正用の
シンボルである。そして、図に示すSYNC〜P3までが誤り
訂正のための処理単位となり、フレームFrと称される。
また、シンボルが１ディレイタイム遅延されると、遅延
がされなかった場合に書込まれるべきフレームFrの次の
フレームFrに書込まれることになる。

次にデータ再生時においては、ディスクから読出された
データがEFM復調回路によって復調され、ディスク書込
み時のデータ群DWDに戻される。このデータ群DWDの各シ
ンボルは、まず、第２図に示す遅延部Dly4によって選択
的に１ディレイタイム遅延され、これにより、第１図に
おける遅延部Dly3に基づくシンボルの時間的ずれが補正
される。そして、誤り検出用シンボルP,Qはインバータ
を介して、他のシンボルは直接C1デコード回路Cldecへ
供給される。C1デコード回路C1decは、各シンボルに基
づいてシンドロームを算出し、算出したシンドロームか
らリードソロモン符号法に基づいて誤りシンボルを検出
し（シンボルＰに基づく誤り検出）、同シンボルの訂正
を行って出力する。C1デコード回路C1decから出力され
た各シンボルは、遅延部Dly5によって遅延され、これに
より、第１図における遅延部Dly2に基づくシンボルの時
間的ずれが補正され、C2デコード回路C2decへ供給され
る。C2デコード回路C2decはC1デコード回路C1decと全く
同様にして誤りシンボルの検出および訂正を行い（シン
ボルＱに基づく誤り検出）、訂正済のシンボルを出力す
る。出力された各シンボルはクロス部Clos2において順
序が入れ替えられ、これにより第１図のクロス部Clos1
による入替えが元に戻される。次いで、遅延部Dly6にお
いて選択的に２シンボルタイム遅延され、これにより第
１図の遅延部Dly1によるシンボルの時間的ずれが補正さ
れ、音楽信号データL6n……R6n＋５に戻される。そし
て、これらの音楽信号データL6n……R6n＋５が出力音楽
信号データとして順次DACへ供給されてアナログ信号に
変換され、スピーカから音楽信号として発音される。

以上がCIRCによる誤り検出方法を適用したCDシステムの
概略である。上述した概念図においては、シンボル記憶
用のメモリが示されていないが、実際にはディスクから
読出された各シンボルは、出力音楽信号データを得るた
めのデータ信号処理、すなわち、上述した第２図の各処
理（遅延処理も含む）を施すために一旦メモリに記憶さ
れる。そして、メモリから各シンボルが読み出されるこ
とにより上記出力音楽信号データを得るためのデータ信
号処理が行われる。

「発明が解決しようとする課題」ところで、メモリからシンボルを読み出して出力音楽信
号データを得る処理は、水晶発振器等により発生される
周波数の安定したクロックに同期して行われる。これに
対し、ディスクからのシンボルの再生は、一定速度で回
転するディスクから光学ヘッドを介して記録情報を検出
しこれを復調することにより行われる。ここで、ディス
クから各シンボルが再生されるタイミングにはディスク
の回転むら等の起因した非定常な時間的ゆらぎ（ジッ
タ）がある。このようにDADプレーヤにおいては、メモ
リからシンボルを読み出すタイミング（内部クロックタ
イミング）と非同期なタイミングでメモリへ書込むべき
シンボルがディスクから再生されるため、メモリに対す
るシンボルの入出力の制御を行うためのハードウェアが
複雑かつ大規模なものとなるという問題を有していた。

この発明は、ディスクから読出されたシンボルをメモリ
へ書込む処理を最小限のハードウエア構成によって行う
ことができるDADプレーヤにおける信号処理回路を提供
することを目的としている。

「課題を解決するための手段」この発明は、ディスクに記録された信号を読み出して復
調することにより所定のフレーム周期毎に所定個数のシ
ンボルを再生し、このシンボルをメモリへ記憶させ、内
部クロックに同期し、該メモリからシンボルを読み出す
ことにより音楽信号データを形成して出力するDADプレ
ーヤにおける信号処理回路において、前記シンボルが再
生されるのに同期して書込み要求信号を出力するシンボ
ル再生検出手段と、前記内部クロックが発生される各タ
イミングのうち予め決められた複数のタイミングにおい
て書込み許可信号を出力することにより、前記書込み要
求信号が出力される時間密度よりも高い時間密度で該書
込み許可信号を出力するタイミング制御手段と、前記書
込み要求信号を前記内部クロックに同期した書込み要求
信号に変換し、この内部クロックに同期した書込み要求
信号が得られた後、前記書込み許可信号が出力されるこ
とにより、前記シンボルを前記メモリに書込む書込み手
段とを具備する特徴とする。

「作用」上記構成によれば、ディスクからシンボルが再生される
のに同期し書込み要求信号が出力され、この書込み要求
信号の後に内部クロックに同期した書込み許可信号が出
力されることによりシンボルがメモリに書き込まれる。
ここで、書き込み許可信号は内部クロックが発生される
各タイミングのうち予め決められた複数のタイミングに
おいて出力されることにより、書込み要求信号が出力さ
れる時間密度よりも高い時間密度で出力されるので、あ
るシンボルに対応した書込み要求信号が発生されてから
次のシンボルに対応した書込み要求信号が発生されるま
での間に必ず書込み許可信号が発生されることとなり、
従ってディスクから再生されるシンボルは内部クロック
に同期したタイミングですべて正常にメモリへ書込まれ
る。

「実施例」以下、図面を参照し、この発明の一実施例を説明する。

第４図はこの発明の一実施例によるデータ書込み回路を
適用したCDプレーヤの要部の構成を示すブロック図であ
る。この図に示すCDプレーヤは第３図に示すフォーマッ
トによってディスクに書込まれたシンボルW0〜W23を音
楽信号として再生するもので、第２図に示す各処理を具
体化したものである。まず、第４図の概略説明から行
う。

〔第４図の概略〕第４図において、信号INPはディスクから光学系を介し
て読出された信号（EFM変調された信号）であり、この
信号INPは受信回路２へ入力される。

受信回路２は、信号INPに含まれる同期パターンSYNCに
基づいてEFMフレーム同期信号VFSYNCを作成してアドレ
ス制御回路１へ出力し、また、信号INPの同期パターンS
YNCを除く各データビットを各々EFM復調回路３へ出力す
る。また、受信回路２は、信号INPから再生クロックφ₀
を再生してEFM復調回路３およびバッファレジスタ４へ
出力し、また、各シンボルW0〜W23,Q0〜Q3,P0〜P3の先
頭においてシンボル同期信号DSYをバッファレジスタ４
へ出力する。なお、実際には再生クロックφ₀として180
°位相の異なるクロックφ₀a,φ₀ｂが各々作成される
が、ここではこれらをまとめてφ₀で示している。この
ように受信回路２により、ディスクからの読み出しによ
ってタイミングの決定される制御信号、すなわち、読み
出されるフレームに同期したEFMフレーム同期信号VFSYN
C、読み出される個々のシンボルに同期したシンボル同
期信号DSYおよび再生クロックφ₀が出力される。すなわ
ち、本実施例において受信回路２は、シンボルが再生さ
れるのに同期した信号を出力するシンボル再生検出手段
としての機能を果すものであり、この受信回路２が出力
するシンボル同期信号DSYは、シンボルのRAM（後述）へ
の書込みを要求する書込み要求信号としてバッファレジ
スタ４へ送られる。

EFM復調回路３はEFM変調された１シンボル＝14ビットの
チャンネルビットをもとの１シンボル＝８ビットのシン
ボルに復調し、バッファレジスタ４へ順次直列に出力す
る。

バッファレジスタ４はEFM復調回路３から供給されるシ
ンボルを一時記憶すると共に後述する内部クロックφに
同期したタイミングで出力する回路であり、EFM復調回
路３から出力される直列データを並列データに変換する
直−並変換回路および複数のレジスタを有して構成さ
れ、その出力がゲート回路７へ供給される。

書込み制御回路５は、バッファレジスタ４の書込みおよ
び読出しを制御する回路であり、バッファレジスタ４に
おいてRAM6へ供給するシンボルの出力の準備がなされ、
アドレス制御回路８からデータ書込み許可信号EFMDが供
給された場合に、制御信号WEをRAM（ランダムアクセス
メモリ）６のリード／ライト制御端子R/Wおよびゲート
回路７の制御端子へ各々出力する。これにより、RAM6が
書込み可能状態になると共に、ゲート回路７が開状態と
なり、バッファレジスタ４内のデータがゲート回路７お
よびRAM6の書込み要データバスDABS1を介してRAM6へ供
給され、アドレス制御回路１から出力されているアドレ
ス内に書込まれる。また、この書込み制御回路５はバッ
ファレジスタ４内のデータがRAM6へ出力された時点で制
御信号VSYMBをアドレス制御回路１へ出力する。

すなわち、本実施例においては、上記バッファレジスタ
４および書込み制御回路５がRAM6へシンボルを書込むた
めの書込み手段としての機能を果すものであり、シンボ
ル同期信号DSY（書込み要求信号）が出力されることに
よって書込み制御回路５がバッファレジスタ４内にシン
ボルを書込み、データ書込み許可信号EFMD（書込み許可
信号）が出力されることにより、バッファレジスタ４内
のシンボルをRAM6へ出力するものである。

RAM6はディスクから読み出される各シンボルW0〜W23,Q0
〜Q3,P0〜P3および後述するフラグが記憶される2Kバイ
トのメモリである。第４図に示すCDプレーヤは前述した
ように第２図に示す各処理を行うものであるが、図に示
す各処理の内、遅延部Dly4、Dly5、Dly6による遅延処理
はこのRAM6を用いて行われる。すなわち、このRAM6には
各シンボルの遅延量に対応する数のシンボルが記憶され
る。例えば、シンボルW0については27D（108）の遅延が
必要であり、したがってRAM6には過去に遡って109（108
＋１）個以上（実際には119個）のシンボルが記憶され
る。そして、C2デコード時には108フレーム前に記憶さ
れたシンボルW0が用いられる。他のシンボルについても
同様である。

アドレス制御回路１はシンボルW0〜W23,Q0〜Q3,P0〜P3
をRAM6へ書込む際の書込みアドレス、C1デコード、C2デ
コードを行う際に必要となるシンボルをRAM6から読み出
すための読出しアドレス、RAM6内のシンボルW0〜W23
（但し、この場合のW0〜W23はDly4〜Dly6,C1os2を考慮
した後のシンボルである）をDAC（ディジタル／アナロ
グコンバータ；図示略）へ出力する際の読出しアドレス
等を作成し、アドレス信号ADSとしてRAM6のアドレス端
子ADへ出力する回路であり、詳細は後述する。

データ誤り検出・訂正回路８はC1デコードおよびC2デコ
ードを行う回路である。すなわち、まず、C1デコード時
においては、RAM6からアドレス制御回路１の制御の下に
順次読出されるシンボルW0〜W23,Q0〜Q3,P0〜P3（但
し、この場合はDly4を考慮した後のシンボルである）を
読込み、読込んだ各シンボルに基づいてシンドロームS0
〜S3を算出し、算出したシンドロームS0〜S3に基づいて
データ誤りの有無、単一誤りの有無、二重誤りの有無、
あるいは三重誤り以上の誤りの有無を各々検出する。そ
して、データ誤りが無い場合はフラグE0として“1"をエ
ラーフラグ判定回路10へ出力し、単−誤りがあった場合
はフラグE1として“1"を出力し、二重誤りがあった場合
はフラグE2として“1"を出力し、三重誤り以下があった
場合は、フラグNE2として“1"を出力する。また、単−
誤りがあった場合は、例えばシンボルWjのみが誤ってい
た場合は、そのシンボルWjの位置を示すデータｊをアド
レス制御回路１へ出力し、二重誤りがあった場合、例え
ばシンボルWk,Wlが誤っていた場合は、その誤りシンボ
ルWk,Wlの位置を示すデータk,lを各々アドレス制御回路
１へ出力する。この場合、アドレス制御回路１はデータ
j,k,lの各々に基づいて誤りシンボルWj,Wk,Wlのアドレ
スを作成し、RAM6へ出力する。これにより、RAM6からシ
ンボルWj,Wk,Wlが各々読出される。データ誤り検出・訂
正回路８はシンボルWj,Wk,Wlを読込み、その訂正を行
い、正しいシンボルWj,Wk,WlとしてデータバスDABS1へ
出力する。この時、アドレス制御回路１は再びシンボル
Wj,Wk,WlのアドレスをRAM6へ出力する。これにより、RA
M6内の誤りシンボルの訂正が行われる。

C2デコード時においても、上記と全く同様の動作が行わ
れる。但し、C1デコード時にデータ誤り検出・訂正回路
８に読込まれるシンボルはW0〜W23、Q0〜Q3,P0〜P3の合
計32個であるが、C2デコード時に読込まれるシンボルは
W0〜W23,Q0〜Q3の合計28個である（第２図参照）。ま
た、このデータ誤り検出・訂正回路１においては、音楽
信号データW0〜W23と、誤り訂正用データQ0〜Q3,P0〜P3
とが区別されない。すなわち、これら誤り訂正用データ
Q0〜Q3,P0〜P3の誤りをも検出することができる。

エラーフラグ判定回路10は、まずC1デコード時にデータ
誤り検出・訂正回路８から出力されるフラグE0〜W2,NE2
に基づいてC1フラグを作成し、データバスDABS2へ出力
する。この時、アドレス制御回路１はC1フラグ書込み位
置を示すアドレス信号ADSをRAM6へ出力する。ここで、C
1フラグとは、C1デコード済のシンボルW0〜W23,Q0〜Q3,
P0〜P3中に誤りシンボルが含まれている可能性が大きい
場合に“1"、可能性が小さい場合に“0"となるフラグで
ある。次にこのエラーフラグ判定回路10は、データ誤り
検出・訂正回路８がC2デコードを行っている際、アドレ
ス制御回路１の制御の下にRAM6から読出されるC1フラグ
を入力し、このC1フラグと、C2デコード時にデータ誤り
検出・訂正回路８から出力されるフラグE0〜E2,NE2とに
基づいて、C2フラグを作成し、データバスDABS2へ出力
する。この時、アドレス制御回路１はC2フラグの書込み
位置を示すアドレス信号ADSをRAM6へ出力する。ここ
で、C2フラグとは、各シンボルW0〜W23が未訂正か否か
（正確には、訂正されていない確率が相当高いか否か）
を示すフラグであり、未訂正のシンボルに対応してRAM6
に“1"が書込まれる。

フラグ検出回路11は、上述したC2フラグをチェックする
回路である。すなわち、上述したC1,C2デコードが終了
すると、RAM6内のシンボルW0〜W23が、C2フラグと共に
アドレス制御回路１の制御の下に順次読出され、データ
バスDABS2に出力され、パラレル／シリアル変換回路12
へ供給される。この時、フラグ検出回路11は、シンボル
W0〜W23に各々付加されたC2フラグをチェックし、その
シンボルW0〜W23が未訂正か否かの判断を行い、未訂正
の場合に制御信号TEIを補正回路13へ出力する。補正回
路13はパラレル／シリアル変換回路12から出力されるデ
ータが未訂正データであるか否かを制御信号TEIに基づ
いて検知し、未訂正でなければそのまま出力し、未訂正
であった場合は、直線補間あるいは前値保持の手法でデ
ータ補正を行い、シリアル／パラレル変換回路14へ出力
する。シリアル／パラレル変換回路14は、補正回路13か
ら出力されるシリアルデータをパラレルデータに変換
し、DAC（図示略）へ出力する。このDACの出力がスピー
カ等へ供給されて、音楽信号が発生する。また、タイミ
ング制御回路15は水晶振動子15aに基づいて前述した内
部クロックφを発生し、また、この内部クロックφをタ
イムベースとする各種の制御信号を発生し、内部クロッ
クφと共に装置各部へ出力する。

上述したデータ書込み許可信号EFMDは、このタイミング
制御回路15によって出力される制御信号の１つである。
ここで、データ書込み許可信号EFMDの発生タイミングに
ついて第15図および第16図を参照し説明する。第15図お
よび第16図に示すタイミングチャートは、紙面の都合上
６列のタイミングチャートに分けて記載しているが、実
際は連続したタイミングチャートである。すなわち、例
えば第15図第２行目のタイミング０は同図第１行目のタ
イミング48につながり、また、第16図第１行目のタイミ
ング０は第15図第３行目のタイミング48につながる。ま
た、このタイミングチャートのタイムベースは内部クロ
ックφであり、データ書込み許可信号EFMDの上方に記載
された０〜48までの数値の入った箱が各々１個の内部ク
ロッックに対応している。また、第15図および第16図に
示されたタイミングチャートは１フレームFrについての
処理過程（１フレーム処理サイクル）を示すものであ
り、これらの図に示すように、１フレームFrの期間に49
×６＝294個の内部クロックφが発生される。データ書
込み信号EFMDは、第15図および第16図に示すように１フ
レームFrの期間内に72回出力される。これに対し、１フ
レームFrの期間内にディスクから再生されるシンボルは
平均32個である。このようにデータ書込み許可信号EFMD
は、内部クロックφに同期し、かつ、ディスクからEFM
復調回路３を介してシンボルが再生される時間密度より
も高い時間密度で出力され、アドレス制御回路１を介し
て書込み制御回路５へ供給される。なお、第15図および
第16図についてはアドレス制御回路１の動作を説明する
際に再度参照する。

以上が第４図に示すCDプレーヤの概略である。

次に、バッファレジスタ４および書込み制御回路５の詳
細を説明する。

〔バッファレジスタ４、書込み制御回路５の詳細〕第５図はバッファレジスタ４および書込制御回路５の構
成を示すブロック図である。

この図において4aは、EFM復調回路３から供給される信
号を、順次シフトしつつ記憶する８ビットのシフトレジ
スタであり、再生クロックφ₀に同期してシフト動作を
行う。4bはシフトレジスタ4aの各ビット出力を後述する
タイミングでラッチするラッチ部であり、データの直−
並列変換を行う。4c,4d,4eは各々前段ラッチ部4bの出力
を適宜転送する第１、第２、第３段バッファであり、各
々はレジスタＲと、オアゲートORと、２個のアンドゲー
トANa,ANbから成るバッファユニットが８個並列に設け
られた構成になっている。なお、アンドゲートの入力線
（直線）上の○印は、各々入力端を表わし、また、以下
の説明においては、各アンドゲートにつき図面左の○印
から順に、第１、第２…入力端と呼ぶことにする。そし
て、上述した第１、第２、第３段バッファ4c,4d,4e内の
各レジスタR,R……はすべて、アドレス制御回路１から
供給される内部クロックφの立上り時に、各々への入力
データの書込みおよびその内容の出力が行なわれる。次
に、5aはタイミング生成部であり、再生クロックφ₀に
同期して動作する第１タイミング発生部5a−１と、内部
クロックφに同期して動作する第２タイミング発生部5a
−２とから成っている。第１タイミング発生部5a−１は
受信回路２から供給されるシンボル同期信号DSYを８ビ
ット遅延してラッチ信号ruを作成するとともに、タイミ
ング信号Ｔ′（第６図（ハ）参照）を第２タイミング発
生部5a−２へ供給する。第２タイミング発生部5a−２
は、タイミング信号Ｔ′が供給されると、その後、内部
クロックφに同期したタイミングでタイミング信号Ｔを
出力するようになっている。また、AN1〜AN9は各々アン
ドゲート、OR1〜OR4は各々オアゲート、LoおよびR₁〜R₃
は各々レジスタである。この場合、レジスタLo,R₁〜R₃
はすべて内部クロックφの立上がり時に、その内容の出
力が行なわれる。次に、７はゲート回路であり、図示の
ように、MOS型FET（モス型電界効果トランジスタ）ゲー
ト８個から成っている。

次に、バッファレジスタ４および書込制御回路５の動作
を、第５図および第６図を参照して説明する。

まず、初期状態においてすべてのレジスタがクリアされ
ているとする。そして、EFM復調回路３から復調された
シリアルデータが順次シフトレジスタ4aに供給される
と、８ビット目のデータがシフトレジスタ4aに供給され
た時点で、第１タイミング発生部5a−１から第６図
（ロ）に示すラッチ信号ruが出力される。この結果、ラ
ッチ部4bがシフトレジスタ4aの各ビット出力をラッチす
る。次に、第１タイミング発生部5a−１はラッチ信号ru
を出力してから期間To経過後にタイミング信号Ｔ′を出
力する。この期間Toは、ラッチ部4bのラッチ動作におい
て、その出力側にデータ（同図（ホ））が確実に立上る
までの時間を見込んで設定されており、例えば、EFMク
ロックφｏの２〜３パルス期間が設定される。また、タ
イミング信号Ｔ′は、所定期間だけ“1"となるように設
定されているが、この期間については後述する。そし
て、タイミング信号Ｔ′が出力されると、第２タイミン
グ発生部5a−２は、次の内部クロックφの立上り時t₁に
おいて、タイミング信号Ｔを出力する。タイミング信号
Ｔが出力されると、アンドゲートAN2の入力端がすべて
“1"になり、この結果、アンドゲートAN2の出力端から
信号LOADが出力される（第６図（ト））。信号LOADが出
力されると、アンドゲートAN4の出力が“1"になり、次
のφの立上りでレジスタR₁に“1"が立てられ、また、第
１段バッファ4cの各アンドゲートANbの第２入力端がす
べて“1"になり、レジスタR,R…にはラッチ部4bの各ビ
ット出力が、各々アンドゲートANb,…を介して供給され
る。すなわち、この時点でラッチ部4b内のデータが第１
段バッファ4cに転送される。一方、レジスタR₁に“1"が
立てられると、インバータINV1の出力が“0"になり、信
号LOADが停止される。また、タイミング信号Ｔが出力さ
れている期間は、レジスタLoの出力が、アンドゲートAN
1の第２入力端にフィードバックされるので、レジスタL
oの内容は常に“1"となる。そして、レジスタLoに“1"
が立てられていると、インバータINV2によって信号LOAD
をインビットするので、タイミング信号Ｔが出力されて
いる期間において、信号LOADが２度以上出力されること
はない。すなわち、ラッチ部4b内のデータが重複して第
１段バッファ4cに転送されることはない。

次に、理解のために、第１段バッファ4c内に転送された
データとレジスタR₁に着目してみる。今、前述の動作に
よって第１段バッファ4c内の各レジスタR,R…にはラッ
チ部4bから転送されたデータが格納されており、また、
レジスタR₁には“1"が立てられている。そして、このと
きレジスタR₂の出力信号B₂が“0"であるから、第２段バ
ッファ4d内のアンドゲートANb,ANb…の第２入力端が
“1"になり、この結果、第１段バッファ4c内の各レジス
タR,R…の出力信号は、各々第２段バッファ4d内の各ア
ンドゲートANb,ANb…を介して、第２段バッファ内の各
レジスタR,R…に供給され、次のφの立上りでB₂が“1"
となると共に各レジスタにデータが得られる。また、信
号B₂が“0"であると、第１段バッファ内のアンドゲート
ANa,…の出力は“0"であるから、次のφのタイミングで
第１段バッファ内の全レジスタR,R…はクリアされる。
すなわち、第１段バッファ4c内のデータが第２段バッフ
ァ4d内に転送されるとともに、第１段バッファ4cが空に
なる。この場合、まったく同様にしてレジスタR₁の出力
信号B₁（“1"）が、アンドゲートAN6を介してレジスタR
₂に供給されてレジスタR₂に“1"が立てられるととも
に、レジスタR₁が“0"になる。そして、次の内部クロッ
クφのタイミングで、上述の場合とまったく同様にし
て、第２段バッファ4d内のデータが第３段バッファ4e内
へ転送されるとともに、第２段バッファ4dが空になり、
また、レジスタR₃が“1"、レジスタR₂が“0"になる。こ
のようにしてRAM6へ供給すべきデータが第３段バッファ
4eに準備され、レジスタR₃は“1"を維持する。

そして、所定のタイミングにおいて、データ書込み許可
信号EFMDがアンドゲートAN9の第２入力端に供給される
と、アンドゲートAN9の出力信号である制御信号WEが
“1"となり、この結果、ゲート７が開き、第３段バッフ
ァ4e内のデータがゲート７を介してデータバスDABS1
（第４図）へ出力される。この時、アンドゲートAN7の
出力信号は“0"となるので、次のφのタイミングでレジ
スタR₃は“0"になる。上述したように、ラッチ部4bにラ
ッチされたデータは、順次後段のバッファに転送されて
ゆき、また、レジスタR₁〜R₃の内容は対応するバッファ
内にデータがある時に“1"、空のときに“0"となる。

ここで、後段のバッファ内にデータが格納されている場
合における前段バッファのデータ転送動作を説明する。
以下では、例えば、第２段バッファ4d内にデータが格納
されている状態で、第１段バッファ4cからデータ転送が
行なわれる場合について説明する。この場合はレジスタ
R₂の出力が“1"であるから、インバータIN3の出力信号
が“0"になり、第２段バッファ4d内のアンドゲートANb,
ANb…の各第２入力端が“0"になるため、第１段バッフ
ァ4c内の各レジスタR,R…から第２段バッファ4dのレジ
スタR,R…へデータ転送は行なわれない。また、第１段
バッファ4cのアンドゲートANa,ANa…の第１入力端に
は、“1"レベルの信号B₂が供給され、さらに、その第２
入力端にはレジスタR,R…の出力信号がフィードバック
されているから、この場合においては、第１段バッファ
4c内の各レジスタR,R…は各々の記憶内容を保持する。
このように、後段バッファが空でない場合は、データの
転送は行なわれず、ただ、自己のデータを保持する動作
となる。

第６図（リ）〜（ヲ）は第１段バッファ4cと第２段バッ
ファ4dが空でない状態の時に、タイミング信号Ｔが出力
された場合の各部の波形を示しており、図に示すように
時刻t₁においては信号B₂,B₁が共に“1"となっている
（同図（リ），（ヌ））。そして、時刻t₂（内部クロッ
クφの立上がり時刻）において第２段バッファ4d内のデ
ータが第３段バッファ4eに転送されて、信号B₂が“0"に
なると（同図（リ））、次の内部クロックφの立上がり
時刻t₃において、第１段バッファ4c内のデータが第２段
バッファ4d内に転送され、信号B₁が“0"になる。そし
て、信号B₁が“0"になり、インバータINV1の出力信号が
“1"になり、この結果、アンドゲートAN2から、ロード
信号LOADが出力され（同図（ル））、ラッチ部4b内のデ
ータが第１段バッファ4cへ転送される。

この場合、レジスタLoの出力は同図（ヲ）に示すように
次のφの立上り時刻t₄から“1"になる。

このように、第１段バッファ4cが空の場合（第６図
（ヘ）〜（チ）と、第１段および第２段バッファ4c,4d
が共に空でない場合（同図（リ）〜（ヲ））とでは、信
号LOADが出力されるタイミングが異なってくる（同図
（ト），（ル））。

ところでタイミング信号Ｔ′が立下がると、第６図
（ニ）に示すように次の内部クロックφの立上りでタイ
ミング信号Ｔが立下がるが、このタイミング信号Ｔが
“1"になっている期間（すなわち、タイミング信号Ｔ′
が“1"になっている期間）は、次のラッチ信号ruが出力
されるまでの期間（あるいはシンボル同期信号DSYが供
給されるまでの期間）より短く、また、第１段バッファ
4cへのデータ転送が充分に行なえる長さに設定される。
また、アンドゲートAN9の出力信号は前述のように、RAM
6へのデータ（シンボル）書込みを制御する制御信号WE
としてゲート回路７おびRAM6へ供給されるとともに、RA
M6へシンボルを供給することを報告する制御信号VSYMB
としてアドレス制御回路１へ供給される。

以上がバッファレジスタ４および書込み制御回路５の詳
細である。次にアドレス制御回路１について詳述する。

〔アドレス制御回路１の詳細〕まず、RAM6のアドレス制御の基本的考え方を簡単なモデ
ルを用いて説明する。

今、１フレームFr内のシンボル数を第７図に示すように
４シンボルU0〜U3とし、また、これらのシンボルU0〜U3
が各々0,2,4,6ディレイタイム遅延されてディスクに記
録されているものとする。

なお、第１図の遅延部Dly1,Dly3における遅延処理およ
びクロス部Clos1における入替え処理はないものとす
る。この場合、遅延処理前の原シンボル（すなわち、第
１図の最左端のシンボルに対応するシンボル）は、第７
図の○印に示す位置に分散されてディスクに記録されて
いることになる。したがって、C2デコードを行い、ある
いは各シンボルをDACへ出力するためには、シンボルU0
〜U3の各々について6,4,2,0フレーム前のフレームFr内
に記録されていたシンボルが必要となり、言い換えれ
ば、シンボルU0〜U3の各々について、7,5,3,1の記憶エ
リア（１エリア＝８ビット）をRAM6内に設け、過去6,4,
2,0フレーム前まで遡ってシンボルU0〜U3を記憶保持す
ることが必要となる。さらに、この実施例においては、
ディスクから読出されたシンボルの書込みと、RAM6内の
シンボルの処理（C1,C2デコード、等）と、DACへの出力
とを時分割で並行して行うようになっており、したがっ
て、RAM6にはシンボルU0〜U3の各々に対応して書込み用
の１エリア、シンボル処理用の上記7,5,3,1エリアおよ
びDAC出力用の１エリアを設ける必要がある。以上の結
果、このモデルにおいては、シンボルU0〜U3の各々に対
応して9,7,5,3エリアが必要となる。そこで、RAM6の容
量を24エリアとする。

次に、第８図はアドレス制御回路１の基本構成を示すブ
ロック図である。この図において、基準アドレス発生回
路1aはバッファレジスタ４から出力されるシンボルU0〜
U3の書込み時に使用される基準アドレスEADRと、RAM6内
のシンボルU0〜U3の処理およびDAC出力時に使用される
基準アドレスMADRとを各々出力する回路である。より詳
しくは、基準アドレスEADRおよびMADRは、シンボルU0〜
U3のうち、基準となるシンボル（この例ではU0）の書込
アドレスおよび読出アドレスであり、１フレーム周期が
経過する毎にデクリメントされる（後述）。

相対アドレス発生回路1bは相対アドレスRADRを出力する
回路であり、また、アダー1cは基準アドレスEADRまたは
MADRと相対アドレスRADRとを加算する回路である。ここ
で相対アドレスRADRとは、上記基準となるシンボルのア
ドレス（基準アドレス）に対する各シンボルU0,U1,U2,U
3の各々の相対アドレスである。当然のことながら、こ
の例におけるシンボルU0の相対アドレスRADRは「０」で
ある。そして、アダー1cの出力、すなわち、基準アドレ
スEADRあるいはMADRに相対アドレスRADRを加えたもの
が、各シンボルの絶対アドレスを示すアドレス信号ADS
としてRAM6のアドレス端子ADへ供給される。

次に、アドレス制御の基本的考え方を説明する。

（ｉ）シンボルU0〜U3の書込み制御第９図（イ）はRAM6の記憶エリアを示す図であり、この
図において０〜23は各エリアの絶対番地を示し、＜０＞
〜＜８＞は相対番地を示す。

まず、シンボルU0〜U3の書込みは次の様にして行われ
る。最初に、基準アドレスEADRを任意の位置、例えば第
９図（イ）に示すように絶対アドレス６の位置に設定す
る。そして、この基準アドレスEADRから９エリア、すな
わち絶対番地６〜14を相対領域SE0、次の７エリア、す
なわち、絶対番地15〜21を相対領域SE1、次の５エリ
ア、すなわち、絶対番地、22,23,0,1,2を相対領域SE2、
次の３エリア、すなわち絶対番地３〜５を相対領域SE3
と定める。そして、バッファレジスタ４から出力される
シンボルU0〜U3を順次相対領域SE0〜SE3の各先頭番地、
すなわち、相対番地＜０＞内に書込む（○印参照）。

次に、EFMフレーム同期信号VFSYNCが供給された時点
で、第９図（ロ）に示すように基準アドレスEADRを１番
地若いアドレスに変える。これにより、相対領域SE0〜S
E3も各々１番地ずれる。この状態において、バッファレ
ジスタ４から出力されるシンボルU0〜U3を順次各相対領
域SE0〜SE3の相対番地＜０＞内に書込む。以下、第９図
（ハ），（ニ）に示すように上記過程が繰り返される。

すなわち、各相対番地の番号は、常に、当該絶対番地に
記憶されたシンボルがフレーム周期にして何周期前に書
き込まれたものであるかを示す。

そして、この繰返しにより、相対領域SE0にシンボルU0
が８個、相対領域SE1ニシンボルU1が６個、相対領域SE2
にシンボルU2が４個、相対領域SE3にシンボルU3が２
個、常時、記憶保持されることとなる。また、各相対領
域SE0〜SE3の相対番地＜０＞に新しいシンボルU0〜U3が
順次書込まれる。なお、基準アドレスEADRが絶対番地０
と一致した場合は、次のEFMフレーム同期信号VFSYNCが
供給された時点で基準アドレスEADRが絶対番地23とな
る。

しかして、以上の書込み動作におけるアドレス制御は、
シンボルU0〜U3の各書込み時における相対アドレスRADR
を各々「０」，「９」，「９＋７＝16」，「９＋７＋５
＝21」とすればよく、したがって、これらの値「０」、
「９」、「16」、「21」を相対アドレス発生回路1b内に
予め記憶させておけばよい。なお、基準アドレスEADRと
相対アドレスRADRの和が「24」，「25」……となった場
合は、勿論「０」，「１」……と直さなければならない
が、２進数演算においては、通常、この修正を桁上げの
カットによって容易に行うことができる。

（ii）C1,C2デコード時における読出し制御第10図は第９図における相対領域SE0〜SE3を縦に並べた
図である。以下、この図を用いて説明する。

この図において、シンボルU0〜U3の書込みは、前述した
ように各相対領域SE0〜SE3の相対番地＜０＞のエリアに
行なわれる。そして、１フレームFrの書込みが終了した
後、次のフレームFrの書込みが開始される前に基準アド
レスEADRがデクリメントされることにより、各相対領域
SE0〜SE3そのものが１番地平行移動され、各相対領域内
の全シンボルは実効的に各々１エリア下方へシフトされ
る。なお、この事情は第９図を参照すれば明らかであろ
う。

そして、C1デコード、C2デコード等の処理は各相対領域
SE0〜SE3の相対番地＜１＞以上の領域（第10図における
破線内の領域）のシンボルに基づいて行われる。すなわ
ち、C1デコード（第２図参照）においては相対領域SE0
〜SE3の各相対番地＜１＞内のシンボル（１フレーム周
期前に書き込まれたシンボル）が順次読出されて処理さ
れ、また、C2デコードにおいては、相対領域SE0の相対
番地＜７＞、SE1の＜５＞、SE2の＜３＞、SE3の＜１＞
内の各シンボルが読出されて処理される。

しかして、上述した場合のアドレス制御は次の様にして
行われる。まず、基準アドレスMADRを第10図に示す位置
に設定する。そして、C1デコード時においては、シンボ
ルU0〜U3の読出しに対応して相対アドレスRADRを各々
「０」，「９」，「９＋７＝16」，「９＋７＋５＝21」
とし、また、C2デコード時においては、シンボルU0〜U3
の各読出しに対応して相対アドレスRADRを各々「０＋
６」，「９＋４」，「16＋２」，「21＋０」とする。

（iii）DAC出力時における読出し制御第10図における破線内のシンボルは処理中のシンボルで
あり、DACへ出力することは出来ない。したがって、各
相対領域SE0〜SE3の＜８＞，＜６＞，＜４＞，＜２＞番
地内のシンボルがDACへ出力される。この場合のアドレ
ス制御は、基準アドレスをMADRとし、また、相対アドレ
スRADRをシンボルU0〜U3の各読出しに対応して「７」，
「14」，「19」，「22」とすればよい。

以上がアドレス制御の考え方である。ところで、上述し
た考え方は、ディスクから読出される信号にジッタ（デ
ィスクの回転速度のゆらぎに基づく読出し信号のゆれ）
が全くない場合にのみ取り得るもので、現実にはジッタ
があるため、上記考え方のみによってはアドレス制御が
困難である。以下、この事情を説明する。

まず、RAM6内の１フレームFrについてのシンボルの処理
（C1,C2デコード等の処理）およびDAC出力は、全て水晶
振動子を用いて作成された内部クロックφをタイムベー
スとするフレーム処理サイクル（一定時間）内に行われ
る。また、このフレーム処理サイクルの最後において内
部フレーム同期信号XFSYNCが出力される。そして、内部
フレーム同期信号XFSYNCと前述したEFMフレーム同期信
号VFSYNCとは理論上同期するようになっている。すなわ
ち、ディスクの回転は内部フレーム同期信号XFSYNCに同
期するように制御される。しかしながら、実際にはディ
スクの回転制御系の応答遅れ等の原因で回転ムラが発生
し、したがって、読出し信号にジッタが発生する。

いま、ジッタによって、EFMフレーム同期信号VFSYNCの
周期が内部フレーム同期信号XFSYNCの周期より短かくな
ったとする。この場合、１フレームFrについてのシンボ
ル処理およびDAC出力が終了していない内に、再びシン
ボルの書込みが行われることになる。第10図について説
明すると、１フレーム分のシンボル処理およびDAC出力
が終了していない内に基準アドレスEADRが１番地若いア
ドレスに変化し、したがって、相対領域SE0〜SE3内の各
シンボルが各々１エリア下方にシフトされる。この結
果、各相対領域SE0〜SE3の最下部のエリア内の各シンボ
ルが消去されてしまい、正常なDAC出力を行い得なくな
る。

逆に、EFMフレーム同期信号VFSYNCの周期が内部フレー
ム同期信号XFSYNCの同期より長くなった場合は、ディス
クから読出された１フレームFrについての全シンボルの
書込みが終了していない内に、そのフレーム（書込み中
のフレーム）についてのシンボル処理が開始されてしま
うことになる。すなわち、第10図において、シンボル処
理時の基準アドレスMADRがシンボル書込時の基準アドレ
スEADRと一致してしまうことになり、正しいシンボル処
理が不可能となる。

この実施例においては、第11図に示すように、各相対領
域SE0〜SE3の上下にジッタ吸収用の複数のエリア（斜線
を付して示す）を設けている。そして、シンボル書込み
時の基準アドレスEADRを第10図の場合と同様に、常時相
対領域SE0の＜０＞番地とし、これにより、ディスクか
ら読出されたシンボルを＜０＞番地内に書込むように
し、また、シンボル処理時の基準アドレスMADRを、ジッ
タがない場合に相対領域SE0の＜３＞番地（EADR＋３）
とする。なお、＜３＞番地としたのは第11図の例におい
てである。以下に説明する実施例においては、ジッタ吸
収用エリアとして上下に各々４エリア設けており、ジッ
タがない場合の基準アドレスMADRをEADR＋４としてい
る。このようにすることにより、EFMフレーム同期信号V
FSYNCの周期が短かくなって、各シンボルが第11図の下
方にシフトされた場合においても、DACへ出力すべきシ
ンボルが消去されることがなく、また、EFMフレーム同
期信号VFSYNCの周期が長くなり、基準アドレスMADRが図
の上方へ移った場合においても、基準アドレスMADRが基
準アドレスEADRと重なることがない。

以上が、アドレス制御の基本的考え方である。

次に、アドレス制御回路１の詳細を第12図〜第19図を参
照して説明する。第12図はこのアドレス制御回路１の詳
細を示すブロック図であり、以下、各べの構成から説明
する。

〔アドレス制御回路１の構成〕図において、DACシンボルカウンタ31、C1/C2シンボルカ
ウンタ32、EFMシンボルカウンタ33は共に、５ビットの
バイナリイカウンタであり、そのリセット端子Ｒへ“1"
信号が供給された時リセットされ、また、そのインクリ
メント端子INCに“1"信号が供給された時、内部クロッ
クφのタイミングで出力データがインクリメントされ
る。ROM34は、そのアドレス端子へ供給されるDACシンボ
ルカウンタの出力D0を別の値に変換するためのROMであ
り、その内容は第13図の通りである。セレクタ35はその
入力端子11〜14へ供給されるデータを択−的に出力する
回路であり、そのセレクト端子Se1へ“1"信号が供給さ
れると、入力端子11のデータを出力し、……、セレクト
端子Se4へ“1"信号が供給されると、入力端子14のデー
タを出力する。ROM36は32エリアからなる記録領域36a〜
36eを有するROMであり、各記憶領域36a〜36eの内容は第
14図の通りである。また、そのアドレス端子へはセレク
タ35の出力データD1が供給される。そして、セレクタ35
の出力D1によって指示される、各記録領域36a〜36eのエ
リア内のデータが並列に読出され、セレクタ37へ供給さ
れる。なお、記録領域36a〜36e内の各データを各々EFMD
・AD（EFMDアドレスデータ）、RC1F・AD、WC2F、AD、DA
CD、AD、RC2F、ADと称する。セレクタ37は各入力端子11
〜15へ各々供給されるデータをそのセレクト端子Se1〜S
e5へ供給される信号に基づいて選択し、出力端子Q1,Q2
から出力する回路であり、各セレクト端子Se1〜Se5へ各
々“1"信号が供給された場合に出力端子Q1,Q2から出力
されるデータは各々、符号37aを付した枠内に示す通り
である。アダー38はその入力端子A,Bへ各々供給される
データを加算する回路であり、そのキャリイ端子Ciへは
アンドゲート39の出力が供給されている。そして、アン
ドゲート39の一方の入力端へは制御信号C12Dが、また他
方の入力端へはデータD1のLSB（最下位ビット：以下信
号Ca0と称する）が供給されている。アダー40はその入
力端子A,Bのデータを加算する回路であり、そのキャリ
イ端子Ciへはオアゲート40aの出力が供給されている。
また、アダー41はその入力端子A,Bのデータを加算する
回路である。基準カウンタ42は11ビットのバイナリイカ
ウンタであり、そのクロック端子CLKへ供給される信号
をアップカウントする。U/Dカウンタ43は４ビットのア
ップ／ダウンカウンタであり、そのアップ端子Ｕへ供給
される信号をアップカウントし、また、そのダウン端子
Ｄへ供給される信号をダウンカウントする。このU/Dカ
ウンタ43は初期状態において「４」にセットされ、ま
た、そのカウント出力は「０〜８」の値のみをとり得
る。そして、上述したアダー41、基準カウンタ42、U/D
カウンタ43と、スイッチ回路44、インバータ45とによ
り、基準アドレス発生回路46が構成されている。また、
符号15Aは、第４図に示すタイミング制御回路15の一
部、すなわち、このアドレス制御回路１において用いら
れる制御信号を出力する部分のみを示したものである。

次に、このアドレス制御回路１の動作を第15図〜第18図
を参照して説明する。

〔アドレス制御回路１の動作〕第15図、第16図は共に、アドレス制御回路１の動作を説
明するタイミングチャートである。このタイミングチャ
ートは、図においては紙面の都合上６列のタイミングチ
ャートに分けて記載しているが、実際は連続したタイミ
ングチャートである。すなわち、例えば第15図第２行目
のタイミング０は同図第１行目のタイミング48につなが
り、また、第16図第１行目のタイミング０は第15図第３
行目のタイミング48につながる。また、以下の説明にお
いては第15図第１行目〜第16図第３行目の各タイミング
に各々１〜６の符号を付して記す。例えば、第15図第１
行目のタイミング28はタイミング１−28と記す。また、
このタイミングチャートのタイムベースは内部クロック
φである。

このタイミングチャートは１フレームFrについての処理
過程（１フレーム処理サイクル）を示している。すなわ
ち、１フレームFrにつてのシンボル書込み処理、C1,C2
デコード、DAC出力等全ての処理がこの図に示す49×６
＝294タイミングの間に行われる。

第17図はRAM6の各相対領域を前述した第11図と同様の方
法で示した図である。この図に示すように、RAM6はシン
ボルW0〜P3を各々書込む32の相対領域とC1,C2フラグを
書込む相対領域（第17図の右２列）とを有している。こ
の場合、C1,C2フラグを書込む相対領域は、C1フラグを
書込む109エリア、C2フラグを書込む18エリア、ジッタ
吸収用の８エリアの計135エリアからなる。また、シン
ボルW0,W1……P3を書込む相対領域は各々、119,116,…
…11エリアからなる。ここで、例えばシンボルW0を書込
む相対領域が119エリアとなっている理由は、108ディレ
イタイムの遅延を処理するために109エリア、シンボル
書込みのために１エリア、DAC出力のために１エリアが
必要であり、また、ジッタ吸収用に８エリアを設けてい
るからである。

以下、第12図に示すアドレス制御回路１の動作を説明す
る。

最初に、基準アドレス発生回路46について説明する。ま
ず、スイッチ回路44へ供給されるデータ書込み許可信号
EFMDは、第15,16図に示すように、略４タイミング毎に
規則的に発生する。そして、このデータ書込み許可信号
EFMDが“1"信号となるタイミングにおいてバッファ４か
らのシンボルの、RAM6への書込みのためのアドレスが出
力され、他のタイミングにおいてはシンボル処理におけ
るRAM6とのデータの入出力およびDACへの出力データのR
AM6からの読出しのためのアドレスが出力される。デー
タを書込み許可信号EFMDが“1"信号になると、スイッチ
回路44が開状態となり、U/Dカウンタ43の出力がアダー4
1の入力端子Ａへ供給される。この結果、アダー41からU
/Dカウンタ43の出力データUDDと基準カウンタ42の出力
データBDの和UDD＋BDが出力され、従って、インバータ4
5からデータ▲▼が出力され、このデータ▲
▼が前述した基準アドレスEADRとしてアダ
ー40の入力端子Ａへ供給される。一方、データ書込み許
可信号EFMDが“0"信号の時は、アダー41の出力データAD
0がデータBDとなり、したがって、インバータ45の出力
がデータ▲▼となり、このデータ▲▼が前述し
た基準アドレスMADRとしてアダー40へ出力される。

ここで、基準アドレスEADR,MADRの各変化状態を、基準
カウンタ42が仮に４ビット（実際は11ビット）であると
して説明する。まず、スイッチ回路44がオフの場合（シ
ンボル処理、DACへの出力データの読出し）、基準カウ
ンタ42の出力データBDが第１表（イ）欄に示すように変
化すると、基準アドレスMADR（＝▲▼）は同表
（ロ）欄に示すように変化する。すなわち、基準アドレ
スMADRは基準カウンタ42がインクリメントされる毎に、
１番地若いアドレスに変わる。次に、スイッチ回路44が
開状態の場合（シンボル書込み）において、U/Dカウン
タ43の出力データUDDが「４」であったとすると、基準
カウンタ42の出力データBDの変化に伴い、アダー41の出
力データAD0が第１表（ハ）欄に示すように変化し、こ
の結果、基準アドレスEADRが第１表（ニ）欄に示すよう
に変化する。すなわち、基準アドレスEADRは基準カウン
タ42がインクリメントされる毎に１番地若いアドレスに
変化し、また、常に基準アドレスMADRよりデータUDDの
値だけ若いアドレスとなる。

次に、基準カウンタ42はタイミング制御回路15Aにおい
て作成される内部フレーム同期信号XFSYNCによりインク
リメントされる。そして、この内部フレーム同期信号XF
SYNCは第15,16図から明らかなように、１フレーム処理
サイクルの最後（厳密にはタイミング６−46）において
発生する。すなわち、基準カウンタ42の出力データBDは
１フレーム処理サイクル内において変化せず（タイミン
グ６−47,48を除く）、したがって、基準アドレスMADR
も変化しない。

一方、U/Dカウンタ43は、EFMフレーム同期信号VFSYNCに
よってインクリメントされ、内部フレーム同期信号XFSY
NCによってデクリメントされる。ここで、前述したよう
に各同期信号VFSYNC,XFSYNCは互いに同期がとれておら
ず、したがって、FEMフレーム同期信号VFSYNCは、通
常、１フレーム処理サイクルの中間において発生する。
そして、このEFMフレーム同期信号VFSYNCが発生すると
データUDDが「１」アップし、したがって、基準アドレ
スEADRが１番地若いアドレスに変化する。次に、内部フ
レーム同期信号XFSYNCが出力されると、データUDDが
「１」ダウンするが、この時基準カウンタの出力データ
BDが「１」アップし、したがって、基準アドレスEADRが
変化することはない。

上述したように、基準アドレスMADRは内部フレーム同期
信号XFSYNCが出力される毎に１番地若いアドレスに変化
し、また、基準アドレスEADRはEFMフレーム同期信号VFS
YNCが出力される毎に１番地若いアドレスに変化する。

次に、このアドレス制御回路１において行われるアドレ
ス制御動作を詳述する。

（１）シンボル書込み制御バッファレジスタ４（第４図）内のシンボルの、RAM6へ
の書込みは、前述したように第15、16図に示すデータ書
込み許可信号EFMDが“1"信号となるタイミングで行わ
れ、また、各シンボルが書込まれるエリアは、第17図の
フラグ書込相対領域を除く各相対領域の最上部のエリア
である。

まず、第４図に示す受信回路２からEFMフレーム同期信
号VFSYNCが出力され、第12図のEFMシンボルカウンタ33
へ供給されると、同カウンタがリセットされ、データ
「０」がセレクタ35の入力端子14へ供給される。この状
態においてデータ書込み許可信号EFMDが“1"信号に立上
がると、セレクタ35のセレクト端子Se4へ“1"信号が供
給され、これにより、EFMシンボルカウンタ33の出力デ
ータ「０」がセレクタ35を介してROM36へ供給され、ROM
36の記憶領域36a〜36eの各０番地内のデータ（第14図参
照）が各々セレクタ37の入力端子11〜15へ供給される。
この時、セレクタ37のセレクト端子Se5へデータ書込み
許可信号EFMDの“1"信号が供給されている。この結果、
符号37aを付した枠内に示されるように、セレクタ37の
出力端子Q1から、入力端子11のデータ、すなわち、ROM3
6の記憶領域36aの０番地内のデータ「135」が出力さ
れ、また、出力端子Q2から「０」が出力される。またこ
の時、アンドゲート39の一方の入力端へ供給されている
制御信号C12Dは第15、16図から明らかなように“0"信号
にあり、したがって、アンドゲート39の出力は“0"信号
にある。この結果、アダー38からデータ「135」が出力
され、相対アドレスRADRとしてアダー40の入力端子Ｂへ
供給される。この時、オアゲート40aの両入力端子の制
御信号はいずれも“0"信号にあり（第15,16図）、した
がって、アダー40からデータEADR＋RADR＝EADR＋135が
出力され、アドレス信号ADSとしてRAM6へ供給される。

このように、EFMフレーム同期信号VFSYNCが出力された
後の最初のデータ書込み許可信号EFMD（“1"）のタイミ
ングにおいて、アダー40からアドレスEADR＋135がRAM6
へ出力される。一方、上述した最初のデータ書込み許可
信号EFMD（“1"）のタイミングにおいて、バッファレジ
スタ４の第３段バッファ4e（第５図）内にすでにシンボ
ルWOが入力されていた時は、同信号EFMD（“1"）のタイ
ミングにおいてデータバスDABS1（第４図）へシンボルW
0が出力され、また、RAM6のリードライト制御端子R/Wへ
制御信号WE（“1"信号）が供給される。これにより、シ
ンボルW0がRAM6のアドレスEADR＋135に書込まれる。ま
た、この時同時に書込み制御回路５から制御信号VSYMB
が出力され、EFMシンボルカウンタ33のインクリメント
端子1NCへ供給され、これにより、次の内部クロックφ
のタイミングにおいて、EFMシンボルカウンタ33からデ
ータ「１」が出力される。

一方、上述した最初のデータ書込み許可信号EFMDのタイ
ミングにおいて、バッファレジスタ４の第３段バッファ
4e内に未だシンボルW0が準備されていなかった場合は、
制御信号WE,VSYMBがいずれも出力されず、したがって、
RAM6の書込み、EFMシンボルカウンタ33のインクリメン
トがいずれも行われない。この場合には次のデータ書込
み許可信号EFMD（“1"）のタイミングにおいて、アダー
40から再びアドレスEADR＋135が出力される。

なお、アドレスEADR＋135が第17図におけるシンボルW0
書込み用の相対領域の最上部のエリアを指示しているこ
とは、フラグ書込み用の相対領域のエリア数（135）か
ら明らかであろう。

次に、シンボルW0の書込みが行われ、EFMシンボルカウ
ンタ33の出力データが「１」となった状態において、再
びデータ書込み許可信号EFMD（“1"）のタイミングにな
ると、上述した場合と同様にしてROM36の記憶領域36aの
１番地内のデータ「254」が相対アドレスRADRとしてア
ダー40へ供給され、この結果、アダー40からアドレスEA
DR＋254がRAM6へ出力される。そして、この時バッファ
レジスタ４の第３段バッファ4eにシンボルW1が入力され
ていた場合は、同シンボルW1がRAM6のアドレスEADR＋25
4に書込まれる。ここで、254＝135＋119であり、「11
9」が第17図に示すシンボルW0用の相対領域のエリア数
であることから明らかなように、アドレスEADR＋254
は、シンボルW1用の相対領域の最上部のエリアのアドレ
スとなっている。以下、上記過程が繰返され、これによ
り、RAM6のシンボル書込みが行われる。

なお、上述したことから明らかなように、このシンボル
書込み時においてアダー40から出力されるアドレスADS
は次式によって表わされる。

ADS＝EADR＋EFMD・AD（×１） ……（１）ここで、EFMD・AD（×１）はROM36の記憶領域36aの×１
番地内のEFMD・ADを意味する。また、×１はEFMシンボ
ルカウンタ33の出力データである。

この実施例においては、第15図および第16図に示したよ
うに、１フレーム周期内において、データ書込み許可信
号EFMDが略４ステップ毎に１回、合計72回アサートされ
る。前述したように１フレーム周期内にバッファレジス
タ４を介してRAM6に書き込まねばならないシンボルの数
は32個である。すなわち、この実施例では、シンボルが
ディスクから再生される時間密度よりも高い時間密度で
データ書込み許可信号EFMDを発生するものであり、バッ
ファレジスタ４からRAM6にデータを書き込む機会とし
て、１フレーム周期内にRAM6へ書き込むことが必要なシ
ンボルの数「32」よりも多くの回数の機会を１フレーム
周期内に散在させている。また、上述のように、各機会
（EFMD＝“1"となる時）において、バッファレジスタに
RAM6に書き込むべきシンボルが準備されている場合にバ
ッファレジスタ４からRAM6へのシンボルの書込みが行わ
れ、準備がなされていない時には次の機会に見送りとな
り、次の機会が来たときにデイスクから再生されたシン
ボルがバッファレジスタ４の最終段に準備され、その時
にRAM6へのシンボルの書込が行われる。すなわち、シン
ボル書込みのためのバッファリンングを書込み制御回路
５とバッファレジスタ４により行っている。このように
バッファレジスタ４からRAM6へシンボルを引き渡すタイ
ミングに自由度を持たせる制御方式としたので、RAM6の
ジック吸収領域のみによりジッタ吸収を行う場合に比
べ、RAM6の記憶容量を節約することができる。仮にバッ
ファレジスタ４によるバッファリングを行わなかったと
すると、RAM6における各相対領域の設けるジッタ吸収領
域を増やす必要が生じ、記憶容量の多大なる損失を招
く。また、バッファレジスタ６におけるシフト制御およ
びシンボルの読み出しは内部クロックφに同期して行わ
れるので、RAM6への書込制御が上述のように極めて簡単
な制御により行われる。

（２）C1デコード時におけるシンボル読出し制御 C1デコードは、第２図における遅延部Dly4を考慮すれば
明らかなように、第17図に実線1aにて示すエリア内のシ
ンボルを読出すことにより行われる。また、このC1デコ
ードにおけるシンボルの読出しは第15図に示す制御信号
C1SYMB（“1"）のタイミングにおいて行われる。

この制御信号C1SYMBが“1"信号になるタイミングにおい
ては、セレクタ35のセレクト端子Se2へ“1"信号が供給
され、この結果、セレクタ35から、データD1としてC1/C
2シンボルカウンタ32の出力データが出力される。ま
た、セレクタ37のセレクト端子Se5へ“1"信号が供給さ
れ、この結果、ROM36の相対領域36a内のEFMD・ADが出力
端子Q1から、データ「０」が出力端子Q2から各々出力さ
れる。また、信号C12Dが“1"信号となり、したがって、
信号CaOがアンドゲート39を介してアダー38のキャリィ
端子Ciへ供給される。さらに、信号C12Dが“1"信号とな
ることから、アダー40のキャリィ端子Ciへ“1"が供給さ
れる。

しかして、まず、第15図に示すタイミング１−３におい
て制御信号C12SYNCがタイミング制御回路15Aから出力さ
れると、C1/C2シンボルカウンタ32がリセットされ、同
カウンタ32からデータ「０」が出力される。次に、タイ
ミング１−４において制御信号C1SYMBが“1"信号になる
と、ROM36へデータD1として「０」が供給され、したが
って、セレクタ37の出力端子Q1からデータ「135」（第1
4図参照）が出力され、アダー38の入力端子Ａへ供給さ
れる。この時、信号CaOは“0"であり、したがってアダ
ー38から相対アドレスRADRとして「135」が出力され、
これにより、アダー40からアドレスMADR＋135＋１が出
力される。そして、このアドレスMADR＋135＋１がRAM6
へ供給されることにより、RAM6の、実線1aによって示さ
れるエリア内のシンボルW0が読出され、データ誤り検出
・訂正回路８内に読込まれる。

次に、タイミング１−５の立上り時点においてC1/C2シ
ンボルカウンタ32からデータ「１」が出力される。この
結果、このタイミング１−５においては、セレクタ37の
出力端子Q1から「254」が出力され、また、アンドゲー
ト39から“1"が出力され、この結果、アダー38からデー
タ「254＋１」が出力され、アダー40からアドレスMADR
＋254＋１＋１が出力される。これにより、RAM6の、実
線1aによって示されるエリア内のシンボルW1が読出され
る。以下、制御信号C1SYMBが“1"となるタイミングにお
いて上記動作が繰返され、これにより、C1デコードに必
要な32個のシンボルが、順次読出される。

なお、アダー38のキャリィ端子Ciへ信号CaOを加えてい
る理由は、第２図における遅延部Dly4に対応して第17図
の実線1aにて示すように、シンボル読出し位置を１シン
ボル毎に１エリアずらす必要があるからである。また、
アダー40のキャリィ端子Ciへ“1"信号を加えている理由
は、この“1"信号を加えないと、本来読出すべきエリア
より１エリア上（第17図において）のエリア内のシンボ
ルが読出されてしまうからである。

また、この場合のアドレスADSは次式により表わされ
る。

ADS＝MADR＋EFMD・AD（×２）＋CaO＋１ ……（２）但し、×2:C1/C2シンボルカウンタの出力データここで、C1デコード時における第４図のデータ誤り検出
・訂正回路８およびエラーフラグ判定回路10の動作を簡
単に説明する。まず、データ誤り検出・訂正回路８は第
15図に示す期間TM1−１〜TM1−５において各々、シンド
ロームS0〜S3の演算、単一誤りの検出、二重誤りの検
出、二重誤りの訂正、単一誤りの訂正を行う。そして、
単一誤り、二重誤りの判定時においてエラーフラグE0,E
1,E2,NE2をエラーフラグ検出回路10へ出力し、またタイ
ミング３−33,3−36において誤りシンボルの位置を示す
データｋを、タイミング３−41,3−44において誤りシン
ボルの位置を示すデータ１を、タイミング３−45,3−48
において誤りシンボルの位置を示すデータｊを各々アド
レス制御回路１へ出力する（第15図における制御信号C1
Cのタイミング参照）。一方、エラーフラグ判定回路10
は、データ誤り検出・訂正回路８から出力される上記エ
ラーフラグE0〜E2,NE2に基づいてC1フラグを作成し、タ
イミング３−22（符号WC1F参照）においてデータバスDA
BS1へ出力する。

（３）C1フラグ書込み制御 C1フラグは上述したタイミング３−22において、第17図
に符号F0を付したエリア、すなわち、基準アドレスMADR
によって指示されるエリア内に書込まれる。すなわち、
タイミング３−22においては、セレクタ37のセレクト端
子Se1〜Se5へ供給される各制御信号がいずれも“0"とな
り、したがってセレクタ37の出力端子Se1〜Se5へ供給さ
れる各制御信号がいずれも“0"となり、したがって、セ
レクタ37の出力端子Q1,Q2から各々「０」が出力され
る。またこの時、アンドゲート39の出力も“0"となる。
この結果、アダー38から相対アドレスRADRとして「０」
が出力される。また、このタイミング３−22において
は、オアゲート40aの出力も“0"となる。以上の結果、
タイミング３−22においては、アダー40から基準アドレ
スMADRが出力され、RAM6へ供給される。

このように、C1フラグは１フレーム処理サイクルにおい
て１度だけ書込まれる。そして、このC1フラグ書込み用
エリアとして109エリア設けていることから明らかなよ
うに、過去108フレーム処理サイクルにおいて作成され
たC1フラグが記憶保持され、エラーフラグ判定回路10に
おけるC2フラグ作成の際にこれら109個のC1フラグの
内、１フレームFr毎に28個のC1フラグが参照される。

（４）C1誤りの訂正時における読出し／書込み制御 C1デコードは、前述したように第17図に実線1aにて示す
エリア内のシンボルによって行われる。そして、誤りが
検出された場合は、まず、誤りシンボルがRAM6から読出
され、データ誤り検出・訂正回路８においてその訂正が
行われ、訂正済のシンボルが再びRAM6のもとにエリアに
書込まれる。

すなわち、まずタイミング３−33において制御信号C1C
が“1"になると、セレクタ35のセレクト端子Se3へ“1"
信号が供給され、セレクタ35の入力端子I3のデータD1と
してセレクタ35から出力される。ここで、このタイミン
グ３−33においては、前述したようにデータ誤り検出・
訂正回路８からデータｋが出力され、セレクタ35の入力
端子I3へ供給されている。したがって、タイミング３−
33において、データｋがROM36へ供給される。また、こ
のタイミング３−33において、セレクタ37のセレクト端
子Se5へ“1"信号が供給される。さらに、このタイミン
グ３−33において、信号C12Dは“1"信号にあり、したが
って、信号CaO（データｋのLSB）がアダー38のキャリィ
端子Ciへ供給され、また、アダー40のキャリィ端子XCi
へ“1"が供給される。

以上の結果、タイミング３−33におけるアダー40の出力
ADSは ADS＝MADR＋EFMD・AD（ｋ）＋CaO＋１ ……（３）となる。そして、このアドレスADSがRAM6へ供給される
ことにより、データｋに対応する誤ABS1へ出力すると共
に、データｋを再びアドレス制御回路１へ出力する。

一方、制御信号C1Cはタイミング３−36において再び
“1"となる。この結果、同タイミング３−36において、
再び上記第（３）式に示すアドレスADSがRAM6へ供給さ
れ、また、この時同時にRAM6にリード／ライト制御端子
R/Wへ“1"信号が供給され、これにより、訂正済のシン
ボルRAM6のもとのエリアに書込まれる。

以下、タイミング３−41,3−44,3−45,3−48において同
様の動作が行われ、これにより、データ1,jに基づく誤
りシンボルの訂正が行われる。

（５）C2デコード時におけるシンボル読出し制御 C2デコードは、第２図の遅延部Dly4およびDly5における
遅延処理を考慮すれば明らかなように、第17図に破線1b
にて示すエリア内のシンボルを読出すことにより行われ
る。また、このC2デコードにおけるシンボルの読出しは
第16図に示す制御信号C2SYMB（“1"）のタイミングにお
いて行われる。

この制御信号C2SYMB（“1"）のタイミングにおいては、
セレクタ35のセレクト端子Se2へ“1"信号が供給され、
したがって、C1/C2シンボルカウンタ32の出力データが
セレクタ35を介してROM36へ供給される。また、セレク
タ37のセレクト端子Se4,Se5へ各々“1"信号が供給さ
れ、これによりセレクタ37の出力端子Q1,Q2から各々EFM
D・ADおよびRC1F・ADが出力される。また、制御信号C12
Dが“1"信号となることから、信号CaOがアンドゲート39
を介してアダー38のキャリィ端子Ciへ供給されると共
に、アダー40のキャリィ端子へ“1"が供給される。

以上の結果、制御信号C2SYMBが“1"のタイミングにおけ
るアドレスADSは、 ADS＝MADR＋EFMD・AD（×２）＋RCIF・AD（×２）＋CaO
＋１ ……（４）但し、×2:C1/C2シンボルカウンタ32の出力となる。

そして、C1/C2シンボルカウンタ32は、タイミング４−
３において制御信号C12SYNC（“1"）によりリセットさ
れ、以後、制御信号C2SYMB（“1"）のタイミング４−4,
5,6,8,9……42においてその出力データが0,1,……27と
変化し、これにより、第17図に破線1bにて示すエリア内
の各シンボルが読出される。なお、上記（４）式に示す
アドレスADSによって破線1bのエリアがアドレスされる
ことは、前述した（２）項の説明および第14図から明ら
かであろう。

ここで、C2デコード時におけるデータ誤り検出・訂正回
路８およびエラーフラグ判定回路10の動作を簡単に説明
する。まず、データ誤り検出・訂正回路８は、第16図に
示す期間TM2−１〜TM2−５において各々、シンドローム
S0〜S3の演算、単一誤りの検出、二重誤りの検出、二重
誤りの訂正、単一誤りの訂正を行う。そして、単一誤
り、二重誤りの検出時において、エラーフラグE0〜E2,N
E2をエラーフラグ判定回路10へ出力し、また、タイミン
グ６−33,36、タイミング６−41,44およびタイミング６
−45,46において各々シンボルの誤り位置を示すデータ
k,l,jをアドレス制御回路１へ出力する（第16図におけ
る制御信号C2Cのタイミング参照）。一方、エラーフラ
グ判定回路10は、RAM6に記憶されているC1フラグおよび
データ誤り検出・訂正回路８から出力されるエラーフラ
グE0〜E2,NE2に基づいてC2フラグを作成し、第16図の制
御信号WC2F（“1"）のタイミングにおいてデータバスDA
BS1へ出力する。

（６）C1フラグの読出し制御上述したように、C2デコード時においてはエラーフラグ
判定回路10がC1フラグを必要とする。そこで、前述した
C2デコードのためのシンボル読出しに続いて、C1フラグ
の読出しが行われる。このC2デコード時において必要と
されるC1フラグは、第17図においえ符号F0,F4,F8…F108
が付されているエリア、すなわち、４エリアおきのエリ
ア内のC1フラグであり、これらの各C1フラグが第16図に
示す制御信号RC1F（“1"）のタイミングにおいて順次読
出され、エラーフラグ判定回路10へ入力される。

上述した制御信号RC1F（“1"）のタイミングにおいて
は、セレクタ35のセレクト端子Se2、セレクタ37のセレ
クト端子Se4へ各々“1"信号が供給される。また、アン
ドゲート39へ供給される制御信号C12D、オアゲート40a
へ供給される制御信号C12D,DACDがいずれも“0"信号に
ある。この結果、アドレスADSは、 ADS＝MADR＋RC1F・AD（×２） ……（５）となる。そして、C1/C2シンボルカウンタ32は、タイミ
ング５−３において制御信号C12SYNC（“1"）によりリ
セットされ、以後、制御信号RC1F（“1"）のタイミング
５−4,5,6,8,9,……,42においてその出力データが0,1,
……,27と変化し、この結果、各C1フラグが順次読出さ
れる（第14図参照）。

（７）C2フラグ書込み制御エラーフラグ判定回路10は、DACへ出力すべきシンボルW
0〜W23の各々に対応してC2フラグを作成し、作成したC2
フラグ（１ビット）を６つのデータ（以下、第１〜第６
フラグデータと称す）にまとめてデータバスDABS1へ出
力する。この場合、第１フラグデータは、シンボルW0,W
1,W6,W7に対応するC2フラグによって構成され、第２フ
ラグデータはシンボルW12,W13,W18,W19に対応するC2フ
ラグによって構成され、第２フラグデータはシンボルW
2,W3,W8,W9に対応するC2フラグによって構成され、第４
フラグデータはシンボルW14,W15,W20,W21に対応するC2
フラグによって構成され、第５フラグデータはシンボル
W4,W5,W10,W11に対応するC2フラグによって構成され、
また、第６フラグデータはシンボルW16,W17,W22,W23に
対応するC2フラグによって構成される。なお、このよう
に各フラグデータを構成している理由は後に説明する。
そして、これら第１〜第６フラグデータは、各々タイミ
ング６−16,17,18,20,21,22（すなわち、制御信号WC2F
（“1"）のタイミング）において、順次データバスDABS
1へ出力され、第17図に符号F01,F02,F03,F04,F05,F06を
付して示すエリア内に順次書込まれる。

ここで、C2フラグ書込用のエリアについて説明をしてお
く。このC2フラグ書込用のエリアは第17図に示すように
符号F01〜F36の18エリアからなる。そして、これらのエ
リアは第18図（第13図と同一の用紙）に示すように６個
の相対領域SEF0〜SEF5に分けられ、各相対領域SEF0〜SE
F5に各々第１〜第６フラグデータが書込まれる。この場
合、相対領域SEF0,SEF2,SEF4が各々２エリアとなってい
る理由は書込用およびDACへの出力データの読出し用に
各々１エリアずつ設けているからである。一方、相対領
域SEF1,SEF3,SEF5が各々４エリアとなっている理由は、
第２図に示す遅延部Dly6の２ディレイタイム遅延処理を
2Cフラグについても行う必要があるからである。すなわ
ち、相対領域SEF0,SEF2,SEF4の各々書込まれる第1,第3,
第５フラグデータのC2フラグは２ディレイタイム遅延が
行われないシンボルに対応し、一方、相対領域SEF1,SEF
3,SEF5に各々書込まれる第2,第4,第６フラグデータのC2
フラグは２ディレイタイム遅延が行われるシンボルに対
応する。

さて、C2フラグ書込み制御に説明を戻す。前述したよう
に、第１〜第６フラグデータは各々制御信号WC2F
（“1"）のタイミングにおいてデータバスDABS1へ出力
され、したがって、これらのフラグデータの書込みはこ
の制御信号WC2F（“1"）のタイミングにおいて行われ
る。制御信号WC2Fが“1"信号になると、セレクタ35のセ
レクト端子Se2、セレクタ37のセレクト端子Se3へ各々
“1"信号が供給される。またこの時、制御信号C12D,DAC
Dは共に“0"信号にある。この結果、アドレスADSは、 ADS＝MADR＋WC2F・AD（×２） ……（６）となる。そして、C1/C2シンボルカウンタ32は、タイミ
ング６−３において制御信号C12SYNCによりリセットさ
れ、以後、制御信号WC2F（“1"）のタイミング６−16,1
7,18,20,21,22においてその出力データが0,1,……５と
変化し、この結果、上記タイミングにおいて第１〜第６
フラグデータが順次、前述したC2フラグ書込用エリアに
書込まれる（第14図参照）。

（８）C2誤りの訂正時における読出し／書込み制御この読出し／書込み制御は、制御信号C2C（“1"）のタ
イミングにおいて行われる。この制御信号C2C（“1"）
のタイミングにおいては、セレクタ35のセレクト端子Se
3およびセレクタ37のセレクト端子Se3,Se5へ各々“1"信
号が供給される。またこのタイミングにおいて制御信号
C12Dが“1"信号にある。この結果、アドレスADSは、 ADS＝MADR＋EFMD・AD（k,l,j）＋RC1F・AD（k,l,j）＋C
aO＋１ ……（７）となり、この（７）式に示すアドレスADSに基づいて、
誤りシンボルの読出しおよび訂正済シンボルの書込みが
行われる。なお、このアドレス制御の動作は前記（４）
項の動作と略同じであり、詳細な説明は省略する。

（９）C2フラグおよびDAC出力シンボルの読出し制御 C1,C2デコードが終了したシンボルW0〜W23はC2フラグと
共にRAM6から読出され、DACへ出力される。この場合、C
2フラグの読出しは第15図、第16図に示す制御信号RC2F
（“1"）のタイミングにおいて行われ、また、シンボル
の読出しは制御信号DACD（“1"）のタイミングにおいて
行われる。また、このC2フラグおよびDAC出力シンボル
の読出しは共に、DACシンボルカウンタ31の出力データD
0に基づいて行われる。すなわち、このDACシンボルカウ
ンタ31は１つ前のフレーム処理サイクルの最後で出力さ
れた内部フレーム同期信号XFSYNCによってリセットさ
れ、以後、制御信号RC2F（“1"）おおびDACD（“1"）の
タイミング、すなわち、タイミング１−0,1,2,25,26、
タイミング２−0,1,2,25,26,……、タイミング６−0,1,
2,25,26においてその出力データD0が0,1,2,……29と変
化する。そして、この出力データD0の変化に基づいてア
ドレス制御が行われる。

以下、まずC2フラグの読出しから説明する。このC2フラ
グの読出しは第17図および第18図に符号F11,F32,F13,F3
4,F15,F36を付したエリア内の第１〜第６フラグデータ
を各々、タイミング１−0,2−0,……６−０において順
次読出すことにより行われる。すなわち、制御信号RC2F
（“1"）のタイミングにおいては、セレクタ35のセレク
ト端子Se1およびセレクタ37のセレクト端子Se1へ各々
“1"信号が供給され、また、制御信号C12D,DACDは共
に、“0"信号にある。この結果、アドレスADSは、 ADS＝MADR＋RC2F・AD（×３） ……（８）但し、×3:ROM34の出力となる。

しかして、タイミング１−0,2−０……６−０において
各々、DACシンボルカウンタ31の出力データD0が0,5,10,
15,20,25になると、これらの各データD0に対応して第13
図に示すようにROM34からデータ0,1,2,3,4,5が順次出力
され、このROM34の出力データに基づいて第（８）式の
アドレスADSが決定され（第14図参照）、フラグデータ
（C2フラグ）の読出しが行われる。

次に、DAC出力シンボルの読出しについて説明する。こ
のDAC出力シンボルの読出しは第17図に一点鎖線1cで示
す各エリア内のシンボルを読出すことにより行われる。
これらの各エリアの内、第２図に示す遅延部Dly6の遅延
処理を必要としないシンボルが記憶されているエリア
は、C2デコード時の読出しエリアの１つ下（第17図にお
いて）のエリアとなり、また、遅延処理を必要とするシ
ンボルが記憶されているエリアは、C2デコード時の読出
しエリアの３つ下のエリアとなる。

制御信号DACD（“1"）のタイミングにおいては、セレク
タ35のセレクト端子Se1およびセレクタ37のセレクト端
子Se2,Se5へ各々“1"信号が供給され、また、制御信号C
12Dが“0"であることからアンドゲート39の出力が“0"
信号となり、また、オアゲート40aの出力が“1"信号と
なる。この結果、アドレスADSは、 ADS＝MADR＋EFMD・AD（×３）＋DACD・AD（×３）＋１
……（９）となる。

そして、制御信号DACD（“1"）のタイミング、すなわ
ち、タイミング１−1,2,25,26,2−1,2,25,26,……６−
1,2,25,26において各々、DACシンボルカウンタ31の出力
データD0が1,2,3,4,6,7,8,9,11,……,29と変化すると、
これに対応して、ROM34から第13図に示すデータ0,1,6,
7,16,17,22,23,……,27が各々出力される。ここで、ROM
34の出力が0,1,2……と順次増加するデータとなってい
ない理由は第２図におけるクロス部Clos2の入替え処理
を行うためである。すなわち、RAM6には第17図に示すよ
うに各シンボルがW0……W23の順に記憶されている。し
かし、この順序は各シンボルの正しい順序（第１図最左
端の順序）ではない。そこで、DAC出力時には、もとの
正しい順序で各シンボルを読出す必要がある。

しかして、ROM34の出力データによる順序でEFMD・ADお
よびDACD・ADがROM36から読み出され、この読出された
各アドレスデータに基づいてアドレスADSが形成され、
このアドレスデータADSに基づいて、第17図に一点鎖線1
cにて示すエリア内の各シンボルが順次読出される。こ
こで、DACD・ADの各値は勿論第２図の遅延部Dly6の遅延
処理を考慮した値となっている。

なお、第１〜第６フラグデータが各々前述した構成とな
っている理由は、各DAC出力シンボルに対応するC2フラ
グを、DAC出力シンボルの読出し順序と同じ順序でRAM6
に記憶させるためである。

以上が第12図に示すアドレス制御回路１の詳細である。

なお、参考までにEFMフレーム同期信号VFSYNCの周期が
通常の状態に比べて内部フレーム同期信号XFSYNCより４
フレーム分先行した場合（ジッタが＋４の場合）、逆に
４フレーム分遅延した場合（ジッタが−４の場合）にお
けるRAM6の状態を第19図，第20図に示す。なお、第20図
においては基準アドレスEADRと基準アドレスMADRの位置
が一致しているが、シンボル書込み時にはアダー40のキ
ャリィ端子に“1"が印加されず、一方、C1,C2デコー
ド、DAC出力時においては“1"が印加されることから、
書込み中のエリア内のシンボルを用いてC1デコード等の
処理が行われることはない。

「発明の効果」以上説明したように、この発明によれば、ディスクに記
録された信号を読み出して復調することにより所定のフ
レーム周期毎に所定個数のシンボルを再生し、このシン
ボルをメモリへ記憶させ、内部クロックに同期し、該メ
モリからシンボルを読み出すことにより音楽信号データ
を形成して出力するDADプレーヤにおける信号処理回路
において、前記シンボルが再生されるのに同期して書込
み要求信号を出力するシンボル再生検出手段と、前記内
部クロックが発生される各タイミングのうち予め決めら
れた複数のタイミングにおいて書込み許可信号を出力す
ることにより、前記書込み要求信号が出力される時間密
度よりも高い時間密度で該書込み許可信号を出力するタ
イミング制御手段と、前記書込み要求信号を前記内部ク
ロックに同期した書込み要求信号に変換し、この内部ク
ロックに同期した書込み要求信号が得られた後、前記書
込み許可信号が出力されることにより、前記シンボルを
前記メモリに書込む書込み手段とを設けたので、小規模
なハードウェア構成により、内部クロックとは非同期な
タイミングでディスクから再生されるシンボルを内部ク
ロックに同期させて確実にメモリに書込むことができる
という効果がある。

【図面の簡単な説明】

第１図，第２図は各々、CD（コンパクトディスク）シス
テムにおいて、ディスクへデータを書込む書込み回路お
よびディスクから読出したデータを処理する処理回路の
概念図、第３図はディスクにデータが書込まれている状
態を示す概略図、第４図はこの発明の一実施例を適用し
たCDプレイーヤの要部の構成を示すブロック図、第５図
は同CDプレイヤーにおけるバッファレジスタ４および書
込み制御回路５の構成を示すブロック図、第６図は第５
図に示す回路の動作を説明するためのタイミングチャー
ト、第７図〜第11図は各々この発明の一実施例によるア
ドレス制御回路１によって行われるアドレス制御の基本
的考え方を簡単なモデルを用いて説明するための図であ
り、第７図はモデル説明におけるディスクデータの記録
状態を示す図、第８図はアドレス制御回路１の基本的構
成を示す図、第９図（イ）〜（ニ）は各々モデル説明に
おけるRAM6のデータ記憶状態を示す図、第10図は第９図
（イ）〜（ニ）に示す相対領域SE0〜SE3を各々縦に、か
つ別々に記載した図、第11図は、第10図に示す各相対領
域SE0〜SE3にジッタ吸収用エリアを設けた状態を示す
図、第12図はこの発明の一実施例によるアドレス制御回
路１の構成を示すブロック図、第13図、第14図は各々同
アドレス制御回路１におけるROM34,36の記憶内容を示す
図、第15図，第16図は各々同アドレス制御回路１の動作
を説明するためのタイミングチャート、第17図は通常状
態（ジッタ０）におけるRAM6のデータ記憶状態を示す
図、第18図はRAM6内のC2フラグ書込用の記憶エリアを示
す図、第19図，第20図は各々ジッタ＋4,−４の場合にお
けるRAM6のデータ記憶状態を示す図である。１……アドレス制御回路、４…バッファレジスタ、５…
書込み用制御回路、６…RAM、７…ゲート回路、15…タ
イミング制御回路。

Claims

【特許請求の範囲】

【請求項１】ディスクに記録された信号を読み出して復
調することにより所定のフレーム周期毎に所定個数のシ
ンボルを再生し、このシンボルをメモリへ記憶させ、内
部クロックに同期し、該メモリからシンボルを読み出す
ことにより音楽信号データを形成して出力するDADプレ
ーヤにおける信号処理回路において、前記シンボルが再生されるのに同期して書込み要求信号
を出力するシンボル再生検出手段と、前記内部クロックが発生される各タイミングのうち予め
決められた複数のタイミングにおいて書込み許可信号を
出力することにより、前記書込み要求信号が出力される
時間密度よりも高い時間密度で該書込み許可信号を出力
するタイミング制御手段と、前記書込み要求信号を前記内部クロックに同期した書込
み要求信号に変換し、この内部クロックに同期した書込
み要求信号が得られた後、前記書込み許可信号が出力さ
れることにより、前記シンボルを前記メモリに書込む書
込み手段とを具備することを特徴とするDADプレーヤにおける信号
処理回路。