JPS605474A - Ｐｃｍ記録再生装置のデコ−ダのｒａｍ入力回路 - Google Patents
Ｐｃｍ記録再生装置のデコ−ダのｒａｍ入力回路Info
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- JPS605474A JPS605474A JP11319183A JP11319183A JPS605474A JP S605474 A JPS605474 A JP S605474A JP 11319183 A JP11319183 A JP 11319183A JP 11319183 A JP11319183 A JP 11319183A JP S605474 A JPS605474 A JP S605474A
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＰＣＭ記録再生装置のデコーダ、特に記録媒体
から読出された情報を一旦ＲＡＭ（ランダムアクレス・
メモリ）に格納し所要の処理を施した後、入力と時分割
で出力されるデコーダの、ＲＡＭ入力回路に関する。
から読出された情報を一旦ＲＡＭ（ランダムアクレス・
メモリ）に格納し所要の処理を施した後、入力と時分割
で出力されるデコーダの、ＲＡＭ入力回路に関する。
（背景技術〕
ＰＣＭ記録再生装「において、記録媒体に記録されてい
るデータはフォーマット化されたブロックの連鎖である
。
るデータはフォーマット化されたブロックの連鎖である
。
例えば１つのブ［１ツクは、ブロック図ｉ！１１Ｋｎ（
３ビット）、ブロックアドレス語〈８ビツト）、情報語
（８ビツト×８）、パリディｊｎ（８ピツ１〜×２）、
誤り訂正語（ＣＲＣＣ）（１６ビツト）から構成される
。（して例えば１３２ブ［１ツクで１フイールドを構成
している。
３ビット）、ブロックアドレス語〈８ビツト）、情報語
（８ビツト×８）、パリディｊｎ（８ピツ１〜×２）、
誤り訂正語（ＣＲＣＣ）（１６ビツト）から構成される
。（して例えば１３２ブ［１ツクで１フイールドを構成
している。
上記の）Ａ−マツ１−に従って記録され−Ｃいるデータ
を記録媒体から取出し、アナログ信号どして再生づる前
に、同＋１１１信号の検出、直列データの並列データへ
の変換（直−並変換という）、アドレスの解読、誤りチ
ェック（ＣＲＣ）、誤り訂正、デ・インタリーブ〈エン
コーダにおいて記ｆｊＩ媒体に記録するに先立ちバース
１へ祠号誤り対策とじて詔の卸へ替え、１なわちインタ
リーブが行われるが、７′］−グにＪ３いて行われる餌
の並びを元に戻す操作をいう）等の各処理が行われる。
を記録媒体から取出し、アナログ信号どして再生づる前
に、同＋１１１信号の検出、直列データの並列データへ
の変換（直−並変換という）、アドレスの解読、誤りチ
ェック（ＣＲＣ）、誤り訂正、デ・インタリーブ〈エン
コーダにおいて記ｆｊＩ媒体に記録するに先立ちバース
１へ祠号誤り対策とじて詔の卸へ替え、１なわちインタ
リーブが行われるが、７′］−グにＪ３いて行われる餌
の並びを元に戻す操作をいう）等の各処理が行われる。
これ等の処理をＩｉなう部分はＰＣＭ；ｉｉｌ！録再生
装置のデコーダと呼ばれている。
装置のデコーダと呼ばれている。
従来、ト記各処理は、（れぞれの処理のための単０ヒ回
路を逐次経過することによって行われて来たが、そのよ
うな方式はデコーダの回路全体としての効率が悪く、回
路構成も複祁で製作は容易でなかった。
路を逐次経過することによって行われて来たが、そのよ
うな方式はデコーダの回路全体としての効率が悪く、回
路構成も複祁で製作は容易でなかった。
最近、ＲＡＭを使用して入力と出力と上記各処理とを時
分割で並行的に行なう効率的なデコーダが、同一出願人
により昭和５８年５月３０日に出願されたｒＰＣＭ記録
再生装置のデコーダ」と題する発明において開示されて
いる。
分割で並行的に行なう効率的なデコーダが、同一出願人
により昭和５８年５月３０日に出願されたｒＰＣＭ記録
再生装置のデコーダ」と題する発明において開示されて
いる。
第１図は上記のようなデコーダの全体構成を説明するた
めのブロック図である。
めのブロック図である。
第１図（ごおいて、記録媒体力目ら取出された信号１は
まづ゛同期抽出回路２に入力される。この信号１は直列
の信号である。同期抽出回路２は〕Ａ−マツ１〜におけ
るフィールド、ブ［］ツク、油の同１１１］信号を抽出
するための回路である。同期抽出回路２ににって抽出さ
れた同期信号は、アドレス発生回路３へ送られる。
まづ゛同期抽出回路２に入力される。この信号１は直列
の信号である。同期抽出回路２は〕Ａ−マツ１〜におけ
るフィールド、ブ［］ツク、油の同１１１］信号を抽出
するための回路である。同期抽出回路２ににって抽出さ
れた同期信号は、アドレス発生回路３へ送られる。
直列入力信号は、同期抽出回路からＲＡ ｔｖｌ入力回
路４に供給される。この口）、ブロックの同期信号は除
去されている。
路４に供給される。この口）、ブロックの同期信号は除
去されている。
１でΔＭ入力回路４は、３つの重要な開催をイｊする。
第１は入ノノイシ号を直−並変換を行った後１（△Ｍ５
のデータバス６に送り込むことである。第２は直−並変
換される前のデータ信号を受けて各ブロックのＣＲＣ飴
を抽出して誤りチェックを行った後、その結果を」上記
の直−並変換されたデータブ［１ツクに（＝ＪしてＲＡ
Ｍに送り込むことである。
のデータバス６に送り込むことである。第２は直−並変
換される前のデータ信号を受けて各ブロックのＣＲＣ飴
を抽出して誤りチェックを行った後、その結果を」上記
の直−並変換されたデータブ［１ツクに（＝ＪしてＲＡ
Ｍに送り込むことである。
−でして第３は直−並変換されたデータ信号から各ブ［
１ツクのアドレス語を抽出し、ＦＡ ７ ｔ ＩＴ山し
てアドレス発生回路３へ送出することＣある。この［で
△Ｍ入力回路の３つの買ｔｉ’Ｆ＝によって、入力信号
ｔまブロック単位−Ｃ情報語とパリティ詔のみが、ブ１
コックの誤りフラグ（ブロックが誤りの場合「１」、正
しい揚台１’ ０．１ ）を付されてＲＡＭＩこ格納さ
れる。
１ツクのアドレス語を抽出し、ＦＡ ７ ｔ ＩＴ山し
てアドレス発生回路３へ送出することＣある。この［で
△Ｍ入力回路の３つの買ｔｉ’Ｆ＝によって、入力信号
ｔまブロック単位−Ｃ情報語とパリティ詔のみが、ブ１
コックの誤りフラグ（ブロックが誤りの場合「１」、正
しい揚台１’ ０．１ ）を付されてＲＡＭＩこ格納さ
れる。
一方」−記入力勤１１ど並行に（］＜△Ｍの動１’＋土
は時分割で）、ＲＡＭに格納されたデータの出力が行わ
れる。出力の場合、パリティ詔がパリアイ；ｌｉ算回路
８によってデータバス６から抽出されく誤り語の訂正が
行われる共に、アドレス発生回路の巧妙な動作によって
デ・インタリーブが行われる。
は時分割で）、ＲＡＭに格納されたデータの出力が行わ
れる。出力の場合、パリティ詔がパリアイ；ｌｉ算回路
８によってデータバス６から抽出されく誤り語の訂正が
行われる共に、アドレス発生回路の巧妙な動作によって
デ・インタリーブが行われる。
更にＲΔＮ４から出ノＪされる信号に対して誤り補正お
よび出力回路９によって訂正のできない誤り曲に対して
平均値補間や前値保持等による補正が行われた後、情報
語のみの姿どなってＤ 、／ Ａ変換回路へ送り出され
る。
よび出力回路９によって訂正のできない誤り曲に対して
平均値補間や前値保持等による補正が行われた後、情報
語のみの姿どなってＤ 、／ Ａ変換回路へ送り出され
る。
上記の各回路の動作は、時刻信号発生回１８１．０にお
いて発生され、各回路へ適時配送される時刻信号によっ
て制御される。
いて発生され、各回路へ適時配送される時刻信号によっ
て制御される。
上）ホのような構成のデコーダにおいて、ＲＡＭにデー
タを入力する場合、同１ｊｌｌ誤りによって起る不具合
に注意を払う必要がある。
タを入力する場合、同１ｊｌｌ誤りによって起る不具合
に注意を払う必要がある。
一般にＰＣＭ伝送方式においては、同期誤りが起さ゛る
と、誤り８］正および誤りチェック回路が誤動作しクリ
ックノイズの原因となる。従って通常同期保護回路とい
う特別な回路を設（プて、同期ずれが起った場合にそれ
を検出し、同期引込みを行わせるようにしている。しか
し、この同期保護回路は同期ずれが起った場合の応急処
理であって、同期ずれの原因を除去するものではない。
と、誤り８］正および誤りチェック回路が誤動作しクリ
ックノイズの原因となる。従って通常同期保護回路とい
う特別な回路を設（プて、同期ずれが起った場合にそれ
を検出し、同期引込みを行わせるようにしている。しか
し、この同期保護回路は同期ずれが起った場合の応急処
理であって、同期ずれの原因を除去するものではない。
上述したＰＣＭ記録再生装置においても当然上記の問題
が想定される。例えばＲＡＭに対し“Ｃブロック順に格
納が行われている時、同期ずれによって１ブロック分格
納アドレスがずれるという場合が想定される。具体的に
説明するならば、例えば第ｎ ｆｆ、目のブ［１ツクを
格納すべきＲＡＭの領域（以下ブロックアドレスという
）に格納されるべきブロックが第ｎ＋１番目のブロック
アトしノスに格納されてしまい、第ｎブロックアドレス
が（の−１：１残されたとツｋ）。そして不幸にもこの
第１１ブロツクアドレスには、以前のフｆ−ルドのブロ
ック・ア゛−タが正しいデータとして残っていたとすれ
ばく誤りフラグ「０」が付されている）、このブロック
は正しいデータとて出力されることになり、クリックノ
イズの原因となる。
が想定される。例えばＲＡＭに対し“Ｃブロック順に格
納が行われている時、同期ずれによって１ブロック分格
納アドレスがずれるという場合が想定される。具体的に
説明するならば、例えば第ｎ ｆｆ、目のブ［１ツクを
格納すべきＲＡＭの領域（以下ブロックアドレスという
）に格納されるべきブロックが第ｎ＋１番目のブロック
アトしノスに格納されてしまい、第ｎブロックアドレス
が（の−１：１残されたとツｋ）。そして不幸にもこの
第１１ブロツクアドレスには、以前のフｆ−ルドのブロ
ック・ア゛−タが正しいデータとして残っていたとすれ
ばく誤りフラグ「０」が付されている）、このブロック
は正しいデータとて出力されることになり、クリックノ
イズの原因となる。
従って上記のような不具合のｆｃＣい、しかも同１１］
保護回路のような特別な回路を必要としないＲＡＭの入
ツノ回路が必要となる。
保護回路のような特別な回路を必要としないＲＡＭの入
ツノ回路が必要となる。
本発明のＰＣＭ記録・再生装置のデコーダのＲＡＭ入力
回路は、上記の要求に応する回路を提供することを目的
とする。
回路は、上記の要求に応する回路を提供することを目的
とする。
本発明によるＰＣＭ記録再生装置のデコーダのＲＡＭ入
力回路は、記録媒体から入力されるデータをＲＡ Ｍに
格納しながら、時分υｊで、前記ＲＡＭに格納されたデ
ータを送出するＰＣＭ記録再生装ｒのデコーダのＲＡＭ
入力回路であって、前記入力アークの１３号を入力して
直−並変換を行ない並列信号として）Ｘ出する直−並変
換器と、前記直−並変換器の出力に接続され、前記入力
テ゛−タをＲＡＭの臨時（名ｉ内アドレスに吉込むごど
を示ず制御信号に応動じて、前記用）〕を前記ＲＡへ４
のデータバスへ通過させる第１の入力ハッファと、 臨時格納アドレスからデータを続出づ−ことを示す制御
信号に応動して、前記臨時格納アドレスに格納されたア
゛−夕を続出Ｌ７て記録する一時記憶回路と、 前記直−並変換器の入力に並列に接続され、前記入力デ
ータに対して誤り検査を行ない、その結果を送出覆る誤
り検査回路と、 前記誤り検査の結果に基づき、データを前記１≧ＡＭの
所定のアドレスに格納することを示１制御１ム号を送出
づる制御回路と、 前記一時記憶回路の出力と前記制御回路の出力に接続さ
れ、前記データをＲＡＭの所定のアドレスに格納するこ
とを示す制御信号に応動して、前記一時記憶回路からデ
ータを受ＩＪて前記Ｒ／ｌ・１のデータバスへ送出する
第２の入カバッフ戸と、前記直−並変換器の出力に接続
され、ブ［トンクア１ごレスを抽出してデコーダのアド
レス発生回路へ）Ｘ出けるブロックアドレス抽出回路と
を含ｌυて構成され、 １つのデータブ１コツクが前記臨時格納アドレスに格納
され終った時、前記誤り検査回路による誤り検査の（−
１宋が誤りフラグとして前記ブ［」ツクにｆ１加され、 つぎに、前記臨時格納アドレスに格納されているデータ
が続出されて前記一時記憶回路に轡込まれ、つぎに前記
第１の入力バッファから次のブＬ１ツクの入力データが
前記臨時格納アドレスに書込まれ、前記臨時格納アドレ
スの１ブＣ＋ツクが全て前記一時記憶回路に移り終った
時、もし前記誤り検査の結果が「正」を示すならば、前
記一時記憶回路に記憶されたデータは、前記第２の入ノ
〕バツファアを怪てＲ’Ａ Ｍの所定のアドレスへ入力
され、もしも前記誤り検査の結果が、「誤」を示すなら
ば前記入力は行われないことが特徴となっている。
力回路は、記録媒体から入力されるデータをＲＡ Ｍに
格納しながら、時分υｊで、前記ＲＡＭに格納されたデ
ータを送出するＰＣＭ記録再生装ｒのデコーダのＲＡＭ
入力回路であって、前記入力アークの１３号を入力して
直−並変換を行ない並列信号として）Ｘ出する直−並変
換器と、前記直−並変換器の出力に接続され、前記入力
テ゛−タをＲＡＭの臨時（名ｉ内アドレスに吉込むごど
を示ず制御信号に応動じて、前記用）〕を前記ＲＡへ４
のデータバスへ通過させる第１の入力ハッファと、 臨時格納アドレスからデータを続出づ−ことを示す制御
信号に応動して、前記臨時格納アドレスに格納されたア
゛−夕を続出Ｌ７て記録する一時記憶回路と、 前記直−並変換器の入力に並列に接続され、前記入力デ
ータに対して誤り検査を行ない、その結果を送出覆る誤
り検査回路と、 前記誤り検査の結果に基づき、データを前記１≧ＡＭの
所定のアドレスに格納することを示１制御１ム号を送出
づる制御回路と、 前記一時記憶回路の出力と前記制御回路の出力に接続さ
れ、前記データをＲＡＭの所定のアドレスに格納するこ
とを示す制御信号に応動して、前記一時記憶回路からデ
ータを受ＩＪて前記Ｒ／ｌ・１のデータバスへ送出する
第２の入カバッフ戸と、前記直−並変換器の出力に接続
され、ブ［トンクア１ごレスを抽出してデコーダのアド
レス発生回路へ）Ｘ出けるブロックアドレス抽出回路と
を含ｌυて構成され、 １つのデータブ１コツクが前記臨時格納アドレスに格納
され終った時、前記誤り検査回路による誤り検査の（−
１宋が誤りフラグとして前記ブ［」ツクにｆ１加され、 つぎに、前記臨時格納アドレスに格納されているデータ
が続出されて前記一時記憶回路に轡込まれ、つぎに前記
第１の入力バッファから次のブＬ１ツクの入力データが
前記臨時格納アドレスに書込まれ、前記臨時格納アドレ
スの１ブＣ＋ツクが全て前記一時記憶回路に移り終った
時、もし前記誤り検査の結果が「正」を示すならば、前
記一時記憶回路に記憶されたデータは、前記第２の入ノ
〕バツファアを怪てＲ’Ａ Ｍの所定のアドレスへ入力
され、もしも前記誤り検査の結果が、「誤」を示すなら
ば前記入力は行われないことが特徴となっている。
本発明のＲＡＭ入力回路によって、同期ずれがなく従っ
てそれに起因するクリックノイズが皆無のデコーダが１
９られ、出力情報の品質を格段に向上させることができ
る。
てそれに起因するクリックノイズが皆無のデコーダが１
９られ、出力情報の品質を格段に向上させることができ
る。
以下本発明の一実施例について図面を参照しながら詳細
に説明する。
に説明する。
第２図は本発明によるＲ Ａ Ｍ入力回路の一実施例を
示す回路図である。
示す回路図である。
ＲＡＭ入力回路４に対してデータ人力１（第１図参照）
が入力される。この人力信号は直列信号であり、同期信
号は既に取り去られた後である。
が入力される。この人力信号は直列信号であり、同期信
号は既に取り去られた後である。
従って、８ピツｌ〜のブロックアドレス信号、８０ピツ
］・（８ビツト×１０）の情報語とパリティδＲを表わ
す信号、そして最後に１６ピツトの誤り訂正符＠ （Ｃ
ＲＣＣ）信号の順に白目１０・１ピツ１〜が入力される
。
］・（８ビツト×１０）の情報語とパリティδＲを表わ
す信号、そして最後に１６ピツトの誤り訂正符＠ （Ｃ
ＲＣＣ）信号の順に白目１０・１ピツ１〜が入力される
。
上記の直列信号は２つに分かれ、一方は直−並変換器１
１へ、他方はＣＲＣ回路１２へ）りかれている。直−並
変換器１１において、直列信号け８ピッｉ−の並列信号
に変換される。８ビツトの並列（７Ｑ ｌよ、ブロック
アドレス抽出回路１３に供給され、ブロックアドレス（
ブロック番号）が抽出される。この抽出されたブロック
アドレスＩＪアトしｌス発生回路（第１図の３）へ供給
され、フィールド同＋１ｆＪ信号に基づさ決められるフ
ィールドの楕悄領域の中における各ブロックの所定位買
を決定覆るために使用される（後述するようにこの所定
のブロックアドレスへの入力データの書込みは、っぎの
ブロックのパノノの間に行われる）。
１へ、他方はＣＲＣ回路１２へ）りかれている。直−並
変換器１１において、直列信号け８ピッｉ−の並列信号
に変換される。８ビツトの並列（７Ｑ ｌよ、ブロック
アドレス抽出回路１３に供給され、ブロックアドレス（
ブロック番号）が抽出される。この抽出されたブロック
アドレスＩＪアトしｌス発生回路（第１図の３）へ供給
され、フィールド同＋１ｆＪ信号に基づさ決められるフ
ィールドの楕悄領域の中における各ブロックの所定位買
を決定覆るために使用される（後述するようにこの所定
のブロックアドレスへの入力データの書込みは、っぎの
ブロックのパノノの間に行われる）。
直−並変換器の出力は入力バッファ１４に供給される。
入力バッフ７１４は、制御信号「３が「Ｏ」の間に入力
ュータをＲＡ ｆｖｌのデータバス６へ送り込む。制御
信号「３は、入力データをＲＡＭの臨時格納アドレス（
本実施例では１フイールド中の最終ブロックの所定格納
アドレス）に書込むへさことを指令する信号である。Ｆ
３および他の制御信号を第３図に示す（第３図について
は後）ホする）。
ュータをＲＡ ｆｖｌのデータバス６へ送り込む。制御
信号「３は、入力データをＲＡＭの臨時格納アドレス（
本実施例では１フイールド中の最終ブロックの所定格納
アドレス）に書込むへさことを指令する信号である。Ｆ
３および他の制御信号を第３図に示す（第３図について
は後）ホする）。
一方、前述の１０４ビツトの直列γ−夕はＣＲＣ回路１
２にＪ３いてＣＲＣヂエツクを受ける。でして、この１
０４ビツトが「信頼できるもの」と判定された時はｒＯ
Ｊ、「信頼できないもの」と判定された時は「１」がそ
れぞれ誤りフラグとしてＣＲＣ回路１２から）Ｘ出され
る。この誤りフラグは、入力ュータが上記の臨時格納ア
ドレスに格納された旧に、ブロックにイ」随しＣ論理回
路１５、入力ハツファ１６を経てＲＡ Ｍに書込まれる
。
２にＪ３いてＣＲＣヂエツクを受ける。でして、この１
０４ビツトが「信頼できるもの」と判定された時はｒＯ
Ｊ、「信頼できないもの」と判定された時は「１」がそ
れぞれ誤りフラグとしてＣＲＣ回路１２から）Ｘ出され
る。この誤りフラグは、入力ュータが上記の臨時格納ア
ドレスに格納された旧に、ブロックにイ」随しＣ論理回
路１５、入力ハツファ１６を経てＲＡ Ｍに書込まれる
。
論理回路１５はＯＲ回路であり、ＣＲＣ回路１２の出力
と共に信号「４を入力としている。信号Ｆ４は、入力バ
ッファ１ＧからデータをＲＡＭの所定のアドレスにｉ！
ｉ込むべきことを示１制ｔｌＩｌ信号である。この信号
Ｆ４と、ＣＲＣ回路１２の出力が共に「０」の時、入力
バッファ１６はデータバス６への通路を作る。
と共に信号「４を入力としている。信号Ｆ４は、入力バ
ッファ１ＧからデータをＲＡＭの所定のアドレスにｉ！
ｉ込むべきことを示１制ｔｌＩｌ信号である。この信号
Ｆ４と、ＣＲＣ回路１２の出力が共に「０」の時、入力
バッファ１６はデータバス６への通路を作る。
一時記１０回路１７は、制御信号Ｆ２を受信するど信号
Ｆ２がｒＯＪの間、データバスを粁でＲＡＭからデータ
を読み込む。この読込まれたデータは、ＯＲ回路１５か
らの信号がｒＯＪの時、入力バッファ１Ｇに与えられる
。
Ｆ２がｒＯＪの間、データバスを粁でＲＡＭからデータ
を読み込む。この読込まれたデータは、ＯＲ回路１５か
らの信号がｒＯＪの時、入力バッファ１Ｇに与えられる
。
制ｔｉｌｌ信号Ｆ２．Ｆ３．Ｆ４は第３図に示１ように
、出力クロックＦ１が１１」の１ＩＩＪ間に、順次発生
される信号である。出力クロック「１の「０」の期間は
、ＲＡＭからのγ−夕の出力に使用さｔｌでいる。
、出力クロックＦ１が１１」の１ＩＩＪ間に、順次発生
される信号である。出力クロック「１の「０」の期間は
、ＲＡＭからのγ−夕の出力に使用さｔｌでいる。
このような関係の３）つの波形を冑るＩこめのり１１ツ
ク回路１８が同一出願人により昭和５８ （１−６１１
２３［１に出願されたｒＰＣＭ記録再生駁買の）：′１
−ダのクロック回路」と題する発明に開示される。
ク回路１８が同一出願人により昭和５８ （１−６１１
２３［１に出願されたｒＰＣＭ記録再生駁買の）：′１
−ダのクロック回路」と題する発明に開示される。
以上の説明に基づき、第２図および第３図を参照しなが
ら、ＲＡＭ入力回路４の総合動作を説明するとつぎのよ
うになる。
ら、ＲＡＭ入力回路４の総合動作を説明するとつぎのよ
うになる。
ＲＡＭ５に何もデータが格納されていない時、全てのブ
ロック・アドレスに関する誤りフラグは「１」 （誤り
）にセットされる。
ロック・アドレスに関する誤りフラグは「１」 （誤り
）にセットされる。
先ず第Ｏブロックのア′−夕が逐次、臨時格納アドレス
（最終ブロックの所定アドレス）に書込まれ、同時にぞ
のブ［ｌツクに関づる誤りフラグがＣＰＣ回路１２から
（ｊ１１回路１５どバッファ１Ｇを軽でＲＡ Ｍに書込
まれる。つぎにに３号「２が「０」のどき、臨時格納ア
ドレスに格納されているデータが読出されて、〜時開憶
回路１７に記憶される。
（最終ブロックの所定アドレス）に書込まれ、同時にぞ
のブ［ｌツクに関づる誤りフラグがＣＰＣ回路１２から
（ｊ１１回路１５どバッファ１Ｇを軽でＲＡ Ｍに書込
まれる。つぎにに３号「２が「０」のどき、臨時格納ア
ドレスに格納されているデータが読出されて、〜時開憶
回路１７に記憶される。
つぎに信号Ｆ３がｒＯＪの期間に第１ブロツクのデータ
が入ツノバッファ１４を経て臨時格納アドレスの、第Ｏ
ブロックが読み出された後に、書込まれ、同時に第１ブ
［」ツクに対づるＣＲＣチェックがＣＲＣ回路１２にＪ
、って始められる。
が入ツノバッファ１４を経て臨時格納アドレスの、第Ｏ
ブロックが読み出された後に、書込まれ、同時に第１ブ
［」ツクに対づるＣＲＣチェックがＣＲＣ回路１２にＪ
、って始められる。
１５弓「４が「Ｏ」となった時、一時開１０回路１７に
記憶されている第Ｏブロックのデータに関する誤りフラ
グがｒＯＪであるならば、一時記憶回路１７のデータは
入力バッファ１６を経て所定のブロックアドレスに転送
され格納される。誤りフラグが「１」であるブロックに
対しては上記の転送は行われない。
記憶されている第Ｏブロックのデータに関する誤りフラ
グがｒＯＪであるならば、一時記憶回路１７のデータは
入力バッファ１６を経て所定のブロックアドレスに転送
され格納される。誤りフラグが「１」であるブロックに
対しては上記の転送は行われない。
以下同様にして、フィールドの最終ソ【゛１ツクの１つ
前のブロックまで入力が行われる。
前のブロックまで入力が行われる。
最終ブロックは臨時格納アドレスそのものが所定のアド
レスであるから、一時記憶回路への読出しｌ、目）われ
ず、誤りフラグのみが調べられ、誤りフラグがｒＯＪな
らば「０」が書込まれるだけである。
レスであるから、一時記憶回路への読出しｌ、目）われ
ず、誤りフラグのみが調べられ、誤りフラグがｒＯＪな
らば「０」が書込まれるだけである。
このようにしてＲＡＭに入力された正しいデータが、出
力り１］ツク「１が「０」の期間に１７△Ｍから出力さ
れる。
力り１］ツク「１が「０」の期間に１７△Ｍから出力さ
れる。
上述のように、フィールドの入力に先Ｘ′ｌｌ−，、全
てのブロックの誤りフラグは「１．１にセットされてい
るから、もしも同期ずれによっｒ ＋）ｉｌ述しｌＪよ
うなブロックの飛び越しが起ったどしても、１Ｆシいデ
ータどして出力されることはない。
てのブロックの誤りフラグは「１．１にセットされてい
るから、もしも同期ずれによっｒ ＋）ｉｌ述しｌＪよ
うなブロックの飛び越しが起ったどしても、１Ｆシいデ
ータどして出力されることはない。
本実施例によるＲＡＭ入力回路喀よ回路構成が筒中であ
るから製作が容易であり、動作も確実７１’ ｉｌ）る
。従ってクリックノイズがなく出力信号品質の高いデコ
ーダの安ｌ！１ｉな生産にＭＭする。
るから製作が容易であり、動作も確実７１’ ｉｌ）る
。従ってクリックノイズがなく出力信号品質の高いデコ
ーダの安ｌ！１ｉな生産にＭＭする。
第１図は、Ｐ ＣＭ記録再生装置のｊ′コーンの全体を
慨略的に説明するためのブロック図である。 第２図は、ＲＡＭ入力回路の一例を示づ一回路図である
。 第３図は、第２図の１要個所へｌｉｊ ＃：；される１
ｔ８を示す波形図である。 ４・・・・・・ＲＡ Ｍ入力回路、 ５・・・・・・ＲＡＭ。 ６・・・・・・アークハス、 １１・・・・・・直−並変換器、 １２・・・・・・ＣＲＣ回路、 １３・・・・・・ブロックアドレス抽出回路、１４・・
・・・第１の入力バッファ、 １５・・・・・・制御回路、 １Ｇ・・・・・・第２の入力バッファ、１７・・・・・
・一時記憶回路。
慨略的に説明するためのブロック図である。 第２図は、ＲＡＭ入力回路の一例を示づ一回路図である
。 第３図は、第２図の１要個所へｌｉｊ ＃：；される１
ｔ８を示す波形図である。 ４・・・・・・ＲＡ Ｍ入力回路、 ５・・・・・・ＲＡＭ。 ６・・・・・・アークハス、 １１・・・・・・直−並変換器、 １２・・・・・・ＣＲＣ回路、 １３・・・・・・ブロックアドレス抽出回路、１４・・
・・・第１の入力バッファ、 １５・・・・・・制御回路、 １Ｇ・・・・・・第２の入力バッファ、１７・・・・・
・一時記憶回路。
Claims (1)
- 【特許請求の範囲】 １、記録媒体から入力されるデータをＲＡＭに格納しな
がら、時分割で、前記ＲＡＭに格納されたデータを送出
するＰ ＣＭ記録再生装置のデコーダのＲＡＭ入力回路
であって、 前記入力データの信号を入力して直−前変換を行ない並
列信号として送出する直−並変換器と、前記直−並変換
器の出力に接続され、前記入ツノデータをＲＡＭの臨時
格納アドレスに出込むことを示す制御信号に応動して、
前記出力を前記ＲＡＭのデータバスへ通過させる第１の
入力バッファと、 臨時（θ納アドレスからデータを読出づことを示づ制御
信号に応動じて、前記臨時格納アドレスに格納されたデ
ータを読出して記録する一時記憶回路と、 前記向−並変換器の、入力に並列に接続され、前記入力
データに対して誤り検査を行ない、ぞの結果を送出づる
誤り検査回路と、 前記誤り検査の結果に基づき、データを前記ＲＡＭの所
定のアドレスに格納することを示寸制御信号を送出する
制御回路と、 前記一時記憶回路の出力と前記制御回路の出力に接続さ
れ、前記データをＲＡＭの所定のアドレスに格納Ｊるこ
とを示す制御信号に応動Ｌ７τ、前記一時記憶回路から
データを受（Ｊて前記ＲＡ Ｍのデータバスへ送出覆る
第２の入力バッファと、前記向−並変換器の出ツノに接
続され、ブ［１ツ々アドレスを抽出してデコーダのアド
レスＲ１回路へ送出するブロックアドレス抽出回路とを
含み、１つのデータブロックが前記臨時格納アドレスに
格納され終った時、前記誤り検査回路による誤り検査の
結果が誤りフラグとして前記ブ「１ツクＩＪイ」加され
、 つぎに、前記臨時格納アドレスに格納されているデータ
が読出されて前記一時記憶回路に書込まれ、つぎに前記
第１の入力バッファから次のブロックの入力データが前
記臨時格納アドレスに書込まれ、前記臨時格納アドレス
の１ブ［１ツクが全て前記一時記憶回路に移り終った時
、もし前記誤り検査の結果が「正」を示すならば、前記
一時記憶回路に記憶されたデータは、前記第２の入力ハ
ッファアをキ予てＲＡ Ｍの所定のアドレスへ入力され
、もしも前記誤り検査の結果が、「工２」を示づならば
前記入力は行われないようにしたことを特徴どするデコ
ーダのＲＡＭ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319183A JPS605474A (ja) | 1983-06-23 | 1983-06-23 | Ｐｃｍ記録再生装置のデコ−ダのｒａｍ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11319183A JPS605474A (ja) | 1983-06-23 | 1983-06-23 | Ｐｃｍ記録再生装置のデコ−ダのｒａｍ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605474A true JPS605474A (ja) | 1985-01-12 |
Family
ID=14605857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11319183A Pending JPS605474A (ja) | 1983-06-23 | 1983-06-23 | Ｐｃｍ記録再生装置のデコ−ダのｒａｍ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150560A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | デイスク再生装置 |
| EP0232133A2 (en) * | 1986-01-31 | 1987-08-12 | Sony Corporation | Digital signal error correction |
-
1983
- 1983-06-23 JP JP11319183A patent/JPS605474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150560A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | デイスク再生装置 |
| JPH0585980B2 (ja) * | 1985-12-25 | 1993-12-09 | Hitachi Ltd | |
| EP0232133A2 (en) * | 1986-01-31 | 1987-08-12 | Sony Corporation | Digital signal error correction |
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