JPS6187277A - Ｐｃｍ信号再生方法及び装置 - Google Patents
Ｐｃｍ信号再生方法及び装置Info
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- JPS6187277A JPS6187277A JP59208192A JP20819284A JPS6187277A JP S6187277 A JPS6187277 A JP S6187277A JP 59208192 A JP59208192 A JP 59208192A JP 20819284 A JP20819284 A JP 20819284A JP S6187277 A JPS6187277 A JP S6187277A
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- 230000003321 amplification Effects 0.000 description 2
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- G—PHYSICS
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- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＰＣＭ信号再生装置に係り１％にディジタル−
オーディオ用ＰＣＭ信号の再生に好適なＰＣＭ信号の再
生方法に関する。
オーディオ用ＰＣＭ信号の再生に好適なＰＣＭ信号の再
生方法に関する。
ＰＣＭ信号再生装置では１通常、伝送系で発生した誤り
の検出、訂正を行う。そして、訂正不能となるような誤
りが発生した場合には平均値補間等の誤り補正を行う。
の検出、訂正を行う。そして、訂正不能となるような誤
りが発生した場合には平均値補間等の誤り補正を行う。
従来、訂正不能となったデータに付加するエラーフラグ
は、特開昭５９−５６２０８号に記載のように各データ
に対応したエラーフラグを誤り訂正回路で生成し、デー
タ記憶回路の誤り検出訂正符号の記憶されていた部分に
書き込んでいた。
は、特開昭５９−５６２０８号に記載のように各データ
に対応したエラーフラグを誤り訂正回路で生成し、デー
タ記憶回路の誤り検出訂正符号の記憶されていた部分に
書き込んでいた。
このような方法では、データ記憶回路を有効に利用する
ことができるが、エラー７ラグを生成するための回路が
大きくなり、また、エラーフラグの書き込みのためにデ
ータ記憶回路のアクセス回数が多くなるという問題があ
る。
ことができるが、エラー７ラグを生成するための回路が
大きくなり、また、エラーフラグの書き込みのためにデ
ータ記憶回路のアクセス回数が多くなるという問題があ
る。
本発明の目的は、エラーフラグの生成が簡単でデータ記
憶回路のアクセス回数を低減することができるＰＣＭ信
号再生方法を提供することにある。
憶回路のアクセス回数を低減することができるＰＣＭ信
号再生方法を提供することにある。
本発明は、エラーフラグを誤り検出訂正符号の系列単位
で付加し、かつ、上位シンボルのエラーフラグと下位シ
ンボルのエラーフラグをまとめて１個のエラーフラグと
してデータ記憶回路に書き込むことによりエラーフラグ
処理回路の低減及びデータ記憶回路のアクセス回数の低
減を行ったものである。
で付加し、かつ、上位シンボルのエラーフラグと下位シ
ンボルのエラーフラグをまとめて１個のエラーフラグと
してデータ記憶回路に書き込むことによりエラーフラグ
処理回路の低減及びデータ記憶回路のアクセス回数の低
減を行ったものである。
以下１本発明の一実施例を第１図により説明する。
第１図は、データ及びフラグの構成を示している。ｌは
ｌブロックのデータを表しており。
ｌブロックのデータを表しており。
１２８ブロックで１フレームを構成している。２はＰＣ
Ｍ信号、３は第１の誤り検出訂正符号。
Ｍ信号、３は第１の誤り検出訂正符号。
４は第２の誤り検出訂正符号の領域を示している。すな
わち１本実施例ではＰＣＭ信号に対して２重の符号化を
行うことにより誤り検出能力及び誤り訂正能力を向上さ
せている。
わち１本実施例ではＰＣＭ信号に対して２重の符号化を
行うことにより誤り検出能力及び誤り訂正能力を向上さ
せている。
第２図は第１図の１に示したブロックの構成をより詳細
尾示したものである。７は同期信号。
尾示したものである。７は同期信号。
８はブロックのアドレスやＰＣＭ信号に関連した情報等
のＩＤ信号である。第１図ではこの同期信号７及びＩＤ
信号８は省略している。ＰＣＭ信号２は１４ワード（１
ワード＝１６ビツト）で１ブロックを構成している。そ
れぞれのＰＣＭ信号は、第３図に示すように上位の８ビ
ツトと下位の８ビット九分割されている。（以下、８ビ
ツトのデータを１シンボルと呼ぶ）このようＫ。
のＩＤ信号である。第１図ではこの同期信号７及びＩＤ
信号８は省略している。ＰＣＭ信号２は１４ワード（１
ワード＝１６ビツト）で１ブロックを構成している。そ
れぞれのＰＣＭ信号は、第３図に示すように上位の８ビ
ツトと下位の８ビット九分割されている。（以下、８ビ
ツトのデータを１シンボルと呼ぶ）このようＫ。
データを８ビット単位で処・理することにより信号処理
回路の回路規模を小さくすることができる。２８シンボ
ルのＰＣＭ信号２に対して、４シンボルの第１の誤り検
出訂正符号３が付加されている。第１の誤り検出符号と
しては、例えば符号長３２シンボル、情報ワード数２８
シンボル。
回路の回路規模を小さくすることができる。２８シンボ
ルのＰＣＭ信号２に対して、４シンボルの第１の誤り検
出訂正符号３が付加されている。第１の誤り検出符号と
しては、例えば符号長３２シンボル、情報ワード数２８
シンボル。
最小距離５のリード・ソロモン符号が用いラレる。なお
、第１図より明らかなように、第５２〜７５ブロックで
はＰＣＭ信号２の部分が第２の誤り検出訂正符号となる
。
、第１図より明らかなように、第５２〜７５ブロックで
はＰＣＭ信号２の部分が第２の誤り検出訂正符号となる
。
第２の誤り検出訂正符号４は、第１図の横方向ＰＣＭ信
号に対して付加されている。例えば。
号に対して付加されている。例えば。
第０．４．８．・・・、 ４８ 、７６ 、・・・、１
２４ブロックのＷｏ ｕに対して第５２ 、５６ 、・
・・、７２ブロックの１番目のＱｏ ｌ Ｑｌ 、・・
・＋ Ｑｓが付加されて一つの符号系列を形成している
。１フレームでは、５６の第２の誤り検出符号の系列が
ある。
２４ブロックのＷｏ ｕに対して第５２ 、５６ 、・
・・、７２ブロックの１番目のＱｏ ｌ Ｑｌ 、・・
・＋ Ｑｓが付加されて一つの符号系列を形成している
。１フレームでは、５６の第２の誤り検出符号の系列が
ある。
第２の誤り検出訂正符号としては、例えば。
符号長３２シンボル、情報ワード数２６シンボル。
最小距離７のリード・ソロモン符号が用いられる。
再生時の誤り検出、訂正は、まず第１の誤り検出訂正を
第１の誤り検出訂正符号について行った後に、第２の誤
り検出訂正を第２の誤り検出訂正符号について行う。
第１の誤り検出訂正符号について行った後に、第２の誤
り検出訂正を第２の誤り検出訂正符号について行う。
第１の誤り検出訂正符号として最小距離５のリード・ソ
ロモン符号を用いた場合には２シンボルまでの誤りを訂
正することができる。したがって、第１の誤り検出訂正
として、第１の誤り検出訂正符号について２シンボルま
での誤り訂正を行い、同時に各符号系列に第１のエラー
フラグＦｃ１を以下のように付加する。
ロモン符号を用いた場合には２シンボルまでの誤りを訂
正することができる。したがって、第１の誤り検出訂正
として、第１の誤り検出訂正符号について２シンボルま
での誤り訂正を行い、同時に各符号系列に第１のエラー
フラグＦｃ１を以下のように付加する。
誤りなし ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・ ＦＣＩ ＝ ０１シンボ
ル訂正 ・・・・・・・・・・・・・・・・・・・・
・ ＦＣＩ ＝ １２シンボル訂正 ・・・・・・・
・・・・・・・・・・・・・・ Ｆｃ１＝ ２３シンボ
ル以上の誤り・・・・・・・・・・・・ Ｆｃ１＝ ３
第２の誤り検出訂正では、第１のエラーフラグＦｃ１を
消失すなわち、誤り位置が既知の誤りとして用いること
により消失訂正を行うことができる。第２の誤り検出訂
正符号として最小距離７のリード・ソロモン符号を用い
た場合には。
・・・・・・・・・・・・・ ＦＣＩ ＝ ０１シンボ
ル訂正 ・・・・・・・・・・・・・・・・・・・・
・ ＦＣＩ ＝ １２シンボル訂正 ・・・・・・・
・・・・・・・・・・・・・・ Ｆｃ１＝ ２３シンボ
ル以上の誤り・・・・・・・・・・・・ Ｆｃ１＝ ３
第２の誤り検出訂正では、第１のエラーフラグＦｃ１を
消失すなわち、誤り位置が既知の誤りとして用いること
により消失訂正を行うことができる。第２の誤り検出訂
正符号として最小距離７のリード・ソロモン符号を用い
た場合には。
ｅ個の消失と３個の誤り位置が不明の誤りについて２ｅ
＋ｓ＜７の範囲で誤り訂正を行うことができる。ｔ４２
の誤り検出訂正の一例な以下に示す。
＋ｓ＜７の範囲で誤り訂正を行うことができる。ｔ４２
の誤り検出訂正の一例な以下に示す。
１）誤り数の検出を行い、検出誤り数が２シンボル以内
の場合にはこの誤りを訂正する。
の場合にはこの誤りを訂正する。
２）検出誤り数が３個以上の場合には、以下の表のよう
にＦｃｌの数により訂正方法を選択し誤り訂正を行う。
にＦｃｌの数により訂正方法を選択し誤り訂正を行う。
ただし、 Ｎ１（Ｆｃ１）はＰＣＩ≧２゜Ｎ２（ＰＣＩ
）はＦａｔ ＝ ３となるシンボルの数である。
）はＦａｔ ＝ ３となるシンボルの数である。
さらに、各訂正で訂正不能となった場合には表ＩＣ示ス
値の第２のエラーフラグＦＣ２を付加する。
値の第２のエラーフラグＦＣ２を付加する。
訂正を行った場合にはＦｅ２ ＝ Ｏとする。
以上述べた誤り訂正方法では、各シンボルにＦｃ１．
ＦＣ２０２種類のエラーフラグが付加される。
ＦＣ２０２種類のエラーフラグが付加される。
ここで、下表に示すように誤りなしまた）！誤りである
と判断する。誤りであると判断されたデータは出力時に
平均値補間等により誤り補正を行う。
と判断する。誤りであると判断されたデータは出力時に
平均値補間等により誤り補正を行う。
このように、第１及び第２の誤り検出訂正でエラーフラ
グを付加し、このエラーフラグを活用して誤り訂正及び
補正を行うことにより誤り検出能力及び誤り訂正能力を
向上させることカーできる。上述の誤り訂正方法では、
シンボルエラーレートをＰｓとした場合、誤り検出能力
は７Ｘ１０’“Ｐｒ、誤り訂正能力は３ ×１０” Ｐ
ｓｌｖとなる。
グを付加し、このエラーフラグを活用して誤り訂正及び
補正を行うことにより誤り検出能力及び誤り訂正能力を
向上させることカーできる。上述の誤り訂正方法では、
シンボルエラーレートをＰｓとした場合、誤り検出能力
は７Ｘ１０’“Ｐｒ、誤り訂正能力は３ ×１０” Ｐ
ｓｌｖとなる。
すなわち、Ｐｓ＝１０−の場合、検出もれどなる確率は
７Ｘ１０−”、訂正不能となる確率は３Ｘ１０−”にな
る。
７Ｘ１０−”、訂正不能となる確率は３Ｘ１０−”にな
る。
以下余白
第１図の５及び６はエラーフラグを示している。前述の
ように、エラーフラグＦＣＩ 、 Ｆｅ２は誤り検出訂
正符号の系列単位で付加する。第１の誤り検出訂正符号
は１２８系列ある。したがって。
ように、エラーフラグＦＣＩ 、 Ｆｅ２は誤り検出訂
正符号の系列単位で付加する。第１の誤り検出訂正符号
は１２８系列ある。したがって。
５に示すように各系列に第１のエラーフラグＦｃ１を付
加する。これに対し、第２の誤り検出訂正符号は１１２
系列ある。したがって、第２のエラーフラグＦＣ２は１
１２個ある。しかし、第２のエラーフラグは６に示すよ
うに５６個のエラーフラグＦＣ２を記憶しておくだけで
よい。第３図に示すように１ワードのＰＣＭ信号は上位
と下位の２シンボルに分割されているが、誤り補正はワ
ード単位で行う。したがって、誤り補正に用いるエラー
フラグはワード単位で付加されていればよい。
加する。これに対し、第２の誤り検出訂正符号は１１２
系列ある。したがって、第２のエラーフラグＦＣ２は１
１２個ある。しかし、第２のエラーフラグは６に示すよ
うに５６個のエラーフラグＦＣ２を記憶しておくだけで
よい。第３図に示すように１ワードのＰＣＭ信号は上位
と下位の２シンボルに分割されているが、誤り補正はワ
ード単位で行う。したがって、誤り補正に用いるエラー
フラグはワード単位で付加されていればよい。
第１の誤り検出訂正符号系列では上位のシンボルと下位
のシンボルは同一の系列に含まれているが、第２の誤り
検出訂正符号系列でば上位のシンボルと下位のシンボル
は異なる系列に含まれている。そこで、第２のエラーフ
ラグについては、誤り検出訂正後に上位のシンボルに付
加されるＦｅ２と下位のシンボルに付加されるＦｅ２よ
りＦｅ２を生成し、このＦｅ２を記憶しておく。そして
、誤り補正はＰＣＩとＦｅ２により行う。このよう圧す
ることにより、簡単なエラーフラグ処理回路によりエラ
ーフラグを少ない容量で記憶することができ、かつ、記
憶回路のアクセス回数を低減することができる。ＦＣ２
’の生成は下表のようにする。誤り補正時の処理は前述
の表のＦｅ２をＦｅ２で置き換えればよい。
のシンボルは同一の系列に含まれているが、第２の誤り
検出訂正符号系列でば上位のシンボルと下位のシンボル
は異なる系列に含まれている。そこで、第２のエラーフ
ラグについては、誤り検出訂正後に上位のシンボルに付
加されるＦｅ２と下位のシンボルに付加されるＦｅ２よ
りＦｅ２を生成し、このＦｅ２を記憶しておく。そして
、誤り補正はＰＣＩとＦｅ２により行う。このよう圧す
ることにより、簡単なエラーフラグ処理回路によりエラ
ーフラグを少ない容量で記憶することができ、かつ、記
憶回路のアクセス回数を低減することができる。ＦＣ２
’の生成は下表のようにする。誤り補正時の処理は前述
の表のＦｅ２をＦｅ２で置き換えればよい。
第４図は本発明によりＰＣＭ信号の再生を行５ＰＣＭ信
号再生装置の一実施例である。同図において、１４は再
生増幅回路、１５は復調回路。
号再生装置の一実施例である。同図において、１４は再
生増幅回路、１５は復調回路。
１６は記憶回路、１７は誤り検出訂正回路、１８は誤り
補正回路、１９はＤ／Ａ変換回路、２０は制御回路、２
１はエラーフラグ処理回路である。以下。
補正回路、１９はＤ／Ａ変換回路、２０は制御回路、２
１はエラーフラグ処理回路である。以下。
本装置の動作を第５図のタイミングチャートに従って説
明する。
明する。
（１）では再生されたデータを記憶回路１６に記憶する
。入力端子１１より入力された再生信号は。
。入力端子１１より入力された再生信号は。
再生増幅回路１４により所定のレベルまでの増幅を行５
゜そして、復調回路１５によりデータの復調及び同期信
号の検出を行う。このようにして再生されたデータはパ
スライン１３を通して記憶回路１５に記憶される。
゜そして、復調回路１５によりデータの復調及び同期信
号の検出を行う。このようにして再生されたデータはパ
スライン１３を通して記憶回路１５に記憶される。
（２）では第１の誤り検出訂正を行う。記憶回路１５よ
り誤り検出訂正回路１７にデータを入力し。
り誤り検出訂正回路１７にデータを入力し。
第１の誤り検出訂正を行い、訂正可能な場合には記憶回
路１５に記憶されているデータを訂正する。そして、第
１のエラーフラグＦＣ１を記憶回路１５に記憶する。第
１のエラーフラグの記憶は、専用のエリアを設けてもよ
いが、第１の誤り検出訂正符号Ｐ、〜３の記憶されてい
たエリアを利用することにより記憶容量を低減すること
ができる。すなわち、誤り検出訂正符号は誤り検出訂正
を行った後では不用となるため、エラーフラグを記憶す
るエリアとして利用できる。
路１５に記憶されているデータを訂正する。そして、第
１のエラーフラグＦＣ１を記憶回路１５に記憶する。第
１のエラーフラグの記憶は、専用のエリアを設けてもよ
いが、第１の誤り検出訂正符号Ｐ、〜３の記憶されてい
たエリアを利用することにより記憶容量を低減すること
ができる。すなわち、誤り検出訂正符号は誤り検出訂正
を行った後では不用となるため、エラーフラグを記憶す
るエリアとして利用できる。
（３）では第２の誤り検出訂正を行う。記憶回路１５よ
り誤り検出訂正回路１７にデータを入力し。
り誤り検出訂正回路１７にデータを入力し。
第２の誤り検出訂正を行い、訂正可能な場合には記憶回
路１５に記憶されているデータを訂正する。さらに、誤
り検出訂正時に生成した第２のエラーフラグＦＣ２をエ
ラ−７ラグ処理回路２１に入力し、エラーフラグＦＣ２
を生成する。
路１５に記憶されているデータを訂正する。さらに、誤
り検出訂正時に生成した第２のエラーフラグＦＣ２をエ
ラ−７ラグ処理回路２１に入力し、エラーフラグＦＣ２
を生成する。
エラーフラグ処理回路２１を第６図に示す。２４゜２５
はラッチ回路、２６はＦＣ２生成回路である。誤り検出
訂正回路１７で生成された第２のエラーフラグＦＣ２は
ラッチ回路２４に入力される。ラッチ回路２４に記憶さ
れているＦｅ２の値はさらにラッチ回路２５に入力され
る。このようにして、ラッチ回路２４及び２５に上位シ
ンボルのＦｅ２の値及び下位シンボルのＦｅ２の値を記
憶する。そして、これらの値よりＦＣ２生成回路２６に
よりＦｅ２を生成する。
はラッチ回路、２６はＦＣ２生成回路である。誤り検出
訂正回路１７で生成された第２のエラーフラグＦＣ２は
ラッチ回路２４に入力される。ラッチ回路２４に記憶さ
れているＦｅ２の値はさらにラッチ回路２５に入力され
る。このようにして、ラッチ回路２４及び２５に上位シ
ンボルのＦｅ２の値及び下位シンボルのＦｅ２の値を記
憶する。そして、これらの値よりＦＣ２生成回路２６に
よりＦｅ２を生成する。
ＦＣ２生成回路２６は、例えば第７図に示すようなゲー
ト回路が用いられる。
ト回路が用いられる。
エラーフラグ処理回路２１で生成されたエラーフラグＦ
Ｃ２は、記憶回路１５に記憶される。エラーフラグＦＣ
２’を記憶するエリアは、第１のエラーフラグの場合と
同様に第２の誤り検出符号ＱＯ〜５の記憶されていたエ
リアを利用することができる。
Ｃ２は、記憶回路１５に記憶される。エラーフラグＦＣ
２’を記憶するエリアは、第１のエラーフラグの場合と
同様に第２の誤り検出符号ＱＯ〜５の記憶されていたエ
リアを利用することができる。
（４）では誤り訂正を行ったＰＣＭ信号を出力する。記
憶回路１５に記憶されている誤り訂正後のデータは誤り
補正回路１８に入力される。１ワードのＰＣＭ信号を出
力する場合には、第８図に示すように上位及び下位のシ
ンボル、エラーフラグＦｃ１ｅ ＦＣ２’が順次誤り補
正回路１８に入力される。
憶回路１５に記憶されている誤り訂正後のデータは誤り
補正回路１８に入力される。１ワードのＰＣＭ信号を出
力する場合には、第８図に示すように上位及び下位のシ
ンボル、エラーフラグＦｃ１ｅ ＦＣ２’が順次誤り補
正回路１８に入力される。
誤り補正回路１８を第９図に示す。３１〜３４はラッチ
回路、３５は補間回路、３６は誤り判定回路である。入
力端子２９より入力された上位シンボルＷｕ 。
回路、３５は補間回路、３６は誤り判定回路である。入
力端子２９より入力された上位シンボルＷｕ 。
下位シンボルＷＪ 、エラーフラグＦｃｔ及びＦｅ２は
ラッチ回路３１〜３４に記憶される。上位シンボルＷｕ
及び下位シンボルＷｌは１ワードのＰＣＭ信号として補
間回路に入力される。エラーフラグＦＣ１及びＦｅ２は
誤り判定回路３６に入力され、ＰＣＭ信号が誤りである
かどうかの判定を行う。この誤り判定回路３６は、例え
ば第１０図に示すようなゲート回路が用いられる。ＰＣ
Ｍ信号が誤りと判定された場合には、補間回路３５で平
均値補間等の誤り補正を行う。
ラッチ回路３１〜３４に記憶される。上位シンボルＷｕ
及び下位シンボルＷｌは１ワードのＰＣＭ信号として補
間回路に入力される。エラーフラグＦＣ１及びＦｅ２は
誤り判定回路３６に入力され、ＰＣＭ信号が誤りである
かどうかの判定を行う。この誤り判定回路３６は、例え
ば第１０図に示すようなゲート回路が用いられる。ＰＣ
Ｍ信号が誤りと判定された場合には、補間回路３５で平
均値補間等の誤り補正を行う。
誤り補正回路１８で誤り補正を行ったＰＣＭ信号は、Ｄ
／Ａ変換回路１９でアナログ信号に変換した後に出力端
子１２より出力される。
／Ａ変換回路１９でアナログ信号に変換した後に出力端
子１２より出力される。
本実施例によれば、簡単なエラーフラグ処理回路でエラ
ーフラグの処理を行うことができ。
ーフラグの処理を行うことができ。
記憶回路の容量及び記憶回路のアクセス回数を低減する
ことができる。
ことができる。
本発明によれば、誤り検出訂正時に付加するエラーフラ
グの処理を簡単な処理回路で行うことができ、かつ、記
憶回路の容量及び記憶回路のアクセス回数を低減するこ
とができる。
グの処理を簡単な処理回路で行うことができ、かつ、記
憶回路の容量及び記憶回路のアクセス回数を低減するこ
とができる。
第１図は本発明の一実施例のデータ及びエラーフラグの
構成図、第２図はブロック構成図、第３図はＰＣＭ信号
の構成図、第４図はＰＣＭ信号再生装置の構成図、第５
図はタイミングチャート図、第６図はエラーフラグ処理
回路図、第７図はエラーフラグＦＣ２生成回路図、第８
図はＰＣＭ信号の出力時のタイミング図、第９図は誤り
補正回路図、第１０図は誤り判定回路図である。 ２・・・ＰＣＭ信号 ３・・・第１の誤り検出訂正符号 ４・・・第２の誤り検出訂正符号 ５・・・第１のエラーフラグＦＣ１ ６５９，エラー７ラグＦ。２′ １５・・・復調回路、 １６・・・記憶回路１７
・・・誤り検出訂正回路 １８・・・誤り補正回路 ２１・・・エラーフラグ処理回路 ２４ 、２５・・・ラッチ回路、２６・・・ＦＣ２’生
成回路第 ５ 図 どＩ−ｍ−−−−−−−−−−−−−−−−−−−第
６１２１ 第 ７ 図 第 ８ 図 ｗ６ 鴎、
構成図、第２図はブロック構成図、第３図はＰＣＭ信号
の構成図、第４図はＰＣＭ信号再生装置の構成図、第５
図はタイミングチャート図、第６図はエラーフラグ処理
回路図、第７図はエラーフラグＦＣ２生成回路図、第８
図はＰＣＭ信号の出力時のタイミング図、第９図は誤り
補正回路図、第１０図は誤り判定回路図である。 ２・・・ＰＣＭ信号 ３・・・第１の誤り検出訂正符号 ４・・・第２の誤り検出訂正符号 ５・・・第１のエラーフラグＦＣ１ ６５９，エラー７ラグＦ。２′ １５・・・復調回路、 １６・・・記憶回路１７
・・・誤り検出訂正回路 １８・・・誤り補正回路 ２１・・・エラーフラグ処理回路 ２４ 、２５・・・ラッチ回路、２６・・・ＦＣ２’生
成回路第 ５ 図 どＩ−ｍ−−−−−−−−−−−−−−−−−−−第
６１２１ 第 ７ 図 第 ８ 図 ｗ６ 鴎、
Claims (1)
- 【特許請求の範囲】 １、ＰＣＭ信号を上位シンボルと下位シンボルに分割し
、複数個のＰＣＭ信号の上位シンボル及び下位シンボル
を１ブロックとし、各々異なるブロックに含まれる複数
個の上位シンボル及び該複数個の上位シンボルと同一の ＰＣＭ信号に含まれる複数個の下位シンボルにそれぞれ
第２の誤り検出訂正符号を付加し、各々異なる第２の誤
り検出訂正符号の系列に含まれる複数個のＰＣＭ信号を
構成する複数個の上位シンボル及び下位シンボルまたは
複数個の該第２の誤り検出訂正符号に第１の誤り検出訂
正符号を付加して記録されたＰＣＭ信号を再生するＰＣ
Ｍ信号再生方法において、第１の誤り検出訂正として該
第１の誤り検出訂正符号について誤り検出または／およ
び誤り訂正を行い、同時に検出誤り数または／および訂
正誤り数を示す第１のエラーフラグを各第１の誤り検出
訂正符号の系列に１個ずつ付加し、第２の誤り検出訂正
として該第２の誤り検出訂正符号について誤り検出およ
び誤り訂正を行い、訂正不能となつた場合に訂正不能を
示す第２のエラーフラグをそれぞれ ＰＣＭ信号の上位シンボル及び下位シンボルが含まれる
２個の第２の誤り検出訂正符号に１個付加し、該第１の
エラーフラグ及び該第２のエラーフラグよりＰＣＭ信号
に訂正不能の誤りがあるかどうかの判断を行うことを特
徴とするＰＣＭ信号再生方法。 ２、特許請求の範囲第１項記載のＰＣＭ信号再生方法に
よつてＰＣＭ信号の再生を行うＰＣＭ信号再生装置にお
いて、再生信号よりディジタル信号を再生する復調回路
と、該復調回路によつて再生されたディジタル信号及び
訂正後のＰＣＭ信号とエラーフラグを記憶しておく記憶
回路と、該記憶回路に記憶されている再生されたディジ
タル信号によつて各符号系列で第１及び第２の誤り検出
訂正を行い同時に第１及び第２のエラーフラグを生成す
る誤り訂正回路と、第２の誤り検出訂正において２個の
第２の誤り検出訂正符号の系列に付加されているエラー
フラグより１個の第２のエラーフラグを生成するエラー
フラグ処理回路と、該第１及び第２のエラーフラグより
ＰＣＭ信号に訂正不能の誤りがあるかどうかを判断し、
誤りがあると判断されたＰＣＭ信号の誤り補正を行う誤
り補正回路よりなることを特徴とするＰＣＭ信号再生装
置。 ３、特許請求の範囲第２項記載のＰＣＭ信号再生装置に
おいて、第１及び第２のエラーフラグを記憶回路の第１
及び／または第２の誤り検出訂正符号が記憶されていた
部分に記憶しておくことを特徴とするＰＣＭ信号再生装
置。
Priority Applications (6)
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|---|---|---|---|
| JP59208192A JP2539353B2 (ja) | 1984-10-05 | 1984-10-05 | Ｐｃｍ信号再生方法及び装置 |
| KR1019850007220A KR900003603B1 (ko) | 1984-10-05 | 1985-09-30 | Pcm신호의 에러 플래그 처리를 위한 방법 및 장치 |
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