KR100420884B1

KR100420884B1 - 저장된디지털샘플들내에에러들을은폐하는방법및장치

Info

Publication number: KR100420884B1
Application number: KR1019970023308A
Authority: KR
Inventors: 에릭 칼 피터슨
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1996-06-05
Filing date: 1997-06-05
Publication date: 2004-06-14
Also published as: MY123795A; SG54509A1; HK1008581A1; JPH1083356A; KR980004044A; US5781564A; CN1113293C; JP3699248B2; CN1168999A

Abstract

저장된 디지털 샘플들 내에서 에러들을 검출하고 이를 은폐하는 장치 및 방법이 기술된다. 다중 비트 디지털 입력 샘플이 수신되며, 이 입력 샘플에 상당하는 에러 검출 코드가 계산된다. 그후, 다중 비트 디지털 저장 샘플은 입력 샘플의 최하위 비트들(least significant bits)과 동일수의 에러 검출 코드를 치환함으로써 발생된다. 저장 샘플은 그후 메모리 소자(20)에 저장된다. 앞서 저장된 샘플은 메모리 소자(20)로부터 검색되며 에러가 발생했는지 여부를 검출하기 위해 분석된다. 에러가 검출되는 경우, 검색된 샘플에 대한 치환 샘플이 발생되고, 그렇지 않을 경우, 상기 검색된 샘플이 발생된다.

Description

저장된 디지털 샘플들 내에 에러들을 은폐하는 방법 및 장치.

본원 발명은 다중 비트 디지털 데이터의 일시적인 저장을 위해 신뢰도가 낮은 메모리 소자들을 사용하기 위한 방법 및 장치에 관한 것이다.

종종 데이터를 처리하는 동안 다중 비트 디지털 데이터를 일시적으로 저장하는 것이 필요하다. 이러한 저장을 위해 메모리 소자들이 사용된다 일반적으로, 이러한 메모리 소자들로부터 검색된 데이터가 앞서 저장된 데이터의 완전한 복제들인 것이 필수적이다. 그러나, 몇몇 응용에 있어서, 검색된 데이터가 앞서 저장된 데이터의 복제인 것이 아주 바람직하지만, 반드시 필수적인 것은 아니다.

이러한 응용의 한 예로서 비디오 캠코더들, 테이프 없는 전화 응답기, 또는 테이프 없는 오디오 레코더와 같은 디지털 형태의 오디오 데이터 처리를 들 수 있다. 이 응용은 예컨대 컴퓨터 저장 장치가 요구하는 절대적인 충실도(fidelity)를 요구하지 않는다. 이러한 장치들에서, 아날로그 오디오 신호는 아날로그 오디오 신호에 상당하는 값을 나타내는 이진 값을 각각 갖는 다중 비트 디지털 샘플들의 시퀀스에 의해 표시된다. 이러한 샘플들은, 예컨대, 아날로그 오디오 신호 소스에 연결된 A/D(analogtodigital) 변환기 또는 디지털 CD 플레이어에 의해 발생될 수도 있다. 이 오디오 신호의 처리동안, 오디오 신호를 나타내는 일련의 디지털 샘플들이 메모리 소자에 저장되고, 나중에 차후 처리를 위해 검색된다.

앞서 저장된 데이터에 대한 검색된 데이터의 절대 충실도를 요하지 않는, 상술된 응용들에 있어서, 완전하지 않으며 오디오 판독/기록 메모리(ARAM) 소자들로 지칭되는 메모리 소자들이 사용될 수도 있다. 이 신뢰도가 낮은(lessthanperfect) 메모리 소자들은 완전한 메모리 소자들보다 저렴하다. 검색된 샘플들 내에서의 어떤 충실도가 허용 가능하므로, 이러한 메모리 소자들의 사용은 성능에 있어서 현저한 저하 없이 저렴한 오디오 설비를 허용할 것이다. 앞서 이러한 시스템들은 데이터 저장 및 검색 에러(retrieval errors)에 의해 초래되는 에러들에 대한 어떠한 처리도 제공하지 않는다. 그러나, 이것은 결국 에러 발생시 심각하게 저하된 성능을 초래한다. 이러한 메모리 소자들의 사용으로부터 초래되는 에러를 처리하는 몇몇 방법이 제공되는 것이 바람직하다.

본원 발명의 원리에 따라, 한 방법 및 장치가 저장된 디지털 샘플들 내에서 에러들을 검출 및 은폐(conceal)시킨다. 다중 비트 디지털 저장 샘플이 수신되고, 입력 샘플들에 상당하고 소정수의 비트들 갖는 에러 검출 코드가 계산된다. 그 후, 다중 비트 디지털 저장 샘플은 입력 샘플의 소정수 비트들을 에러 검출 코드로 치환함으로서 발생된다. 저장 샘플은 그후 메모리 소자에 저장된다. 앞서 저장된 샘플은 메모리 소자로부터 검색되며 에러가 발생했는지 여부를 검출하기 위해 분석된다. 에러가 검출되는 경우, 보간(interpolation)과 같은 몇몇 수단을 거쳐 상기 에러를 은폐시키는 치환 샘플이 상기 검색된 샘플에 대해 발생되며, 그렇지 않을 경우 상기 검색된 샘플이 발생된다.

본원 발명을 이용하는 장치는 절대 충실도가 요구되지 않는 디지털 샘플들의 저장을 위해, ARAM들과 같이 비교적 덜 완전한 메모리 소자들을 사용할 수도 있다. 이것은 결국 생산비를 저렴하게 하면서, 이러한 시스템들에 대한 성능을 현저하게 저하시키지 않게 된다.

도 1 는 메모리 소자에 데이터를 기록하기 위한 본원 발명에 따른 장치의 블록도.

도 2 는 메모리 소자로부터 앞서 기록된 데이터를 판독해내기 위한 본원 발명에 따른 장치의 블록도.

도 3 는 도 2 에 도시된 판독 장치의 일부분을 보다 상세하게 도시한 블록도.

도 4 및 도 5 는 도 3 에 도시된 판독 장치 부분의 동작을 이해하는데 유용한 파형도.

※ 도면의 주요 부분에 대한 부호의 간단한 설명

10: 데이터 소스 20: 메모리 소자

30: EDC 발생기 40: 에러 보정기

50: 활용 회로 60: 에러 검출기

도 1 는 메모리 소자 내에 데이터를 기록하기 위한 본원 발명에 따른 장치의 블록도이다. 도 1 에서, 데이터 소스(10)는, 공지된 방식으로, 각각 최하위 비트(LSB)로부터 최상위 비트(MSB)로 배열된 다수의 비트들로 이루어진 연속적인 다중 비트 디지털 샘플들의 스트림을 발생시킨다. 디지털 샘플들은 데이터 소스(10)의 출력 단자에서 연속적으로 발생된다. LSB를 제외한 상기 데이터 소스(10)의 출력 단자는 에러 검출 코드(EDC) 발생기(30) 및 메모리 소자(20)의 각각의 입력 단자들에 연결된다. EDC 발생기(30)로부터의 출력 단자는 디지털 데이터 소스의 LSB 입력 단자 대신 상기 메모리 소자(20)의 LSB 입력 단자에 공급된다.

상기 EDC 발생기(30)는 하나 또는 그이상의 에러 검출 코드 비트들의 공지된 발생기들중 임의의 한 발생기일 수도 있으며, 설명되는 실시예에 있어선, 패리티 발생기(30)이다. 일반적으로, EDC 발생기(30)에 의해 발생된 에러 검출 코드 비트들의 수가 메모리 소자(20)내에 저장되기 앞서 데이터 소스(10)로부터의 워드에서 동일 수의 LSB들을 치환한다. 나머지 응용들은 패리티 발생기(30) 및 단일 패리티 비트를 지칭할 수도 있으나, 당업자들은 임의 수의 에러 검출 코드 비트들을 발생시키는 공지된 에러 검출 코드 발생기들 중 하나가 그 대신 사용될 수 있음을 인지하게 될 것이다.

동작시, 메모리 소자(20)는 비교적 덜 완전한 메모리 소자이며, 그들의 위치들로부터 검색될 때, 틀린 결과들을 발생시키는 몇몇 메모리 위치들을 포함할 수도 있다. 필요한 메모리 용량을 증가시키지 않고도, 메모리 소자(20)에 대해 에러 검출을 제공하기 위해, 디지털 데이터 스트림에 의해 표시된 디지털 데이터의해상도(resolution)가 감소되며(예컨대, 하나의 데이터 비트에 의해), 하나의 에러 검출 코드(예컨대, 패리티 비트 형태의)가 상기 데이터 비트를 치환한다. 예컨대, 16 비트의 디지털 오디오 신호에 대해, LSB가 각각의 샘플로부터 스트립 되며, 결국 15 비트들의 해상도를 가진 오디오 신호를 발생시킨다. 상술된 바와 같이, 전화 응답기와 같은 몇몇 오디오 응용에 대해, 해상도의 이러한 손실은 사용자에 의해 눈에 띄지 않을 수도 있다.

패리티 발생기(30)는, 공지된 방식으로, 입력 단자에 공급된 전체 크기의 (16 비트) 디지털 샘플에 대한 한 패리티 비트(버려지게 될 비교적 하위의 임의 비트)를 발생시킨다. 설명된 실시예에서, 패리티 비트는, 우수 패리티 비트가 또한 사용될 수 있을 지라도, 기수 패리티 비트이다. 이 패리티 비트는 자체 LSB로서 감소된 해상도(15 비트)디지털 오디오 신호 샘플에 부가된다. 패리티 비트의 특성은 거의 동일한 논리값 '1' 과 논리 '0'을 갖는다는 것이다. 따라서, 이 비트를 LSB로서 디지털 샘플에 부가하므로써 초래되는 DC 오프셋은 침묵 주기(silent period)조차도 무시할 수 있다. 게다가, LSB 로서 패리티 비트의 사용은 바람직한 디더링(dithering) 기능을 제공한다. 이 패리티 인코딩된 디지털 샘플은 메모리 제어기(도시않됨)에 의해 공지된 방식으로 제어된 위치에서 메모리 소자(20)내에 저장된다.

도 2는 메모리 소자(20)로부터 앞서 기록된 데이터를 판독하기 위한 본원 발명에 따른 장치의 블록도이다. 도 2에서, 메모리 소자(20)는 도 1 에 도시된 것과 동일한 메모리 소자이다. 메모리 소자(20)의 출력 단자는 에러 검출기(60) 및 에러보정기(40)의 각각의 입력 단자들에 연결된다. 에러 검출기(60)는 에러 검출 코드 발생기(30)(도 1)에 상당하며, 이 에러 검출 코드 발생기(30)에 의해 인코딩된 데이터의 완전성(integrity)를 나타내는 임의의 회로일 수도 있다. 앞서 설명된 실시예에 있어서, 에러 검출 코드 발생기는 패리티 발생기이고 에러 검출기는 패리티 체크 회로(60)이다. 에러 보정기(40)의 다중 비트 출력 단자는 이하에서 보다 상세히 기술되는 방식으로 에러보정된 연속 다중 비트 디지털 샘플들의 스트림(두꺼운 신호 라인으로 표시됨)을 발생시키며, 활용 회로(50)의 상응하는 입력 단자에 연결된다. 에러 검출기(60)의 출력 단자는 에러 보정기(40)의 제어 입력 단자에 연결된다.

동작시, 메모리 소자(20)는 메모리 제어기(도시않됨)에 의해 공지된 방식으로 제어된 메모리 소자(20)내의 위치들로부터 데이터 신호 샘플들을 검색한다. 검색된 샘플들은 앞서 저장된 샘플의 비트들과 동일하지 않은 비트들을 가질 수도 있다. 에러 검출기(60)는 검색된 샘플 상에서 데이터 완전성 체크를 실행하며 검색된 샘플 내에서 에러가 검출되었을 때 에러 신호를 발생시킨다. 이 에러 신호는 에러 보정기(40)에 공급되며, 이 에러 보정기는 에러 신호에 응답하여 이하에서 보다 상세히 기술되는 보정 기능을 실행한다. 에러 보정기(40)는 원래 저장된 데이터 신호를 나타내거나 또는 메모리 소자(20)내에서 에러들에 의해 (예컨대 최종 양호한 데이터 샘플과 그 다음 양호한 데이터 샘플사이의 선형 보간에 의해) 신호에 발생된 노이즈를 감소시키는 연속 다중 비트 디지털 샘플 스트림을 발생시킨다. 에러 보정기(40)는 샘플 스트림을 활용 회로(50)에 공급한다. 에러 검출기(60)와 에러 보정기(40)의 결합은 하나의 디지털 샘플이 메모리 소자(20)내의 결함 위치로부터 검색된다는 전제하에서 보정 기능을 실행한다. 활용 회로(50)는 에러보정된 데이터 스트림을 처리한다. 예컨대, 테이프 없는 음성 레코더에서, 활용 회로는 D/A(digitaltoanalog) 변환기, 오디오 증폭기, 및 스피커를 포함할 수도 있다.

도 3 는 도 2 에 도시된 에러 보정기(40)의 보다 상세한 블록도이며, 도 4 및 도 5 는 본원 장치의 동작을 이해함에 있어서 유용한 파형도이다. 도 3에서, 두꺼운 신호 라인들은 다중 비트 디지털 신호들을 전달하는 신호 경로들을 나타내며 가는 신호 라인들은 단일 비트 디지털 신호들 또는 클럭 신호들을 전달하는 신호 경로를 나타낸다. 도 3 에서, 입력 단자(48)는 메모리(20)(도 2 의)의 출력 단자에 연결된다. 입력 단자(48)는 패리티 체크 회로(60)의 한 입력 단자와 제 1 래치(41)의 한 데이터 입력 단자에 연결된다. 제 1 래치(41)의 출력 단자는 제 2 래치(42)의 한 데이터 입력 단자 및 가산기(43)의 제 1 입력 단자에 연결된다. 제 2 래치(42)의 출력 단자는 멀티플렉서(44)의 제 1 데이터 입력 단자와 가산기(43)의 제 2 입력 단자에 연결된다. 가산기(43)의 출력 단자는 반분 회로(dividebytwo)(45)를 통해 멀티플렉서(44)의 제 2 데이터 입력 단자에 연결된다. 가산기(43) 및 반분 회로(45)의 결합은 평균화 회로(43)를 형성한다. 멀티플렉서(44)의 출력 단자는 출력 단자(49)에 연결된다. 출력 단자(49)는 활용 회로(50)(도 2 의) 입력 단자에 연결된다.

패리티 체크 회로(60)의 패리티 에러 출력 단자는 제어 회로(47)의 에러 단자(E)에 연결된다. 클럭 발생기(도시않됨)는 상기 제어 회로(47)의 클럭 입력단자(C)에 연결된다. 제어 회로(47)의 제 1 스트로브 출력 단자(S1)는 상기 제 1 래치(41)의 한 제어 입력 단자에 연결되며, 제어 회로(47)의 제 2 스트로브 출력 단자(S2)는 제 2 래치(42)의 제어 입력 단자에 연결되고, 제어 회로(47)의 멀티플렉서 제어 신호 출력 단자(SEL)는 멀티플렉서(44)의 제어 입력 단자에 연결된다.

도 3 에 도시된 장치의 동작은 도 4 및 도 5 에 도시된 파형도와 관련해서 설명될 것이다. 동작시, 클럭 발생기(도시않됨)는 공지된 방식으로 메모리(20)에 의해 발생된 디지털 데이터 샘플과 동기하여 한 클럭 신호를 발생시킨다. 도 4 에 대해 언급하건대, 샘플 시퀀스가 이 도면에서 정상(top)라인에 ,DATA IN 으로 도시된다. 첫 번째로 도시된 샘플은 S0 이고, 그 다음은 S1, 등등이다. 제어 회로(47)의 에러 입력 단자(E)에서의 에러 신호는 도 4 의 제 2 라인, ERROR, 상에 도시된다. 이 신호가 낮을 때, 이것은 어떠한 에러도 상응하는 샘플 내에서 발생하지 않음을 나타내며, 신호가 높을 경우, 이것은 패리티 에러가 패리티 체크 회로(60)에 의해 검출되었다.

각각의 샘플에 대한 에러 신호는 상기 제어 회로(47)에 의해 평가된다. 에러 신호가 어떠한 에러도 발생되지 않았음을 나타낼 때, 제어 회로(47)는 제 1 래치(41)에 대해 도 4 의 제 3 라인 상에 도시된 스트로브 신호(STROBE 1)를 제공한다. 제 1 스트로브 신호(STROBE 1)의 하강(falling) 에지에서, 제 1 래치(41)는 입력 데이터 입력 단자로부터 신호를 래치하고, 이것을 공지된 방식으로 자체 출력 단자에 공급한다. 제 1 래치(41)로부터의 출력은 도 4에서 제 4 라인으로 도시된다.

비슷한 방식으로, 상기 제어 회로(47)는 제 2 래치(42)에 대해 도 4 의 제 5 라인 상에 도시된 제 2 스트로브 신호(STROBE 2)를 공급한다. 제 2 스트로브 신호(STROBE 2)의 하강 에지에 응답하여, 제 2 래치(42)는 상기 제 1 래치(41)의 출력 단자로부터 신호를 래치하며, 이것을 공지된 방식으로 자체 출력 단자에 공급한다. 상기 제 2 래치(42)로부터의 출력은 도 4에서 제 6 라인으로 도시된다.

게다가, 제어 회로(47)는 또한 멀티플렉서(44)의 제어 출력 단자에 대해, 도 4에서 제 7 라인으로 도시된 바와 같은, 멀티플렉서 제어 신호(SELECT)를 공급한다. 멀티플렉서 제어 신호(SELECT)가 낮을 때, 멀티플렉서(44)는 제 2 래치(42)의 출력 단자로부터 출력 단자(49)로 신호를 전달하도록 조절된다. 멀티플렉서 제어 신호(SELECT)가 높을 때, 멀티플렉서(44)는 평균화 회로(46)의 출력 단자로부터 상기 출력 단자(49)로 신호를 전달하도록 조절된다.

어떠한 패리티 에러들도 패리티 체크 회로(60)에 의해 검출되지 않는 한, 제어 회로(47)는 계속해서 제 1 및 제 2 스트로브 신호(STROBE 1 및 STROBE 2)를 각각 제 1 및 제 2 래치(41 및 42)에 대해 공급하고, 멀티플렉서 제어 신호는 제 2 래치(42)로부터 출력 단자(49)로 신호를 전달하도록 멀티플렉서(44)를 조절하면서 낮게 유지된다. 이 동작 모드에서, 제 1 및 제 2 래치(41 및 42)는 파이프라인(pipeline)레지스터로 작동하며, 입력 샘플들(DATA IN)은 지연되었지만 어떠한 변화도 없이 에러 처리기(40)를 통해 통과된다.

그러나, 제어 회로(47)의 에러 입력 단자(E)에서의 에러 신호(ERROR)가 하나의 패리티 에러가 발생했음을 나타낼 경우, 입력 단자(48)에서의 현재샘플은 빈약하다. 이 경우, 어떠한 스트로브 신호(STROBE 1)도 제 1 래치(41)에 공급되지 않으며, 이것은 계속해서 가장 최근의 양호한 샘플을 홀딩한다. 그러나, 제 2 스트로브 신호(STROBE 2)는 제어 회로(47)로부터의 에러 신호(ERROR)의 상태에 무관하게 상 제 2 래치에 공급된다. 게다가, 멀티플렉서 제어 신호(SELECT)는 제 2 래치(42)로부터 신호를 상기 출력 단자(49)로 통과시키기 위해 멀티플렉서(44)를 조절하도록 낮게 유지된다.

도 4 에 대해 언급하건대, 상기 에러 신호(ERROR)는 샘플(S0)에 대한 샘플 시간(401)동안 당해 샘플(S0)이 양호한 샘플임을 나타내면서 낮게 유지된다. 응답으로, 제 1 스트로브 신호(STROBE 1)의 하강 에지(402)는 입력 단자(48)로부터 제 2 래치(42)로 이전 심볼(라벨이 부쳐지지 않음)을 래치하며, 이것은 파형(LATCH 42)으로 도시된 바와 같이 자체 출력 단자에 나타난다. 또한, 멀티플렉서 제어 신호(SELECT)는 동일한 주기(408)에서 낮으며, 제 2 래치(42)로부터 출력 신호가 상기 활용 회로(50)에 공급된다.

그러나, 샘플(S1)은 패리티 체크 회로(60)에 의해 불량한 패리티를 갖는 것으로 발견되며, 에러 신호(ERROR)는 이것을 나타내도록 404에서 샘플(S1)의 지속기간(duration)동안 하이가 된다. 에러 신호(ERROR)가 하이인 동안, 제어 회로(47)는 제 1 스트로브 신호(STROBE 1)를 발생시키지 않는다. 따라서, 트레일링 에지(402) 후의 샘플 주기내(410)에서 어떠한 스트로브 신호도 존재하지 않는다. 대신, 선행 양호한 샘플(S0)은 제 1 래치(41)의 출력에서 남아있다.

그러나, 제 2 래치(42)는 계속해서 제 2 스트로브 신호(STROBE 2)를 수신하며, 이것은 신호를 상기 제 1 래치(41)의 출력 단자로부터 정규 방식으로 자체 출력 단자로 래칭한다. 예컨대, 상기 제 2 스트로브 신호(STROBE 2)의 트레일링 에지(406)는 제 2 래치(42)로 하여금 제 1 래치(41)의 출력 단자에 남아있는 신호(S0)를 래칭하게 하며, 이것을 자체 출력 단자(LATCH 42)에 공급하게 한다.

단일의 분리된 샘플이 불량할 경우, 상기 패리티 체크 회로(60)로부터의 패리티 에러 신호(ERROR)의 412에서, 즉 한 불량한 샘플후의 다음 샘플이 양호한 샘플인 경우, 제 1 래치(41) 및 제 2 래치(42)는 다시 정규의 방식으로 스트로브 신호들을 수신한다. 예컨대, 도 4에서, 불량한 샘플(S1)후, 제 1 스트로브 신호(STROBE 1)의 트레일링 에지(414)는 상기 제 1 래치(41)로 하여금 데이터 입력 단자(48)에서 그 다음 이어지는 양호한 샘플(S2)을 래칭하게 하며, 그것을 자체 출력 단자(LATCH 41)에 공급하게 하는 반면, 상기 제 2 스트로브 신호(STROBE 2)의 트레일링 에지(416)는 상기 제 2 래치(42)로 하여금 상기 신호(S0)를 래칭하게하며 그것을 자체 출력 단자(LATCH 42)에 공급하게 한다. 제 1 래치(41)로부터의 출력 신호는 가장 최근의 양호한 샘플(S0)이며, 제 2 래치(42)로부터의 출력 신호는 이전의 양호한 신호(S0)이다. 기술된 바와 같이, 개재되는 불량한 샘플은 래칭되지 않는다. 이때, 평균화 회로(46)는 각각 제 1 및 제 2 래치(41 및 42)에 의해 래칭된 두 개의 신호(S0 및 S2)값의 평균인 신호를 발생시킨다. 한 불량한 샘플후 제 1 의 양호한 샘플이 제 1 래치(41)로 래칭될 때, 이 샘플 주기동안, 즉 418 에서, 상기 멀티플렉서(44)에 공급된 멀티플렉서 제어 신호는 상기 평균화 회로(46)로부터 상기 출력 단자(49)로 신호를 연결하도록 상기 멀티플렉서(44)를 조절한다. 이 방식으로, 한 분리된 샘플이 불량할 경우, 이것은 당해 샘플을 에워싸고 있는 두 개의 양호한 샘플들의 평균을 가진 샘플로 대체된다.

도 5 는 서로 다른 입력 신호 상태에 응답하는 도 3 에 도시된 회로의 동작을 설명하는 파형도이다. 도 5에서, 한 행에서의 두 개의 샘플들(S1 및 S2)은 검출된 패리티 에러를 갖는다. 제 2 의 불량한 샘플(S2)의 수신까지의 도 3 회로의 동작은 도 4에 도시된 회로의 동작과 유사하며 따라서 그 동작에 대해서는 이하에서 상세히 기술되지 않는다. 패리티 에러 신호(ERROR)의 시간(502)은 샘플(S2)이 또한 패리티 에러를 포함함을 나타낸다. 샘플(S2)이 또한 불량하므로, 그때 이전과 같이 어떠한 제 1 스트로브 신호(STROBE 1)도 상기 제 1 래치(41)에 공급되지 않는다. 따라서, 제 1 스트로브 신호(STROBE 1)의 504에서, 어떠한 스트로브 신호도 발생하지 않으며, 이전의 양호한 샘플(S0)이 제 1 래치(41)에 남아있다. 그러나, 제 2 스트로브 신호(STROBE 2)의 506에서, 제 2 래치(42)는 상기 제 1 래치(41)로부터 최종 양호한 샘플(S0)을 재 래칭하며 그것을 자체 출력 단자(LATCH 42)에 공급한다. 이때, 제 1 래치(41) 및 제 2 래치(42)는 최종 양호한 샘플(S0)을 포함한다. 시간(510)에서, 멀티플렉서 제어 신호(SELECT)는 낮게 유지되며 멀티플렉서(44)는 제 2 래치(42)로부터 출력 단자(49)로 계속해서 신호를 통과시키도록 조절된다. 이것은 불량한 샘플들이 입력 단자(48)에서 수신되는 한 계속될 것이다.

시간(508)에서, 패리티 에러 신호(ERROR)는 그 다음 샘플(S3)이 패리티 에러를 포함하지 않음을 나타내면서 낮은 값을 갖는다. 앞서 기술된 바와 같이, 응답에서, 제 1 스트로브 신호(STROBE 1)의 트레일링 에지(512)는 가장 최근의 양호한 샘플(S3)을 래치(41)로 래칭하며, 이 래치는 샘플을 자체 출력 단자(LATCH 41)로 통과시킨다. 이때, 제 1 래치(41)는 가장 최근의 양호한 샘플(S3)을 포함하고, 제 2 래치(42)는 최종의 양호한 샘플(S0)을 포함한다. 또한, 이때, 평균화 회로(46)는 이들 두 개의 샘플들의 평균인 신호를 발생시킨다. 이전과 같이, 제 1 양호한 샘플이 불량한 샘플이 앞서 수신된 후 제 1 래치(41)로 래칭될 때, 멀티플렉서 제어 신호(SELECT)는 514에서 높게 형성되며, 이는 평균화 회로(46)로부터의 신호를 출력 단자(49)로 연결시키도록 조절한다. 이 방식으로, 일련의 불량한 샘플들이 수신될 경우, 다른 양호한 샘플이 수신될 때까지 최종의 양호한 샘플이 출력 단자에서 반복된다. 그때, 최종적으로 수신된 양호한 샘플과 새로이 수신된 양호한 샘플의 평균을 포함하는 하나의 샘플이 상기 에러 보정기(40)가 자체 정규 동작 모드를 취하기 앞서 발생된다.

본원 발명은 개별 소자들로 제작된 한 실시예를 참조하여 이제까지 기술하였다. 당업자는 본원 발명이 메모리 소자(20)를 액세싱하고 위에서 기술된 바와 같이 데이터 샘플들을 처리하기 위해 프로그램을 실시하도록 프로그래밍된 마이크로프로세서를 사용하여 실시될 수도 있다.

Claims

저장된 디지털 샘플들 내에 에러들을 은폐하는 방법으로서,

다중 비트 디지털 입력 샘플을 수신하는 단계와;

메모리 소자(20)내에 상기 입력 샘플을 나타내는 다중 비트 저장 샘플을 저장하는 단계와;

상기 메모리 소자(20)로부터 상기 저장된 다중 비트 샘플을 검색하는 단계를 포함하는, 상기 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법에 있어서,

소정수의 비트들을 포함하고, 상기 입력 샘플에 상당하는 에러 검출 코드를 계산하는 단계와,

상기 소정수의 상기 입력 샘플의 최하위 비트들을 상기 소정수의 에러 검출 코드 비트들로 치환함으로써 상기 저장 샘플을 형성하는 단계와;

에러를 검출하기 위해 상기 검색된 샘플을 검사하는 단계와;

에러가 검출될 경우, 상기 검색된 샘플에 대한 치환 샘플을 발생시키고, 그렇지 않을 경우, 상기 검색된 샘플을 발생시키는 단계를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법.
제 1 항에 있어서,

상기 치환 샘플을 발생시키는 단계는,

단일 에러가 검출될 경우, 이전의 정확한 샘플 및 현재의 정확한 샘플의 평균을 포함하는 치환 샘플을 발생시키는 단계; 및

하나보다 많은 연속 에러가 검출될 경우, 다음의 정확한 샘플이 수신될 때까지 이전의 정확한 샘플을 포함하는 치환 샘플을 반복적으로 발생시키고, 그후 상기 이전의 정확한 샘플 및 상기 다음의 정확한 샘플의 평균을 포함하는 치환 샘플을 발생시키는 단계를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법.
제 1 항에 있어서,

상기 치환 샘플을 발생시키는 단계는,

이전의 정확한 샘플을 저장하는 단계와;

에러가 검출될 때, 상기 이전의 정확한 샘플을 포함하는 치환 샘플을 발생시키는 단계와;

그후 현재의 정확한 샘플이 수신될 때, 상기 이전의 정확한 샘플 및 상기 현재의 정확한 샘플이 평균을 포함하는 치환 샘플을 발생시키는 단계를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법.
제 1 항에 있어서,

에러 검출 코드를 계산하는 단계는 상기 입력 샘플에 상당하는 패리티 비트(parity bit)를 계산하는 단계를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법.
제 4 항에 있어서,

에러를 검출하기 위해 검색된 샘플을 검사하는 단계는 상기 검색된 저장 샘플의 패리티를 결정하는 단계; 및

이것이 소정의 패리티가 아닐 경우, 에러를 검출하는 단계를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 방법.
저장된 디지털 샘플들 내에 에러들을 은폐하는 장치로서,

다중 비트 디지털 입력 샘플 소스(10)와;

상기 입력 샘플을 나타내는 저장 샘플을 저장하고 이전에 저장된 저장 샘플을 검색하기 위한 메모리 소자(20)를 포함하는, 상기 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치에 있어서,

상기 입력 샘플 소스(10)에 연결되어, 소정수의 비트들을 가진 에러 검출 코드를 발생시키는 에러 검출 코드 발생기(30)와;

상기 입력 샘플의 상기 소정수의 최하위 비트 대신에 상기 에러 검출 코드로 치환되는 상기 입력 샘플을 포함하는 상기 저장 샘플을 저장하는 상기 메모리 소자(20)와;

상기 메모리 소자(20)에 연결되어, 상기 검색된 샘플 내의 에러를 검출하는 에러 검출기(60); 및

상기 메모리 소자(20) 및 상기 에러 검출기(60)에 연결되어, 에러가 검출될경우 치환 샘플들을 발생시키고 그렇지 않을 경우, 상기 검색된 저장 샘플을 발생시키는 에러 보정기(40)를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치.
제 6 항에 있어서,

상기 메모리 소자(20)는 공지된 불완전한 메모리 위치들(memory locations)을 갖는 메모리 소자인 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치.
제 6 항에 있어서,

상기 에러 검출 코드 발생기(30)는 패리티 발생기인 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치.
제 8 항에 있어서,

상기 에러 검출기(60)는 패리티 에러 채커(checker)인 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치.
제 6 항에 있어서,

상기 에러 보정기(40)는,

상기 메모리 소자(20)에 연결되어, 현재의 정확한 샘플을 홀딩하는 제 1 래치(41)와;

상기 메모리 소자(20)에 연결되어, 이전의 정확한 샘플을 홀딩하는 제 2 래치(42)와;

상기 제 1(41) 및 상기 제 2 래치들(42)에 응답하는, 평균화회로(46)와;

상기 제 2 래치(42)에 응답하는 제 1 데이터 입력과, 상기 평균화 회로(46)에 연결되는 제 2 데이터 입력, 및 상기 치환 샘플을 발생시키는 출력을 가진 멀티플렉서(44); 및

상기 에러 검출기(60)에 응답하여, 불량한 샘플이 수신된 후에 현재의 양호한 샘플이 수신될 때 상기 평균화회로(46)를 상기 출력에 연결시키기 위해 상기 멀티플렉서(44)를 조절하고, 그렇지 않을 경우, 상기 제 2 래치(42)를 상기 출력에 연결시키기 위해 상기 멀티플렉서(44)를 조절하는 제어 회로(47)를 포함하는 것을 특징으로 하는, 저장된 디지털 샘플들 내에 에러들을 은폐하는 장치.
제 10 항에 있어서,

상기 제어 회로(47)는,

상기 에러 검출기(60)에 응답하여, 샘플이 상기 메모리 소자(20)로부터 검색되고 상기 에러 검출기(60)가 에러를 검출하지 않을 때 상기 제 1 래치(41)에 대해 스트로브 신호(strobe signal)를 발생시키는 회로; 및

샘플이 상기 메모리 소자(20)로부터 검색될 때 상기 제 2 래치(42)에 대해 한 스트로브 신호를 발생시키는 회로를 더 포함하는 것을 특징으로 하는, 저장된디지털 샘플들 내에 에러들을 은폐하는 장치.