JPH1083356A - ストアしたディジタル・データのエラーを隠す方法および装置 - Google Patents

ストアしたディジタル・データのエラーを隠す方法および装置

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JPH1083356A
JPH1083356A JP9148020A JP14802097A JPH1083356A JP H1083356 A JPH1083356 A JP H1083356A JP 9148020 A JP9148020 A JP 9148020A JP 14802097 A JP14802097 A JP 14802097A JP H1083356 A JPH1083356 A JP H1083356A
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Abstract

(57)【要約】 【課題】 ストアしたディジタル・サンプルのエラーを
検出して隠す方法および装置に関し、非理想的なメモリ
素子を使用したときに発生するエラーのハンドリングを
行うこと。 【解決手段】 複数ビットのディジタル入力サンプルが
受け取られ、この入力サンプルに対応するエラー検出符
号が計算される。そして、複数ビットのディジタル・ス
トレージ・サンプルは、入力サンプルののＬＳＢの同じ
数のエラー検出符号で置き換えることによって発生され
る。このストレージ・サンプルは、次にメモリ素子（２
０）内にストアされる。前もってストアしたサンプルが
メモリ素子（２０）から取り出され、これを解析してエ
ラーが発生しているかを検出する。もしエラーが検出さ
れると、訂正サンプルの換わりのサンプルを生成し、そ
うでなければ訂正サンプルを生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は複数ビットのディジ
タル・データを一時的にストアする信頼性がさほど高く
ないメモリ素子を使用する方法および装置に関する。
【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第６５８７９７号（１９９６年
６月５日出願）の明細書の記載に基づくものであって、
当該米国特許出願の番号を参照することによって当該米
国特許出願の明細書の記載内容が本明細書の一部分を構
成するものとする。
【０００３】
【従来の技術】複数ビットのディジタル・データの処理
中に、このデータを一時的にストアしておく必要がよく
ある。メモリ素子は、この様にストアするために用いら
れる。一般的に、重要なのは、このようなメモリ素子か
ら取り出したデータが前もってストアされたデータの正
確な複製であることである。しかし、取り出されたデー
タが前もってストアされたデータの正確な複製であるこ
とが強く望まれると同時に、このことが必須ではない応
用法もある。
【０００４】このような応用法の一例には、ビデオ・カ
ムコーダ装置やテープレス電話応答装置またはテープレ
ス録音機等でのディジタル・フォームの音声データがあ
る。この応用法では絶対的な忠実度、例えばコンピュー
タのストレージ装置に要求される忠実度は要求されな
い。上記のような装置では、アナログ音声信号を連続す
る複数ビットのディジタル・サンプルで表現し、各サン
プルは対応するアナログ音声信号の値を表す二進値（bi
nary value）をとる。このようなサンプルは、例えば、
アナログ音声信号源に結合したアナログ・ディジタル・
コンバータや、ディジタルＣＤプレーヤによって生成さ
れる。音声信号を処理する間に、この音声信号を表す連
続したディジタル・サンプルがメモリ素子にストアさ
れ、その後の処理を行うために後で取り出される。
【０００５】
【発明が解決しようとする課題】上述した応用法におい
ては、取り出されたデータは前もってストアしたデータ
に対して絶対的な忠実度を要求はされないが、オーディ
オ・リード／ライト・メモリ（ＡＲＡＭ）素子と呼ばれ
る非理想的なメモリ素子が使用される。これらのさほど
理想的でないメモリ素子は、理想的なメモリ素子よりは
高価でない。取り出されたサンプルには或る程度の非忠
実度を許容できるため、このようなメモリ素子を使用す
ることで、性能が目立って低下することなくより高価で
はないオーディオ装置を達成できる。従来のこのような
システムでは、データ・ストレージにより引き起こされ
たエラーと回復エラーのハンドリングは提供されなかっ
た。しかし、このために、エラーが発生すると著しく性
能が低下する結果となる。望まれることは、このような
メモリ素子を使用したときに発生するエラーの何らかの
ハンドリング方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の原理に従い、ス
トアしたディジタル・サンプル中のエラーを或る方法お
よび装置により検出して隠す(conceal) 。複数ビットの
ディジタル入力サンプルを受けて、その入力サンプルに
対応し、所定のビット数を有するエラー検出符号が計算
される。そして複数ビットのディジタル・ストレージ・
サンプルが、このエラー検出符号で入力サンプルの所定
のビット数を置き換えることにより生成される。このス
トレージ・サンプルは、次にメモリ素子（２０）にスト
アされる。前もってストアされたサンプルはこのメモリ
素子（２０）から取り出され、これを解析することでエ
ラーが発生したかを検出する。もしエラーが検出される
と、補間の様な何らかの手段でこのエラーを隠す、取り
出されたサンプルの換わりのサンプルが生成される。そ
うでなければ、この取り出されたサンプルが生成され
る。
【０００７】本発明を具現する装置は、ＡＲＡＭの様な
さほど理想的でないメモリ素子（２０）を用いてディジ
タル・サンプルを蓄積し、これには絶対的な忠実度は要
求されない。これにより、より低コストになると共に、
このようなシステムの性能の目立った低下がなくなる。
【０００８】
【発明の実施の形態】図１は本発明にかかる装置のブロ
ック図で、メモリ素子へのデータ書き込みを行う。図１
において、データ・ソース１０は周知の方法により連続
する複数ビットのディジタル・サンプルのストリームを
発生する。各サンプルは、最下位ビット（ＬＳＢ）から
最上位ビット（ＭＳＢ）まで周知の方法で配列した複数
のビットを構成している。このディジタル・サンプル
は、データ・ソース１０の出力端子において連続的に発
生される。データ・ソース１０のこの出力端子は、ＬＳ
Ｂを除いて、エラー検出符号（ＥＤＣ）発生器３０とメ
モリ素子２０に結合している。ＥＤＣ発生器３０からの
出力端子が、このディジタル・データ・ソースからのＬ
ＳＢに代わり、メモリ素子２０の入力端子のＬＳＢ入力
端子に供給される。
【０００９】ＥＤＣ発生器３０は、多くのエラー検出符
号ビットからなるビットを発生する周知のものであれば
どんな発生器でもよく、図示した実施例ではパリティ発
生器３０である。一般に、ＥＤＣ発生器３０により発生
されるエラー検出符号のビット数は、メモリ素子２０に
ストアされる以前のデータ・ソース１０からのワード中
のＬＳＢの同じ数で置き換えられる。応用法の残りの部
分でパリティ発生器３０と単一のパリティ・ビットにつ
いて言及するが、当業者であれば、周知のエラー検出符
号発生器のどれでもエラー検出符号を任意ビット数発生
し、この位置（ｐｌａｃｅ）において用いられることを
理解しよう。
【００１０】動作する際は、メモリ素子２０はさほど理
想的でないメモリ素子であり、或るメモリ記憶場所(mem
ory location) を含んでおり、そこからデータを取り出
すと間違った結果を生じる。メモリ素子２０に関して必
要メモリ容量を増大することなくエラー検出を提供する
ために、ディジタル・データ・ストリームによって表現
されるディジタル・データの解像度を（例えば１データ
・ビット）減少し、エラー検出符号を（例えばパリティ
・ビットのフォームで）そのデータ・ビットと置き換え
る。例えば、１６ビットのディジタル音声データについ
ては、そのＬＳＢが各サンプルから取り除かれ、解像度
１５ビットを有する音声信号を生じる。上述した如く、
電話応答装置のような或る音声の応用法では、この解像
度の低下はユーザには気付かれることはない。
【００１１】周知の方法で、パリティ発生器３０はその
入力端子に供給されるフルサイズ（１６ビット）のディ
ジタル・サンプルについてパリティ・ビットを発生する
（棄てられることになるビットは除く）。図示した実施
例では、偶数パリティ・ビットもまた用いられるが、こ
のパリティ・ビットは奇数パリティ・ビットである。こ
のパリティ・ビットは、減少した解像度（１５ビット）
のディジタル音声信号サンプルに、そのＬＳＢとして付
加される。このパリティ・ビットの性質として、論理
‘１’と論理‘０’をほぼ同数持つことがある。このビ
ットをＬＳＢとしてディジタル・データに付加した結果
は、無音期間中でさえも無視することができる。さら
に、ＬＳＢとしてパリティ・ビットを用いることで、好
ましいディザ機能が得られる。このパリティ符号化ディ
ジタル・サンプルは、メモリ・コントローラ（図示せ
ず）によって周知の方法で制御されるメモリ素子２０内
の記憶場所にストアされる。
【００１２】図２は、前もって書き込まれたデータをメ
モリ素子２０から読み出す本発明にかかる装置のブロッ
ク図である。図２において、メモリ素子２０は図１に示
されたメモリ素子と同一である。メモリ素子２０の出力
端子は、エラー検出器６０とエラー訂正器４０にそれぞ
れ結合している。エラー検出器６０はエラー検出符号発
生器３０（図１）に対応し、エラー検出符号発生器３０
による符号化データの誤りのなさを示せるどんな回路で
も良い。図示の実施例では、エラー検出符号発生器はパ
リティ発生器であり、エラー検出器６０はパリティ・チ
ェック回路である。エラー訂正器４０の複数ビット出力
端子には、以下でより詳細に述べる方法によってエラー
訂正された連続する複数ビットのディジタル・サンプル
の（太線で示す）ストリームを生じ、利用回路５０の対
応する入力端子に結合される。エラー検出器６０の出力
端子は、このエラー訂正器４０の制御入力端子に結合し
ている。
【００１３】動作する際は、メモリ素子２０はメモリ・
コントローラ（図示せず）によって周知の方法で制御さ
れて、メモリ素子２０内の記憶場所からデータ信号サン
プルが取り出される。取り出されたサンプルのビット
は、前もってストアしたサンプルのビットとは同じでな
い。エラー検出器６０は取り出されたサンプルについて
データ誤りチェックを遂行し、取り出されたデータ中に
エラーが検出されるとエラー信号を発生する。このエラ
ー信号はエラー訂正器４０に供給され、これにより訂正
機能を遂行する。エラー訂正器４０により連続する複数
ビットのディジタル・サンプルのストリームを生じ、こ
れは元のストアしたデータ信号を表すか、またはメモリ
素子２０内のエラーによって（例えば、最後の(the las
t)正しいデータと次の正しいデータ間での線形補間によ
って）信号中に生じた雑音を低減させる。エラー訂正器
４０はそのサンプルのストリームを利用回路５０に供給
する。エラー検出器６０とエラー訂正器４０を組み合わ
せて、メモリ素子２０内の欠陥記憶場所からディジタル
・サンプルが取り出される事象における訂正機能を提供
する。利用回路５０はエラー訂正されたデータ・ストリ
ームを処理する。例えば、テープレス録音機では、この
利用回路はディジタル・アナログ・コンバータ、音声増
幅器、スピーカを含む。
【００１４】図３は図２に示されたエラー訂正器４０の
より詳細なブロック図であり、図４および図５は、この
装置の要部の動作の理解に有用な波形図である。図３に
おいて、太い信号線は複数ビットのディジタル信号を搬
送する信号パスを表し、細い信号線は単一ビットのディ
ジタル信号またはクロック信号のいずれかを搬送する信
号パスを表す。図３において、入力端子４８はメモリ素
子２０（図２）の出力端子に結合している。入力端子４
８は、パリティ・チェック回路６０の入力端子と第１の
ラッチ４１のデータ入力端子に結合している。ラッチ４
１の出力端子は、第２のラッチ４２のデータ入力端子と
加算器４３の第１の入力端子に結合している。第２のラ
ッチ４２の出力端子は、マルチプレクサ４４の第１のデ
ータ入力端子と加算器４３の第２の入力端子に結合して
いる。加算器４３の出力端子は、このマルチプレクサ４
４の第２のデータ入力端子と２分周回路４５を通じて結
合している。加算器４３と２分周回路４５を組み合わせ
て、平均化回路（ＡＶＧ）４６を形成する。マルチプレ
クサ４４の出力端子は、出力端子４９に結合している。
この出力端子４９は、利用回路５０（図２）の入力端子
に結合している。
【００１５】パリティ・チェック回路６０のパリティ・
エラー出力端子は、コントロール回路４７のエラー入力
端子Ｅに結合している。クロック発生器（図示せず）
は、コントロール回路４７のクロック入力端子Ｃに結合
している。コントロール回路４７の第１のストローブ出
力端子Ｓ１は第１のラッチ４１のコントロール入力端子
に結合し、コントロール回路４７の第２のストローブ出
力端子Ｓ２は第２のラッチ４２のコントロール入力端子
に結合し、そして、コントロール回路４７のマルチプレ
クサ・コントロール信号出力端子ＳＥＬはマルチプレク
サ４４のコントロール入力端子に結合している。
【００１６】図３に図示した装置の動作を、図４および
図５に示した波形図と共に説明する。動作する際は、ク
ロック発生器（図示せず）が、メモリ素子２０により生
じるディジタル・データ・サンプルに周知の方法で同期
したクロック信号を生成する。図４を参照すると、最上
部のラインにサンプルのシーケンス、ＤＡＴＡ ＩＮが
示されている。最初に示したサンプルがＳ０，次のサン
プルがＳ１，…等である。コントロール回路４７のエラ
ー入力端子Ｅにおけるエラー信号ＥＲＲＯＲが、図４の
２番目のラインに示されている。この信号がローのとき
は、対応するサンプルにエラーが発生していないことを
示しており、この信号がもしハイのときは、パリティ・
チェック回路６０によってパリティ・エラーが検出され
ていることを示している。
【００１７】各サンプルについてのこのエラー信号は、
コントロール回路４７によって評価される。エラーが発
生していないことをこのエラー信号が示しているとき
は、コントロール回路４７は、図４の３番目のラインに
示されているストローブ信号ＳＴＲＯＢＥ １を第１の
ラッチ４１へと出力する。第１のストローブ信号ＳＴＲ
ＯＢＥ １の立ち上がりエッジで、第１のラッチ４１は
入力端子４８における入力データからの信号をラッチ
し、その出力端子へ周知の方法により供給する。第１の
ラッチ４１からの出力は、図４の４番目のラインとして
示されている。
【００１８】同様にして、コントロール回路４７は、図
４の５番目のラインに示されている第２のストローブ信
号ＳＴＲＯＢＥ ２を第２のラッチ４２へと出力する。
第２のストローブ信号ＳＴＲＯＢＥ ２の立ち下がりエ
ッジに応答して、第２のラッチ４２は第１のラッチ４１
の出力端子からの信号をラッチし、その出力端子へ周知
の方法により供給する。第２のラッチ４２からのこの出
力は、図４の６番目のラインとして示されている。
【００１９】さらに、コントロール回路４７は図４の６
番目のラインとして示されているマルチプレクサ・コン
トロール信号ＳＥＬＥＣＴも、マルチプレクサ４４のコ
ントロール入力端子へと出力する。このマルチプレクサ
・コントロール信号ＳＥＬＥＣＴがローのときは、マル
チプレクサ４４は第２のラッチ４２の出力端子からの信
号を出力端子４９へと通す状態になっている。マルチプ
レクサ・コントロール信号ＳＥＬＥＣＴがハイのとき
は、マルチプレクサ４４は平均化回路４６の出力端子か
らの信号を出力端子４９へと通す状態になっている。
【００２０】パリティ・エラーがパリティ・チェック回
路６０によって検出されない限り、コントロール回路４
７は第１および第２のストローブ信号（ＳＴＲＯＢＥ
１とＳＴＲＯＢＥ ２）をそれぞれ第１および第２のラ
ッチ４１と４２へと供給し、マルチプレクサ・コントロ
ール信号はローに維持されて、マルチプレクサ４４が第
２のラッチ４２の出力端子からの信号を出力端子４９へ
と通す状態となっている。この動作モードにおいて、第
１および第２のラッチ４１と４２はパイプライン・レジ
スタとして作用し、この入力サンプル、ＤＡＴＡ ＩＮ
はエラー・ハンドラー(handler) ４０を通って遅延する
が、変化することはない。
【００２１】しかし、もしもコントロール回路４７のエ
ラー入力端子におけるエラー信号ＥＲＲＯＲによりパリ
ティ・エラーが発生したことが示されると、入力端子４
８における現時点でのサンプルは無効となる。この場
合、第１のストローブ信号ＳＴＲＯＢＥ １は第１のラ
ッチ４１に供給されず、最新の(the most recent) 正し
いサンプルを保持し続ける。しかし、第２のストローブ
信号ＳＴＲＯＢＥ ２は、コントロール回路４７からの
エラー信号の状態に関係なくなお第２のラッチ４２へ供
給される。さらに、マルチプレクサ・コントロール信号
ＳＥＬＥＣＴがローに維持されて、マルチプレクサ４４
が第２のラッチ４２からの信号を出力端子４９へと通す
状態となっている。
【００２２】図４を参照すると、エラー信号ＥＲＲＯＲ
はサンプルＳ０のサンプル期間４０１の間はローであ
り、サンプルＳ０が正しいサンプルであることを示して
いる。これに応答し、第１のストローブ信号ＳＴＲＯＢ
Ｅ １のトレーリング(trailing)エッジ４０２で入力端
子４８からの正しいサンプルＳ０を第１のラッチ４１内
にラッチし、その出力端子において図示した波形ＬＡＴ
ＣＨ４１として現れる。同時に、第２のストローブ信号
ＳＴＲＯＢＥ ２のトレーリング・エッジ４０３で第１
のラッチ４１からの前のサンプルが第２のラッチ４２内
にラッチされ、その出力端子において図示した波形ＬＡ
ＴＣＨ４２として現れる。また、マルチプレクサ・コン
トロール信号ＳＥＬＥＣＴはこのサンプル期間４０８は
ローで、第２のラッチ４２からの出力信号は利用回路５
０へ供給される。
【００２３】しかし、サンプルＳ１は誤ったパリティを
有することがパリティ・チェック回路６０によって発見
され、エラー信号ＥＲＲＯＲはサンプルＳ１の期間４０
４においてハイとされてこのことを示す。エラー信号Ｅ
ＲＲＯＲがハイの間は、コントロール回路４７は第１の
ストローブ信号ＳＴＲＯＢＥ １を発生しない。したが
って、トレーリング・エッジ４０２の後のサンプル期間
の４１０には第１のストローブ信号は存在しない。これ
により、誤ったサンプルＳ１が第１のラッチ４１内にラ
ッチされることが防止される。代わって、前の正しいサ
ンプルＳ０が第１のラッチ４１の出力端子に残る。
【００２４】しかし、第２のラッチ４２は第２のストロ
ーブ信号ＳＴＲＯＢＥ ２を受け取り続け、第１のラッ
チ４１の出力端子からの信号をラッチし、その出力端子
へ通常通りに供給する。例えば、第２のストローブ信号
ＳＴＲＯＢＥ ２のトレーリング・エッジ４０６で、第
２のラッチ４２により第１のラッチ４１の出力端子に残
っているサンプルＳ０をラッチさせ、その出力端子に波
形ＬＡＴＣＨ４２として供給する。
【００２５】もしも単一の孤立(isolated)サンプルが誤
っていると、すなわち、誤ったサンプルの後のサンプル
がパリティ・チェック回路６０からのパリティ・エラー
信号ＥＲＲＯＲが４１２で示す通り正しいと、第１のラ
ッチ４１と第２のラッチ４２は再びストローブ信号を通
常通りに受け取る。図４において、例えば誤った(bad)
サンプルＳ１の後で、第１のストローブ信号ＳＴＲＯＢ
Ｅ １のトレーリング・エッジ４１４で、第１のラッチ
４１によりデータの入力端子４８における次に連続する
正しいサンプルＳ２をラッチさせ、その出力端子に波形
ＬＡＴＣＨ４１として供給する。一方では、第２のスト
ローブ信号ＳＴＲＯＢＥ ２のトレーリング・エッジ４
１６で、第２のラッチ４２によりサンプルＳ２をラッチ
させ、その出力端子に波形ＬＡＴＣＨ４２として供給す
る。第１のラッチ４１からの出力信号は最新の正しいサ
ンプルＳ２であり、第２のラッチ４２からの出力信号は
その前の正しいサンプルＳ０である。このときに平均化
回路４６は或る信号を生じるが、これは、第１および第
２のラッチ４１と４２によりそれぞれラッチされた２つ
のサンプルＳ０とＳ２の平均の値になっている。誤った
サンプルの後の最初の正しいサンプルが第１のラッチ４
１内にラッチされると、マルチプレクサ４４に供給され
たマルチプレクサ・コントロール信号により、４１８に
おけるこのサンプル期間中、マルチプレクサ４４は平均
化回路４６からの信号を出力端子４９に結合させる状態
となる。この様にして、もし孤立サンプルが誤っている
と、その両側の２つの正しいサンプルの平均値を有する
サンプルで置き換えられる。
【００２６】図５は図３に示された回路の異なった入力
信号状態に応答する動作を示す波形図である。図５にお
いて、或る列の２つのサンプルＳ１とＳ２はパリティ・
エラーを検出されている。２番目の誤ったサンプルＳ２
を受けるまでは、図３の回路の動作はその回路の図４に
示した動作と同様であり、この動作について以下では詳
細に述べない。パリティ・エラー信号ＥＲＲＯＲの５０
２の時点で、サンプルＳ２もパリティ・エラーを含んで
いることを示している。ここでサンプルＳ２も誤ってい
るので、以前の様に第１のストローブ信号ＳＴＲＯＢＥ
１は第１のラッチ４１に供給されない。したがって、
第１のストローブ信号ＳＴＲＯＢＥ １の５０４の時点
でストローブ信号は発生せず、前の正しいサンプルＳ０
が第１のラッチ４１内に残っている。しかし、第２のス
トローブ信号ＳＴＲＯＢＥ ２の５０６の時点で、第２
のラッチ４２は第１のラッチ４１からの最後の正しいサ
ンプルを再度ラッチし、その出力端子に波形ＬＡＴＣＨ
４２として供給する。このとき、第１および第２のラッ
チ４１と４２の両方とも、最後の正しいサンプルＳ０を
含んでいる。５１０の時点で、マルチプレクサ・コント
ロール信号ＳＥＬＥＣＴはローに維持され、マルチプレ
クサ４４は第２のラッチ４２からの信号を出力端子４９
へ通過させ続ける状態とされている。この状態は、誤っ
たサンプルが入力端子４８において受け取られる限り続
く。
【００２７】５０８の時点で、パリティ・エラー信号Ｅ
ＲＲＯＲはローであり、次のサンプルＳ３がパリティ・
エラーを含んでいないことを示している。これに応答し
て、上述した通りに第１のストローブ信号ＳＴＲＯＢＥ
１のトレーリング・エッジ５１２で第１のラッチ４１
内に最新の正しいサンプルＳ３をラッチさせ、これによ
り、その出力端子に波形ＬＡＴＣＨ４１として供給す
る。このとき、第１のラッチ４１は最新の正しいサンプ
ルＳ３を含んでおり、第２のラッチ４２は最後の正しい
サンプルＳ３を含んでいる。またこのとき、平均化回路
４６は或る信号を生じるが、これはこれら２つのサンプ
ルの平均値になっている。以前の様に、誤ったサンプル
が前もって受け取られた後で最初の正しいサンプルが第
１のラッチ４１内にラッチされると、マルチプレクサ・
コントロール信号ＳＥＬＥＣＴは５１４の時点でハイと
され、これにより、マルチプレクサ４４は平均化回路４
６からの信号を出力端子４９へと通す状態になる。この
様に、もしも一連の誤ったサンプルが受け取られると、
別の正しいサンプルが受け取られるまで、出力端子にお
いてこの最後の正しいサンプルが繰り返される。そし
て、最後に受け取った正しいサンプルと新たに受け取っ
た正しいサンプルの平均値を有する一つのサンプルが、
エラー訂正器４０がその通常動作モードを回復する前に
生成される。
【００２８】本発明について、ディスクリート部品から
構成された一実施例を参照して説明してきた。当業者で
あれば、この発明はメモリ素子２０にアクセスして上述
した通りにデータ・サンプルを処理するようにプログラ
ムされたマイクロプロセッサを用いることで実施しても
よいことを理解しよう。
【図面の簡単な説明】
【図１】本発明にかかる、メモリ素子へのデータ書き込
みを行う装置のブロック図である。
【図２】前もって書き込まれたデータをメモリ素子から
読み出す本発明にかかる装置のブロック図である。
【図３】図２に示された読み出し装置の要部のより詳細
なブロック図である。
【図４】図３に示された読み出し装置の要部の動作の理
解に有用な波形図である。
【図５】図３に示された読み出し装置の要部の動作の理
解に有用な波形図である。
【符号の説明】
１０ データ・ソース ２０ メモリ素子 ３０ エラー検出符号（ＥＤＣ）発生器 ４０ エラー訂正器 ５０ 利用回路 ６０ エラー検出器（パリティ・チェック回路） ４１ 第１のラッチ ４２ 第２のラッチ ４３ 加算器 ４４ マルチプレクサ ４５ ２分周回路 ４６ 平均化回路 ４７ コントロール回路 ４８ 入力端子 ４９ 出力端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ストアしたディジタル・サンプルのエラ
    ーを隠す方法であって、 複数ビットのディジタル入力サンプルを受け取るステッ
    プと、 前記入力サンプルを表す複数ビットの蓄積サンプルをメ
    モリ素子内にストアするステップと、 前記ストアした複数ビットのサンプルを前記メモリ素子
    から取り出すステップと、 前記入力サンプルに対応し、所定のビット数を含むエラ
    ー検出符号を計算するステップと、 前記入力サンプルの所定の最下位ビットの数を前記所定
    ビット数のエラー検出符号で置き換えることで、前記蓄
    積サンプルを形成するステップと、 前記取り出したサンプルを調べてエラーを検出し、エラ
    ーが検出されれば前記取り出したサンプルの換わりのサ
    ンプルを生成し、検出されなければ前記取り出したサン
    プルを生成するステップとを含むことを特徴とする方
    法。
  2. 【請求項２】 ストアしたディジタル・サンプルのエラ
    ーを隠す装置であって、 複数ビットのディジタル入力サンプルのソースと、 前記入力サンプルを表す複数ビットの蓄積サンプルをス
    トアし、前もってストアした蓄積サンプルを取り出すた
    めのメモリ素子と、 前記入力サンプルソースに結合し、所定のビット数を含
    むエラー検出符号を発生するエラー検出符号発生器と、 前記入力サンプルを含む前記蓄積サンプルをストアし
    て、そこで前記入力サンプルの所定の最下位ビットの数
    が前記エラー検出符号で置き換えられる前記メモリ素子
    と、 前記メモリ素子に結合し、前記取り出したサンプル内の
    エラーを検出するエラー検出器と、 前記メモリ素子および前記エラー検出器に結合し、エラ
    ーが検出されれば換わりのサンプルを生成し、検出され
    なければ前記取り出した蓄積サンプルを生成するエラー
    訂正器とを備えることを特徴とする装置。
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