JPH01188085A - 信号再生処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ビデオディスク等の記録媒体に記録された信
号を読み取ったのちメモリを使用して信号処理を行なう
装置に関する。

背景技術 ビデオディスク等の記録媒体に記録されているビデオ信
号を読み取ったのちディジタル化してメモリに書き込む
と共に書き込み開始タイミングと所定の時間差を有する
タイミングで読み出しを開始することにより記録媒体か
ら読み取られたビデオ信号と位相の異なるビデオ信号が
得られる。また、メモリから読み出すときのアドレス制
御によって画像の縮小、拡大等の特殊な処理を行なうこ
とができる。かかる知見に基づいてビデオ信号の再生及
び信号処理を行なうようにした信号再生処理装置が既に
考案されている。

一方、記録媒体から得られる再生信号には記録媒体の傷
やゴミの付着等による信号の欠落いわゆるドロップアウ
トが生じ、また、再生信号にはディスク等の記録媒体の
回転ムラ等による時間軸誤差が存在することが知られて
いる。従って、信号再生処理装置においては、これらド
ロップアウト及び時間軸誤差の補正を行なう手段が不可
欠になっている。かかる従来の信号再生処理装置を第８
図に示す。

第８図において、ビデオディスクプレーヤ等の演奏装置
１から出力されたビデオ信号ａは、Ａ／Ｄ（アナログ・
ディジタル）変換回路２に供給される。尚、演奏装置１
には、例えば記録媒体から読み取られたＲＦ倍信号ゼロ
クロス点の間隔が所定値以上になったときドロップアウ
トが発生したことを示すドロップアウト検出信号すを出
力するドロップアウト検出回路が内蔵されている。

Ａ／Ｄ変換回路２においてはビデオ信号のサンプリング
がなされ、得られたサンプル値を量子化して対応するｎ
ビットのディジタルデータへの変換がなされる。このＡ
／Ｄ変換回路２から出力されたビデオデータは、ドロッ
プアウトコード置換回路３に供給される。ドロップアウ
トコード置換回路３には演奏装置１からドロップアウト
検出信号すが供給されており、ドロップアウトコード置
換回路３は、このドロップアウト検出信号すによってド
ロップアウト期間中のどデオデータを例えばｎビットの
ディジタルデータの上限コードからなるドロップアウト
コードに置き換える。

ドロップアウトコード置換回路３から出力されたとデオ
データは、フィールドメモリ４に供給される。フィール
ドメモリ４は、１フイ一ルド期間内に出力されたｎビッ
トのとデオデータを記憶し得る記憶容量を有しており、
このフィールドメモリ４にはメモリ制御回路５から書き
込み及び読み出しアドレス信号並びに書き込み及び読み
出し制御信号が供給されている。このメモリ制御回路５
によって、再生ビデオ信号中の時間軸誤差を含んだ同期
信号に基づいた周期でビデオデータが順次フィールドメ
モリ４に書き込まれ、また、時間軸誤差を含まない基準
信号に基づく周期でフィールドメモリ４からビデオデー
タが読み出され、時間軸誤差が補正される。

フィールドメモリ４から読み出されたデータは、ライン
メモリ６、切換スイッチ７及びドロップアウトコード検
出回路８に供給される。ラインメモリ６は、１水平走査
期間（以下、ＩＨと称す）内に得られるデータを記憶し
得る記憶容量を有するＦＩＦＯ（先入れ先出し）メモリ
からなっている。

このラインメモリ６によってフィールドメモリ４から読
み出されたデータはＩＨだけ遅延されたのち切換スイッ
チ７の一方の入力端子に供給される。

切換スイッチ７の他方の入力端子にはフィールドメモリ
４から読み出されたデータが直接供給される。また、切
換スイッチ７の制御入力端子にはドロップアウトコード
検出回路８の出力が切換指令信号として供給される。こ
の切換スイッチ７は、切換指令信号の存在時にはＩＨメ
モリ６から読み出されたデータを選択的に出力し、切換
指令信号の不存在時にはメモリ４から読み出されたデー
タを選択的に出力するように構成されている−また、ド
ロップアウトコード検出回路８は、フィールドメモリ４
から読み出されたデータ中にドロップアウトコードが存
在するとき検出信号を出力するように構成されている。

従って、切換スイッチ７から出力されるビデオデータは
、ドロップアウトが発生したときにはＩＨ前のビデオデ
ータと置換され、ドロップアウト補正がなされる。この
切換スイッチ７の出力データは、Ｄ／Ａ変換回路９に供
給されてアナログ信号に変換され、ビデオ出力となる。

以上の如〈従来の信号再生処理装置においては、フィー
ルドメモリの読み出し側にラインメモリが必要になって
いる。このラインメモリは、高速性が要求され、非常に
高価であると共に消費電力が大きく実装効率を高くする
ことができないので、従来の装置においては製造コスト
が高くかつ消費電力の低減及び小型化を図ることが困難
であるという欠点があった。

発明の概要 本発明は、上記した如き従来の装置の欠点に鑑みてなさ
れたものであって、信号処理と同時にラインメモリを使
用せずにドロップアウト補正を行なうことができる信号
再生処理装置を提供することを目的とする。

本発明による信号再生処理装置は、ディジタル化した再
生信号を所定時間だけ遅延して得た信号の下位所定数ビ
ットをドロップアウト検出信号に応じて所定コードに置
換したのち信号処理用のメモリに書き込み、このメモリ
から読み出したデータ中の所定コードに応じてドロップ
アウト補正を行なう構成となっている。

実施例 以下、本発明の実施例につき第１図乃至第７図を参照し
て詳細に説明する。

第１図に示す如く、演奏装置１、Ａ／Ｄ変換回路２、ド
ロップアウトコード置換回路３、フィールドメモリ４、
メモリ制御回路５及びドロップアウトコード検出回路８
は、第８図の装置と同様に接続されている。しかしなが
ら、本例においてはＡ／Ｄ変換回路２から出力されたｎ
ビットのビデオデータは、シフトレジスタ等からなる遅
延回路１０によって所定時間だけ遅延されたのちドロッ
プアウトコード置換回路３に供給される。

ドロップアウトコード置換回路３は、例えば演奏装置１
からドロップアウト検出信号すが供給されたとき遅延回
路１０によって遅延されたｎビットのビデオデータの下
位の２ビツトＤ　ＯＳＤ　Ｉを４クロック期間に亘って
“１”に置き換えるように構成されている。

また、フィールドメモリ４から読み出されたデータは、
ドロップアウトコード検出回路８に供給されると同時に
Ｄ／Ａ変換回路９に直接供給される。ドロップアウトコ
ード検出回路８は、フィールドメモリ４から読み出され
たデータの下位の２ビットＤｏＳＤ、が４クロック期間
に亘って“１″のときコード検出信号を発生するように
構成されている。このドロップアウトコード検出回路８
から出力されたコード検出信号は、メモリ制御回路５に
供給される。メモリ制御回路５は、コード検出信号の不
存在時は第８図の装置と同様にフィールドメモリ４を制
御し、コード検出信号の存在時は読み出しアドレスのア
ドレス値を２Ｈ前の値にして２Ｈ前のビデオデータが読
み出されるように制御する構成となっている。

ここで、′ｎ”すなわちＡ／Ｄ変換回路２における量子
化ビット数が８である場合のドロップアウトコード置換
回路３及びフィールドメモリ４の具体的な構成を第２図
に示す。

第２図において、遅延回路１０からドロップアウトコー
ド置換回路３に供給された８ビツトのディジタルデータ
のうちの上位６ビツトＤ２〜Ｄ７は、そのまま出力され
てフィールドメモリ４に供給されるが、下位の２ビツト
Ｄ　Ｏｓ　Ｄ　＋は、それぞれ切換スイッチ３１及び３
２の一方の入力端子に供給される。切換スイッチ３１．
３２の他方の入力端子には電源電圧ｖＣＣが印加されて
いる。これら切換スイッチの制御入力端子には単安定マ
ルチバイブレータ（以下、単安定マルチと称す）３３の
出力が供給されている。単安定マルチ３３は、ドロップ
アウト検出信号すによ“ってトリガされて４クロック期
間に亘って出力が反転する構成となっている。切換スイ
ッチ３１及び３２は、単安定マルチ３３の出力の非反転
時はそれぞれビットＤＯ％ＤＩを選択的に出力し、単安
定マルチ３３の出力の反転時は電源電圧ｖＣＣを選択的
に出力するように構成されている。これら切換スイッチ
３１．３２及び単安定マルチ３３によってドロップアウ
ト検出信号すが発生したときビットｐｏ％Ｄ１が４クロ
ック期間に亘って“１”に置き換えられることとなる。

ドロップアウトコード置換回路３から出力されたデータ
の各ビットＤＱ−Ｄ、は、フィールドメモリ４１こおい
て、それぞれ８ビ・ソトのシリアル争パラレル（以下、
Ｓ−Ｐと称す）変換回路４１ａ〜４１ｈに供給される。

これらＳ−Ｐ変換回路４１ａ〜４１ｈによってドロップ
アウトコード置換回路３の出力データは、８サンプル分
毎すなわち８クロック期間内に出力されたデータ毎にま
とめられて６４ビツトのデータブロックとなってメモリ
４２に供給される。メモリ４２は、１つのアドレスに６
４ビツトのデータを記憶できるように構成されており、
メモリ１；す御回路５から出力される書き込み及び読み
出しアドレス信号ｄ及びｅ並びに書き込み及び読み出し
制御信号Ｃ及びｆによって８サンプル分のデータが順次
書き込まれ、書き込まれた８サンプル分のデータが順次
読み出される。メモリ４２から読み出された８サンプル
分のデータからなる各データブロックは、ビット毎にま
とめられてパラレル・シリアル（以下、ｐ−ｓと称す）
変換回路４３ａ〜４３ｈの各々に供給される。これらＰ
−８変換回路４３ａ〜４３ｈによって８サンプル分のデ
ータが発生した順に順次出力される。

以上の構成においては第８図の装置と同様にビデオ信号
の再生及び信号処理と同時に時間軸補正が行なわれるが
、メモリ制御回路５からフィールドメモリ４に供給され
るアドレス信号が第３図（Ａ）に示す如く変化し、同図
（Ｂ）に示す如き読み出し制御信号ｆ中のアドレス選択
信号の立ち下がりエツジによってフィールドメモリ４に
アドレス信号が取り込まれてアドレス指定が行なわれ、
同図（Ｃ）に示す如き読み出し制御信号ｆ中のデータ出
力制御信号の立ち下がりエツジによって直前に取り込ま
れたアドレス信号によって指定されたアドレスに書き込
まれているデータが読み出されるものとする。そうする
と、同図（Ｄ）に示す如くアドレスＡ−Ｃにそれぞれ書
き込まれているデータブロックα〜γが順次読み出され
てＰ−８変換回路４３ａ〜４３ｈによって各データブロ
ックを形成するデータが順次出力される。

ここで、データブロックα中の３クロツク目のデータ以
降の４サンプル分のデータ中にドロップアウトコードが
存在すれば、３クロツク目のデータがフィールドメモリ
４から出力され始めた時（時刻ｔ　１）からドロップア
ウトコードが検出され始め、アドレス選択信号が立ち下
がる時（時刻ｔ２）までにドロップアウトコードの検出
が完了する。従って、次に読み出される筈のデータブロ
ックβの８クロツク目のデータすなわち時刻１゜から１
３クロック期間に相当する時間の経過後（時刻ｔａ）に
出力されるデータにドロップアウトによるノイズ成分が
含まれていたとしても遅延回路１０の遅延時間を１３ク
ロック期間に相当する値以上の値に設定するこ゛とによ
りデータブロックβが２Ｈ前のデータブロックに置換さ
れてドロップアウト補正がなされる。

また、ドロップアウトコードとして遅延回路１０の出力
データの下位の２ビツトのみを“１″に置換したコード
が用いられているので、遅延回路１０の出力データの全
ビットを“１°に置換したコードを用いた場合に比して
画像に及ぼす影響が少ない。すなわち、ドロップアウト
コードを含むデータがフィールドメモリ４から出力され
、このドロップアウトコードが検出されてからフィール
ドメモリ４の読み出しアドレスが２Ｈ前の値になるので
、データの全ビットを′１゛に置換したコードが１クロ
ック期間でも検出されればドロップアウトと判別するよ
うにしても最低１クロック期間に亘ってドロップアウト
コードがＤ／Ａ変換回路９に供給される。従って、ドロ
ップアウトコードの直前及び直後のビデオデータが［（
ＭＳＢ）００００１１１１　（ＬＳＢ）　］というよう
に暗いレベルに対応する値になっていると、このドロッ
プアウトコードが［（ＭＳＢ）１１１１１１１１（ＬＳ
Ｂ）］という極めて明るいレベルに対応する値のデータ
として誤って出力されることとなり、画像の一部の輝度
が異常に高くなって画像が極めて見苦しくなるが、本例
においては、ドロップアウトコードがビデオデータとし
て出力されても下位ビットの値が“１”になるだけであ
るので、画像の一部の輝度が異常に高くなって画像が見
苦しくなることはないのである。

また、本例においてはドロップアウトコードとして下位
の２ビツトが４クロック期間以上に亘って“１°である
ビット群によって形成されるコードを用いているので、
例えば１クロック期間に発生したデータの最下位ビット
を“１”に置き換えて得たコードを用いた場合に最下位
ビットをドロップアウトコード専用のビットにする必要
が生じるが、本例においてはドロップアウトコードとし
て下位の２ビツトが４クロック期間以上に亘って“１°
であるビット群によって形成されるコードを用いている
ので最下位ビットをドロップアウトコード専用のビット
にする必要がなく、ビデオ信号の精度が低下することは
ない。

尚、第１図の装置においてはビデオデータ中にドロップ
アウトコードと同一のパターンが存在する可能性があり
、その確率は、ドロップアウトコードを生成するために
下位の２ビツトを“１”に置き換える期間を長くする程
低くなり、ドロップアウトコードの検出精度を高くする
ことができるが、そうするとドロップアウトコードを検
出するのに要する時間が長くなる。そこで、ドロップア
ウトコードの検出の精度を高めると同時に検出に要する
時間を短縮することができるようにした装置を第４図及
び第５図に示す。

第４図において、演奏装置１、Ａ／Ｄ変換回路２、ドロ
ップアウトコード置換回路３、フィールドメモリ４、メ
モリ制御回路５、ドロップアウトコード検出回路８、Ｄ
／Ａ変換回路９及び遅延回路１０は、第１図と同様に接
続されている。しかしながら、本例においては遅延回路
１０の出力データは、パターン禁止回路１１を介してド
ロップアウトコード置換回路３に供給されている。パタ
ーン禁止回路１１は、遅延回路１０の出力データの下位
２ビツトが４クロック期間に亘って１＃になってドロッ
プアウトコードと等しくなったとき他のコードに置き換
えるように構成されている。

ここで、“ｎ”すなわちＡ／Ｄ変換回路２における量子
化ビット数が８である場合のパターン禁止回路１１の具
体的な構成を第５図に示す。

′￥Ｓ５図において、遅延回路１０から出力された８ビ
ツトのディジツノ１データの各ビットＤｏ〜Ｄ７が８ビ
ツトの並列レジスタ１１１の８つの入力端子の各々に供
給される。並列レジスタ１１１は、並列レジスタ１１２
〜１１６と共にシフトレジスタを形成する如く接続され
ている。すなわち、並列レジスタ１１１〜１１５の各出
力は、並列レジスタ１１２〜１１６の各入力端子に供給
されている。但し、並列レジスタ１１３の出力データの
最下位ビットは、ＮＡＮＤ　（否定論理積）ゲートＧ１
及びインバータＩｖを経て並列レジスタ１１４に供給さ
れている。

これら並列レジスタ１１１〜１１６のクロック入力端子
にはクロックｃｋが供給されている。このクロックｃｋ
の立ち上がりエツジによってディジタル化されたビデオ
信号が並列レジスタ１１１〜１１６を順次経たのち出力
される。

並列レジスタ１１３〜１１５の各入力データの下位２ビ
ツトは、それぞれ２人力ＮＡＮＤゲート０２〜Ｇ５の各
入力になっている。ゲートＧ２及びＧ３の出力は、ＮＯ
Ｒ（否定論理和）ゲートＧ６を経てＮＡＮＤゲートＧ８
の一人力になっている。また、ゲートＧ４及びＧ５の出
力は、Ｎ。

ＲゲートＧ７を経てＮＡＮＤゲートＧ８の他人力になっ
ている。従って、並列レジスタ１１３〜１１５の各入力
データの下位２ビツトが全て“１”になったときすなわ
ち４クロック期間に亘って下位の２ビツトが“１”にな
るようなデータが供給されたとき、ＮＡＮＤゲートＧ８
の出力が低レベルになる。

このＮＡＮＤゲートＧ８の出力は、Ｄ形フリップフロッ
プ１１７のＤ入力になっている。Ｄ形フリップフロップ
１１７のクロック入力端子にはクロックｃｋが供給され
ている。このＤ形フリップフロップ１１７のＱ出力は、
ＮＡＮＤゲートＧ１の一人力になっている。従って、４
クロック期間に亘って下位の２ビツトが“１”になるよ
うなデータが供給されたとき、ＮＡＮＤゲートＧ８の出
力が低レベルになってＤ形フリップフロップ１１７がリ
セット状態となり、ゲートＧ１の出力が高レベルになる
。そうすると、並列レジスタ１１４の入力データの最下
位ビットＤｏが“０“になり、並列レジスタ１１６から
出力されるデータの最下位ビットＤｏが第６図に破線で
示す如くなり、パターン禁止回路１１から４クロック期
間に亘って下位の２ビツトが“１”になるようなデータ
は出力されなくなる。

従って、第４図及び第５図に示す装置においては、ビデ
オデータ中にドロップアウトコードと同一のパターンを
有するデータが存在しても、そのデータのパターンがド
ロップアウトコードと異なるパターンに変更されるので
、誤ってドロップアウト補正がなされるのを防止するこ
とガ（できる。

また、このパターンの変更は、最下位ビットＤ。

の値を変更することによってなされているので、画像へ
の影響は僅かである。

第７図は、本発明の更に他の実施例を示すブロック図で
あり、ドロップアウトコード置換回路３とフィールドメ
モリ４の間にはドロップアウトコード置換回路３の出力
データを時間軸誤差に応じた時間だけ遅延する可変遅延
回路１２が接続されていることを除いて他の各部は第１
図の装置と同様に構成されている。但し、フィールドメ
モリ４へのデータの書き込みは周波数が一定の信号によ
って行なわれている。かかる構成においても第１図の装
置と同様の作用が働く。

以上、信号処理用のメモリとしてフィールドメモリを用
いた場合について説明したが、本発明は、フレームメモ
リを用いた場合であっても適用することができる。

尚、上記実施例においてはＡ／Ｄ変換回路２とドロップ
アウト置換回路３の間に遅延回路１０が接続されている
としたが、この遅延回路１０を接続する代りに演奏装置
１とＡ／Ｄ変換回路２の間にアナログ遅延線を接続して
もよい。

また、上記実施例においてはドロップアウトコードは下
位の２ビツトを４クロック期間以上に亘って“１”に置
き換えて得られるコードであるとしたが、ドロップアウ
トコードとしてはかかるコードに限られるものではなく
、例えば最下位ビットを８クロック期間に亘って“１“
または“０”に置き換えて得られるカード、最下位ビッ
トを８クロック期間に亘って交互に“１″及び“０”に
置き換えて得られるコード、下位２ビツトを４クロック
期間に亘って“０”に置き換えて得られるコード等の如
く通常のビデオデータでは発生する確率が少ないパター
ンを有するコードであればいずれのコードを用いてもよ
い。また、所定の値に置き換えられる下位のビットとし
ては、Ｄ　Ｏ％Ｄ１に限られないが、画像への影響が少
ないビットにすることが望ましい。

発明の効果 以上詳述した如く本発明による信号再生処理装置は、デ
ィジタル化した再生信号を所定時間だけ遅延して得た信
号の下位所定数ビットをドロップアウト検出信号に応じ
て所定コードに置換したのち信号処理用のメモリに書き
込み、このメモリから読み出したデータ中の所定コード
に応じてドロップアウト補正を行なう構成となっている
ので、メモリの読み出し側で予めドロップアウトの存在
が確認でき、メモリのアドレス操作によってドロップア
ウトの補正が可能になるため、ドロップアウト補正時の
置換用とデオデータのためのラインメモリが不要となる
。また、それと共にメモリから読み出されたデータ中の
所定コードによる画像への影響が少なく、ドロップアウ
ト検出信号用のメモリを別途設ける必要がないため、簡
単な構成で安価にドロップアウト補正を行なうことがで
きるのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の装置の一部の具体回路例を示す回路図、第
３図は、第１図の装置の動作を示すタイミングチャート
、第４図は、本発明の他の実施例を示すブロック図、第
５図は、第４図の装置の一部の具体回路例を示す回路図
、第６図は、第４図の装置の動作を示す波形図、第７図
は、本発明の更に他の実施例を示すブロック図、第８図
は、従来の信号再生処理装置を示すブロック図である。 主要部分の符号の説明 ３・・・・・・ドロップアウトコード置換回路４・・・
・・・フィールドメモリ ８・・・・・・ドロップアウトコード検出回路１０・・
・・・・遅延回路 １１・・・・・・パターン禁止回路

Claims (2)

【特許請求の範囲】
1. （１）記録媒体に記録されている信号を読み取ったのち
   サンプリングを行なって得たサンプル値をディジタルデ
   ータに変換してメモリに書き込み、前記メモリに書き込
   んだデータを所定基準信号によって読み出すことにより
   前記記録媒体から得られた信号の信号処理を行なう信号
   再生処理装置であって、前記記録媒体から信号を読み取
   る際にドロップアウトが発生したときドロップアウト検
   出信号を発生するドロップアウト検出手段と、前記メモ
   リに書き込まれるディジタルデータを所定時間遅延する
   遅延手段と、前記ドロップアウト検出信号に応じて前記
   遅延手段の出力データの下位所定数ビットを所定コード
   に置換するコード置換手段とを備え、前記メモリから読
   み出されたデータ中の前記所定コードに応じてドロップ
   アウト補正をなすことを特徴とする信号再生処理装置。
2. （２）前記メモリの読み出しアドレスを前記所定基準信
   号に同期して一様に変化せしめ該読み出しアドレス値を
   所定同期回数だけ遡った値にすることによりドロップア
   ウト補正をなすことを特徴とする請求項１記載の信号再
   生処理装置。