JP2017103629A - 遅延回路、ｄｌｌ回路および遅延回路の故障救済方法 - Google Patents

遅延回路、ｄｌｌ回路および遅延回路の故障救済方法 Download PDF

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Abstract

【課題】遅延回路およびそれを使用したＤＬＬ回路で、製造歩留まりを向上すること。
【解決手段】設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイライン11と、遅延値を段階的に指示する遅延設定データに応じて設定信号を生成し、ディレイラインに出力するディレイライン制御回路12と、を有し、ディレイライン制御回路は、遅延設定データに応じた遅延信号の遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、要修正な遅延設定データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに、置き換えた遅延設定データを出力する変換回路80を、有する遅延回路。
【選択図】図１３

Description

本発明は、遅延回路、ＤＬＬ回路および遅延回路の故障救済方法に関する。
近年、半導体装置内においてタイミング調整等のために多数の遅延回路（ディレイライン(Delay Line: DL)）が使用される。例えば、ＣＰＵ（コントローラ）と外部メモリ（ＤＩＭＭ）間を接続する規格としてＤＤＲ(Double Data Rate)が知られており、高速化に従いＤＤＲ２、ＤＤＲ３、ＤＤＲ４といった規格が策定されている。
ＤＤＲ規格では、メモリに対してデータを読み書きする際に、メモリとやり取りされる各種電気信号のタイミング規格が厳密に規定されている。また、メモリから受信する信号のタイミングは、一定の範囲内でばらつきがあるものとされている。ＤＤＲ規格に準拠した動作を行う半導体装置では、電気信号のタイミングを微調整するために、ディレイライン(Delay Line: DL)がメモリコントローラ内に大量に使用されると共に、それを有するディレイロックドループ(Delay Locked Loop: DLL)回路も使用される。
ディレイラインは、微小な遅延を生じるバッファ回路（遅延素子）を大量に直列接続するように設け、その接続（通過）数を調整することで所望の遅延量を得る。１個の遅延素子の遅延量がディレイラインの遅延設定分解能、すなわちＤＬＬ回路におけるタイミング調整の分解能となる。高精度に遅延量を設定できるようにするためには、各遅延素子の遅延量を小さくする。また、大きな最大遅延量を得るには、直列接続する遅延素子の個数を大きくする。そのために、高精度で最大遅延量の大きなディレイラインは、回路が複雑になり回路規模が大きくなる。
ＤＬＬ回路は、ＤＬと、ＤＬに入力する入力信号とＤＬを通過した遅延信号の位相を比較し、位相が一致する、すなわち１周期（３６０度）遅れるようにＤＬの遅延設定データを制御する。具体的には、遅延信号の位相を遅らせたい（遅延量を増やしたい）場合は、遅延設定データの値を増やす制御を行い、逆に早めたい（遅延量を減らしたい）場合は、遅延設定データの値を減らす制御を行う。順次ＤＬの遅延設定データを増加または減少させ、所望の遅延量にもっとも近い遅延設定データの値がＤＬＬのロック値となる。
上記のように、ディレイラインは、バッファ回路（遅延素子）の接続数を外部から制御し、接続数を増加することで遅延量が単調に増加する、または接続数を減少することで遅延量が単調に減少することを理想としている。しかし、製造上の理由等により、ＤＬの遅延設定信号の配線にショート（短絡）またはオープン（切断）などの故障が発生する場合がある。この時ディレイラインの遅延設定信号の隣り合うビット同士が短絡したような故障であった場合に、故障を検出することができないという問題があった。その理由は、隣り合う遅延設定信号では設定される遅延量の差が依然小さいため、差を検出するのが難しいためである。また、オープン故障の場合は故障個所前後の遅延量の差が大きく、接続数の増減に対して遅延量の単調増減が見込めない為、ＤＬＬ回路として使用することが出来ない。そのため、ディレイラインが故障している場合、ＮＧ品として廃棄されるため、製造歩留まり低下の一因となっていた。
特開２０１５−９８１２７号公報
しかし、これまでＮＧ品として廃棄されていたＤＬの故障のうちいくつかのものは、ＤＬＬ回路の仕様を満たすように処理すれば良品扱いできるものも含まれていることがある。それらを救済できれば製造歩留まりを向上できる。
本発明の目的は、遅延回路およびそれを使用したＤＬＬ回路で、製造歩留まりを向上することである。
第１の態様の遅延回路は、設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、ディレイライン制御回路と、を有する。ディレイライン制御回路は、遅延値を段階的に指示する遅延設定データに応じて設定信号を生成し、ディレイラインに出力する。ディレイライン制御回路は、遅延設定データに応じた遅延信号の遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、要修正な遅延設定データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに、置き換えた遅延設定データを出力する変換回路を、有する。
第２の態様のＤＬＬ回路は、遅延回路と、入力信号と遅延信号の位相差を検出する位相比較器と、位相比較器の検出した位相差が所定値になるように、遅延設定データを変化させるディレイライン設定制御回路と、を有する。遅延回路は、設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、ディレイライン制御回路と、を有する。ディレイライン制御回路は、遅延値を段階的に指示する遅延設定データに応じて設定信号を生成し、ディレイラインに出力する。ディレイライン制御回路は、遅延設定データに応じた遅延信号の遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、要修正な遅延設定データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに、置き換えた遅延設定データを出力する変換回路を、有する。
第３の態様の遅延回路の故障救済方法は、設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、ディレイライン制御回路と、を有する遅延回路の故障救済方法である。ディレイライン制御回路は、遅延値を段階的に指示する遅延設定データに応じて設定信号を生成し、ディレイラインに出力する。遅延設定データに応じた遅延信号の遅延量を測定する。遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、要修正な遅延データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに置き換える。
実施形態の遅延回路（ディレイユニット）、ＤＬＬ回路および遅延回路（ディレイユニット）の故障救済方法によれば、製造歩留まりを向上できる。
ＤＬＬ回路の構成例を示すブロック図である。 ディレイラインの構成例を示す図である。 遅延設定値と実際の遅延量の関係の例を示す図であり、（Ａ）が正常な遅延回路（ディレイユニット）の場合を、（Ｂ）−（Ｄ）は故障の異常な遅延回路（ディレイユニット）の場合を示す。 （Ａ）および（Ｂ）は、それぞれ、遅延回路（ディレイユニット）において図３の（Ｂ）および（Ｃ）の故障を引き起こす故障個所の例を示す図である。 遅延回路（ディレイユニット）において図３の（Ｄ）の故障を引き起こす故障個所の例を示す図である。 遅延回路（ディレイユニット）の遅延設定データに対する遅延量の変化が、正常であり、ＤＬＬ回路が正しく動作出来る場合（Ａ）、遅延回路（ディレイユニット）の故障によりＤＬＬ回路が正しく動作出来ない場合（Ｂ）、および、遅延回路（ディレイユニット）は故障しているが、ＤＬＬ回路の正しい動作が期待出来る場合（Ｃ）のそれぞれについて、ＤＬＬ回路におけるロック時の遅延設定値を説明する図である。 実施形態の遅延回路（ディレイユニット）において、測定結果に基づいて故障と判断されたが、近接した所定の変化範囲の遅延量が得られる正常な単位の遅延設定データに置き換えることで遅延量の逆転が生じず遅延素子が救済可能である場合（Ａ）と、置き換えても許容範囲外になるため救済不能となる場合（Ｂ）を判定する原理を説明する図である。 遅延量を測定する遅延回路（ディレイユニット）の構成を示す図である。 半導体装置に搭載されたディレイユニットの遅延量を試験する試験システムの構成を示す図である。 積分器の構成例を示す図である。 テスト信号、遅延信号および論理回路１３から出力されるテスト出力の波形を示すタイムチャートである。 実施形態の遅延回路（ディレイユニット）において、測定値に基づいて故障と判定された遅延素子を有する遅延回路（ディレイユニット）どのように救済するかを説明する図である。 実施形態の遅延回路（ディレイユニット）を使用したＤＬＬ回路の構成例を示す図である。 遅延設定データに対する遅延量の測定値が図７の（Ａ）に示す特性の場合の読み替え処理を説明する図である。
実施形態の遅延回路（ディレイユニット）について説明する前に、図面を参照して一般的なディレイライン（ＤＬ）およびＤＬＬ回路について説明する。
図１は、ＤＬＬ回路の構成例を示すブロック図である。
図１に示すように、ＤＬＬ回路１は、遅延回路（ディレイユニット）１０と、位相比較器５０と、ＤＬ値設定制御回路６０と、を有する。遅延回路（ディレイユニット）１０は、ディレイライン（ＤＬ）１１と、ディレイライン制御回路１２と、を有する。ディレイライン制御回路１２は、遅延設定データをデコードしてディレイライン（ＤＬ）１１の各遅延素子２０に供給するディレイライン制御信号を生成するデコーダ７０を有する。
図１に示すように、ディレイライン（ＤＬ）１１は、端子ＩＮから入力される入力信号を遅延し、遅延信号ｆｂを出力する。位相比較器５０は、入力信号を基準信号ｒｅｆとして、遅延信号ｆｂの基準信号ｒｅｆ（入力信号）に対する位相差を検出し、進んでいる（遅らせたい）場合には遅延増加（ｕｐ）を、遅れている（早めたい）場合は遅延減少（ｄｎ）を出力する。ＤＬ値設定制御回路６０は、遅延設定データを生成し、位相比較器５０がｕｐを示す場合には遅延設定データを１増加させ、位相比較器５０がｄｎを示す場合には遅延設定データを１減少させる。例えば、遅延素子２０を１０２４段直列に接続したディレイライン（ＤＬ）１１であれば、遅延設定データは１０ビットである。ディレイライン制御回路１２のデコーダ７０は、遅延設定データをデコードしてディレイライン（ＤＬ）１１を形成する複数（ここでは１０２４個）の遅延素子２０の１つの制御信号ＣＯＮＴをＨに、その他全ての遅延素子２０の制御信号ＣＯＮＴをＬにする制御信号を生成する。
図２は、ディレイラインの構成例を示す図である。
図２の（Ｄ）に示すように、ディレイライン（ＤＬ）１１は、多数の遅延素子２０を直列に接続したものである。ここでは１０２４個の遅延素子２０を直列に接続したＤＬ１１を例として説明する。各遅延素子２０は、図２の（Ａ）に示すような構成を有する。遅延素子２０は、バッファ２１と、セレクタ２２と、バッファ２３と、を有する。バッファ２１は、前段からの信号ＩＮを遅延し、後段への信号ＤＯＵＴを出力する。セレクタ２２は、バッファ２１の出力する信号と後段からの信号ＤＩＮの一方を制御信号ＣＯＮＴに従って選択する。バッファ２３は、セレクタ２２の出力する信号を遅延し、前段への信号ＯＵＴを出力する。バッファ２１および２３は、直列に接続した２個のインバータで実現されるのが一般的である。セレクタ２２は、２個のトランスファーゲートで実現される。なお、遅延素子２０は、バッファの代わりにインバータを使用し、セレクタの代わりにＮＡＮＤゲート等を使用して実現される場合もある。
図２の（Ｂ）に示すように、制御信号ＣＯＮＴ＝Ｌ（低）にすると、セレクタ２２は、後段からの信号ＤＩＮを選択して出力する。したがって、この状態の遅延素子２０は、破線で示すように、前段からの信号ＩＮをバッファ２１を通過させて後段に出力し、後段からの信号ＤＩＮをセレクタ２２およびバッファ２３を通過させて前段に出力するスルー動作状態になる。
図２の（Ｃ）に示すように、制御信号ＣＯＮＴ＝Ｈ（高）にすると、セレクタ２２は、バッファ２１の出力する信号を選択して出力する。したがって、この状態の遅延素子２０は、破線で示すように、前段からの信号ＩＮを、バッファ２１、セレクタ２２およびバッファ２３を通過させて前段に出力する帰還動作状態になる。
図２の（Ｄ）に示すように、ディレイライン（ＤＬ）１１では、直列に接続された多数の遅延素子２０のうち１個の遅延素子２０の制御信号ＣＯＮＴのみがＨになり、他はＬである。図２の（Ｄ）に示すように、ディレイライン（ＤＬ）１１で、８段目の遅延素子２０の制御信号ＣＯＮＴ＝Ｈで、それ以外の遅延素子２０の制御信号ＣＯＮＴ＝Ｌであるとする。この場合、１段目から７段目までの遅延素子２０はスルー動作状態であり、１段目に入力した信号は、８段目の遅延素子２０に到達し、そこで１段目に向かって帰還し、１段目から信号ＯＵＴとして出力される。この場合、１段目に入力した信号は、８段分の遅延時間、具体的には８×２個のバッファ＋１個のセレクタを通過する遅延時間だけ遅延される。したがって、制御信号ＣＯＮＴをＨにする段番号を指定することにより、信号が帰還する位置が決定され、遅延時間が設定される。
ディレイライン（ＤＬ）１１を形成する遅延素子２０の制御信号ＣＯＮＴは、ディレイライン制御回路１２により生成される。例えば、１０２４段の遅延素子が接続されたディレイライン１１における遅延量を指定する遅延設定データは、１０ビットのデータであり、ディレイライン制御回路１２は、１０ビットの遅延設定データをデコードして１０２４本中の制御信号ラインのうちの１本をＨに他をＬにする。
以上、一般的なディレイラインについて説明したが、図２に示した構成以外にもディレイラインの構成は各種知られており、実施形態の遅延回路（ディレイユニット）は、ディレイラインの形式に限定されない。
ディレイラインを含む遅延回路（ディレイユニット）を使用する場合、遅延設定データの値を１ずつ増減し、所望の遅延量が得られるように調整するのが一般的である。そのため、ディレイラインを含むディレイユニットを有する半導体装置を製作する場合、ディレイラインを形成する多数の遅延素子は、同じ特性、すなわち同じ遅延時間を呈するように作られる。これにより、遅延設定データの値を１ずつ増減すると、それに応じてディレイラインの遅延量が１単位ずつ変化する。
しかし、ディレイユニットを有する半導体装置の製造工程において、配線のショート（短絡）およびオープン（切断）、素子の欠陥等各種の故障が発生し、歩留まり低下の原因となる。
図３は、遅延設定値と実際の遅延量の関係の例を示す図であり、（Ａ）が正常な遅延回路（ディレイユニット）の場合を、（Ｂ）−（Ｄ）は故障の異常な遅延回路（ディレイユニット）の場合を示す。
図３の（Ａ）に示すように、正常な遅延回路（ディレイユニット）の場合、遅延設定データの値（以下、遅延設定値と称する）がｎ−１，ｎ，ｎ＋１のように１ずつ増加すると、それに比例して遅延量も増加する。
図３の（Ｂ）は、遅延設定値がｎ−１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合、遅延設定値がｎ−１の場合の遅延量と同じで増加しないという異常が発生している。そして、遅延設定値がｎ＋１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合の遅延量から通常の２段分増加する。
図３の（Ｃ）は、遅延設定値がｎ−１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合、遅延量が数段前の遅延量となり、大幅に減少するという異常が発生している。そして、遅延設定値がｎ＋１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合の遅延量から通常の場合に比べて大幅に増加する。
図３の（Ｄ）は、遅延設定値がｎ−１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合、遅延量が大きな遅延量となり、大幅に増加するという異常が発生している。そして、遅延設定値がｎ＋１の場合、遅延量は図３の（Ａ）の場合と同じであるが、遅延設定値がｎの場合の遅延量に対して減少する。
図４および図５は、ディレイユニットにおいて図３の（Ｂ）−（Ｄ）の故障を引き起こす故障個所の例を示す図である。
図４の（Ａ）は、図３の（Ｂ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線の途中で、隣接する配線が短絡（ショート）している。ショートしたのがｎ−１段目の遅延素子の制御信号ＣＯＮＴ端子への配線とｎ段目の遅延素子の制御信号ＣＯＮＴ端子への配線であれば、ＤＬ遅延設定値がｎ−１でもｎでも、遅延量は同じになる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。
図４の（Ｂ）は、図３の（Ｃ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線の途中で、離れた配線が短絡（ショート）している。ショートしたのがｎ−３段目の遅延素子の制御信号ＣＯＮＴ端子への配線とｎ段目の遅延素子の制御信号ＣＯＮＴ端子への配線であれば、ＤＬ遅延設定値がｎ−３でもｎでも、遅延量は同じになる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。
図５は、図３の（Ｄ）の故障を引き起こす故障の例を示す。この例では、ディレイユニット１０のディレイライン制御回路１２からディレイライン（ＤＬ）１１のｎ番目の遅延素子の制御信号ＣＯＮＴ端子への配線が途中でオープン（切断）している。この場合、ｎ段目の遅延素子を帰還位置に選択しても入力信号は帰還されず、ディレイライン（ＤＬ）の最終段で帰還するため、遅延量は最大になる。ただし、他の段の遅延素子の制御信号ＣＯＮＴ端子を選択してＨとする場合には、正常な遅延量が得られる。
なお、ディレイライン（ＤＬ）を形成する遅延素子２０内で、セレクタのＨ側への配線以外の部分でオープン（切断）が発生すると、その段以降を帰還位置に選択しても遅延信号がまったく現れなくなる。ただし、その段直前の段までは正常ＤＬとして機能する。また、セレクタのＨ側への配線でオープン（切断）が発生すると、図５の故障と同じ図３の（Ｄ）のような変化になる。さらに、ディレイライン制御回路１２からディレイライン（ＤＬ）１１の制御信号ＣＯＮＴ端子への配線が、ＧＮＤまたはＶＣＣにショートするなどの故障もある。
以下に説明する実施形態の遅延回路（ディレイユニット）およびＤＬＬ回路では、ディレイユニットにおける遅延設定データに応じた１単位毎の遅延信号の遅延量を測定し、測定値に基づき故障があるか判定し、故障が救済可能であるか判定する。
図６は、遅延回路（ディレイユニット）の遅延設定データに対する遅延量の変化が、正常であり、ＤＬＬ回路が正しく動作出来る場合（Ａ）、遅延回路（ディレイユニット）の故障によりＤＬＬ回路が正しく動作出来ない場合（Ｂ）、および、遅延回路（ディレイユニット）は故障しているが、ＤＬＬ回路の正しい動作が期待出来る場合（Ｃ）のそれぞれについて、ＤＬＬ回路におけるロック時の遅延設定値を説明する図である。
ディレイライン（ＤＬ）における所望の遅延量がαであった場合、ディレイユニット１０の遅延特性が図６の（Ａ）に示すように単調に増加していれば、遅延設定値はｎ＋２となる。これに対して、ディレイユニット１０の遅延特性が図６の（Ｂ）に示す場合、ロック時の遅延設定値はｎとなり、誤った遅延設定値でロックすることになる。これは、遅延設定値をｎ−１からｎに変化させた時点で、所望の遅延量を超えるため、ｎからｎ＋１にさらに遅延量を増やす制御は行われないためである。
また、ディレイユニット１０の遅延特性が図６の（Ｃ）に示す場合は、ｎ＋２でロックされるため、問題は生じない。
以上の通りであるから、ＤＬＬ回路に配置する遅延回路（ディレイユニット）の遅延特性が遅延設定値を増やしたにも関わらず前段と同じ遅延量で変化しない場合は使用可能であるが、遅延設定値を増やしても前段の遅延量から減少する場合、もしくは、遅延設定値を減らしても後段の遅延量から増加する場合など、逆転を生じるような遅延特性を示す遅延回路（ディレイユニット）の場合はＤＬＬ回路では使用不能である。
図１２は、実施形態において、測定値に基づいて使用不能と判定された遅延素子を有する遅延回路（ディレイユニット）をどのように救済するかを説明する図である。
図１２の（Ａ）は、実施形態の遅延回路（ディレイユニット）において、図３の（Ｃ）（Ｄ）に示すような故障と判定された遅延設定データｎ（要修正遅延設定データ）を、近接した所定の変化範囲の遅延量が得られる正常な遅延設定データ（ｎ−１またはｎ＋１）に置き換える。これにより、ディレイライン制御回路１２に供給する遅延設定データはそのままで、その変化に対して遅延量の逆転を抑制することができ、使用不能の遅延素子を救済することが可能となる原理を説明する図である。
さらに、要修正遅延設定データは、離れた複数箇所で発生しても、遅延設定データを読み替えることで救済可能である。図１２の（Ｂ）は、３か所で故障が発生した場合に救済処理を行った後の遅延設定値の変化に対する遅延量の変化の全体特性を示す。
また、故障が２個以上連続した場合でも救済可能となる場合がある。図７の（Ａ）に示すように、遅延設定値の変化に対して想定される理想的な遅延量の変化を示す特性をＰで表す。特性Ｐに対して上下に遅延量誤差の許容範囲を決める。図７の（Ａ）において、Ｑ１およびＱ２は、誤差の許容範囲の上限と下限を示す。図７の（Ａ）に示すように、故障と判定された遅延設定データのうち、遅延設定データを読み替えた後の遅延設定値の変化に対して測定した各段の遅延量の変化が、Ｑ１とＱ２の範囲内で且つ前後で逆転しなければ使用可能である。しかし、図７の（Ｂ）に示すように、故障個所が連続し、遅延設定データを読み替えた後の遅延設定値の変化に対して遅延量の変化がＱ１とＱ２の範囲外となる遅延回路（ディレイユニット）は使用不能である。
故障の遅延設定値が無い良品か、故障の遅延設定値を有するが救済可能か否かを判定するには、遅延回路（ディレイユニット）を有する半導体装置の製造工程において、遅延設定値の変化に対してディレイラインの遅延量がどのように変化するかを測定する。しかし、例えば、ＤＤＲ４規格に準拠したメモリコントローラに搭載されるディレイラインの１段当たりの遅延量は２ｐｓ〜５ｐｓ程度であり、回路のクロック周期に比べて非常に小さいため、ディレイラインの遅延量を試験することは非常に難しかった。以下、実施形態の遅延回路（ディレイユニット）で上記の判定を行い、故障の遅延素子を救済するために必要な遅延設定値の変化に対する遅延量の変化を測定する方法の例を説明する。
図８は、遅延量を測定する遅延回路（ディレイユニット）の構成を示す図である。
このディレイユニット１０は、ディレイライン１１およびディレイライン制御回路１２に加えて論理回路１３を有する。ディレイユニット１０は、さらにテスト出力部１４、スイッチ１５、テスト信号入力部１６、スイッチ１７およびテスト制御信号入力部１８を有する。
論理回路１３は、ディレイライン１１への入力信号とディレイライン１１で遅延された遅延信号の論理演算を行う。論理回路は、例えば、排他的論理和回路、否定排他的論理和回路、論理和回路、否定論理和回路、論理積回路および否定論理積回路の何れかである。
スイッチ１５は、通常動作時には入力信号を選択し、当該ディレイユニット１０の試験時にはテスト信号入力部１６から入力されるテスト信号を選択し、選択した信号を入力信号としてディレイライン１１に出力する。
スイッチ１７は、通常動作時には遅延設定データを選択し、当該ディレイユニット１０の試験時にはテスト制御信号入力部１８から入力されるテスト制御信号を選択し、選択した信号を遅延設定データとしてディレイライン制御回路１２に出力する。
テスト出力部１４は、論理回路１３の出力するテスト結果である論理信号を外部に出力するための部分である。
図８のディレイユニット１０は、このディレイユニット１０が搭載される半導体装置１００の製造工程において、遅延設定データに対するディレイライン１１での遅延量を測定することを意図している。テスト信号入力部１６、テスト制御信号入力部１８およびテスト出力部１４は、例えば、ウェハ上の半導体装置（チップ）１００の検査を行うテスタのプローブが接触される半導体装置１００の電極パッドであり、各部は１つ以上の電極パッドを有する。テスト信号およびテスト制御信号はテスタから出力され、テスト出力部１４から出力された信号はテスタに入力する。さらに、スイッチ１５は、通常動作時には入力信号を選択する状態で、テスタのプローブがテスト信号入力部１６に接触することにより、テスト信号入力部１６から入力されるテスト信号を選択するように切り替わる。同様に、スイッチ１７は、通常動作時には遅延設定データを選択する状態で、テスタのプローブがテスト制御信号入力部１８に接触することにより、テスト制御信号入力部１８から入力されるテスト制御信号を選択するように切り替わる。
なお、図８に示したテスト出力部１４、テスト信号入力部１６およびテスト制御信号入力部１８は一例であり、これらを設けずに、半導体装置１００の既存の外部端子を利用してテスト信号およびテスト制御信号を入出力してもよい。また、スイッチ１５およびスイッチ１７を設けずに、半導体装置１００に設けた回路を利用して、テスト信号およびテスト制御信号を生成してもよい。
図９は、半導体装置に搭載されたディレイユニット１０の遅延量を試験する試験システムの構成を示す図である。
この試験システムは、上記のように、半導体装置１００の製造工程において使用されるＬＳＩテスタ４０を使用する。ＬＳＩテスタ４０は、積分器３０と、電圧計４１と、テスト信号生成部４２と、テスト制御信号生成部４３と、テスト結果記憶処理部４４と、を有する。なお、積分器３０は、プローブとＬＳＩテスタ本体の間の適当な位置に外付けで、若しくは半導体装置内に設けてもよい。
テスト信号生成部４２は、後述するテスト信号を生成し、プローブおよびディレイユニット１０のテスト信号入力部１６を介してディレイライン１１に入力信号として供給する。テスト制御信号生成部４３は、１単位ずつ増加または減少する遅延設定データを生成し、プローブおよびディレイユニット１０のテスト制御信号入力部１８を介してディレイライン制御回路１２に供給する。積分器３０は、ディレイユニット１０の論理回路１３の出力を、テスト出力部１４およびプローブを介して受け、所定期間積分する。電圧計４１は、積分器３０の電圧値を測定し、テスト結果記憶処理部４４に供給する。テスト結果記憶処理部４４は、遅延設定データの各値に対応する電圧値を記憶すると共に、遅延設定データの変化に対する電圧値の変化、すなわち遅延量の変化具合を判定する処理を行う。
図１０は、積分器の構成例を示す図である。
図１０の（Ａ）は、抵抗Ｒ１およびＲ２と、容量Ｃ１と、スイッチＳＷを有する積分回路を示す。図５１０（Ｂ）は、差動アンプＡＭＰと、抵抗Ｒ１と、容量Ｃ１と、スイッチＳＷを有する積分回路を示す。積分回路について広く知られており、説明は省略する。
図１１は、テスト信号、遅延信号および論理回路１３から出力されるテスト出力の波形を示すタイムチャートである。
テスト信号は、ＨとＬの間で変化する周期信号で、デューティ比が約５０％で、１周期長がディレイライン１１の最大遅延量の２倍以上（２倍強）の信号である。
ディレイライン１１から出力される遅延信号は、テスト信号を遅延量分シフトした信号になる。上記のように、テスト信号の１周期長はディレイライン１１の最大遅延量の２倍強であるから、遅延信号の立上りエッジがテスト信号の立下りエッジを超えることはない。
６つの信号は、論理回路１３が排他的論理和（ＥＸＯＲ）回路、否定排他的論理和（ＥＸＮＯＲ）回路、論理和（ＯＲ）回路、否定論理和（ＮＯＲ）回路、論理積（ＡＮＤ）回路および否定論理積（ＮＡＮＤ）回路の場合の論理回路１３のテスト出力である。テスト信号１周期内において、ＥＸＯＲのテスト出力のＨパルス幅は、遅延量×２である。ＥＸＮＯＲのテスト出力のＨパルス幅は、テスト信号の１周期−遅延量×２である。ＯＲのテスト出力のＨパルス幅は、テスト信号のＨ幅＋遅延量である。ＮＯＲのテスト出力のＨパルス幅は、（テスト信号の周期−テスト信号のＨ幅）−遅延量である。ＡＮＤのテスト出力のＨパルス幅は、テスト信号のＨ幅−遅延量である。ＮＡＮＤのテスト出力のＨパルス幅は、（テスト信号の周期−テスト信号のＨ幅）＋遅延量である。
したがって、いずれの論理回路であっても、テスト出力の周期はテスト信号の周期と等しく、そのＨ幅は遅延量に比例する。テスト出力のデューティ比は、Ｈ幅をテスト信号の周期で除した値である。積分器３０の電圧は、テスト出力のデューティ比（すなわち遅延量）とテスト信号の繰り返し数（時間）にそれぞれ比例する。そこで、積分器のスイッチを接続して積分器の電圧をリセットした後、スイッチを遮断し、所定の周期数のテスト信号を供給した後の積分器１３の電圧を測定すれば遅延量が検出できる。２本の信号の遅延関係を維持したまま半導体装置１００の外部に出力することや、数ｐｓの遅延量を測定することに比べれば、１本の信号のデューティ比を保ったまま半導体装置１００の外部を出力するほうが劣化は小さい。積分器１３は、短時間であれば電荷漏れが少なく、その電圧はテスト出力のデューティ比に正確に比例する。電圧計４１は、数千分の１から１万分の１の分解能で電圧を測定できるので、１０００段程度のディレイラインであれば、その１段当たりの遅延量を十分な精度で測定できる。
図１３は、実施形態の遅延回路（ディレイユニット）を使用したＤＬＬ回路の構成を示す図である。
図１３のＤＬＬ回路は、ディレイライン制御回路１２内に変換回路８０を設けたことが、図１のＤＬＬ回路と異なる。ＤＬ値設定制御回路６０は、図１の場合と同じ遅延設定データを出力し、変換回路８０は、読み替えた遅延設定データを出力する。デコーダ７０は、変換回路８０の出力する変換した遅延設定データをデコードして帰還位置の遅延素子を指定する遅延制御信号を生成し、ディレイライン１１に供給する。
変換回路８０は、例えば、不揮発性メモリで実現され、遅延設定データをアドレス入力とし、読み替えた遅延設定データを、データとして出力する。もしディレイユニット１０に故障が無ければ、変換回路８０は、入力される遅延設定データと同じ遅延設定データを出力する。ディレイライン制御回路１２における遅延設定データからの遅延制御信号の生成は高速で行う必要はなく、変換回路８０をメモリで実現しても変換速度の問題は生じない。なお、変換回路８０は、クロスバー形式の変換回路等でも実現可能である。
図１４は、遅延設定データに対する遅延量の測定値が図７の（Ａ）に示す特性の場合の読み替え処理を説明する図である。
図１４では、ＤＬ値設定制御回路の出力する遅延設定データの各値に対して、故障の有無、許容範囲内であるか否か、読み替えの有無、および読み替えたＤＬの遅延設定値が示される。変換回路８０は、遅延設定データをアドレスとして読み替えたＤＬの遅延設定値をデータとして出力する。
以上、実施形態を説明したが、各種の変形例があり得るのは言うまでもない。例えば、ディレイライン、ディレイライン制御回路およびＤＬＬ回路の構成は、公知の他のものが使用可能である。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１ ＤＬＬ回路
１０、１０Ａ、１０Ｂ、１０Ｎ ディレイユニット
１１ ディレイライン（ＤＬ）
１２ ディレイライン制御回路
１３ 論理回路
２０ 遅延素子
３０ 積分器
４０ ＬＳＩテスタ
５０ 位相比較器
６０ ＤＬ値設定制御回路
７０ デコーダ
８０ 変換回路
１００ 半導体装置

Claims (3)

  1. 設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、
    遅延値を段階的に指示する遅延設定データに応じて前記設定信号を生成し、前記ディレイラインに出力するディレイライン制御回路と、を有し、
    前記ディレイライン制御回路は、
    遅延設定データに応じた遅延信号の遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、前記要修正な遅延設定データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに、置き換えた遅延設定データを出力する変換回路を、有することを特徴とする遅延回路。
  2. 設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、遅延値を段階的に指示する遅延設定データに応じて前記設定信号を生成し、前記ディレイラインに出力するディレイライン制御回路と、を有し、前記ディレイライン制御回路は、遅延設定データに応じた遅延信号の遅延量の測定値に基づき、遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、前記要修正な遅延設定データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに、置き換えた遅延設定データを出力する変換回路を、有する遅延回路と、前記入力信号と前記遅延信号の位相差を検出する位相比較器と、前記位相比較器の検出した前記位相差が所定値になるように、前記遅延設定データを変化させるディレイライン設定制御回路と、を有することを特徴とするＤＬＬ回路。
  3. 設定信号に応じて設定した遅延量分入力信号を遅延し、遅延信号として出力するディレイラインと、遅延値を段階的に指示する遅延設定データに応じて前記設定信号を生成し、前記ディレイラインに出力するディレイライン制御回路と、を有する遅延回路の故障救済方法であって、
    前記遅延設定データに応じた前記遅延信号の遅延量を測定し、
    前記遅延量の測定値に基づき、前記遅延設定データの値の変化に対して所定の範囲の遅延量が得られず要修正な遅延設定データを、前記要修正な遅延データに近接した所定の変化範囲の遅延量が得られる正常な遅延設定データに置き換える、ことを特徴とする遅延回路の故障救済方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020072549A (ja) * 2018-10-31 2020-05-07 株式会社豊田中央研究所 電源装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11201500B2 (en) 2006-01-31 2021-12-14 Mojo Mobility, Inc. Efficiencies and flexibilities in inductive (wireless) charging
US20110050164A1 (en) 2008-05-07 2011-03-03 Afshin Partovi System and methods for inductive charging, and improvements and uses thereof
US11342777B2 (en) * 2011-01-18 2022-05-24 Mojo Mobility, Inc. Powering and/or charging with more than one protocol
JP6960897B2 (ja) 2018-10-31 2021-11-05 株式会社豊田中央研究所 電源装置
JP6960898B2 (ja) * 2018-10-31 2021-11-05 株式会社豊田中央研究所 電源装置
JP6898904B2 (ja) 2018-10-31 2021-07-07 株式会社豊田中央研究所 電源装置
US11444485B2 (en) 2019-02-05 2022-09-13 Mojo Mobility, Inc. Inductive charging system with charging electronics physically separated from charging coil
CN114113802B (zh) * 2020-08-31 2023-01-24 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法
US20230384353A1 (en) * 2022-05-25 2023-11-30 Micron Technology, Inc. Voltage tracking circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0773363B2 (ja) * 1988-01-21 1995-08-02 パイオニア株式会社 信号再生処理装置
KR100801741B1 (ko) * 2006-06-29 2008-02-11 주식회사 하이닉스반도체 지연고정루프
KR100817081B1 (ko) * 2007-01-11 2008-03-26 삼성전자주식회사 동기 실패를 방지하는 장치 및 그에 따른 지연 동기 루프

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020072549A (ja) * 2018-10-31 2020-05-07 株式会社豊田中央研究所 電源装置
CN111130162A (zh) * 2018-10-31 2020-05-08 丰田自动车株式会社 电源设备
US11411414B2 (en) 2018-10-31 2022-08-09 Toyota Jidosha Kabushiki Kaisha Power supply device that performs malfunctioned determination
CN111130162B (zh) * 2018-10-31 2023-08-22 丰田自动车株式会社 电源设备

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