JP2010096617A - 遅延制御回路 - Google Patents
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Abstract
【課題】複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させるものであって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供。
【解決手段】遅延制御回路1は、基準クロック信号を遅延させる基準可変遅延回路3と、ストローブ信号を遅延させるストローブ可変遅延回路17と、同一構成である上記可変遅延回路3,17にテスト用遅延時間を設定するテスト用遅延制御回路9と、を備える。両可変遅延回路3,17のテストの際、当該回路3,17にはテスト用遅延時間が設定され、基準可変遅延回路3を経て遅延された基準クロック信号はストローブ可変遅延回路17に入力される。また、テストの際、テスト用遅延制御回路9は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。
【選択図】図1
【解決手段】遅延制御回路1は、基準クロック信号を遅延させる基準可変遅延回路3と、ストローブ信号を遅延させるストローブ可変遅延回路17と、同一構成である上記可変遅延回路3,17にテスト用遅延時間を設定するテスト用遅延制御回路9と、を備える。両可変遅延回路3,17のテストの際、当該回路3,17にはテスト用遅延時間が設定され、基準可変遅延回路3を経て遅延された基準クロック信号はストローブ可変遅延回路17に入力される。また、テストの際、テスト用遅延制御回路9は、合計遅延時間を一定にしたまま、テスト用遅延時間の一方を増加させ他方を減少させてゆく。
【選択図】図1
Description
本発明は、DLL(Delay Locked Loop)回路を備える遅延制御回路に関し、特に、当該遅延制御回路の可変遅延回路を構成する単位遅延素子について、簡単に且つより適切な良否判定のテストを行える遅延制御回路に関するものである。
近年、半導体プロセスの微細化により高速プロセッサを核とした1チップの超高集積度回路(LSI:Large Scale Integration)でひとつのシステム(SOC:System on a Chip)を構築することが可能となっており、SOCチップは、あらゆる電化製品において必要不可欠となっている。SOCチップは通常、内部でデータをディジタル信号として処理をしている関係上、大規模なDynamic Random Access Memory(DRAM)と呼ばれる外部メモリを必要とすることが多い。特に映像関係では、大量のデータを高速でアクセスする必要性から、DRAMの中でもアクセススピードの速いDouble Data Rate Synchronous DRAM(DDR−SDRAM)が用いられている。
DDR−SDRAMは、アドレス(読み書きする位置)/コマンド(読み書きなどの指示)の転送タイミングについては、クロック1周期毎であるが、データについては、クロック信号の1/2周期で転送し、これにより、データ転送を2倍速化するものである。
DDR−SDRAMとのデータのやり取りの手法としては、例えば、DDR−SDRAMから受け取り側デバイスにデータを送る際には、DDR−SDRAMがデータ信号と、そのデータ信号に同期したストローブ信号とを同時に送信し、受け取り側デバイスでそのストローブ信号を遅延させた(通常1/4クロック周期程度)遅延ストローブ信号を用いて、データ安定期間中にテータを取り込む手法が一般的である。
DDR−SDRAMとのデータのやり取りの手法としては、例えば、DDR−SDRAMから受け取り側デバイスにデータを送る際には、DDR−SDRAMがデータ信号と、そのデータ信号に同期したストローブ信号とを同時に送信し、受け取り側デバイスでそのストローブ信号を遅延させた(通常1/4クロック周期程度)遅延ストローブ信号を用いて、データ安定期間中にテータを取り込む手法が一般的である。
これらをLSI上で実施するために、DLL回路(遅延ロックループ回路ともいう)が用いられている。DLL回路を用いることで、上記遅延ストローブ信号が得られる。
DLL回路を用いて遅延ストローブ信号を得る従来の遅延制御回路の例を図3に示す。
図の例の従来の遅延制御回路100は、基準可変遅延回路102、位相比較器103及び基準遅延制御回路104から構成されるDLL回路100aと、ストローブ遅延制御回路(遅延設定値算出回路ともいう)105、ストローブ可変遅延回路108を備えている。
DLL回路を用いて遅延ストローブ信号を得る従来の遅延制御回路の例を図3に示す。
図の例の従来の遅延制御回路100は、基準可変遅延回路102、位相比較器103及び基準遅延制御回路104から構成されるDLL回路100aと、ストローブ遅延制御回路(遅延設定値算出回路ともいう)105、ストローブ可変遅延回路108を備えている。
まず、DLL回路100aの基本動作を説明する。基準可変遅延回路102は、端子101を介して外部から入力された基準クロック信号を、基準遅延制御回路104から入力された基準クロック遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、遅延させる。遅延させられた基準クロック信号は位相比較器103に入力される。
位相比較器103は、基準可変遅延回路102を介して入力された基準クロック信号(遅延させられた基準クロック信号)と、直接入力された基準クロック信号との位相比較を行い、その比較信号は、基準遅延制御回路104に送られる。該遅延制御回路104は、上記比較信号に基づいて基準クロック遅延設定値を決定して基準可変遅延回路102に出力する(設定する)。このようにして、DLL回路100aでは、基準可変遅延回路102による遅延をフィードバック制御し、最終的に、基準可変遅延回路102による遅延時間が基準クロック信号の1周期分となるところでロック状態となって(1周期分となる遅延時間に相当する基準クロック遅延設定値を基準可変遅延回路102に設定した状態で)安定する。
位相比較器103は、基準可変遅延回路102を介して入力された基準クロック信号(遅延させられた基準クロック信号)と、直接入力された基準クロック信号との位相比較を行い、その比較信号は、基準遅延制御回路104に送られる。該遅延制御回路104は、上記比較信号に基づいて基準クロック遅延設定値を決定して基準可変遅延回路102に出力する(設定する)。このようにして、DLL回路100aでは、基準可変遅延回路102による遅延をフィードバック制御し、最終的に、基準可変遅延回路102による遅延時間が基準クロック信号の1周期分となるところでロック状態となって(1周期分となる遅延時間に相当する基準クロック遅延設定値を基準可変遅延回路102に設定した状態で)安定する。
上記基準クロック遅延設定値は、基準遅延制御回路104から、ストローブ遅延制御回路105にも出力される。
ストローブ遅延制御回路105は、基準遅延制御回路104からの基準クロック遅延設定値及び外部から端子106を介して入力される位相設定値に応じて、ストローブ可変遅延回路108のストローブ信号遅延設定値を決定(算出)する。なお、基準可変遅延回路102とストローブ可変遅延回路108とは、回路的にもレイアウト的にも全く同一である必要がある。
ストローブ遅延制御回路105は、基準遅延制御回路104からの基準クロック遅延設定値及び外部から端子106を介して入力される位相設定値に応じて、ストローブ可変遅延回路108のストローブ信号遅延設定値を決定(算出)する。なお、基準可変遅延回路102とストローブ可変遅延回路108とは、回路的にもレイアウト的にも全く同一である必要がある。
ストローブ可変遅延回路108は、端子107から入力されたストローブ信号を、ストローブ信号遅延設定値に基づき遅延させる。例えば、ストローブ遅延制御回路105に入力される位相設定値が25%であるとすると、当該回路105は、基準クロック信号1周期分の時間に相当する基準クロック遅延設定値の25%の値をストローブ可変遅延回路108のストローブ遅延設定値として算出し、端子107を介して入力されたストローブ信号を当該可変遅延回路108で基準クロック信号の1/4周期分遅延させ、端子109を介して出力させる。遅延制御回路100を備えるデバイスでは、上述のようにして遅延させたストローブ信号(遅延ストローブ信号)を用いて、データ安定期間中にデータを取り込むことができる。
上述のような遅延制御回路100において信号を可変に遅延させる基準可変遅延回路102やストローブ可変遅延回路108は、同一の複数の単位遅延素子(後述の図2参照)を直列に連結した形態で有する。これら可変遅延回路102,108は、設定値(基準クロック遅延設定値等)に応じて、複数の単位遅延素子のうち信号を通させる単位遅延素子の数(単位遅延素子段数ともいう)を選択することにより、当該回路102,108による遅延時間を可変としている。この遅延時間は、単位遅延素子による遅延時間(単位遅延時間)の整数倍となる。
90nm以下のプロセスが可能な現在の技術によれば、単位遅延素子を小さくし(すなわち単位遅延時間を小さくし)、基準可変遅延回路102及びストローブ可変遅延回路108をそれぞれ数百個の単位遅延素子から構成させることができ、これらの回路を用いて精度の高い制御ができる。
このように多くの単位遅延素子を用いる場合、単位遅延素子それぞれについて動作テストを行うと時間がかかるため、従来、基準可変遅延回路102に関しては使用される周波数でのみ、ストローブ可変遅延回路108に関しては使用される位相でのみ、それぞれ動作テストを行って済ませることがほとんどである。
このように多くの単位遅延素子を用いる場合、単位遅延素子それぞれについて動作テストを行うと時間がかかるため、従来、基準可変遅延回路102に関しては使用される周波数でのみ、ストローブ可変遅延回路108に関しては使用される位相でのみ、それぞれ動作テストを行って済ませることがほとんどである。
しかし、この従来の動作テスト手法では、当然、全ての単位遅延素子の動作の保障がされているわけではないので、基準可変遅延回路102及びストローブ可変遅延回路108それぞれについて、以下のような不具合が発生する恐れがある。
基準可変遅延回路102では、当該回路102を有するDLL回路100aのロック状態が何らかの外因により一時的に解除された場合等に不具合が発生する可能性がある。具体的には、何らかの外因で基準クロックの周期が一時的に変動した場合に、DLL回路100aは、ロック状態に戻ろうとするが、前のロック状態で用いていた単位遅延素子ではない単位遅延素子が故障していると、再ロックできずに、DLL回路としての動作ができなくなってしまうことがある。
基準可変遅延回路102では、当該回路102を有するDLL回路100aのロック状態が何らかの外因により一時的に解除された場合等に不具合が発生する可能性がある。具体的には、何らかの外因で基準クロックの周期が一時的に変動した場合に、DLL回路100aは、ロック状態に戻ろうとするが、前のロック状態で用いていた単位遅延素子ではない単位遅延素子が故障していると、再ロックできずに、DLL回路としての動作ができなくなってしまうことがある。
ストローブ可変遅延回路108については、以下の場合等に不具合が発生する可能性がある。すなわち、基準クロック信号の周期が変動しDLL回路100aが再ロックし当該回路100aから出力される基準クロック遅延設定値が変わる場合などである。この場合、上記基準クロック遅延設定値を受けたストローブ遅延制御回路105が、新たなストローブ遅延設定値をストローブ可変遅延回路108に設定するが、この新設定値によりストローブ可変遅延回路108で新たに用いることとなる単位遅延素子が故障している場合、ストローブ信号を想定している遅延時間、遅延させることができなくなる。その結果、DR−SDRAMからのデータを正しくラッチできないという不具合が起こる可能性がある。
これらのような不具合が起こる可能性があるため、基準可変遅延回路等の可変遅延回路の全ての単位遅延素子について動作テストを行うことが好ましいが、上述したように時間がかかる。
また、可変遅延回路の全ての単位遅延素子の動作テストを行うことには、以下の(1)、(2)のような問題もある。
また、可変遅延回路の全ての単位遅延素子の動作テストを行うことには、以下の(1)、(2)のような問題もある。
(1)可変遅延回路の全単位遅延素子の動作テストを行う方法としては、例えば、可変遅延回路に設定する遅延設定値を遅延制御回路の外部から入力できるようにし、且つ可変遅延回路による遅延時間が単位遅延時間ずつ増加するように(すなわち単位遅延素子段数が1つずつ増加するように)上記遅延設定値を変化させていき、外部で出力信号を検出し実際の遅延時間の増加を観測する方法が考えられる。しかし、この方法では、遅延時間を増加させる(遅延設定値を変化させる)毎に検出タイミングを設定する必要があり、テストに時間がかかる。また、可変遅延回路が組み込まれたチップ毎の単位遅延時間のばらつきも考慮してストローブポイントの設定や故障の有無の判定を行う必要がある。これでは、故障の有無の判定が適切でなくなってしまう場合がある。
(2)可変遅延回路の全単位遅延素子の動作テストを行う方法としては、他に、DLL回路にテスト対象の可変遅延回路と物理的に全く同じ可変遅延回路を、参照用として追加実装しておくと共に、テスト対象の可変遅延回路と参照用可変遅延回路へ共通の入力クロックと遅延設定値を入力するようにし、遅延時間が単位遅延時間ずつ増加するように遅延設定値を変化させていく方法がある(例えば、特許文献1参照)。この方法では、遅延設定値を変化させる毎に、テスト対象及び参照用可変遅延回路それぞれから出力されるクロック信号の位相をテスト用の位相比較器で比較することにより単位遅延素子の不具合を検出することができる。しかし、この方法で必要となる位相比較器には、単位遅延素子による遅延の可否を判定できるのに十分な分解能を持つ必要があり、ばらつきに強い必要があるが、このような位相比較器を設計することは一般的に難しい。また、この方法では、テスト対象の可変遅延回路と物理的に同一な参照用可変遅延回路を、テスト対象のそばに配置する必要があるが(クロック供給ポイントから同距離にする必要があり且つチップ内バラつきの影響を最小限にする必要があるため)、同一なレイアウトを持つ素子同士が近くに配置されるということは同じような故障が発生しやすくもあるため、故障しているのにも関わらずテストをパスしてしまうこともあり得る。
特開2000−65902号公報
本発明は、上述のような実情を鑑みてなされたものであり、複数の単位遅延素子から構成される可変遅延回路を用いてストローブ信号を遅延させる遅延制御回路であって、チップ毎の単位遅延時間のばらつきによらず、全単位遅延素子の動作テストを短時間で行うことができる遅延制御回路の提供を目的とする。
上記課題を解決するために、本発明の第1の技術手段は、DLL回路を用いて外部からの基準クロック信号と同期してストローブ信号を遅延させた遅延ストローブ信号を生成する遅延制御回路であって、複数の単位遅延素子を有し、前記基準クロック信号の遅延時間が該信号の通過する前記単位遅延素子の数によって設定される第1の可変遅延制御回路と、該第1の可変遅延回路と同一構成の前記ストローブ信号の遅延時間が設定される第2の可変遅延回路と、前記第1及び第2の可変遅延回路に対しそれぞれテスト用遅延時間を設定するテスト用遅延制御回路と、前記第1及び第2の可変遅延回路のテストの際に前記第1及び第2の可変遅延回路のそれぞれに前記テスト用遅延制御回路が設定するテスト用遅延時間を設定すると共に、前記第1の可変遅延回路を経て遅延された前記基準クロック信号を前記第2の可変遅延回路に入力するようにテスト回路を構成する切換え回路と、を備え、前記テスト用遅延制御回路が、前記テストの際、前記基準クロック信号が遅延される合計遅延時間が1個の単位遅延素子を通過する時間と全数の単位遅延素子を通過する時間との和と等しくなるものを前記テスト用遅延時間の初期値として設定し、以後、前記合計時間を前記和で一定にしたまま、前記テスト用遅延時間の一方を増加させ他方を減少させてゆくことを特徴としたものである。
第2の技術手段は、第1の技術手段において、前記テスト用遅延制御回路が、外部からのトリガ信号入力時に、前記テスト用遅延時間を増減させることを特徴としたものである。
第3の技術手段は、第1または第2の技術手段において、前記備えた第2の可変遅延回路が複数であり、前記テストの際に、前記第1の可変遅延回路を経て遅延された前記基準クロック信号をそれぞれの前記第2の可変遅延回路に入力することを特徴としたものである。
本発明によれば、LSIテスタ上での良否を判定するための期間(当該期間中に出力が検出されれば対象の単位遅延素子は良品であると判定する期間)を、設定値を変化させる毎に変更する必要がなく、また、二つの可変遅延回路について同時に動作テストを実行できるので、動作テストを短時間で実行することができる。また、良否を判定するための期間は、同じ遅延制御回路内すなわちチップ内の単位遅延素子の単位遅延時間に基づいているので、故障の有無の判定を適切に行うことができる。
以下、図を参照して、本発明の遅延制御回路の一例について説明する。
図1は、本発明の遅延制御回路の一例を説明するブロック図である。
本発明の遅延制御回路は、テスト信号の状態によって動作モードを切り替えるものであり、テスト信号がデアサートされている場合は、通常の動作モードで従来の遅延制御回路と同様な結果が得られるように動作し、テスト信号がアサートされている場合は、可変遅延回路の複数の単位遅延素子の全てについて動作テストを行うテストモードで動作する。
本遅延制御回路は、図1で例示するように、基準可変遅延回路3、位相比較器4、基準遅延制御回路10、ストローブ可変遅延回路17、ストローブ遅延制御回路13、テスト用遅延制御回路9、第1設定値選択回路6、第2設定値選択回路14、入力選択回路16を備える。
図1は、本発明の遅延制御回路の一例を説明するブロック図である。
本発明の遅延制御回路は、テスト信号の状態によって動作モードを切り替えるものであり、テスト信号がデアサートされている場合は、通常の動作モードで従来の遅延制御回路と同様な結果が得られるように動作し、テスト信号がアサートされている場合は、可変遅延回路の複数の単位遅延素子の全てについて動作テストを行うテストモードで動作する。
本遅延制御回路は、図1で例示するように、基準可変遅延回路3、位相比較器4、基準遅延制御回路10、ストローブ可変遅延回路17、ストローブ遅延制御回路13、テスト用遅延制御回路9、第1設定値選択回路6、第2設定値選択回路14、入力選択回路16を備える。
基準可変遅延回路3は、端子2を介して外部から入力された基準クロック信号を、遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、遅延させる。当該回路3の遅延設定値は、通常の動作モードでは基準遅延制御回路10から入力され、テストモードではテスト用遅延制御回路9から入力される。
基準可変遅延回路3により遅延させられた基準クロック信号は、位相比較器4及び入力選択回路16に入力される。
基準可変遅延回路3により遅延させられた基準クロック信号は、位相比較器4及び入力選択回路16に入力される。
位相比較器4は、基準可変遅延回路3を介して遅延させられた基準クロック信号と、端子2から直接入力された基準クロック信号との位相比較を行い、その比較信号(差分信号)を基準遅延制御回路10に出力する。
基準遅延制御回路10は、上記比較信号に応じて通常の動作モードでの遅延値(以下、第1通常遅延値という)を決定し、第1設定値選択回路6及びストローブ遅延制御回路13に入力する。また、基準遅延制御回路10は、リセット信号用の端子7に接続されており、リセット信号がアサートされると、第1通常遅延値を初期値にリセットする。
基準遅延制御回路10は、上記比較信号に応じて通常の動作モードでの遅延値(以下、第1通常遅延値という)を決定し、第1設定値選択回路6及びストローブ遅延制御回路13に入力する。また、基準遅延制御回路10は、リセット信号用の端子7に接続されており、リセット信号がアサートされると、第1通常遅延値を初期値にリセットする。
ストローブ可変遅延回路17は、遅延設定値に基づき、単位遅延時間の整数倍の遅延時間分、入力信号を遅延させ、出力端子18を介して出力するものであり、通常の動作モードでは、端子15を介して入力されたストローブ信号を、ストローブ遅延制御回路13から入力された遅延設定値に基づき遅延させて出力し、テストモードでは、基準可変遅延回路3により遅延させられた基準クロック信号を、テスト用遅延制御回路9から入力された遅延設定値に基づき遅延させて出力する。
なお、ストローブ可変遅延回路17と基準可変遅延回路3とは、回路的にもレイアウト的にも全く同一であり、入力信号を可変に遅延させるため、同一の複数の単位遅延素子(後述の図2参照)を直列に連結した形態で有する。これら可変遅延回路17,3は、遅延設定値に応じて、複数の単位遅延素子のうち信号を通させる単位遅延素子の数を選択することにより、当該回路17,3による遅延時間を可変としている。
なお、ストローブ可変遅延回路17と基準可変遅延回路3とは、回路的にもレイアウト的にも全く同一であり、入力信号を可変に遅延させるため、同一の複数の単位遅延素子(後述の図2参照)を直列に連結した形態で有する。これら可変遅延回路17,3は、遅延設定値に応じて、複数の単位遅延素子のうち信号を通させる単位遅延素子の数を選択することにより、当該回路17,3による遅延時間を可変としている。
ストローブ遅延制御回路13は、基準遅延制御回路10からの第1通常遅延値及び端子11を介して入力される位相制御信号(位相設定値)に応じて、通常の動作モードでの遅延値(以下、第2通常遅延値という)を決定算出する。この第2通常遅延値は、第2設定値選択回路14に入力される。なお、基準可変遅延回路3での遅延時間が、通常の動作モードにおいて、基準遅延制御回路10からの第1通常遅延値が同一であっても、当該回路3自身または外部からの熱や電源ノイズ等の外乱により変化するので、基準可変遅延回路3での遅延時間が一定となるように第1通常遅延値は変更される。この第1通常遅延値は上述のようにストローブ遅延制御回路13にも入力されるが、第1通常遅延値が変更されたとしても、当該回路13が算出する第2通常遅延値に即座に反映する必要はなく、反映するタイミングは、外部から端子12より入力される遅延更新信号に応じて決定される。遅延更新信号は、通常、出力端子18を使用していない時に新しい第1通常遅延値が反映されるよう入力される。
テスト用遅延制御回路9は、外部から端子8より入力される遅延トリガ信号に応じて、テストモードでの遅延値(第1テスト遅延値及び第2テスト遅延値)を制御する。第1テスト遅延値は、第1設定値選択回路6に入力され、第2テスト遅延値は、第2設定値選択回路14に入力される。また、テスト用遅延制御回路9は、リセット信号用の端子7に接続されており、リセット信号がアサートされると、第1テスト遅延値及び第2テスト遅延値を初期値にリセットする。このテスト用遅延制御回路9は、基準可変遅延回路3及びストローブ可変遅延回路17に対し、それぞれ第1テスト遅延値及び第2テスト遅延値を設定することで、それぞれのテスト用時間を設定する。なお、遅延トリガ信号に応じたテスト用遅延制御回路9による第1テスト遅延値及び第2テスト遅延値の制御例については後述する。
第1設定値選択回路6は、端子5を介して入力されるテスト信号に応じて、基準可変遅延回路3に入力する遅延設定値(第1通常遅延値または第1テスト遅延値)を選択する。
第2設定値選択回路14は、端子5を介して入力されるテスト信号に応じて、ストローブ可変遅延回路17に入力する遅延設定値(第2通常遅延値または第2テスト遅延値)を選択する。
入力選択回路16は、端子5を介して入力されるテスト信号に応じて、端子15を介して入力されたストローブ信号または基準可変遅延回路3により遅延させられた基準クロック信号のいずれかを選択して、ストローブ可変遅延回路17に入力する。
第2設定値選択回路14は、端子5を介して入力されるテスト信号に応じて、ストローブ可変遅延回路17に入力する遅延設定値(第2通常遅延値または第2テスト遅延値)を選択する。
入力選択回路16は、端子5を介して入力されるテスト信号に応じて、端子15を介して入力されたストローブ信号または基準可変遅延回路3により遅延させられた基準クロック信号のいずれかを選択して、ストローブ可変遅延回路17に入力する。
第1及び第2設定値選択回路6,9並びに入力選択回路19は、テストモードにおいて両可変遅延回路3,17にそれぞれ第1テスト遅延値及び第2テスト遅延値を設定すると共に、基準可変遅延回路3を経て遅延された基準クロック信号がストローブ可変遅延回路17に入力されるようにテスト回路を成す切換え回路を構成する。
以上のような各回路から構成される遅延制御回路1は、端子5を介して入力されるテスト信号がデアサートされている(入力値が‘0’である)通常の動作モードでは、第1設定値選択回路6、第2設定値選択回路14、入力選択回路16はそれぞれ、基準遅延制御回路10からの第1通常設定値、ストローブ遅延制御回路13からの第2通常設定値、端子15からのストローブ信号を選択する。このとき、遅延制御回路1は、第1通常設定値及び第2通常設定値をそれぞれ基準クロック遅延設定値及びストローブ信号遅延設定値とするなどして、基準可変遅延回路3、位相比較器4、基準遅延制御回路10、ストローブ遅延制御回路13及びストローブ可変遅延回路17がそれぞれ、図3の基準可変遅延回路102、位相比較器103、基準遅延制御回路104、ストローブ遅延制御回路105及びストローブ可変遅延回路108として機能する。つまり、遅延制御回路1は、通常の動作モードでは、図3の遅延制御回路100と全く同じである。そのため、遅延制御回路1の通常動作モードでの動作のさらなる説明は省略する。
遅延制御回路1は、端子5を介して入力されるテスト信号がアサートされている(入力値が‘1’である)テストモードのときに各可変遅延回路3,17を構成する全単位遅延素子について動作テストができることに特徴がある。
遅延制御回路1の特徴的な動作を説明する前に、テストモードでのテスト対象である基準可変遅延回路3について図2を用いて説明する。なお、同じくテスト対象であるストローブ可変遅延回路17については、以下の説明における第1遅延値を第2遅延値と置き換え、第1テスト値を第2テスト値と置き換えて説明できる。
遅延制御回路1の特徴的な動作を説明する前に、テストモードでのテスト対象である基準可変遅延回路3について図2を用いて説明する。なお、同じくテスト対象であるストローブ可変遅延回路17については、以下の説明における第1遅延値を第2遅延値と置き換え、第1テスト値を第2テスト値と置き換えて説明できる。
基準可変遅延回路3は、選択部38と、直列に接続されたN個の単位遅延素子301〜30nとを有し、単位遅延素子による遅延時間T(単位遅延時間T)をすると、入力信号(基準信号)を単位遅延時間Tの整数倍の時間分遅延させて出力させることができる。
選択部38は、遅延設定値(第1遅延値や第1テスト遅延値)に基づき、選択信号0〜N−1の値を決定するものであり、選択信号0〜N−1には、‘0’または‘1’が与えられる。選択信号については、後述する。遅延設定値に基づく選択信号0〜N−1の決定は、例えば、予め記憶したテーブルを用いて行うことができる。
単位遅延素子301〜30nはそれぞれ、選択回路35と、遅延素子32と、入力端子33と、伝送出力端子31と、リターン入力端子34と、出力端子36と、選択信号入力端子37と、を有する。
選択部38は、遅延設定値(第1遅延値や第1テスト遅延値)に基づき、選択信号0〜N−1の値を決定するものであり、選択信号0〜N−1には、‘0’または‘1’が与えられる。選択信号については、後述する。遅延設定値に基づく選択信号0〜N−1の決定は、例えば、予め記憶したテーブルを用いて行うことができる。
単位遅延素子301〜30nはそれぞれ、選択回路35と、遅延素子32と、入力端子33と、伝送出力端子31と、リターン入力端子34と、出力端子36と、選択信号入力端子37と、を有する。
各単位遅延素子301〜30nは、入力端子33から入力された信号を、遅延素子32を通過させ遅延させ、伝送出力端子31を介して後段の単位遅延素子に出力する。
各単位遅延素子301〜30nの出力端子36から出力する信号は、選択部38から選択信号入力端子37を介して選択回路35へ入力される選択信号0〜N−1に応じて変わる。具体的には、各単位遅延素子301〜30nは、選択信号が‘1’であれば、入力端子33から入力され遅延素子32を通過した信号を出力端子36から出力し、選択信号が‘0’であれば、リターン入力端子34から入力された信号を出力端子36から出力する。
このように出力を切り替える選択信号0〜N−1は、必ず1つの信号のみが‘1’となるいわゆる“One Hot”と呼ばれる関係になっている。
各単位遅延素子301〜30nの出力端子36から出力する信号は、選択部38から選択信号入力端子37を介して選択回路35へ入力される選択信号0〜N−1に応じて変わる。具体的には、各単位遅延素子301〜30nは、選択信号が‘1’であれば、入力端子33から入力され遅延素子32を通過した信号を出力端子36から出力し、選択信号が‘0’であれば、リターン入力端子34から入力された信号を出力端子36から出力する。
このように出力を切り替える選択信号0〜N−1は、必ず1つの信号のみが‘1’となるいわゆる“One Hot”と呼ばれる関係になっている。
基準可変遅延回路3は、上述のように構成されるため、選択信号0〜N−1により、入力された信号の経路が一意に決定されるようになっている。つまり、選択信号0〜N−1により、信号が入力されてから出力されるまでに通過する単位遅延素子の数すなわち遅延時間を決定できるようになっている。
続いて、遅延制御回路1の特徴的な動作、つまり、上述のような基準可変遅延回路10やストローブ可変遅延回路17の各単位遅延素子301〜30nをテストするテストモードでの動作を説明する。なお、ここでは、可変遅延回路3,17はそれぞれ100段の単位遅延素子から構成されているとする。
テスト信号がアサートされているテストモードの場合、第1設定値選択回路6、第2設定値選択回路14、入力選択回路16はそれぞれ、テスト用遅延制御回路9からの第1テスト遅延値、同じくテスト用遅延制御回路9からの第2テスト遅延値、基準可変遅延回路3からの遅延された基準クロック信号を選択する。また、テストモード中、遅延制御回路1には、遅延トリガ信号(テストパルス)が入力される。
テスト信号がアサートされているテストモードの場合、第1設定値選択回路6、第2設定値選択回路14、入力選択回路16はそれぞれ、テスト用遅延制御回路9からの第1テスト遅延値、同じくテスト用遅延制御回路9からの第2テスト遅延値、基準可変遅延回路3からの遅延された基準クロック信号を選択する。また、テストモード中、遅延制御回路1には、遅延トリガ信号(テストパルス)が入力される。
基準可変遅延回路3に入力される第1テスト遅延値は、テストモード開始時、番号が0である選択信号(選択信号0、図2参照)が‘1’となるような遅延設定値、すなわち、基準可変遅延回路での遅延時間をTkとし単位遅延時間をTとしたときにTk=1×Tとなる遅延設定値である。この第1テスト遅延値は、テスト用遅延制御回路9の制御により、テストモード中、テストパルスのエッジ(立ち上がりか立ち下がりかはここでは問題にしない。)に同期して、‘1’となる選択信号の番号が1つ増えるような遅延設定値に切り換えられる。すなわち、テストパルスの入力毎に、基準可変遅延回路3での遅延時間Tkが単位遅延時間T増加するような遅延設定値に切り換えられる。
一方、ストローブ可変遅延回路17に入力される第2テスト遅延値は、テストモード開始時、番号が99(単位遅延素子の総数N(=100)−1)である選択信号のみが‘1’となるような遅延設定値、すなわち、ストローブ可変遅延回路17での遅延時間をTsとしたときにTs=100×Tとなる遅延設定値である。この第2テスト遅延値は、テスト用遅延制御回路9の制御により、テストモード中、テストパルスのエッジに同期して、 ‘1’となる選択信号の番号が1つ減るような遅延設定値に切り換えられる。すなわち、テストパルスの入力毎に、ストローブ可変遅延回路17での遅延時間Tsが単位遅延時間T減少するような遅延設定値に切り換えられる。
このようにして、遅延制御回路1では、テスト用遅延制御回路9が、テストモード中、第1テスト遅延値と第2テスト遅延値との和が一定となるようにしつつ、つまりは、基準可変遅延回路3による遅延時間とストローブ可変遅延回路17による遅延時間との和がTk+Ts=(100+1)×Tで一定となるようにしつつ、第1テスト遅延値及び第2テスト遅延値それぞれをテストパルスに同期して異なる値に切り替える。さらに、遅延制御回路1では、上述のように、基準可変遅延回路3から出力された基準クロック信号は、ストローブ可変遅延回路17に入力されている。
したがって、遅延制御回路1では、テストモード中、入力された基準クロック信号は、両方の可変遅延回路3,17を通過し、そして、その際通過した単位遅延素子に故障がなければ、テストパルスの入力前後で同じ遅延時間((100+1)×T)を持って、出力端子18を介して出力される。そのため、以下のようなLSIテスト方法を実施することができる。
遅延制御回路1に対するLSIテスト方法は、下記の1.〜12.のステップに分けられる。
1.テスト用遅延制御回路9に入力するリセット信号をアサートして、第1テスト遅延値及び第2テスト遅延値を初期値にリセットし、さらに、基準クロック信号、テスト信号、遅延トリガー信号、入力信号を‘0’にしばる。
2.第1設定値選択回路6、第2設定値選択回路14、入力選択回路16に入力するテスト信号を‘1’にしばり、基準可変遅延回路3に第1テスト遅延値を設定し、ストローブ可変遅延回路17に第2テスト遅延値を設定し、ストローブ可変遅延回路17に基準可変遅延回路から出力された信号を入力するようにする(テストモードにする)。
3.テスト用遅延制御回路9に入力するリセット信号をデアサートする。
4.端子2を介して基準クロック信号を基準可変遅延回路3に入力する。
5.出力端子18を介して出力された信号(出力信号)の立ち上がりエッジをLSIテスタにてサーチする。
6.上記出力信号の立ち上がりエッジの前後に、ある程度のマージンを含めて、故障の有無を判定するための期間(故障有無判定用期間)を設定する。
7.テスト用遅延制御回路9にトリガ信号としてのパルスを入力し、第1テスト遅延値及び第2テスト遅延値をそれぞれ切り替える。
8.端子2を介して基準クロックを基準可変遅延回路3に入力し、その時の出力信号の立ち上がりが上記6.で設定した故障有無判定用期間内で発生するか否か確認する。
9.出力信号の立ち上がりが故障有無判定用期間内で発生しない場合は、その遅延制御回路1は故障した単位遅延素子を含み不良である、と判断してテストを終了する。
10.出力信号の立ち上がりが故障有無判定期間内で発生した場合、その時に選択されている遅延制御回路1内の単位遅延素子は良品と判断する。
11.全ての単位遅延素子のテストが終了していない場合は、すなわち、単位遅延素子の個数Nより1つ少ない数の分、パルスをトリガ信号として入力していない場合は、上記7.に戻り、測定を続ける。
12.全ての単位遅延素子のテストが終了した場合は、遅延制御回路1(の全ての単位可変遅延素子)は良品と判断する。
1.テスト用遅延制御回路9に入力するリセット信号をアサートして、第1テスト遅延値及び第2テスト遅延値を初期値にリセットし、さらに、基準クロック信号、テスト信号、遅延トリガー信号、入力信号を‘0’にしばる。
2.第1設定値選択回路6、第2設定値選択回路14、入力選択回路16に入力するテスト信号を‘1’にしばり、基準可変遅延回路3に第1テスト遅延値を設定し、ストローブ可変遅延回路17に第2テスト遅延値を設定し、ストローブ可変遅延回路17に基準可変遅延回路から出力された信号を入力するようにする(テストモードにする)。
3.テスト用遅延制御回路9に入力するリセット信号をデアサートする。
4.端子2を介して基準クロック信号を基準可変遅延回路3に入力する。
5.出力端子18を介して出力された信号(出力信号)の立ち上がりエッジをLSIテスタにてサーチする。
6.上記出力信号の立ち上がりエッジの前後に、ある程度のマージンを含めて、故障の有無を判定するための期間(故障有無判定用期間)を設定する。
7.テスト用遅延制御回路9にトリガ信号としてのパルスを入力し、第1テスト遅延値及び第2テスト遅延値をそれぞれ切り替える。
8.端子2を介して基準クロックを基準可変遅延回路3に入力し、その時の出力信号の立ち上がりが上記6.で設定した故障有無判定用期間内で発生するか否か確認する。
9.出力信号の立ち上がりが故障有無判定用期間内で発生しない場合は、その遅延制御回路1は故障した単位遅延素子を含み不良である、と判断してテストを終了する。
10.出力信号の立ち上がりが故障有無判定期間内で発生した場合、その時に選択されている遅延制御回路1内の単位遅延素子は良品と判断する。
11.全ての単位遅延素子のテストが終了していない場合は、すなわち、単位遅延素子の個数Nより1つ少ない数の分、パルスをトリガ信号として入力していない場合は、上記7.に戻り、測定を続ける。
12.全ての単位遅延素子のテストが終了した場合は、遅延制御回路1(の全ての単位可変遅延素子)は良品と判断する。
このように、本発明の遅延制御回路1は、テスト時に基準可変遅延回路3とストローブ可変遅延回路17を直列に接続し、端子2から入力される基準クロック信号が基準可変遅延回路3とストローブ可変遅延回路17を通って出力端子18から出力信号として外部に出力される構造とし、さらに、第1テスト遅延値と第2テスト遅延値とをそれらの和が一定となるように他の値に切り換えることで、故障がない限り、切り換え前後で可変遅延回路3,17による遅延時間が常に一定になるようにしている。
これにより、基準可変遅延回路3及びストローブ可変遅延回路17の全ての単位遅延素子について良否検査を行うときに、全ての組み合わせの第1テスト遅延値と第2テスト遅延値について行えばよく、従来のように全ての第1テスト遅延値及び全ての第2テスト遅延値についてそれぞれ別々に行う必要がある場合に比べて、良否検査に掛かる時間が、単純計算で半分となる。また、本発明の遅延制御回路1の検査をするときに、従来のように良否判定期間の設定を対象の単位遅延素子を切り替える毎に行っておらず、1回行えばよいので、良否検査に掛かる時間を短縮できる。そのため、量産性に優れる。
また、良否の判定に用いる値が、同一遅延制御回路内すなわち同一チップ上の単位遅延素子によるものなので、チップ毎のばらつきを考慮して良否判定用期間を設定する必要がないため、安定かつ再現性よくテストを行うことができる。したがって、信頼性が高く且つ不良率の低い遅延制御回路1を含むASIC(Application Specific Integrated Circuit)を提供することができる。
また、位相比較器を用いずにLSIテスタで単位遅延素子の良否を判定することができる。
また、位相比較器を用いずにLSIテスタで単位遅延素子の良否を判定することができる。
また、上記の例は、1つの基準可変遅延回路3に対して1つのストローブ可変遅延回路17を備える構成であるが、複数のストローブ可変遅延回路17を備える構成であってもよい。この場合は、基準可変遅延回路3と複数のストローブ可変遅延回路17のそれぞれとは、テストモード時に、基準可変遅延回路3からの出力信号がそれぞれのストローブ可変遅延回路17へ入力信号として入力されるようにすればよい。
なお、本発明の遅延制御回路は上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは無論である。
なお、本発明の遅延制御回路は上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは無論である。
1…遅延制御回路、2,5,7,8…端子、3…基準可変遅延回路、4…位相比較器、6…設定値選択回路、9…テスト用遅延制御回路、10…基準遅延制御回路、11…端子、13…ストローブ遅延制御回路、14…設定値選択回路、15…端子、16…入力選択回路、17…ストローブ可変遅延回路、18…出力端子、301〜30n…単位遅延素子、31…伝送出力端子、32…遅延素子、33…入力端子、34…リターン入力端子、35…選択回路、36…出力端子、37…選択信号入力端子、38…選択部。
Claims (3)
- DLL回路を用いて外部からの基準クロック信号と同期してストローブ信号を遅延させた遅延ストローブ信号を生成する遅延制御回路であって、
複数の単位遅延素子を有し、前記基準クロック信号の遅延時間が該信号の通過する前記単位遅延素子の数によって設定される第1の可変遅延制御回路と、
該第1の可変遅延回路と同一構成の前記ストローブ信号の遅延時間が設定される第2の可変遅延回路と、
前記第1及び第2の可変遅延回路に対しそれぞれテスト用遅延時間を設定するテスト用遅延制御回路と、
前記第1及び第2の可変遅延回路のテストの際に前記第1及び第2の可変遅延回路のそれぞれに前記テスト用遅延制御回路が設定するテスト用遅延時間を設定すると共に、前記第1の可変遅延回路を経て遅延された前記基準クロック信号を前記第2の可変遅延回路に入力するようにテスト回路を構成する切換え回路と、を備え、
前記テスト用遅延制御回路は、前記テストの際、前記基準クロック信号が遅延される合計遅延時間が1個の単位遅延素子を通過する時間と全数の単位遅延素子を通過する時間との和と等しくなるものを前記テスト用遅延時間の初期値として設定し、以後、前記合計時間を前記和で一定にしたまま、前記テスト用遅延時間の一方を増加させ他方を減少させてゆくことを特徴とする遅延制御回路。 - 前記テスト用遅延制御回路は、外部からのトリガ信号入力時に、前記テスト用遅延時間を増減させることを特徴とする請求項1に記載の遅延制御回路。
- 前記備えた第2の可変遅延回路は複数であり、前記テストの際に、前記第1の可変遅延回路を経て遅延された前記基準クロック信号をそれぞれの前記第2の可変遅延回路に入力することを特徴とする請求項1または2に記載の遅延制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008267257A JP2010096617A (ja) | 2008-10-16 | 2008-10-16 | 遅延制御回路 |
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JP2013143628A (ja) * | 2012-01-10 | 2013-07-22 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
2008
- 2008-10-16 JP JP2008267257A patent/JP2010096617A/ja active Pending
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