JP2001006400A - メモリデバイス - Google Patents

Abstract

(57)【要約】 【課題】セットアップ時間及びホールド時間を正確に測
定できる試験回路を有するメモリデバイスを提供する。 【解決手段】基準クロックを第１の設定信号に対応して
第１の遅延時間だけ遅延させ、第１のクロックを生成す
る第１の遅延回路と、基準クロックを第２の設定信号に
対応して第２の遅延時間だけ遅延させ、第２のクロック
を生成する第２の遅延回路と、前記第２のクロックに基
づいて生成したダミーデータを、前記第１のクロックに
基づいて生成したダミークロックのタイミングで取り込
むダミー入力ラッチとを有し、前記第１又は第２の設定
信号により前記第１又は第２の遅延時間を可変設定し、
前記ダミークロックのタイミング又は前記ダミーデータ
の生成タイミングを変えながら、前記ダミーデータを前
記ダミー入力ラッチに取り込み、前記ダミーデータと前
記ダミー入力ラッチの取り込んだデータを比較する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セットアップ時間
及びホールド時間を正確に測定できる試験回路を有する
メモリデバイスに関する。

【０００２】

【従来の技術】メモリデバイスにおいては、クロックに
より入力データを取り込む場合にはセットアップ時間及
びホールド時間の仕様が定められ、又、データを出力す
る場合には出力データの確定期間についての仕様が定め
られており、製造したメモリデバイスがこの仕様を満た
すか否かが試験される。

【０００３】ここでセットアップ時間とは、取り込みタ
イミングの前に入力データが確定していなければならな
い時間であり、ホールド時間とは、取り込みタイミング
の後にその入力データを維持していなければならない時
間である。

【０００４】図１４は、本出願人による特開平１１−７
２５４０公報に記載されたセットアップ時間及びホール
ド時間の試験回路である。この試験回路は、メモリデバ
イスに内蔵されており、メモリデバイスで大量に使用さ
れる入力ラッチと同じ特性を有するダミー入力ラッチ３
０６のセットアップ時間及びホールド時間を測定するこ
とができる。

【０００５】この試験回路は、測定の基準となる内部ク
ロックＣＬＫ２０を発生させる内部クロック発生回路３
１２と、テスト信号Ｔｅｓｔ２１を入力し内蔵されるＤ
ＬＬ回路の可変ディレイを制御することにより、内部ク
ロックＣＬＫ２０に任意の遅延を与えてクロックＣＬＫ
２１を生成する出力クロックタイミング安定化回路３１
０と、同様に、テスト信号Ｔｅｓｔ２２により内部クロ
ックＣＬＫ２０に任意の遅延を与えてクロックＣＬＫ２
２を生成する入力クロックタイミング安定化回路３１１
とを有する。

【０００６】また、この試験回路は、ダミーデータＤ−
ＤＱを発生させるダミーデータ発生回路３０１と、ダミ
ーデータＤ−ＤＱをクロックＣＬＫ２１に同期してシフ
トさせるシフトレジスタ３０２と、シフトレジスタ３０
２から出力されるダミーデータＤ−ＤＱ２１を分周する
分周器３０３と、ダミーデータＤ−ＤＱをクロックＣＬ
Ｋ２１に同期させダミーデータＤ−ＤＱ２３を出力する
ダミー出力バッファ３０４と、ダミーデータＤ−ＤＱ２
３が入力されダミーデータＤ−ＤＱ２４を出力するダミ
ー入力バッファ３０５と、ダミーデータＤ−ＤＱ２４を
クロックＣＬＫ２２のタイミングでラッチするダミー入
力ラッチ３０６と、ダミー入力ラッチ３０６から出力さ
れるダミーデータＤ−ＤＱ２５を分周する分周器３０７
とを有する。

【０００７】ここで、シフトレジスタ３０２は、ダミー
出力バッファ３０４、ダミー入力バッファ３０５及びダ
ミー入力ラッチ３０６による信号遅延を補償するために
挿入される。また、分周器３０３、３０７は同じ分周比
を有するので、ダミーデータＤ−ＤＱ２２、Ｄ−ＤＱ２
６は、ほぼ同じタイミングで比較器３０８に入力され
る。比較器３０８は、ダミーデータＤ−ＤＱ２２、Ｄ−
ＤＱ２６を比較し、比較信号Ｎをデータ出力パッド３０
９から出力する。

【０００８】次に、セットアップ時間及びホールド時間
の測定方法について説明する。ダミーデータ発生回路３
０１は、例えば（Ｈ、Ｌ、Ｌ）からなるダミーデータＤ
−ＤＱを生成する。ダミーデータＤ−ＤＱは、シフトレ
ジスタ３０２でクロックＣＬＫ２１に同期した３クロッ
ク分の（Ｈ、Ｌ、Ｌ）からなるダミーデータＤ−ＤＱ２
１に変換され、また所定の遅延を与えられる。ダミーデ
ータＤ−ＤＱ２１は、分周器３０３で例えば１／２に分
周され、周期が２倍になった（Ｈ、Ｌ、Ｌ）からなるダ
ミーデータＤ−ＤＱ２２に変換される。

【０００９】一方、ダミーデータ発生回路３０１で生成
されたダミーデータＤ−ＤＱは、ダミー出力バッファ３
０４でクロックＣＬＫ２１に同期した３クロック分の
（Ｈ、Ｌ、Ｌ）からなるダミーデータＤ−ＤＱ２３に変
換される。ダミーデータＤ−ＤＱ２３は、ダミー入力バ
ッファ３０５を介してダミーデータＤ−ＤＱ２４にな
り、クロックＣＬＫ２２に同期したタイミングでダミー
入力ラッチ３０６によりラッチされ、ダミーデータＤ−
ＤＱ２５になる。ダミーデータＤ−ＤＱ２５は、分周器
３０７で１／２に分周されてダミーデータＤ−ＤＱ２６
に変換される。

【００１０】図１５は、セットアップ時間とホールド時
間の説明図であり、ダミー入力ラッチ３０６におけるク
ロックＣＬＫ２２とダミーデータＤ−ＤＱ２４のタイミ
ングを示す。ダミー入力ラッチ３０６は、クロックＣＬ
Ｋ２２の立ち上がりのタイミングで、ダミーデータＤ−
ＤＱ２４のＬレベルのデータをラッチするものとする。

【００１１】ここで、図１４に示したテスト信号Ｔｅｓ
ｔ２２又はＴｅｓｔ２１を変化させ、クロックＣＬＫ２
２又はダミーデータＤ−ＤＱ２４のタイミングを変化さ
せる。テスト信号Ｔｅｓｔ２２は、クロックＣＬＫ２２
のタイミングを直接変化させるが、テスト信号Ｔｅｓｔ
２１は、クロックＣＬＫ２１のタイミングを変化させ
て、間接的にダミーデータＤ−ＤＱ２４のタイミングを
変化させる。

【００１２】この場合、セットアップ時間又はホールド
時間は、クロックＣＬＫ２２とダミーデータＤ−ＤＱ２
４の相対的なタイミングに依存するため、セットアップ
時間又はホールド時間を測定するために、テスト信号Ｔ
ｅｓｔ２１又はＴｅｓｔ２２の一方を変化させてもよい
し、両方を変化させてもよい。

【００１３】例えば、クロックＣＬＫ２２のタイミング
を変化させ、図１５（１）に示すように、ダミーデータ
Ｄ−ＤＱ２４がＬレベルになってから、セットアップ時
間Ｔｓｕより長い時間Ｔｍ１が経過した後に、クロック
ＣＬＫ２２が立ち上がった場合は、ダミー入力ラッチ３
０６は、ダミーデータＤ−ＤＱ２４のＬレベルのデータ
をラッチすることができる。しかし、クロックＣＬＫ２
２が立ち上がるタイミングを矢印３２１に示すように早
めてダミーデータＤ−ＤＱ２４がＬレベルになってから
クロックＣＬＫ２２が立ち上がるまでの時間Ｔｍ１を短
縮し、時間Ｔｍ１がセットアップ時間Ｔｓｕより短くな
った場合は、ダミー入力ラッチ３０６は、ダミーデータ
Ｄ−ＤＱ４のＬレベルのデータをラッチすることはでき
ない。

【００１４】また、図１５（２）に示すように、クロッ
クＣＬＫ２２が立ち上がった後で、ホールド時間Ｔｈｏ
より長い時間Ｔｍ２が経過した後に、ダミーデータＤ−
ＤＱ２４がＨレベルになった場合は、ダミー入力ラッチ
３０６は、ダミーデータＤ−ＤＱ２４のＬレベルのデー
タをラッチすることができる。しかし、クロックＣＬＫ
２２が立ち上がるタイミングを矢印３２２に示すように
遅らせてクロックＣＬＫ２２が立ち上がってからダミー
データＤ−ＤＱ２４がＨレベルになるまでの時間Ｔｍ２
を短縮し、時間Ｔ２がホールド時間Ｔｈｏより短くなっ
た場合は、ダミー入力ラッチ３０６は、ダミーデータＤ
−ＤＱ２４のＬレベルのデータをラッチすることはでき
ない。

【００１５】従って、図１４に示すように、ダミーデー
タＤ−ＤＱのデータを保存しているダミーデータＤ−Ｄ
Ｑ２２と、ダミーデータＤ−ＤＱから生成したダミーデ
ータＤ−ＤＱ２４を、ダミー入力ラッチ３０６によりラ
ッチしたダミーデータＤ−ＤＱ２６を、比較器３０７で
比較することにより、ダミー入力ラッチ３０６がダミー
データＤ−ＤＱ２４を正しくラッチしたか否かを測定す
ることができる。

【００１６】即ち、図１５（１）において、クロックＣ
ＬＫ２２の立ち上がりのタイミングを矢印３２１のよう
に早めていく場合に、ダミーデータＤ−ＤＱ２４のＬレ
ベルのデータをラッチできなくなる時間Ｔｍ１がセット
アップ時間Ｔｓｕである。また、図１５（２）におい
て、クロックＣＬＫ２２の立ち上がりのタイミングを矢
印３２２のように遅らせていく場合に、ダミーデータＤ
−ＤＱ２４のＬレベルのデータをラッチできなくなる時
間Ｔｍ２がホールド時間Ｔｈｏである。

【００１７】

【発明が解決しようとする課題】しかしながら、従来の
試験回路では、ダミー入力ラッチ３０６がダミーデータ
Ｄ−ＤＱ２４をラッチするタイミングの精度は、入力ク
ロックタイミング安定化回路３１１のクロックＣＬＫ２
２の精度、及び出力クロックタイミング安定化回路３１
０のクロックＣＬＫ２１の精度に依存していた。

【００１８】クロックＣＬＫ２２は、入力クロックタイ
ミング安定化回路３１１に設けられているディレイ・ロ
ックド・ループ回路（以下、ＤＬＬ(Delay Locked Loo
p) 回路という。）により生成され、ダミーデータＤ−
ＤＱ２４は、出力クロックタイミング安定化回路３１０
に設けられている別のＤＬＬ回路により生成される。従
って、ダミー入力ラッチ３０６がダミーデータＤ−ＤＱ
２４のデータをラッチするタイミングは、双方のＤＬＬ
回路のフィードバックループ回路に特有のジッタにより
変動する。

【００１９】図１６は、ＤＬＬ回路により発生するジッ
タの説明図である。クロックＣＬＫ２２の位相は、図１
４に示したテスト信号Ｔｅｓｔ２２により、ＤＬＬ回路
に内蔵される遅延素子の最小の遅延時間Ｔｒごとに変化
させることができる。このため、クロックＣＬＫ２２の
位相を制御して時間Ｔｍ１を変化させ、セットアップ時
間Ｔｓｕを測定することができるが、クロックＣＬＫ２
２の位相は、ＤＬＬ回路のジッタにより±Ｔｊの範囲で
変動する。

【００２０】図１６では、クロックＣＬＫ２２の位相が
ジッタにより変動する場合を示したが、ダミーデータＤ
−ＤＱ２４のタイミングもＤＬＬ回路のジッタにより変
動するので、セットアップ時間Ｔｓｕ等の測定値の変動
は更に拡大する。従って、従来の測定回路では、ダミー
入力ラッチ３０６のセットアップ時間Ｔｓｕ又はホール
ド時間Ｔｈｏを測定した場合、信頼性の観点から、その
測定値にＤＬＬ回路のジッタＴｊを加算しなければなら
なかった。

【００２１】例えば、セットアップ時間Ｔｓｕの測定結
果が０．４ｎｓであり、ＤＬＬ回路のジッタＴｊが０．
２ｎｓの場合は、そのメモリデバイスのセットアップ時
間Ｔｓｕは０．６ｎｓであるとしなければならず、セッ
トアップ時間Ｔｓｕの規格が０．５ｎｓの場合は、実力
的には規格内に入るメモリデバイスを、規格外としなけ
ればならない場合が生じ、製造歩留りの低下を招いてい
た。

【００２２】また、近年高速化の傾向が著しいＤＲＡＭ
等のメモリデバイスは、クロックの立ち上がりと立ち下
がりの両方で入力データを取り込む、いわゆるダブルデ
ータレートで動作させる場合が多い。このため、入力デ
ータのセットアップ時間及びホールド時間は極めて短く
なり、ＤＬＬ回路のジッタのレベルに近づいている。従
って、ＤＬＬ回路のジッタは、入力ラッチのセットアッ
プ時間及びホールド時間に対して無視できなくなり、Ｄ
ＬＬ回路で生成されるクロックを使用して、正確なセッ
トアップ時間及びホールド時間を測定することは不可能
である。

【００２３】そこで、本発明の目的は、セットアップ時
間及びホールド時間を正確に測定できる試験回路を有す
るメモリデバイスを提供することにある。

【００２４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、セットアップ時間及びホ
ールド時間を測定する試験回路に、ＤＬＬ回路を使用せ
ず、遅延時間を可変設定できる遅延回路を使用すること
にある。従って、本発明によれば、ＤＬＬ回路に付随す
るジッタがなく、正確にセットアップ時間及びホールド
時間を測定することができる。

【００２５】上記の目的を達成するために、本発明の別
の側面は、基準クロックを第１の設定信号に対応して第
１の遅延時間だけ遅延させ、第１のクロックを生成する
第１の遅延回路と、前記基準クロックに基づいて生成し
たダミーデータを、前記第１のクロックに基づいて生成
したダミークロックのタイミングで取り込むダミー入力
ラッチとを有し、前記第１の設定信号により前記第１の
遅延時間を可変設定し、前記ダミークロックのタイミン
グを変えながら前記ダミーデータを前記ダミー入力ラッ
チに取り込み、前記ダミーデータと前記ダミー入力ラッ
チの取り込んだデータを比較して前記ダミー入力ラッチ
の取り込み動作を試験することを特徴とする。

【００２６】本発明によれば、第１の設定信号によりダ
ミークロックのタイミングを設定できる。従って、第１
の設定信号を調整してダミークロックとダミーデータの
相対的なタイミング差を変化させ、ダミー入力ラッチの
セットアップ時間及びホールド時間を測定することがで
きる。しかも、本発明によれば、ダミークロックとダミ
ーデータの相対的なタイミング差は、第１の遅延回路に
より設定できるので、ＤＬＬ回路に付随するジッタがな
く、正確にセットアップ時間及びホールド時間を測定す
ることができる。

【００２７】上記の目的を達成するために、本発明の別
の側面は、基準クロックを第２の設定信号に対応して第
２の遅延時間だけ遅延させ、第２のクロックを生成する
第２の遅延回路と、前記第２のクロックに基づいて生成
したダミーデータを、前記基準クロックに基づいて生成
したダミークロックのタイミングで取り込むダミー入力
ラッチとを有し、前記第２の設定信号により前記第２の
遅延時間を可変設定し、前記ダミーデータの生成タイミ
ングを変えながら前記ダミーデータを前記ダミー入力ラ
ッチに取り込み、前記ダミーデータと前記ダミー入力ラ
ッチの取り込んだデータを比較して前記ダミー入力ラッ
チの取り込み動作を試験することを特徴とする。

【００２８】本発明によれば、第２の設定信号によりダ
ミーデータのタイミングを設定できる。従って、第２の
設定信号を調整してダミークロックとダミーデータの相
対的なタイミング差を変化させ、ダミー入力ラッチのセ
ットアップ時間及びホールド時間を測定することができ
る。しかも、本発明によれば、ダミークロックとダミー
データの相対的なタイミング差は、第２の遅延回路によ
り設定できるので、ＤＬＬ回路に付随するジッタがな
く、正確にセットアップ時間及びホールド時間を測定す
ることができる。

【００２９】上記の目的を達成するために、本発明の別
の側面は、基準クロックを第１の設定信号に対応して第
１の遅延時間だけ遅延させ、第１のクロックを生成する
第１の遅延回路と、前記基準クロックを第２の設定信号
に対応して第２の遅延時間だけ遅延させ、第２のクロッ
クを生成する第２の遅延回路と、前記第２のクロックに
基づいて生成したダミーデータを、前記第１のクロック
に基づいて生成したダミークロックのタイミングで取り
込むダミー入力ラッチとを有し、前記第１又は第２の設
定信号により前記第１又は第２の遅延時間を可変設定
し、前記ダミークロックのタイミング又は前記ダミーデ
ータの生成タイミングを変えながら、前記ダミーデータ
を前記ダミー入力ラッチに取り込み、前記ダミーデータ
と前記ダミー入力ラッチの取り込んだデータを比較して
前記ダミー入力ラッチの取り込み動作を試験することを
特徴とする。

【００３０】本発明によれば、第１の設定信号によりダ
ミークロックのタイミングを設定でき、第２の設定信号
によりダミーデータのタイミングを設定できる。従っ
て、第１、第２の設定信号を調整してダミークロックと
ダミーデータの相対的なタイミング差を変化させ、ダミ
ー入力ラッチのセットアップ時間及びホールド時間を測
定することができる。しかも、本発明によれば、ダミー
クロックとダミーデータの相対的なタイミング差は、第
１、第２の遅延回路により設定できるので、ＤＬＬ回路
に付随するジッタがなく、正確にセットアップ時間及び
ホールド時間を測定することができる。

【００３１】更に、上記の発明において、その好ましい
態様は、前記第１又は第２の遅延回路が、直列に接続さ
れた複数の遅延ユニットを有し、前記基準クロックを、
前記第１又は第２の設定信号に対応して有効化された前
記遅延ユニットの遅延時間だけ遅延させることを特徴と
する。

【００３２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００３３】図１は、本発明の実施の形態のメモリデバ
イスの試験回路の構成図である。本実施の形態の試験回
路は、メモリデバイスに内蔵されており、メモリデバイ
スで大量に使用される入力ラッチと同じ特性を有するダ
ミー入力ラッチ２１のセットアップ時間及びホールド時
間を正確に測定することができる。

【００３４】本実施の形態の試験回路は、設定信号ｔｄ
１又はｔｄ２により遅延時間を設定できる遅延回路１
１、１２、１７、１８等を有し、遅延回路１１、１２、
１７、１８には、基準クロックＣＬＫ及び／ＣＬＫが入
力される。ここで、遅延回路１１等に基準クロックＣＬ
Ｋ及び／ＣＬＫが供給されるのは、本メモリデバイスの
入力と出力とがダブルデータレートで動作する場合に対
応できるためである。

【００３５】基準クロックＣＬＫ及び／ＣＬＫは、第１
の遅延回路１１、１２により設定信号ｔｄ１に対応した
第１の遅延時間Ｔｄ１を与えられて第１のクロックＣＬ
Ｋ１になり、ダミー出力バッファ１５に入力される。ダ
ミー出力バッファ１５は、ダミーデータ発生回路１４で
生成されたダミーデータＤ−ＤＱ１をもとに、第１のク
ロックＣＬＫ１のタイミングに同期させてダミークロッ
クＤ−ＣＬＫを生成する。

【００３６】ここでダミーデータＤ−ＤＱ１は、クロッ
クに応答して反転するデータであり、ダミークロックＤ
−ＣＬＫは、クロックＣＬＫ１に同期してＨ→Ｌ→Ｈ→
Ｌ→・・と反転するクロックになる。ダミークロックＤ
−ＣＬＫは、ダミー入力バッファ１６を介してダミーク
ロックＤ−ＣＬＫ１になり、ダミー入力ラッチ２１に供
給される。

【００３７】また、基準クロックＣＬＫ及び／ＣＬＫ
は、第２の遅延回路１７、１８により設定信号ｔｄ２に
対応した第２の遅延時間Ｔｄ２を与えられて第２のクロ
ックＣＬＫ２になり、ダミー出力バッファ１９に入力さ
れる。ダミー出力バッファ１９は、ダミーデータ発生回
路２６で生成されたダミーデータＤ−ＤＱ２を、第２の
クロックＣＬＫ２のタイミングに同期させダミーデータ
Ｄ−ＤＱ３を出力する。

【００３８】ダミーデータ発生回路２６は、データ設定
信号ＤＳにより生成するデータが設定され、ダミー入力
ラッチ２１に試験的にラッチさせるダミーデータＤ−Ｄ
Ｑ２を生成する。本実施の形態では、ダミーデータＤ−
ＤＱ２がダミー入力ラッチ２１で正しくラッチされる最
短の時間を測定することにより、セットアップ時間及び
ホールド時間を測定する。

【００３９】ダミーデータＤ−ＤＱ３は、ダミー入力バ
ッファ２０を介してダミーデータＤ−ＤＱ４になり、ダ
ミー入力ラッチ２１に供給される。ダミー入力ラッチ２
１は、ダミーデータＤ−ＤＱ４をダミークロックＤ−Ｃ
ＬＫ１のタイミングで取り込んでラッチし、ダミーデー
タＤ−ＤＱ５、Ｄ−ＤＱ５Ｂをタイミング回路２２に出
力する。タイミング回路２２は、ダミーデータＤ−ＤＱ
５、Ｄ−ＤＱ５Ｂを、第１のクロックＣＬＫ１のタイミ
ングに同期させ、比較器２３に出力する。

【００４０】この場合、ダミー入力ラッチ２１は、２つ
のラッチ部を有し、ダミーデータＤ−ＤＱ４をダミーク
ロックＤ−ＣＬＫ１の立ち上がりと立ち下がりのタイミ
ングで別々に取り込んでラッチし、シングルデータレー
トのダミーデータＤ−ＤＱ５、Ｄ−ＤＱ５Ｂを出力す
る。

【００４１】一方、ダミーデータ発生回路２６で生成さ
れたダミーデータＤ−ＤＱ２は、シフトレジスタ２７に
入力される。シフトレジスタ２７は、ダミー出力バッフ
ァ１９、ダミー入力バッファ２０及びダミー入力ラッチ
２１で発生する遅延時間を生成するために設けられる。
このため、タイミング回路２２に入力されるダミーデー
タＤ−ＤＱ５、Ｄ−ＤＱ５Ｂと、分周器２９に入力され
るダミーデータＤ−ＤＱ７は、ほぼ同じタイミングにな
る。なお、シフトレジスタ２７には、第１のクロックＣ
ＬＫ１、／ＣＬＫ１が入力される。

【００４２】ダミーデータＤ−ＤＱ７は、分周器２９に
より、シングルデータレートの２つのダミーデータＤ−
ＤＱ８に変換され、比較器２３に入力される。分周器２
９とタイミング回路２２にはともに第１のクロックＣＬ
Ｋ１、／ＣＬＫ１が入力されるので、ダミーデータＤ−
ＤＱ８とダミーデータＤ−ＤＱ６はほぼ同じタイミング
で比較器２３に入力される。

【００４３】ここで、ダミーデータＤ−ＤＱ８は、ダミ
ーデータＤ−ＤＱ２をシフトレジスタ２７で遅延させ、
分周器２９で分周したものであり、そのデータの状態は
変化しない。一方、ダミーデータＤ−ＤＱ６は、ダミー
データＤ−ＤＱ２をダミー出力バッファ１９、ダミー入
力バッファ２０で遅延させたダミーデータＤ−ＤＱ４を
ダミー入力ラッチ２１により取り込んでラッチしたもの
である。従って、ダミーデータＤ−ＤＱ６は、ダミー入
力ラッチ２１がダミーデータＤ−ＤＱ４を正しく取り込
んでラッチしなかった場合は、ダミーデータＤ−ＤＱ２
と異なるデータになる。

【００４４】従って、ダミーデータＤ−ＤＱ６とダミー
データＤ−ＤＱ８は、ダミー入力ラッチ２１が、ダミー
データＤ−ＤＱ４を正しく取り込んでラッチしていれば
一致し、正しく取り込んでラッチしていなければ一致し
ない。このため、比較器２３の比較結果Ｎ３により、ダ
ミー入力ラッチ２１が、ダミーデータＤ−ＤＱ４を正し
く取り込んでラッチしたか否かを検出することができ
る。

【００４５】この場合、セットアップ時間及びホールド
時間の測定は以下のように行う。即ち、第１の遅延回路
１１、１２の第１の遅延時間Ｔｄ１を第１の設定信号ｔ
ｄ１により設定し、第２の遅延回路１７、１８の第２の
遅延時間Ｔｄ２を第２の設定信号ｔｄ２により設定し
て、ダミー入力ラッチ２１に入力されるダミークロック
Ｄ−ＣＬＫ１とダミーデータＤ−ＤＱ４の相対的なタイ
ミングの差を変化させる。この時、比較器２３の比較結
果Ｎ３により、ダミー入力ラッチ２１がダミーデータＤ
−ＤＱ４を正しく取り込んでラッチするか否かを測定す
る。この場合、正しく取り込んでラッチできる場合にお
ける第１の遅延時間Ｔｄ１と第２の遅延時間Ｔｄ２の差
の最短時間が、ダミー入力ラッチ２１のセットアップ時
間又はホールド時間となる。

【００４６】また、セレクタ１３は、第１のクロックＣ
ＬＫ１、／ＣＬＫ１を直接外部から測定するために、第
１のクロックＣＬＫ１、／ＣＬＫ１の一方を選択して信
号Ｎ２としてセレクタ２４に出力する。また、セレクタ
３０は、第２のクロックＣＬＫ２、／ＣＬＫ２を直接外
部から測定するために、第２のクロックＣＬＫ２、／Ｃ
ＬＫ２の一方を選択して信号Ｎ４としてセレクタ２４に
出力する。

【００４７】また、第３の遅延回路は、遅延回路１１、
１２と同じ特性の遅延回路３１、３２、３３がｎ段直列
に接続されており、それぞれの遅延回路３１、３２、３
３に第１の設定信号ｔｄ１が入力される。従って、基準
クロックＣＬＫは、ｎ段の遅延回路３１、３２、３３に
より遅延時間Ｔｄ１×ｎだけ遅延され、クロックＣＬＫ
ｄ１となる。

【００４８】同様に、第４の遅延回路は、遅延回路１
７、１８と同じ特性の遅延回路３４、３５、３６がｎ段
直列に接続されており、それぞれの遅延回路３４、３
５、３６に第２の設定信号ｔｄ２が入力される。従っ
て、基準クロックＣＬＫは、ｎ段の遅延回路３４、３
５、３６により遅延時間Ｔｄ２×ｎだけ遅延され、クロ
ックＣＬＫｄ２となる。また、セレクタ３７は、クロッ
クＣＬＫｄ１とクロックＣＬＫｄ２の一方を選択して信
号Ｎ５とし、セレクタ２４に出力する。

【００４９】基準クロックからＴｄ１×ｎの遅延時間を
有するクロックＣＬＫｄ１とＴｄ２×ｎの遅延時間を有
するクロックＣＬＫｄ２を出力させるのは、第１、第２
の遅延時間の差（Ｔｄ１−Ｔｄ２、Ｔｄ２−Ｔｄ１）の
測定を容易にするためである。即ち、本実施の形態の試
験回路では、セットアップ時間又はホールド時間とし
て、第１の遅延時間Ｔｄ１と第２の遅延時間Ｔｄ２の差
の時間ΔＴを測定する必要があるが、この時間ΔＴは極
めて短く、直接測定するには高価格のテスタが必要であ
る。

【００５０】そこで、本実施の形態では、低価格のテス
タでも測定可能な遅延時間Ｔｄ１×ｎと遅延時間Ｔｄ２
×ｎの差の時間ΔＴ×ｎを生成し、その測定値を１／ｎ
することにより、時間ΔＴを求める。これにより、低価
格のテスタでも高速メモリデバイスのセットアップ時間
及びホールド時間を正確に測定することができる。

【００５１】セレクタ２４は、上記の信号Ｎ２、Ｎ３、
Ｎ４、Ｎ５、及び通常動作で生成されるデータ信号ＤＱ
（Ｎ１）を選択してＤＱパッド２５から出力するが、信
号Ｎ３を論理合成した信号を出力することも可能であ
る。なお、セレクタ２４から信号を出力する端子は、Ｄ
Ｑパッド２５に限らず、他の信号出力が可能な端子、例
えばＤＱＳ端子、又は専用ＰＡＤ端子等でもかまわな
い。

【００５２】図２は、本実施の形態の試験回路におい
て、セットアップ時間を測定する場合のタイムチャート
である。試験回路に入力される基準クロックＣＬＫ、／
ＣＬＫは、第１の遅延回路１１、１２により第１の遅延
時間Ｔｄ１だけ遅延されると共に、その立ち上がりに対
応して、第１のクロックＣＬＫ１、／ＣＬＫ１が生成さ
れる。但し、基準クロック／ＣＬＫは、基準クロックＣ
ＬＫの反転クロックであり、図２には示されない。第１
のクロックＣＬＫ１は、ダミー出力バッファ１５及びダ
ミー入力バッファ１６により時間Ｔｅ１だけ遅延され、
ダミークロックＤ−ＣＬＫ１になる。

【００５３】一方、基準クロックＣＬＫ、／ＣＬＫは、
第２の遅延回路１７、１８により第２の遅延時間Ｔｄ２
だけ遅延されると共に、その立ち上がりに対応して、第
２のクロックＣＬＫ２、／ＣＬＫ２が生成される。ダミ
ー出力バッファ１９は、ダミーデータＤ−ＤＱ２を第２
のクロックＣＬＫ２／ＣＬＫ２に同期して、ダミー入力
ラッチ２１に入力するダミーデータＤ−ＤＱ４を生成す
る。なお、第２のクロックＣＬＫ２とダミーデータＤ−
ＤＱ４の時間差Ｔｅ２は上記の時間Ｔｅ１とほぼ等し
い。これは、ダミー出力バッファ１５、１９とダミー入
力バッファ１６、２０の遅延特性がほぼ等しいからであ
る。

【００５４】ダミーデータＤ−ＤＱ２は、ダミー入力ラ
ッチ２１の動作を検出できるように、例えば（Ｈ、Ｌ、
Ｌ）とする。従って、ダミーデータＤ−ＤＱ４は、第２
のクロックＣＬＫ２及びその反転クロック／ＣＬＫ２に
応答してダミー出力バッファ１９により生成され、ダミ
ー入力バッファ２０を介して出力され、Ｈ→Ｌ→Ｌのパ
ターンのデータになる。

【００５５】ダミーデータＤ−ＤＱ４は、ダミー入力ラ
ッチ２１に入力され、ダミークロックＤ−ＣＬＫ１の立
ち上がりと立ち下がりのタイミングで取り込まれラッチ
される。この場合、ダミーデータＤ−ＤＱ４が確定して
から、ダミークロックＤ−ＣＬＫ１の立ち上がり又は立
ち下がりまでの時間Ｔｍ１＝Ｔｄ１−Ｔｄ２を、第１の
遅延時間Ｔｄ１又は第２の遅延時間Ｔｄ２を可変して測
定する。なお、ダミー入力ラッチ２１でダミーデータＤ
−ＤＱ４が正しく取り込まれラッチできる最短の時間Ｔ
ｍ１がセットアップ時間Ｔｓｕである。

【００５６】ダミー入力ラッチ２１から出力されるダミ
ーデータＤ−ＤＱ５、Ｄ−ＤＱ５Ｂは、タイミング回路
２２で、第１のクロック／ＣＬＫ１のタイミングに合わ
され、ダミーデータＤ−ＤＱ６−Ｏ、Ｄ−ＤＱ６−Ｅに
なる。

【００５７】ダミーデータＤ−ＤＱ６−Ｏ、Ｄ−ＤＱ６
−Ｅは、比較器２３において、ダミーデータＤ−ＤＱ２
のデータの状態を保存しているダミーデータＤ−ＤＱ８
−Ｏ、Ｄ−ＤＱ８−Ｅと比較され、各データの排他的論
理和（ＥＯＲ）である比較結果Ｎ３−Ｏ、Ｎ３−Ｅが出
力される。

【００５８】従って、ダミー入力ラッチ２１がダミーデ
ータＤ−ＤＱ４を正しく取り込んでラッチしていれば、
ダミーデータＤ−ＤＱ６−Ｏ、Ｄ−ＤＱ６−Ｅとダミー
データＤ−ＤＱ８−Ｏ、Ｄ−ＤＱ８−Ｅは一致し、比較
結果Ｎ３−Ｏ、Ｎ３−ＥはＬレベルになる。一方、ダミ
ー入力ラッチ２１がダミーデータＤ−ＤＱ４を正しく取
り込んでラッチしていなければ、ダミーデータＤ−ＤＱ
６−Ｏ、Ｄ−ＤＱ６−ＥとダミーデータＤ−ＤＱ８−
Ｏ、Ｄ−ＤＱ８−Ｅは一致せず、比較結果Ｎ３−Ｏ、Ｎ
３−ＥはＨレベルになる。

【００５９】これにより、ダミー入力ラッチ２１がダミ
ーデータＤ−ＤＱ４を正しく取り込んでラッチする最短
の時間Ｔｍ１を測定することができ、セットアップ時間
Ｔｓｕを測定することができる。

【００６０】なお、ダミーデータＤ−ＤＱ４はダブルデ
ータレートであるため、ダミー入力ラッチ２１は、ダミ
ークロックＤ−ＣＬＫ１の立ち下がりでもダミーデータ
Ｄ−ＤＱ４を取り込みラッチする必要がある。このた
め、本実施の形態のダミー入力ラッチ２１は、後述する
通り２つのラッチ部を備え、内部でダミークロックＤ−
ＣＬＫ１の反転クロックを生成し、ダミークロックＤ−
ＣＬＫ１の立ち下がりでもダミーデータＤ−ＤＱ４を取
り込みラッチできるようにしている。

【００６１】図３は、本実施の形態の試験回路におい
て、ホールド時間を測定する場合のタイムチャートであ
る。図２の場合と同様に、ダミーデータＤ−ＤＱ４は、
ダミー入力ラッチ２１に入力され、ダミークロックＤ−
ＣＬＫ１の立ち上がりと立ち下がりのタイミングで取り
込まれラッチされる。この場合、ダミークロックＤ−Ｃ
ＬＫ１の立ち上がり又は立ち下がりからダミーデータＤ
−ＤＱ４が変化するまでの時間Ｔｍ２＝Ｔｄ２−Ｔｄ１
を、第１の遅延時間Ｔｄ１又は第２の遅延時間Ｔｄ２を
可変して測定する。なお、ダミー入力ラッチ２１でダミ
ーデータＤ−ＤＱ４が正しく取り込まれラッチできる最
短の時間Ｔｍ２がホールド時間Ｔｈｏである。

【００６２】図４は、本発明の実施の形態の遅延回路の
構成図である。本実施の形態の遅延回路は、インバータ
４１〜５０、７１〜７８と、ｐ型トランジスタとｎ型ト
ランジスタとから構成されるトランスファゲート５１〜
５８と、コンデンサ６１〜６８と、ＮＡＮＤ回路８１〜
８８と、インバータとコンデンサとＮＡＮＤ回路とで構
成されるエッジ検出回路８９とを有する。なお、第１の
遅延回路１１、１２と第２の遅延回路１７、１８は、同
じ構成にすることが可能であるので、以下第１、第２の
遅延回路の区別をしないで説明する。

【００６３】本実施の形態の遅延回路１７、１８等は、
ｔｄｏｓｔｚ端子に入力されるテスト信号Ｔｅｓｔ１が
Ｈレベルの場合に、設定信号ｔｄ１又はｔｄ２が入力さ
れる１端子、例えばｔｄ０１ｚ端子がＨレベルになる
と、ＮＡＮＤ回路８１の出力がＬレベルになり、トラン
スファゲート５１が導通する。このため、インバータ４
２の出力にコンデンサ６１が接続され、基準クロックＣ
ＬＫは、インバータ４２の出力抵抗とコンデンサ６１に
より決まる単位遅延時間だけ遅延する。

【００６４】この場合、本実施の形態では、例えば、イ
ンバータ４２、７１、トランスファゲート５１、コンデ
ンサ６１、ＮＡＮＤ回路８１が単位遅延時間を生成する
１つの遅延ユニットを構成する。そして、遅延ユニット
が複数個直列に接続されて遅延回路が構成され、ｔｄ０
１ｚ端子等に入力される設定信号ｔｄ１により、有効化
される遅延ユニットが選択される。従って、遅延回路１
１、１７等の遅延時間は、有効化された遅延ユニットの
合計の遅延時間となる。そして、遅延された基準クロッ
クＣＬＫは、エッジ検出回路８９で立ち上がりエッジが
検出され、立ち上がりエッジから所定時間Ｈレベルにな
る第１のクロック信号ＣＬＫ１になって出力される。

【００６５】従って、設定信号ｔｄ１又はｔｄ２によ
り、基準クロックＣＬＫを単位遅延時間ごとに遅延させ
て、メモリデバイスのセットアップ時間Ｔｓｕ又はホー
ルド時間Ｔｈｏを測定することができる。しかも、本実
施の形態では、遅延時間の設定にＤＬＬ回路を使用しな
いので、ＤＬＬ回路のジッタが測定結果に含まれず、正
確にセットアップ時間Ｔｓｕ又はホールド時間Ｔｈｏを
測定することができる。

【００６６】図５は、本発明の他の実施の形態の遅延回
路の構成図である。本実施の形態の遅延回路１１、１７
等は、インバータ９１〜９３、１１４〜１２１と、ｐ型
トランジスタとｎ型トランジスタとから構成されるトラ
ンスファゲート９４〜１０１と、コンデンサ１０４〜１
１１と、ＮＡＮＤ回路１３１〜１３８と、インバータと
コンデンサとＮＡＮＤ回路とで構成されるエッジ検出回
路１３９とを有する。

【００６７】本実施の形態の遅延回路１１、１７等は、
ｔｄｏｓｔｚ端子に入力されるテスト信号Ｔｅｓｔ１が
Ｈレベルの場合に、設定信号ｔｄ１又はｔｄ２の１端
子、例えばｔｄ０１ｚ端子がＨレベルになると、ＮＡＮ
Ｄ回路１３１の出力がＬレベルになり、トランスファゲ
ート９４が導通する。このため、インバータ９１の出力
にコンデンサ１０４が接続され、基準クロックＣＬＫ
は、インバータ９１の出力抵抗とコンデンサ１０４によ
り決まる単位遅延時間だけ遅延する。

【００６８】本実施の形態の遅延回路１１、１７等は、
インバータ９１、９２等の間に微小なコンデンサ１０４
〜１０７を接続して単位遅延時間を短くし、全体の遅延
時間をより細かく設定することができる。この場合、本
実施の形態では、例えば、インバータ１１４、トランス
ファゲート９４、コンデンサ１０４、ＮＡＮＤ回路１３
１が単位遅延時間を生成する１つの遅延ユニットを構成
する。

【００６９】本実施の形態の遅延回路は、単位遅延時間
を短くすることができ、また、遅延時間の設定にＤＬＬ
回路を使用しないので、ＤＬＬ回路のジッタが測定結果
に含まれず、正確にセットアップ時間Ｔｓｕ又はホール
ド時間Ｔｈｏを測定することができる。

【００７０】図６は、本発明の他の実施の形態の遅延回
路の構成図である。本実施の形態の遅延回路１１、１７
等は、インバータ１５０〜１５３、１５８〜１６０と、
抵抗１４０〜１４３と、ｐ型トランジスタとｎ型トラン
ジスタとから構成されるトランスファゲート１４４〜１
４７と、コンデンサ１４８、１４９と、ＮＡＮＤ回路１
５４〜１５７と、インバータとコンデンサとＮＡＮＤ回
路とで構成されるエッジ検出回路１７７とを有する。

【００７１】本実施の形態の遅延回路１１、１７等は、
ｔｄｏｓｔｚ端子に入力されるテスト信号Ｔｅｓｔ１が
Ｈレベルの場合に、設定信号ｔｄ１又はｔｄ２の１端
子、例えばｔｄ０１ｚ端子がＨレベルになると、ＮＡＮ
Ｄ回路１５４の出力がＬレベルになり、トランスファゲ
ート１４４が非導通となる。このため、インバータ１５
８、１５９の間に抵抗１４０が挿入され、基準クロック
ＣＬＫは、抵抗１４０とコンデンサ１４８でより決まる
遅延時間だけ遅延する。なお、インバータ１５９とイン
バータ１６０の抵抗１４２、１４３は、ｔｄ０３ｚ端
子、ｔｄ０４ｚ端子に入力される設定信号ｔｄ１又はｔ
ｄ２により挿入、非挿入が選択される。なお、本実施の
形態では、抵抗１４０、トランスファゲート１４４、イ
ンバータ１５０、ＮＡＮＤ回路１５４が１つの遅延ユニ
ットを構成する。

【００７２】従って、本実施の形態の遅延回路１１、１
７等は、インバータ１５８、１５９等の間に微小な抵抗
１４０等を接続して制御できる遅延時間を短くし、全体
の遅延時間を細かく設定することができる。また、遅延
時間の設定にＤＬＬ回路を使用しないので、ＤＬＬ回路
のジッタが測定結果に含まれず、正確にセットアップ時
間Ｔｓｕ又はホールド時間Ｔｈｏを測定することができ
る。

【００７３】図７は、本発明の実施の形態のダミー出力
バッファの構成図である。本実施の形態のダミー出力バ
ッファ１９は、インバータ１６１〜１６５、１７６と、
ｐ型トランジスタとｎ型トランジスタとから構成される
トランスファゲート１６８、１６９と、ラッチ回路１６
６、１６７と、ｐ型トランジスタ１７０と、ｎ型トラン
ジスタ１７１と、ＮＯＲ回路１７５とを有する。

【００７４】第２のクロックＣＬＫ２、／ＣＬＫ２は、
ＮＯＲ回路１７５及びインバータ１７６で合成されてト
ランスファゲート１６８、１６９に供給される。このた
め、ダミーデータＤ−ＤＱ２は、第２のクロックＣＬＫ
２、／ＣＬＫ２の立ち上がりでラッチ回路１６６、１６
７によりラッチされる。従って、ダミーデータＤ−ＤＱ
３は、第２のクロックＣＬＫ２、／ＣＬＫ２に同期した
タイミングで出力される。なお、ダミー出力バッファ１
５もダミー出力バッファ１９と同様の構成を有する。

【００７５】図８は、本発明の実施の形態のダミー入力
バッファの構成図である。本実施の形態のダミー入力バ
ッファ２０は、インバータ１８１〜１８５と、ｐ型トラ
ンジスタ１８６〜１８９と、ｎ型トランジスタ１９０〜
１９２とを有する。

【００７６】イネーブル信号ｅｎ１がＬレベルの場合は
ｎ型トランジスタ１９２が非導通となり、ダミー入力バ
ッファ２０は非活性状態である。イネーブル信号ｅｎ１
がＨレベルになるとｎ型トランジスタ１９２が導通し、
ダミー入力バッファ２０は活性状態となる。この場合
に、ｎ型トランジスタ１９０のゲートに入力されるダミ
ーデータＤ−ＤＱ３が、ｎ型トランジスタ１９１のゲー
トに供給されているレファレンス電圧Ｖｒｅｆを超える
と、ｎ型トランジスタ１９０が導通し、ダミーデータＤ
−ＤＱ３は反転されて増幅され、インバータ１８３〜１
８５を介して、ダミーデータＤ−ＤＱ４として出力され
る。なお、ダミー入力バッファ１６もダミー入力バッフ
ァ２０と同様の構成を有する。

【００７７】図９は、本発明の実施の形態のダミー入力
ラッチの構成図である。本実施の形態のダミー入力ラッ
チ２１は、ダミーデータＤ−ＤＱ５を出力する第１ラッ
チ部２２８と、ダミーデータＤ−ＤＱ５Ｂを出力する第
２ラッチ部２２９とから構成され、各ラッチ部は、ｐ型
トランジスタ２１１〜２１４とｎ型トランジスタ２１５
〜２２１とから構成される取り込み回路２２７と、ｐ型
トランジスタとｎ型トランジスタとから構成されるバッ
ファ２２４、２２５と、インバータで構成されるラッチ
回路２２６と、ｐ型トランジスタとｎ型トランジスタと
から構成されるトランスファゲート２２３と、ｎ型トラ
ンジスタ２２２と、インバータ２０１〜２０８とを有す
る。

【００７８】また、第１ラッチ部２２８には、ダミーデ
ータＤ−ＤＱ４、ダミークロックＤ−ＣＬＫ１、イネー
ブル信号ｅｎ２が入力され、第２ラッチ部２２９には、
ダミーデータＤ−ＤＱ４、ダミークロックＤ−ＣＬＫ１
をインバータ２３０で反転したダミークロック／Ｄ−Ｃ
ＬＫ１、イネーブル信号ｅｎ２が入力される。

【００７９】例えば、本実施の形態の第１ラッチ部２２
８は、イネーブル信号ｅｎ２がＬレベルの場合は、ノー
ドＮ１１がＨレベルになり、ｎ型トランジスタ２２２が
導通してｎ型トランジスタ２２１が非導通となり、取り
込み回路２２７が非活性状態になる。また、ｐ型トラン
ジスタ２１１、２１４が導通するため、ノードＮ１２、
Ｎ１３がＨレベルになり、バッファ２２４、２２５のｐ
型トランジスタは非導通となる。また、ノードＮ１２、
Ｎ１３のＨレベルの電圧はインバータ２０７、２０８で
反転されるため、バッファ２２４、２２５のｎ型トラン
ジスタも非導通となる。従って、ダミーデータＤ−ＤＱ
５は高インピーダンス状態である。

【００８０】イネーブル信号ｅｎ２がＨレベルになる
と、ノードＮ１１がＬレベルになり、ｎ型トランジスタ
２２２が非導通となりトランスファゲート２２３が導通
状態になる。この場合に、ダミークロックＤ−ＣＬＫ１
がＨレベルになると、ｎ型トランジスタ２２１が導通
し、取り込み回路２２７が活性状態になってダミーデー
タＤ−ＤＱ４をラッチする。

【００８１】例えば、ダミーデータＤ−ＤＱ４がＬレベ
ルの場合は、ノードＮ１４がＨレベルになるのでｎ型ト
ランジスタ２１５が導通し、ノードＮ１５がＬレベルに
なるので差動回路を構成するｎ型トランジスタ２１５、
２１８のうち、ｎ型トランジスタ２１５が導通し、ｎ型
トランジスタ２１８が非導通になる。

【００８２】非活性状態ではノードＮ１２、Ｎ１３はと
もにＨレベルであり、ｎ型トランジスタ２１９、２２０
は導通している。また、ノードＮ１２、Ｎ１３のＨレベ
ルはインバータ２０７、２０８で反転されてｎ型トラン
ジスタ２１６、２１７に入力されるため、ｎ型トランジ
スタ２１６、２１７はともに非導通である。

【００８３】ここで、活性状態になってｎ型トランジス
タ２１５が導通することにより、ノードＮ１２がＬレベ
ルになるが、ノードＮ１３はＨレベルのままである。ノ
ードＮ１２がＬレベルに下がることにより、インバータ
２０７の出力はＨレベルに変化し、それがフィードバッ
クされてｎ型トランジスタ２１６を導通させ、ノードＮ
１２のＬレベルへの変化を加速する。かかるフィードバ
ック動作により取り込み回路２２７のラッチ動作が高速
に行われる。そしてノードＮ１２のＬレベルにより、バ
ッファ２２４のｐ型トランジスタ及びバッファ２２５の
ｎ型トランジスタが導通し、ラッチ回路２２６において
ダミーデータＤ−ＤＱ５はＬレベルにラッチされる。

【００８４】一方、ダミーデータＤ−ＤＱ４がＨレベル
の場合は、ノードＮ１４がＬレベルになるのでｎ型トラ
ンジスタ２１５が非導通となり、ノードＮ１５がＨレベ
ルになるのでｎ型トランジスタ２１８が導通する。

【００８５】このため、上記の場合と反対の動作によ
り、ノードＮ１３がＬレベルになり、ノードＮ１２はＨ
レベルのままである。このため、バッファ２２４のｎ型
トランジスタ及びバッファ２２５のｐ型トランジスタが
導通し、ダミーデータＤ−ＤＱ５はＨレベルにラッチさ
れる。

【００８６】図１０は、本発明の実施の形態のタイミン
グ回路の構成図である。本実施の形態のタイミング回路
２２は、ｐ型トランジスタとｎ型トランジスタにより構
成されるトランスファゲート２３２〜２３４と、インバ
ータによるラッチ回路２３５〜２３７と、インバータ２
３８，２３９とを有する。

【００８７】第１のクロックＣＬＫ１はトランスファゲ
ート２３２に入力され、第１のクロックＣＬＫ１がＨレ
ベルの期間トランスファゲート２３２を導通させる。従
って、ダミーデータＤ−ＤＱ５がラッチ回路２３５にラ
ッチされる。

【００８８】第１のクロック／ＣＬＫ１はトランスファ
ゲート２３３、２３４に入力され、第１のクロック／Ｃ
ＬＫ１がＨレベルの期間トランスファゲート２３３、２
３４を導通させる。従って、ダミーデータＤ−ＤＱ５Ｂ
がラッチ回路２３７にラッチされると共に、ラッチ回路
２３５にラッチされていたダミーデータＤ−ＤＱ５がラ
ッチ回路２３６にラッチされる。従って、タイミング回
路２２は、ダミーデータＤ−ＤＱ５を第１のクロックＣ
ＬＫ１のＨレベル時にラッチし、ダミーデータＤ−ＤＱ
５、Ｄ−ＤＱ５Ｂを反転クロック／ＣＬＫ１のＨレベル
時にラッチして、ダミーデータＤ−ＤＱ６−Ｏ、Ｄ−Ｄ
Ｑ６−Ｅを出力する。

【００８９】図１１は、本発明の実施の形態の比較器の
構成図である。本実施の形態の比較器２３は、ＥＯＲ回
路２４１、２４２と、インバータによるラッチ回路２４
５〜２４８と、ｐ型トランジスタとｎ型トランジスタに
より構成されるトランスファゲート２４９、２５０とイ
ンバータ２５１、２５２とを有する。

【００９０】ＥＯＲ回路２４１、２４２には、ダミーデ
ータＤ−ＤＱ６とダミーデータＤ−ＤＱ８が入力される
が、ダミーデータＤ−ＤＱ６はダミー入力ラッチ２１を
経由した信号であり、ダミーデータＤ−ＤＱ８は当初の
データが保存された信号である。

【００９１】従って、ダミー入力ラッチ２１がダミーデ
ータＤ−ＤＱ４を正しく取り込んでラッチしていれば、
ダミーデータＤ−ＤＱ６−ＯとダミーデータＤ−ＤＱ８
−Ｏは一致し、ＥＯＲ回路２４１の出力はＬレベルにな
る。また、ダミーデータＤ−ＤＱ６−Ｅとダミーデータ
Ｄ−ＤＱ８−Ｅは一致し、ＥＯＲ回路２４２の出力はＬ
レベルになる。

【００９２】一方、ダミー入力ラッチ２１がダミーデー
タＤ−ＤＱ４を正しく取り込んでラッチしていなけれ
ば、ダミーデータＤ−ＤＱ６−ＯとダミーデータＤ−Ｄ
Ｑ８−Ｏは一致せず、ＥＯＲ回路２４１の出力はＨレベ
ルになる。また、ダミーデータＤ−ＤＱ６−Ｅとダミー
データＤ−ＤＱ８−Ｅは一致せず、ＥＯＲ回路２４２の
出力はＨレベルになる。

【００９３】ＥＯＲ回路２４１、２４２の出力は、それ
ぞれラッチ回路２４５、２４７にラッチされ、第１のク
ロックＣＬＫ１のＨレベルの時導通するトランスファゲ
ート２４９、２５０を通過し、ラッチ回路２４６、２４
８にラッチされ、比較結果Ｎ３−Ｏ、Ｎ３−Ｅとして出
力される。従って、比較結果Ｎ３−Ｏ、Ｎ３−Ｅを測定
することにより、ダミー入力ラッチ２１がダミーデータ
Ｄ−ＤＱ４を正しく取り込みラッチしたか否かを検出す
ることができ、メモリデバイスのセットアップ時間及び
ホールド時間を測定することができる。

【００９４】図１２は、本発明の実施の形態のシフトレ
ジスタ２７の構成図である。本実施の形態のシフトレジ
スタ２７は、インバータによるラッチ回路２６４〜２６
６と、ｐ型トランジスタとｎ型トランジスタにより構成
されるトランスファゲート２６７、２６８と、インバー
タ２６１〜２６３とを有する。

【００９５】ダミーデータＤ−ＤＱ２はラッチ回路２６
４でラッチされ、第１のクロックＣＬＫ１のタイミング
でトランスファゲート２６７を通過し、ラッチ回路２６
５でラッチされる。ラッチ回路２６５でラッチされたデ
ータは、第１のクロック／ＣＬＫ１のタイミングでトラ
ンスファゲート２６８を通過し、ラッチ回路２６６でラ
ッチされる。そして、インバータ２６３で反転され、ダ
ミーデータＤ−ＤＱ７として出力される。

【００９６】本シフトレジスタ２７は、ダミーデータＤ
−ＤＱ２を遅延させ、ダミー出力バッファ１９、ダミー
入力バッファ２０及びダミー入力ラッチ２１の遅延時間
を補償し、タイミング回路２２に入力されるダミーデー
タＤ−ＤＱ５と、分周器２９に入力されるＤ−ＤＱ７の
タイミングを略等しくする。

【００９７】図１３は、本発明の実施の形態の分周器の
構成図である。本実施の形態の分周器２９は、ｐ型トラ
ンジスタとｎ型トランジスタにより構成されるトランス
ファゲート２７１〜２７３と、インバータによるラッチ
回路２７４〜２７６と、インバータ２７８，２７９とを
有する。

【００９８】第１のクロックＣＬＫ１はトランスファゲ
ート２７１に入力され、第１のクロックＣＬＫ１がＨレ
ベルになる期間トランスファゲート２７１を導通させ
る。従って、ダミーデータＤ−ＤＱ７がダブルデータレ
ートの場合、例えば、奇数期間のデータはラッチ回路２
７４にラッチされる。

【００９９】第１のクロック／ＣＬＫ１はトランスファ
ゲート２７２、２７３に入力され、第１のクロック／Ｃ
ＬＫ１がＨレベルになる期間トランスファゲート２７
２、２７３を導通させる。従って、ダミーデータＤ−Ｄ
Ｑ７の偶数期間のデータは、ラッチ回路２７６にラッチ
されると共に、ラッチ回路２７４にラッチされていた奇
数期間のデータは、ラッチ回路２７５にラッチされる。
従って、分周器２９は、ダブルデータレートをシングル
データレートに変換し、ダミーデータＤ−ＤＱ７の奇数
期間のデータをダミーデータＤ−ＤＱ８−Ｏとし、ダミ
ーデータＤ−ＤＱ７の偶数期間のデータをダミーデータ
Ｄ−ＤＱ８−Ｅとした２つのダミーデータを出力する。

【０１００】以上説明したように、セットアップ時間及
びホールド時間を測定する試験回路では、ダミークロッ
クとダミーデータの相対的なタイミング差を調整すれば
よい。従って、第１の遅延回路によりダミークロックの
タイミングを調整してもよいし、第２の遅延回路により
ダミーデータのタイミングを調整してもよい。また、第
１の遅延回路によりダミークロックのタイミングを調整
し、かつ、第２の遅延回路によりダミーデータのタイミ
ングを調整してもよい。

【０１０１】ただし、最も好ましい実施例では、図１に
示した如く、第１の遅延回路と第２の遅延回路の両者を
設け、セットアップ時間の測定時は、まず第１の遅延回
路と第２の遅延回路の遅延時間を、ともに最小の遅延時
間（初期値）にする。次に、図２に示したように、第１
の遅延回路の第１の遅延時間Ｔｄ１を調整してセットア
ップ時間を測定する。一方、ホールド時間の測定時は、
まず第１の遅延回路と第２の遅延回路の遅延時間を、と
もに最小の遅延時間（初期値）にし、次に、図３に示し
たように、第２の遅延回路の第２の遅延時間Ｔｄ２を調
整してホールド時間を測定する。

【０１０２】

【発明の効果】以上説明した通り、本発明のメモリデバ
イスは、セットアップ時間及びホールド時間を測定する
試験回路にＤＬＬ回路を含まず、遅延時間を安定に可変
できる遅延回路を使用してラッチタイミングを設定す
る。従って、測定結果にＤＬＬ回路に付随するジッタの
影響がなく、正確にセットアップ時間及びホールド時間
を測定することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のメモリデバイスの試験回
路の構成図である。

【図２】セットアップ時間を測定する場合のタイムチャ
ートである。

【図３】ホールド時間を測定する場合のタイムチャート
である。

【図４】本発明の実施の形態の遅延回路の構成図であ
る。

【図５】本発明の実施の形態の遅延回路の構成図であ
る。

【図６】本発明の実施の形態の遅延回路の構成図であ
る。

【図７】本発明の実施の形態のダミー出力バッファの構
成図である。

【図８】本発明の実施の形態のダミー入力バッファの構
成図である。

【図９】本発明の実施の形態のダミー入力ラッチの構成
図である。

【図１０】本発明の実施の形態のタイミング回路の構成
図である。

【図１１】本発明の実施の形態の比較器の構成図であ
る。

【図１２】本発明の実施の形態のシフトレジスタの構成
図である。

【図１３】本発明の実施の形態の分周器の構成図であ
る。

【図１４】従来のメモリデバイスの構成図である。

【図１５】セットアップ時間とホールド時間の説明図で
ある。

【図１６】ＤＬＬ回路によるジッタの説明図である。

【符号の説明】

１１、１２、１７、１８ 遅延回路 １３、２４、３０、３７ セレクタ １４、２６ ダミーデータ発生回路 １５、１９ ダミー出力バッファ １６、２０ ダミー入力バッファ ２１ ダミー入力ラッチ ２２ タイミング回路 ２３ 比較器 ２５ ＤＱパッド ２７ シフトレジスタ ２９ 分周器 ４１〜５０、７１〜７８ インバータ ５１〜５８ トランスファゲート ６１〜６８ コンデンサ ８１〜８８ ＮＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ａ Ｆターム(参考） 2G032 AA07 AB06 AD06 AE07 AE08 AG07 AK11 4M106 AA08 AB07 AC02 AC10 CA02 CA05 CA09 DJ17 DJ18 DJ20 5B018 GA03 HA32 HA33 JA04 JA21 NA02 QA13 RA20 5B024 AA15 BA21 BA23 CA27 EA01 5L106 AA01 DD00 DD12 GG03

Claims (7)

【特許請求の範囲】
1. 【請求項１】基準クロックを第１の設定信号に対応して
   第１の遅延時間だけ遅延させ、第１のクロックを生成す
   る第１の遅延回路と、 前記基準クロックに基づいて生成したダミーデータを、
   前記第１のクロックに基づいて生成したダミークロック
   のタイミングで取り込むダミー入力ラッチとを有し、 前記第１の設定信号により前記第１の遅延時間を可変設
   定し、前記ダミークロックのタイミングを変えながら前
   記ダミーデータを前記ダミー入力ラッチに取り込み、前
   記ダミーデータと前記ダミー入力ラッチの取り込んだデ
   ータを比較して前記ダミー入力ラッチの取り込み動作を
   試験することを特徴とするメモリデバイス。
2. 【請求項２】請求項１において、 前記第１の遅延回路と同一構成の遅延回路が複数個直列
   に接続され、前記基準クロックを前記第１の設定信号に
   対応して前記第１の遅延時間の複数倍の遅延時間だけ遅
   延させる第３の遅延回路を有し、前記第３の遅延回路の
   出力が外部に出力されることを特徴とするメモリデバイ
   ス。
3. 【請求項３】基準クロックを第２の設定信号に対応して
   第２の遅延時間だけ遅延させ、第２のクロックを生成す
   る第２の遅延回路と、 前記第２のクロックに基づいて生成したダミーデータ
   を、前記基準クロックに基づいて生成したダミークロッ
   クのタイミングで取り込むダミー入力ラッチとを有し、 前記第２の設定信号により前記第２の遅延時間を可変設
   定し、前記ダミーデータの生成タイミングを変えながら
   前記ダミーデータを前記ダミー入力ラッチに取り込み、
   前記ダミーデータと前記ダミー入力ラッチの取り込んだ
   データを比較して前記ダミー入力ラッチの取り込み動作
   を試験することを特徴とするメモリデバイス。
4. 【請求項４】基準クロックを第１の設定信号に対応して
   第１の遅延時間だけ遅延させ、第１のクロックを生成す
   る第１の遅延回路と、 前記基準クロックを第２の設定信号に対応して第２の遅
   延時間だけ遅延させ、第２のクロックを生成する第２の
   遅延回路と、 前記第２のクロックに基づいて生成したダミーデータ
   を、前記第１のクロックに基づいて生成したダミークロ
   ックのタイミングで取り込むダミー入力ラッチとを有
   し、 前記第１又は第２の設定信号により前記第１又は第２の
   遅延時間を可変設定し、前記ダミークロックのタイミン
   グ又は前記ダミーデータの生成タイミングを変えなが
   ら、前記ダミーデータを前記ダミー入力ラッチに取り込
   み、前記ダミーデータと前記ダミー入力ラッチの取り込
   んだデータを比較して前記ダミー入力ラッチの取り込み
   動作を試験することを特徴とするメモリデバイス。
5. 【請求項５】請求項４において、 前記第１の遅延回路と同一構成の遅延回路が複数個直列
   に接続され、前記基準クロックを前記第１の設定信号に
   対応して前記第１の遅延時間の複数倍の遅延時間だけ遅
   延させる第３の遅延回路と、 前記第２の遅延回路と同一構成の遅延回路が複数個直列
   に接続され、前記基準クロックを前記第２の設定信号に
   対応して前記第２の遅延時間の複数倍の遅延時間だけ遅
   延させる第４の遅延回路とを有し、 前記第３及び第４の遅延回路の出力が外部に出力される
   ことを特徴とするメモリデバイス。
6. 【請求項６】請求項１において、 前記ダミー入力ラッチの出力データのタイミングを調整
   するタイミング回路と、 前記ダミーデータを分周する分周器とを有し、 前記タイミング回路から出力されたデータと、前記分周
   器により分周されたデータを比較することを特徴とする
   メモリデバイス。
7. 【請求項７】請求項４において、 前記ダミー入力バッファが前記ダミーデータを取り込み
   可能な、前記第１の遅延時間と前記第２の遅延時間との
   時間差の最小値を求め、当該最小値を前記ダミー入力バ
   ッファのセットアップ時間又はホールド時間とすること
   を特徴とするメモリデバイス。