JP2010191485A - メモリ制御装置及びその遅延量測定方法 - Google Patents
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Abstract
【解決手段】 本メモリ制御装置は、半導体記憶装置にデータを書き込むメモリ制御装置であって、入力信号を遅延させて出力する複数の遅延回路を有し、通常動作時に、前記複数の遅延回路は、互いに独立し、個々の遅延回路に入力される信号を個々に遅延して出力し、テスト動作時に、前記複数の遅延回路は、テスト用入力信号が全ての遅延回路を経由し、それぞれの遅延量の合計分だけ遅延するように接続され、遅延後の前記テスト用入力信号は、テスト用出力信号として、前記メモリ制御装置の外部に出力されていることを要件とする。
【選択図】 図3
Description
図3は、第1の実施の形態に係るメモリ制御装置の構成を例示するブロック図である。図3を参照するに、メモリ制御装置10は、制御部11と、DLL回路12と、遅延演算回路13(1)〜13(k)と、遅延回路14(1)〜14(k)と、バッファ15(1)〜15(k)と、入出力端子16(1)〜16(k)と、バッファ17(1)及び17(2)と、入出力端子18(1)及び18(2)とを有する。なお、kは自然数である。
図6は、第2の実施の形態に係るメモリ制御装置の構成を例示するブロック図である。同図中、図3と同一構成部分には同一符号を付し、その説明は省略する場合がある。図6を参照するに、メモリ制御装置20は、遅延回路14(k)の出力がインバータ21(反転回路)を介して遅延回路14(1)に入力されている点、バッファ17(1)及び入出力端子18(1)が削除された点がメモリ制御装置10とは異なり、それ以外はメモリ制御装置10と同様の構成である。以下、メモリ制御装置20について、メモリ制御装置10と異なる部分を中心に説明する。
変形例1は、第1の実施の形態及び第2の実施の形態の変形例である。
第1の実施の形態及び第2の実施の形態では、全ての遅延回路に対して同一の遅延量(例えば1/32tCK)を設定する例を示した。変形例2では、各遅延回路に対して個別に
遅延量を設定する例を示す。個別に遅延量を設定することにより、テストの制御のバリエーションを増やすことができる。
11 制御部
12 DLL回路
13(1)〜13(k) 遅延演算回路
14(1)〜14(k) 遅延回路
15(1)〜15(k),17(1),17(2) バッファ
16(1)〜16(k),18(1),18(2) 入出力端子
21 インバータ
31 DLL出力値レジスタ
32 遅延量設定レジスタ
33 遅延段数設定レジスタ
34 選択回路
40 CPUバス
50 CPU
t1〜t6 時間
Claims (12)
- 半導体記憶装置にデータを書き込むメモリ制御装置であって、
入力信号を遅延させて出力する複数の遅延回路を有し、
通常動作時に、前記複数の遅延回路は、互いに独立し、個々の遅延回路に入力される信号を個々に遅延して出力し、
テスト動作時に、前記複数の遅延回路は、テスト用入力信号が全ての遅延回路を経由し、それぞれの遅延量の合計分だけ遅延するように接続され、
遅延後の前記テスト用入力信号は、テスト用出力信号として、前記メモリ制御装置の外部に出力されていることを特徴とするメモリ制御装置。 - 前記テスト動作時に、前記複数の遅延回路は、一方の端部に配置された遅延回路に入力される前記テスト用入力信号が、前記テスト用出力信号として、他方の端部に配置された遅延回路から出力されるようにチェーン状に接続されることを特徴とする請求項1記載のメモリ制御装置。
- 前記テスト動作時に、前記複数の遅延回路は、反転回路を介してリング状に接続された発振回路を構成し、
前記テスト用入力信号は、前記発振回路により自励発振した信号であることを特徴とする請求項1記載のメモリ制御装置。 - 更に、基準クロックに基づいて遅延値を生成する遅延値生成回路と、
前記遅延値生成回路の出力及び入力される遅延設定値から、前記複数の遅延回路に遅延量の設定を行う遅延演算回路と、を有することを特徴とする請求項1乃至3の何れか一項記載のメモリ制御装置。 - 前記遅延値生成回路は、生成した前記遅延値を、前記メモリ制御装置の外部に配置されたCPUに出力可能に構成されており、
前記遅延演算回路は、前記CPUが前記遅延値生成回路の出力した前記遅延値に基づいて設定した前記遅延設定値を入力可能に構成されていることを特徴とする請求項4記載メモリ制御装置。 - 前記遅延値生成回路は、生成した前記遅延値を、前記メモリ制御装置の外部に配置されたCPUに出力可能に構成されており、
前記複数の遅延回路は、前記CPUが前記遅延値生成回路の出力した前記遅延値に基づいて設定した前記遅延設定値を、前記CPUから直接入力可能に構成されていることを特徴とする請求項4記載メモリ制御装置。 - 前記複数の遅延回路は、それぞれ異なる遅延量に設定できることを特徴とする請求項1乃至6の何れか一項記載のメモリ制御装置。
- 半導体記憶装置にデータを書き込むメモリ制御装置を構成する遅延回路の遅延量測定方法であって、
テスト動作を行うテストモードに設定する第1ステップと、
複数の遅延回路を、テスト用入力信号が全ての遅延回路を経由し、それぞれの遅延量の合計分だけ遅延するように接続する第2ステップと、
前記複数の遅延回路のうち、任意の遅延回路に第1の遅延量を設定する第3ステップと、
前記テスト用入力信号が全ての遅延回路を経由して出力された信号である第1のテスト用出力信号を観測する第4ステップと、
前記任意の遅延回路に第2の遅延量を設定する第5ステップと、
前記テスト用入力信号が全ての遅延回路を経由して出力された信号である第2のテスト用出力信号を観測する第6ステップと、
前記第1のテスト用出力信号と前記第2のテスト用出力信号の遅延量の差分から前記任意の遅延回路の合計の遅延量を算出する第7ステップと、
前記合計の遅延量と前記任意の遅延回路の個数とに基づいて、前記任意の遅延回路の個々の遅延量を算出する第8ステップと、を有することを特徴とする遅延量測定方法。 - 前記第2ステップにおいて、前記複数の遅延回路を、一方の端部に配置された遅延回路に入力される前記テスト用入力信号が、前記第1のテスト用出力信号又は前記第2のテスト用出力信号として、他方の端部に配置された遅延回路から出力されるようにチェーン状に接続することを特徴とする請求項8記載の遅延量測定方法。
- 前記第2ステップにおいて、前記複数の遅延回路を、反転回路を介してリング状に接続し、前記テスト用入力信号を自励発振する発振回路を構成するように接続することを特徴とする請求項8記載の遅延量測定方法。
- 前記第3ステップ及び前記第5ステップにおいて、前記第1の遅延量及び前記第2の遅延量は、前記メモリ制御装置の外部に配置されたCPUから、遅延演算回路を介して設定することを特徴とする請求項8乃至10の何れか一項記載の遅延量測定方法。
- 前記第3ステップ及び前記第5ステップにおいて、前記第1の遅延量及び前記第2の遅延量は、前記メモリ制御装置の外部に配置されたCPUから、それぞれの前記遅延回路に直接設定することを特徴とする請求項8乃至10の何れか一項記載の遅延量測定方法。
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US11424004B2 (en) | 2020-07-02 | 2022-08-23 | Kioxia Corporation | Memory system and management method of characteristic information of semiconductor device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09257884A (ja) * | 1996-03-18 | 1997-10-03 | Sharp Corp | 集積回路 |
JP2001006400A (ja) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | メモリデバイス |
JP2006260071A (ja) * | 2005-03-16 | 2006-09-28 | Oki Data Corp | メモリ制御装置および情報処理装置 |
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JPH09257884A (ja) * | 1996-03-18 | 1997-10-03 | Sharp Corp | 集積回路 |
JP2001006400A (ja) * | 1999-06-18 | 2001-01-12 | Fujitsu Ltd | メモリデバイス |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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