JP6432699B2 - メモリコントローラ - Google Patents
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Description
データ信号の相互の位相差であるデータスキューを調整するデータスキュー調整部と、
信号の変化点によってストローブポイントを規定するストローブ信号の当該変化点を調整するストローブ調整部と、を有するタイミング調整部と、
前記データ信号のそれぞれの変化点であるデータ変化点を検出するデータ変化点検出部と、
前記ストローブポイントを検出するストローブポイント検出部と、
前記データ信号のそれぞれについて、前記ストローブポイントと前記データ信号の変化点とに基づく動的タイミング情報を演算する動的タイミング演算部と、
前記動的タイミング情報を記憶する動的タイミング情報記憶部と、
前記動的タイミング情報を出力する動的タイミング情報出力部と、を備える。
以下、その他の実施形態について説明する。尚、以下に説明する各実施形態の構成は、それぞれ単独で適用されるものに限られず、矛盾が生じない限り、他の実施形態の構成と組み合わせて適用することも可能である。
以下、上記において説明したメモリコントローラ(1)の概要について簡単に説明する。
データ信号の相互の位相差であるデータスキューを調整するデータスキュー調整部(2)と、
信号の変化点によってストローブポイント(SP)を規定するストローブ信号の当該変化点を調整するストローブ調整部(3)と、を有するタイミング調整部(23)と、
前記データ信号のそれぞれの変化点であるデータ変化点を検出するデータ変化点検出部(4)と、
前記ストローブポイント(SP)を検出するストローブポイント検出部(5)と、
前記データ信号のそれぞれについて、前記ストローブポイント(SP)と前記データ信号の変化点とに基づく動的タイミング情報を演算する動的タイミング演算部(6)と、
前記動的タイミング情報を記憶する動的タイミング情報記憶部(7)と、
前記動的タイミング情報を出力する動的タイミング情報出力部(8)と、を備える。
2 :データスキュー調整部
3 :ストローブ調整部
4 :データ変化点検出部
5 :ストローブポイント検出部
6 :動的タイミング演算部
7 :動的タイミング情報記憶部
8 :動的タイミング情報出力部
23 :タイミング調整部
40 :メモリ
70 :位相調整部
SP :ストローブポイント
Tcyc:リフレッシュサイクル
Te :評価期間
Tr :リフレッシュ期間
Claims (9)
- メモリに対する複数ビットのデータの書き込み及び読み出しを制御するメモリコントローラであって、
データ信号の相互の位相差であるデータスキューを調整するデータスキュー調整部と、
信号の変化点によってストローブポイントを規定するストローブ信号の当該変化点を調整するストローブ調整部と、を有するタイミング調整部と、
前記データ信号のそれぞれの変化点であるデータ変化点を検出するデータ変化点検出部と、
前記ストローブポイントを検出するストローブポイント検出部と、
前記データ信号のそれぞれについて、前記ストローブポイントと前記データ信号の変化点とに基づく動的タイミング情報を演算する動的タイミング演算部と、
前記動的タイミング情報を記憶する動的タイミング情報記憶部と、
前記動的タイミング情報を出力する動的タイミング情報出力部と、を備え、
前記データ信号は、基準となるクロック信号によりデータが変化するものであり、
前記動的タイミング情報は、前記データ変化点において前記データ信号が変化を始める時点又は変化を終える時点と前記クロック信号との時間と、前記クロック信号に対する前記ストローブ信号の時間と、を含むメモリコントローラ。 - 前記動的タイミング情報は、前記ストローブポイントに対する前記データ信号のセットアップ時間及びホールド時間を含む、請求項1に記載のメモリコントローラ。
- 前記動的タイミング情報記憶部は、予め規定された評価期間内で、前記ストローブポイントに対して最も悪い条件となる前記動的タイミング情報であるワーストタイミング情報を、評価期間内ワーストタイミング情報として更新して記憶する請求項1又は2に記載のメモリコントローラ。
- 前記メモリは、前記メモリに書き込まれたデータを保持するために電荷を補充するリフレッシュ動作を、予め規定された時間であるリフレッシュ期間に亘って実施する揮発性メモリであり、
前記リフレッシュ動作は、予め規定された間隔であるリフレッシュサイクルで、繰り返し実施され、
前記リフレッシュサイクルの1周期には、前記メモリに対するデータの書き込み及び読み出しが行われない前記リフレッシュ期間と、前記メモリに対するデータの書き込み及び読み出しが行われる通常動作期間とを含み、
前記評価期間は、前記リフレッシュサイクルの1周期における前記通常動作期間であり、
前記動的タイミング情報出力部は、前記リフレッシュ期間に前記動的タイミング情報を出力する請求項3に記載のメモリコントローラ。 - 前記タイミング調整部は、前記ワーストタイミング情報に基づいて前記データスキュー及び前記ストローブポイントを調整する請求項3又は4に記載のメモリコントローラ。
- 前記タイミング調整部は、前記ストローブポイントが前記データ信号の有効期間の中央となるように、前記データスキュー及び前記ストローブポイントを調整する請求項5に記載のメモリコントローラ。
- 前記タイミング調整部は、調整内容を示すキャリブレーション情報に基づいて前記データスキュー及び前記ストローブポイントを調整するものであり、
前記動的タイミング演算部は、予め規定されたテストデータが前記メモリに対して書き込まれ、読み出されるキャリブレーション動作の実行中に検出された前記データ変化点と前記ストローブポイントとに基づいて、前記キャリブレーション情報の初期値を決定すると共に、
前記動的タイミング情報出力部から出力された前記動的タイミング情報に基づき、前記評価期間内ワーストタイミング情報が、前記キャリブレーション情報に含まれる前記ワーストタイミング情報よりも悪い条件の場合には、前記キャリブレーション情報を前記評価期間内ワーストタイミング情報に基づいて更新する請求項3から6の何れか一項に記載のメモリコントローラ。 - 前記動的タイミング演算部は、予め規定されたテストデータが前記メモリに対して書き込まれ、読み出されるキャリブレーション動作の実行中に検出された前記データ変化点と前記ストローブポイントとに基づいて、前記タイミング調整部による調整内容を示すキャリブレーション情報の初期値を決定し、
前記動的タイミング情報出力部は、少なくとも当該メモリコントローラよりも上位のコントローラに対して、前記動的タイミング情報を出力すると共に、当該動的タイミング情報に含まれる前記評価期間内ワーストタイミング情報が、前記キャリブレーション情報に含まれる前記ワーストタイミング情報よりも悪い条件の場合には、前記上位のコントローラに対して割込信号を出力する請求項3又は4に記載のメモリコントローラ。 - 前記メモリは、メモリセルに対する動作の基準となる内部クロックと、前記メモリの外部での動作の基準となる外部クロックとの位相を調整する位相調整機能を持たない簡易型メモリであり、
当該メモリコントローラは、さらに、前記内部クロックと前記外部クロックとの位相を調整する位相調整部を備える、請求項1から8の何れか一項に記載のメモリコントローラ。
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