JP2021135820A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】入出力端子に供給されるデータ信号ごとにデューティ比を補正する半導体記憶装置を提供する。【解決手段】メモリシステムにおいて、半導体記憶装置５〜８は、第１信号線を介して、メモリコントローラとデータ信号を送受信可能な第１パッドと、第２信号線を介して、メモリコントローラと、データ信号の送受信タイミングを規定するストローブ信号を送受信可能な第２パッドと、第３信号線を介して、メモリコントローラから、データ信号の送信を指示する出力指示信号を受信する第３パッドと、を有する。メモリコントローラからコマンドを受信すると、メモリコントローラから出力される出力指示信号に基づくストローブ信号のトグルタイミングに基づいて、メモリコントローラへ、第１パッドからデータ信号を出力するとともに、第２パッドからストローブ信号を出力し、データ信号を校正する第１校正動作と、ストローブ信号を校正する第２校正動作と、を行う。【選択図】図２

Description

本開示の実施形態は不揮発性半導体記憶装置に関する。

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。

特開２００８−７１０１８号公報 米国特許第６４８１３１２号明細書 米国特許第８９７６５９６号明細書

入出力端子に供給されるデータ信号ごとにデューティ比を補正する。

一実施形態に係る半導体記憶装置は、第１信号線を介して、メモリコントローラとデータ信号を送受信可能な第１パッドと、第２信号線を介して、前記メモリコントローラと、前記データ信号の送受信タイミングを規定するストローブ信号を送受信可能な第２パッドと、第３信号線を介して、前記メモリコントローラから、前記データ信号の送信を指示する出力指示信号を受信する第３パッドと、を有し、前記メモリコントローラからコマンドを受信すると、前記メモリコントローラから出力される前記出力指示信号に基づく前記ストローブ信号のトグルタイミングに基づいて、前記メモリコントローラへ、前記第１パッドから前記データ信号を出力するとともに、前記第２パッドから前記ストローブ信号を出力し、前記データ信号を校正する第１校正動作と、前記ストローブ信号を校正する第２校正動作と、を行う。

一実施形態に係るメモリシステムの電源系統の構成を説明するためのブロック図である。 一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の検出回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の第１補正回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の第２補正回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。 比較例に係る半導体記憶装置の校正動作及び一実施形態に係る半導体記憶装置の校正動作を説明するための概念図である。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。 一実施形態に係る半導体記憶装置の第１補正回路の動作による信号波形の変化を説明するための図である。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。 一実施形態に係る半導体記憶装置のデータ信号補正回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の位相補正を説明するための概念図である。 一実施形態に係る半導体記憶装置の校正動作及び位相補正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の位相比較回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の位相比較回路の動作を説明するためのタイミングチャートである。 一実施形態に係る半導体記憶装置の位相比較回路の動作を説明するためのタイミングチャートである。 一実施形態に係る半導体記憶装置の位相比較回路の動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作及び位相補正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のループバック制御カウンタ回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置のループバック制御カウンタ回路の動作を説明するためのタイミングチャートである。 一実施形態に係る半導体記憶装置のループバック制御カウンタ回路の動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。 一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。 一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

なお、以下の説明では、信号Ｘ＜ｎ：０＞（ｎは自然数）とは、（ｎ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｎ＞の集合を意味する。また、構成要素Ｙ＜ｎ：０＞とは、信号Ｘ＜ｎ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｎ＞の集合を意味する。

また、以下の説明では、信号ＢＺは、信号Ｚの反転信号であることを示す。あるいは、信号Ｚが制御信号である場合、信号Ｚが正論理であるのに対して、信号ＢＺが負論理であることを示す。すなわち、信号Ｚは“Ｈ”レベルがアサートに対応し “Ｌ”レベルがネゲートに対応するのに対して、信号ＢＺは “Ｌ”レベルがアサートに対応し “Ｈ”レベルがネゲートに対応することを示す。また、「信号Ｚ及び信号ＢＺのデューティ比」とは、信号Ｚにおけるパルスの１周期に対する、パルスが立ち上がってから立ち下がるまでの時間の割合（すなわち、信号ＢＺにおけるパルスの１周期に対する、パルスが立ち下がってから立ち上がるまでの時間の割合）を示す。

＜第１実施形態＞
図１〜図１２を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステムは、例えば、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラと、を含む。

［メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１及び図２を用いて説明する。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器から受信したデータを保持し、半導体記憶装置５〜８から読み出されたデータをホスト機器に送信する。

図１は、第１実施形態に係るメモリシステムの電源系統を説明するためのブロック図である。図１に示すように、メモリシステム１はメモリコントローラ２、ＮＡＮＤパッケージ３、パワーマネージャ４、及び基準抵抗９を備えている。ＮＡＮＤパッケージ３は、例えば、複数の半導体記憶装置５〜８を含む。図１の例では、ＮＡＮＤパッケージ３内に４つのチップが含まれる場合が示されている。なお、以下の説明では、半導体記憶装置５〜８はそれぞれ、チップＡ〜Ｄと読替えてもよい。

パワーマネージャ４は、メモリコントローラ２及びＮＡＮＤパッケージ３に供給される電圧を管理するためのＩＣ（Integrated circuit）である。パワーマネージャ４は、例えば、メモリコントローラ２及びＮＡＮＤパッケージ３に電圧ＶＣＣＱを供給する。電圧ＶＣＣＱは、メモリコントローラ２とＮＡＮＤパッケージ３との間の入出力信号に用いられる電圧の基準電圧として用いられる。また、パワーマネージャ４は、例えば、ＮＡＮＤパッケージ３に電圧ＶＣＣを供給する。電圧ＶＣＣは、ＮＡＮＤパッケージ３内で用いられるその他の電圧の基準電圧として用いられる。

ＮＡＮＤパッケージ３は、基準抵抗９を介して電圧ＶＳＳと接続される。基準抵抗９は、例えば、ＮＡＮＤパッケージ３内の半導体記憶装置５〜８の各々の出力インピーダンスを校正するために用いられる。電圧ＶＳＳは、接地電圧であり、例えば、メモリシステム１内のグラウンド（０Ｖ）として定義される。

図２は、一実施形態に係るメモリシステムの信号系統の構成を説明するためのブロック図である。図２に示すように、メモリコントローラ２は半導体記憶装置５〜８を制御する。具体的には、メモリコントローラ２は、半導体記憶装置５〜８にデータを書込み、半導体記憶装置５〜８からデータを読出す。メモリコントローラ２は、ＮＡＮＤバスによって半導体記憶装置５〜８に接続される。

半導体記憶装置５〜８の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体記憶装置５〜８の各々は、例えば、個別のチップイネーブル信号が供給されることで、又は、個別のチップアドレスが予め割当てられることで、一意に識別可能な半導体チップである。従って、半導体記憶装置５〜８の各々は、メモリコントローラ２の指示によって独立に動作可能である。

半導体記憶装置５〜８の各々と接続されたＮＡＮＤバス上では、同種の信号が送受信される。ＮＡＮＤバスは、複数の信号線を含み、ＮＡＮＤインタフェースに従った信号の送受信を行う。ＢＣＥはチップイネーブル信号であり、負論理で動作する。ＢＲＢはレディビジー信号であり、負論理で動作する。ＣＬＥはコマンドラッチイネーブル信号であり、正論理で動作する。ＡＬＥはアドレスラッチイネーブル信号であり、正論理で動作する。ＢＷＥはライトイネーブル信号であり、負論理で動作する。ＲＥ及びＢＲＥはリードイネーブル信号及びその反転信号であり、ＲＥは正論理で動作し、ＢＲＥは負論理で動作する。ＲＥ及び／又はＢＲＥは、例えば、出力指示信号として機能する。ＢＷＰはライトプロテクト信号であり、不論理で動作する。

ＤＱ＜７：０＞はデータ信号である。データ信号ＤＱ＜７：０＞は入出力端子（Ｉ／Ｏポート）を介して入出力される。信号ＤＱＳ及びＢＤＱＳはデータストローブ信号及びその反転信号である。ＤＱＳ及び／又はＢＤＱＳは、例えば、ストローブ信号又はタイミング制御信号として機能する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、互いに逆の位相を有する信号対である。ストローブ信号は、データ信号ＤＱ＜７：０＞の送受信タイミングを規定する信号である。信号ＢＣＥ０〜ＢＣＥ３は、メモリコントローラ２から半導体記憶装置５〜８の各々に独立して送信される。信号ＢＲＢ０〜ＢＲＢ３は、半導体記憶装置５〜８の各々からメモリコントローラ２に独立して送信される。信号ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰは、メモリコントローラ２から半導体記憶装置５〜８に共通して送信される。

信号ＢＣＥ０〜ＢＣＥ３の各々は、半導体記憶装置５〜８をイネーブル（有効）にするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置５〜８に送信されるデータ信号ＤＱ＜７：０＞がコマンドであることを半導体記憶装置５〜８に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置５〜８に送信されるデータ信号ＤＱ＜７：０＞がアドレスであることを半導体記憶装置５〜８に通知する。信号ＢＷＥは、信号ＢＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置５〜８に送信されるデータ信号ＤＱ＜７：０＞を半導体記憶装置５〜８に書込むことを指示する。

信号ＲＥ及びＢＲＥは、半導体記憶装置５〜８にデータ信号ＤＱ＜７：０＞を出力することを指示し、例えば、データ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置５〜８の動作タイミングを制御する。信号ＢＷＰは、データ書込み及び消去の禁止を半導体記憶装置５〜８に指示する。信号ＢＲＢ０〜ＢＲＢ３の各々は、半導体記憶装置５〜８がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。

データ信号ＤＱ＜７：０＞は、例えば、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置５〜８とメモリコントローラ２との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。信号ＤＱＳ及びＢＤＱＳは、例えば、信号ＲＥ及びＢＲＥに基づいて生成され、データ信号ＤＱ＜７：０＞に係る半導体記憶装置５〜８の動作タイミングを制御する。

メモリコントローラ２は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。

プロセッサ１１はメモリコントローラ２全体の動作を制御する。プロセッサ１１は、例えば、外部から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置５〜８に対して発行する。この機能は、読出し、消去、及び校正等の動作に共通する機能である。

内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置５〜８を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＮＡＮＤインタフェース回路１３は、上述のＮＡＮＤバスを介して半導体記憶装置５〜８と接続され、半導体記憶装置５〜８との通信を実行する。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置５〜８に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置５〜８からステータス、及び読出しデータを受信する。

バッファメモリ１４は、メモリコントローラ１０が半導体記憶装置５〜８及び外部から受信したデータ等を一時的に保持する。

ホストインタフェース回路１５は、外部の図示しないホスト機器と接続され、ホスト機器との通信を実行する。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。

［半導体記憶装置の構成］
第１実施形態に係る半導体記憶装置の構成例について、図３を用いて説明する。なお、半導体記憶装置５〜８は、例えば、同等の構成を有する。このため、以下の説明では、半導体記憶装置５〜８のうち、半導体記憶装置５の構成について説明し、半導体記憶装置６〜８の構成については、その説明を省略する。

図３に示すように、半導体記憶装置５は、メモリセルアレイ２１、入出力回路２２、ＺＱ校正回路２３、ロジック制御回路２４、温度センサ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、ドライバセット２９、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ＺＱ校正用パッド３３、及びロジック制御用パッド群３４を備えている。

メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ２に対するデータ信号ＤＱ＜７：０＞の送受信を行う。入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。入出力回路２２は、センスアンプ３１に対する書込みデータ及び読出しデータの送受信を行う。

ＺＱ校正回路２３は、ＺＱ校正用パッド３３を介して、基準抵抗９に基づいて半導体記憶装置５の出力インピーダンスを校正する。

ロジック制御回路２４は、メモリコントローラ２から信号ＢＣＥ０、ＣＬＥ、ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰを受信する。また、ロジック制御回路２４は、信号ＢＲＢ０をメモリコントローラ２に転送して半導体記憶装置５の状態を外部に通知する。

温度センサ２５は、半導体記憶装置５内の温度を測定可能な機能を有する。温度センサ２５は、測定した温度に関する情報をシーケンサ２７に送出する。なお、温度センサ２５は、メモリセルアレイ２１の温度とみなし得る温度が測定可能な範囲において、半導体記憶装置５内の任意の場所に設けられることができる。

レジスタ２６は、コマンド及びアドレスを保持する。レジスタ２６は、アドレスをロウデコーダ３０及びセンスアンプ３１に転送すると共に、コマンドをシーケンサ２７に転送する。

シーケンサ２７は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置５の全体を制御する。また、シーケンサ２７は、温度センサ２５から受けた温度に関する情報を、入出力回路２２を介してメモリコントローラ２に送出する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路２８は、生成した電圧をドライバセット２９に供給する。

ドライバセット２９は、複数のドライバを含み、レジスタ２６からのアドレスに基づいて、電圧生成回路２８からの電圧をロウデコーダ３０及びセンスアンプ３１に供給する。ドライバセット２９は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ３０に電圧を供給する。

ロウデコーダ３０は、レジスタ２６からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ３０を介してドライバセット２９からの電圧が転送される。

センスアンプ３１は、データの読出し時には、メモリセルからビット線に読出された読出しデータを感知し、感知した読出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルに転送する。また、センスアンプ３１は、レジスタ２６からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

入出力用パッド群３２は、メモリコントローラ２から受信したデータ信号ＤＱ＜７：０＞、信号ＤＱＳ、及び信号ＢＤＱＳを入出力回路２２に転送する。また、入出力用パッド群３２は、入出力回路２２から送信されたデータ信号ＤＱ＜７：０＞を半導体記憶装置５の外部に転送する。

ＺＱ校正用パッド３３は、一端が基準抵抗９に接続され、他端がＺＱ校正回路２３に接続される。

ロジック制御用パッド群３４は、メモリコントローラ２から受信した信号ＢＣＥ０、ＣＬＥ，ＡＬＥ、ＢＷＥ、ＲＥ、ＢＲＥ、及びＢＷＰをロジック制御回路２４に転送する。また、ロジック制御用パッド群３４は、ロジック制御回路２４から送信されたＢＲＢ０を半導体記憶装置５の外部に転送する。

［入出力回路及びロジック制御回路の構成］
図４を用いて第１実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成について説明する。図４は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。

図４に示すように、入出力回路２２は、データ信号ＤＱ＜０＞〜ＤＱ＜７＞に対応する入力回路２２１＜０＞〜２２１＜７＞及び出力回路２２２＜０＞〜２２２＜７＞の組を含む。１つの入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組には、例えば、同種のデータ信号ＤＱ＜ｋ＞が割当てられる（０≦ｋ≦７）。入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞の組は、入出力用パッド群３２内のパッド３２＜ｋ＞（第１パッド）に接続されている。パッド３２＜ｋ＞は、信号線２０１＜ｋ＞（第１信号線）を介して、外部のメモリコントローラ２に対してデータ信号ＤＱ＜ｋ＞を送受信可能である。上記のように、入力回路２２１及び出力回路２２２の組、パッド３２（第１パッド）、及び信号線２０１（第１信号線）はそれぞれ複数設けられている。なお、以下の説明において、データ信号ＤＱ＜ｋ＞及びデータ信号ＤＱ＜ｋ＞に関連する信号（ＤＱ＜ｋ＞＿ｉｎ、ＤＱ＜ｋ＞＿ｃ）が供給される信号線を第１信号線という。例えば、以下の信号線２０１＜ｋ＞、信号線２１１＜ｋ＞、及び信号線２１２＜ｋ＞を第１信号線という場合がある。第１信号線はｋ個設けられている。

入出力回路２２は、信号ＤＱＳに対応する入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組を含む。入力回路２２１＿ｄｑｓ及び出力回路２２２＿ｄｑｓの組は、入出力用パッド群３２内のパッド３２＿ｄｑｓ（第２パッド）に接続されている。パッド３２＿ｄｑｓは、信号線２０２＿ｄｑｓ（第２信号線）を介して、外部のメモリコントローラ２に対して信号ＤＱＳを通信可能である。また、入出力回路２２は、信号ＢＤＱＳに対応する入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組を含む。入力回路２２１＿ｂｄｑｓ及び出力回路２２２＿ｂｄｑｓの組は、入出力用パッド群３２内のパッド３２＿ｂｄｑｓ（第２パッド）に接続されている。パッド３２＿ｂｄｑｓは、信号線２０２＿ｂｄｑｓ（第２信号線）を介して、外部のメモリコントローラ２に対して信号ＢＤＱＳを通信可能である。

入出力回路２２は、上記の入力回路２２１＜ｋ＞及び出力回路２２２＜ｋ＞に加えて、第１補正回路２１０＜ｋ＞、出力制御回路２２３、Ｒｏｎ制御回路２２４、及び検出回路２２５をさらに含む。これらの回路はシーケンサ２７によって制御される。第１補正回路２１０＜ｋ＞は、第１信号線（信号線２１１＜ｋ＞、２１２＜ｋ＞）に接続されている。より具体的には、第１補正回路２１０＜ｋ＞は、出力制御回路２２３と出力回路２２２＜ｋ＞とを接続する複数の第１信号線の各々に設けられている。ただし、第１補正回路２１０＜ｋ＞は、複数の第１信号線のうち一部の信号線に共通して設けられていてもよい。例えば、信号線２１１＜０＞、２１１＜１＞が、いずれも第１補正回路２１０＜０＞に接続されており、第１補正回路２１０＜１＞が設けられていない構成であってもよい。また、検出回路２２５は、複数の第１信号線（信号線２１２＜ｋ＞）の各々に接続されている。

出力制御回路２２３は、データ信号ＤＱ＜ｋ＞、信号ＤＱＳ、及び信号ＢＤＱＳの基となるデータ信号ＤＱ＜ｋ＞＿ｉｎ、信号ＤＱＳ＿ｉｎ、及び信号ＢＤＱＳ＿ｉｎを生成する。詳細は後述するが、出力制御回路２２３は、メモリコントローラ２から受信した出力指示信号（ＲＥ、ＢＲＥ）に基づいて、ストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）を生成する。ストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）及びそれに基づいて生成されるストローブ信号（ＤＱＳ／ＢＤＱＳ）は、所定の周期で変位する。ストローブ信号（ＤＱＳ／ＢＤＱＳ）は、データ信号（ＤＱ）の読出し用のタイミング信号として用いられる信号であり、「トグル信号」という場合がある。具体的には、データ信号（ＤＱ）は、ストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングで変位する。なお、信号ＤＱ＜ｋ＞＿ｉｎ及び後述する信号ＤＱ＜ｋ＞＿ｃのように、メモリコントローラ２に出力される信号ＤＱ＜ｋ＞に関連する信号を特に区別する必要がないときは、単にＤＱ＜ｋ＞と表現する場合がある。同様に、ＤＱＳ＿ｉｎをＤＱＳと表現し、ＢＤＱＳ＿ｉｎをＢＤＱＳと表現し、ＲＥ＿ｃをＲＥと表現し、及びＢＲＥ＿ｃをＢＲＥと表現する場合がある。

出力制御回路２２３は、信号線２１１＜ｋ＞（第１信号線）を介してデータ信号ＤＱ＜ｋ＞＿ｉｎを第１補正回路２１０＜ｋ＞に送出し、信号線２１１＿ｄｑｓ（第２信号線）を介して信号ＤＱＳ＿ｉｎを出力回路２２２＿ｄｑｓ及び検出回路２２５に送出し、信号線２１１＿ｂｄｑｓ（第２信号線）を介して信号ＢＤＱＳ＿ｉｎを出力回路２２２＿ｂｄｑｓ及び検出回路２２５に送出する。

第１補正回路２１０＜ｋ＞は、ＤＱ＜ｋ＞＿ｉｎのデューティ比を補正して、信号線２１２＜ｋ＞（第１信号線）を介して補正後のデータ信号ＤＱ＜ｋ＞＿ｃを出力回路２２２＜ｋ＞及び検出回路２２５に送出する。

第１補正回路２１０＜ｋ＞は、検出回路２２５によって検出された、データ信号ＤＱ＜ｋ＞＿ｃが変位するタイミングの基準からのずれ（第１差分）に基づいて、データ信号ＤＱ＜ｋ＞＿ｃが変位するタイミングを補正する。上記の構成を換言すると、第１補正回路２１０＜ｋ＞は、ＤＱ＜ｋ＞のデューティ比を補正する。なお、Ｒｏｎ制御回路２２４は、出力回路２２２＜７：０＞、２２２＿ｄｑｓ、及び２２２＿ｂｄｑｓ内の出力インピーダンスを制御する。

検出回路２２５は、信号線２１２＜ｋ＞（第１信号線）、信号線２１１＿ｄｑｓ（第２信号線）、及び信号線２１１＿ｂｄｑｓ（第２信号線）に接続されている。検出回路２２５は、出力制御回路２２３から送出された信号ＤＱＳ＿ｉｎ及びＢＤＱＳ＿ｉｎをモニタすることにより、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比を検出する。検出回路２２５は、当該検出結果に基づいて、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比の校正が必要か否かを示す信号ＦＬＧ１を生成し、シーケンサ２７に送出する。

上記と同様に、検出回路２２５は、第１補正回路２１０＜ｋ＞から送出された補正後のデータ信号ＤＱ＜ｋ＞＿ｃをモニタすることにより、ＤＱ＜ｋ＞＿ｃのデューティ比を検出する。なお、検出回路２２５は、データ信号ＤＱ＜ｋ＞＿ｃが変位するタイミングの基準からのずれ（第１差分）を検出する。本実施形態では、基準電圧ＶＲＥＦが当該基準として用いられる。なお、第１補正回路２１０＜ｋ＞が機能していない状態では、データ信号ＤＱ＜ｋ＞＿ｃはデータ信号ＤＱ＜ｋ＞＿ｉｎと同じ信号である。検出回路２２５は、当該検出結果に基づいて、ＤＱ＜ｋ＞＿ｃのデューティ比の校正が必要か否かを示す信号ＦＬＧ２を生成し、シーケンサ２７に送出する。

上記のように、検出回路２２５は、複数の信号線２１２＜ｋ＞（複数の第１信号線）、信号線２１１＿ｄｑｓ（第２信号線）、及び信号線２１１＿ｂｄｑｓ（第２信号線）に接続されており、データ信号ＤＱ＜ｋ＞＿ｃ、信号ＤＱＳ＿ｉｎ、及び信号ＢＤＱＳ＿ｉｎをモニタする。したがって、シーケンサ２７は、上記の信号に対する検出をそれぞれ異なるタイミングで実行する。換言すると、シーケンサ２７は、第２信号線（信号線２１１＿ｄｑｓ、２１１＿ｂｄｑｓ）におけるストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングの基準からのずれ（第２差分）の検出と、複数の第１信号線（２１２＜ｋ＞）の各々におけるデータ信号ＤＱ＜ｋ＞が変位するタイミングの基準からのずれ（第１差分）の検出とを、それぞれ異なるタイミングで実行するように制御する。

シーケンサ２７は、検出回路２２５から信号ＦＬＧ１を受信すると、当該信号ＦＬＧ１に基づいて制御信号ＤＡＣ１及びＤＡＣ２を生成してロジック制御回路２４に送出し、検出回路２２５から信号ＦＬＧ２を受信すると、当該信号ＦＬＧ２に基づいて制御信号ＤＡＣ３〜ＤＡＣ６を生成して各第１補正回路２１０＜ｋ＞に送出する。

ロジック制御回路２４は、第２補正回路２４１を含む。第２補正回路２４１は、ロジック制御用パッド群３４内のパッド３４＿ｒｅ（第３パッド）及び３４＿ｂｒｅ（第３パッド）に接続されている。パッド３４＿ｒｅ及び３４＿ｂｒｅは、信号線２０３＿ｒｅ（第３信号線）及び信号線２０３＿ｂｒｅ（第３信号線）を介して、外部のメモリコントローラ２からデータ信号ＤＱの送信を指示する出力指示信号（ＲＥ、ＢＲＥ）を受信する。第２補正回路２４１は、検出回路２２５によって検出された、ストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングの基準からのずれ（第２差分）に基づいて、ストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングを補正する。上記の構成を換言すると、第２補正回路２４１は、ＤＱＳ／ＢＤＱＳのデューティ比を補正する。

第２補正回路２４１は、上記の第３パッドを介して入力されるＲＥ／ＢＲＥのデューティ比を補正する機能を有する。第２補正回路２４１は、シーケンサ２７から受信した制御信号ＤＡＣ１及びＤＡＣ２に基づいてＲＥ／ＢＲＥのデューティ比を補正し、信号ＲＥ＿ｃ及びＢＲＥ＿ｃを生成する。信号ＲＥ＿ｃ及びＢＲＥ＿ｃは、例えば、出力制御回路２２３に送出され、当該出力制御回路２２３において生成されるストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）が変位するタイミングの基として使用される。より具体的には、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比は、ＲＥ＿ｃ／ＢＲＥ＿ｃのデューティ比に応じて決定される。例えば、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比は、ＲＥ＿ｃ／ＢＲＥ＿ｃのデューティ比と同一であるか、又は互いに相関関係を有する。なお、信号ＲＥ＿ｃ及びＢＲＥ＿ｃは信号ＲＥ及びＢＲＥに基づいて生成される信号であり、信号ＤＱＳ及びＢＤＱＳは信号ＤＱＳ＿ｉｎ及びＢＤＱＳ＿ｉｎに基づいて生成される信号なので、信号ＤＱＳ及びＢＤＱＳは信号ＲＥ及びＢＲＥに基づいて生成されるということができる。

出力制御回路２２３は、ＤＱＳ／ＢＤＱＳのデューティ比を補正するための信号ＲＥ＿ｃ及びＢＲＥ＿ｃを受信し、これらの信号に基づいてＤＱＳ／ＢＤＱＳのデューティ比を一括で補正する。その後に、各ＤＱ＜ｋ＞のデューティ比を個別に補正する。

第１補正回路２１０＜ｋ＞は、シーケンサ２７から受信した制御信号ＤＡＣ３＜ｋ＞〜ＤＡＣ６＜ｋ＞に基づいてＤＱ＜ｋ＞のデューティ比を補正し、補正後のデータＤＱ＜ｋ＞＿ｃを出力回路２２２＜ｋ＞に送出する。以下、制御信号ＤＡＣ３＜７：０＞〜ＤＡＣ６＜７：０＞の各々を特に区別する必要が無いときは、単に制御信号ＤＡＣ３〜ＤＡＣ６と表記する。

図４の例では、補正回路２４１から信号ＲＥ＿ｃ及びＢＲＥ＿ｃが直接出力制御回路２２３に送出される構成が例示されているが、この構成に限定されない。例えば、補正回路２４１は、信号ＲＥ＿ｃ及びＢＲＥ＿ｃを他の回路（例えば、シーケンサ２７）に送出した後、当該他の回路においてＲＥ＿ｃ／ＢＲＥ＿ｃのデューティ比に基づくタイミング信号が生成されてもよい。そして、出力制御回路２２３に当該タイミング信号が送出されることにより、ＲＥ＿ｃ／ＢＲＥ＿ｃのデューティ比と相関関係を有する信号ＤＱＳ＿ｉｎ及びＢＤＱＳ＿ｉｎが生成されてもよい。

以上のように、各データ信号ＤＱ＜ｋ＞に対応する信号線２１２＜ｋ＞に対して、検出回路２２５が接続され、第１補正回路２１０＜ｋ＞が設けられていることで、ＤＱ＜ｋ＞の間でデューティ比にばらつきがある場合であっても、各ＤＱ＜ｋ＞を適正なデューティ比に補正することができる。

［検出回路の構成］
第１実施形態に係る入出力回路２２のうち、検出回路２２５の構成の詳細について、図５を用いて説明する。図５は、一実施形態に係る半導体記憶装置の検出回路の構成を説明するためのブロック図である。図５に示すように、検出回路２２５は、トランジスタＴｒ１〜Ｔｒ３、抵抗Ｒ１〜Ｒ４、キャパシタＣ１〜Ｃ２、及びコンパレータＣＯＭＰを含む。トランジスタＴｒ１〜Ｔｒ３は、例えば、ｎ型のトランジスタである。

抵抗Ｒ１は、ノードＮ１に接続された第１端と、ノードＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ１は、ノードＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。

抵抗Ｒ２は、ノードＮ２に接続された第１端と、ノードＢＤＱＳ＿ｐｒｅに接続された第２端と、を含む。キャパシタＣ２は、ノードＢＤＱＳ＿ｐｒｅに接続された第１端と、電圧ＶＳＳが供給される第２端と、を含む。

ノードＮ１及びノードＮ２には、信号ＤＱＳ＿ｉｎ及びＢＤＱＳ＿ｉｎの組み合わせ、又はデータ信号ＤＱ＜ｋ＞＿ｃ及び基準電圧ＶＲＥＦの組み合わせが、それぞれ異なるタイミングで供給される。つまり、検出回路２２５において、信号ＤＱＳ＿ｉｎと信号ＢＤＱＳ＿ｉｎとが比較され、データ信号ＤＱ＜ｋ＞＿ｃと基準電圧ＶＲＥＦとが比較される。なお、ＶＲＥＦはデータ信号ＤＱ＜ｋ＞＿ｃの“Ｌ”レベル及び“Ｈ”レベルの各々電圧値の半分の値であり、例えば、ＶＣＣＱ／２である。

抵抗Ｒ３は、電圧ＶＣＣＱが供給される第１端と、ノードＢＤＱＳ＿ｏに接続された第２端と、を含む。トランジスタＴｒ１は、ノードＢＤＱＳ＿ｏに接続された第１端と、ノードＮ３に接続された第２端と、ノードＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。

抵抗Ｒ４は、電圧ＶＣＣＱが供給される第１端と、ノードＤＱＳ＿ｏに接続された第２端と、を含む。トランジスタＴｒ２は、ノードＤＱＳ＿ｏに接続された第１端と、ノードＮ３に接続された第２端と、ノードＢＤＱＳ＿ｐｒｅに接続されたゲートと、を含む。

トランジスタＴｒ３は、ノードＮ３に接続された第１端と、電圧ＶＳＳが供給される第２端と、信号ＢＩＡＳ２が供給されるゲートと、を含む。

上記の構成によって、ノードＤＱＳ＿ｐｒｅ及びＢＤＱＳ＿ｐｒｅに供給された電圧レベルに応じて、ノードＤＱＳ＿ｏ及びＢＤＱＳ＿ｏの電圧レベルが変化する。具体的には、ノードＤＱＳ＿ｐｒｅ及びＢＤＱＳ＿ｐｒｅにそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給された場合、ノードＤＱＳ＿ｏ及びＢＤＱＳ＿ｏにはそれぞれ“Ｈ”レベル及び“Ｌ”レベルが供給される。また、ノードＤＱＳ＿ｐｒｅ及びＢＤＱＳ＿ｐｒｅにそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給された場合、ノードＤＱＳ＿ｏ及びＢＤＱＳ＿ｏにはそれぞれ“Ｌ”レベル及び“Ｈ”レベルが供給される。

コンパレータＣＯＭＰは、ノードＤＱＳ＿ｏが接続された第１入力端と、ノードＢＤＱＳ＿ｏが接続された第２入力端と、信号ＦＬＧを出力する出力端と、を含む。コンパレータＣＯＭＰは、信号ＴＲＩＧから供給される電圧によって駆動される。コンパレータＣＯＭＰは、信号ＴＲＩＧに信号が供給される（例えば、“Ｌ”レベルから“Ｈ”レベルに切り替わる）タイミングにおけるノードＤＱＳ＿ｏ及びＢＤＱＳ＿ｏの電圧レベルの大小関係に応じて、信号ＦＬＧの電圧レベルを“Ｈ”レベル又は“Ｌ”レベルに切替える。

具体的には、ノードＮ１に入力された信号は、抵抗Ｒ１及びキャパシタＣ１を含むローパスフィルタによって交流から直流に変換される。同様に、ノードＮ２に入力された信号は、抵抗Ｒ２及びキャパシタＣ２を含むローパスフィルタによって交流から直流に変換される。ノードＮ１、Ｎ２に入力された信号を比較した場合に、“Ｈ”レベルの期間が長い信号が入力されたノードに接続されたローパスフィルタの方が、他方のローパスフィルタに比べて高い電圧を生成する。

上記の構成によって、検出回路２２５は、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比及びＤＱ＜ｋ＞＿ｃのデューティ比が５０％より大きい場合に“Ｈ”レベルの信号ＦＬＧを出力し、ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎのデューティ比及びＤＱ＜ｋ＞＿ｃのデューティ比が５０％より小さい場合、“Ｌ”レベルの信号ＦＬＧを出力する。

［第１補正回路の構成］
第１実施形態に係る入出力回路２２のうち、第１補正回路２１０＜ｋ＞の構成の詳細について、図６を用いて説明する。図６は、一実施形態に係る半導体記憶装置の第１補正回路の構成を説明するためのブロック図である。図６に示すように、第１補正回路２１０＜ｋ＞は、トランジスタＴｒ１１＜ｋ＞〜Ｔｒ１８＜ｋ＞を含む。以下、第１補正回路２１０＜７：０＞の各々を特に区別する必要が無いときは、単にトランジスタＴｒ１１〜Ｔｒ１８と表記する。

トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１５、Ｔｒ１６は例えばｎ型のトランジスタである。トランジスタＴｒ１３、Ｔｒ１４、Ｔｒ１７、Ｔｒ１８は例えばｐ型のトランジスタである。なお、トランジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８の各々は、ゲートに供給される制御信号ＤＡＣ３〜ＤＡＣ６に基づいて、トランジスタのＯＮ抵抗を変更可能なトランジスタである。より具体的には、例えば、トランジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８の各々は、並列に接続された複数のトランジスタによって構成されている。制御信号ＤＡＣ３〜ＤＡＣ６は、例えば、並列に接続された複数のトランジスタ内の任意の数のトランジスタをオン状態又はオフ状態に設定可能な信号である。以上のように構成することにより、トランジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８の各々抵抗の大きさは、制御信号ＤＡＣ３〜ＤＡＣ６に応じて、所定の範囲内において段階的に切替えられる。

トランジスタＴｒ１２、Ｔｒ１６の第１端には電圧ＶＳＳが供給される。トランジスタＴｒ１４、Ｔｒ１８の第１端には電圧ＶＣＣＱが供給される。トランジスタＴｒ１２、Ｔｒ１４の間に、トランジスタＴｒ１１、Ｔｒ１３が直列に接続されている。トランジスタＴｒ１１、Ｔｒ１３のゲートはノードＮ１１に接続されている。なお、ノードＮ１１には信号線２１１＜ｋ＞が接続されており、データ信号ＤＱ＜ｋ＞＿ｉｎが供給される。トランジスタＴｒ１１、Ｔｒ１３の間の端子はノードＮ１２に接続されている。

トランジスタＴｒ１５〜Ｔｒ１８の構成はトランジスタＴｒ１１〜Ｔｒ１４の構成と同様なので説明を省略する。なお、ノードＮ１３には補正後のデータ信号ＤＱ＜ｋ＞＿ｃが出力される。ノードＮ１３は信号線２１２＜ｋ＞に接続されている。ノードＮ１１〜Ｎ１３に入出力される信号の詳細は後述するが、上記の抵抗が可変なトランジスタ（Ｔｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８）のＯＮ抵抗を調整することで、データ信号ＤＱ＜ｋ＞＿ｉｎのデューティ比が補正されてデータ信号ＤＱ＜ｋ＞＿ｃが出力される。

［第２補正回路の構成］
第１実施形態に係るロジック制御回路２４のうち、第２補正回路２４１の構成の詳細について、図７を用いて説明する。図７は、一実施形態に係る半導体記憶装置の第２補正回路の構成を説明するためのブロック図である。図７に示すように、第２補正回路２４１は、インバータＩＮＶ１〜ＩＮＶ４、可変キャパシタＣ２１〜Ｃ２４、及び論理回路ＮＡＮＤ１〜ＮＡＮＤ１０を含む。第２補正回路２４１は、信号ＲＥが入力されるＲＥ入力系統と、信号ＢＲＥが入力されるＢＲＥ入力系統と、によって構成されている。

ＲＥ入力系統は、インバータＩＮＶ１、ＩＮＶ２を有する。インバータＩＮＶ１は、信号ＲＥが入力される入力端と、ノードＮ２１に接続された出力端と、を含む。インバータＩＮＶ２は、ノードＮ２１に接続された入力端と、ノードＲＥ＿ｄに接続された出力端と、を含む。

可変キャパシタＣ２１は、ノードＮ２１に接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ２２は、ノードＲＥ＿ｄに接続された第１端と、電圧ＶＳＳが供給された第２端と、を含む。可変キャパシタＣ２１及びＣ２２は、シーケンサ２７から送出される制御信号ＤＡＣ１に基づいて、その容量を変更可能に構成される。より具体的には、例えば、可変キャパシタＣ２１及びＣ２２の各々は、直列に接続されたキャパシタ及びスイッチの組（図示せず）を複数含み、当該複数の組が並列に接続された構成を有していてもよい。制御信号ＤＡＣ１は、例えば、可変キャパシタＣ２１及びＣ２２内の任意の数のスイッチをオン状態又はオフ状態に設定可能な信号である。以上のように構成することにより、可変キャパシタＣ２１及びＣ２２は、制御信号ＤＡＣ１に応じて、所定の範囲内において段階的に容量の大きさを切替えることができる。すなわち、ノードＲＥ＿ｄには、可変キャパシタＣ２１及びＣ２２に設定された容量に応じて、所定の量だけ遅延した信号が供給される。

ＢＲＥ入力系統の構成は、上記のＲＥ入力系統と同様の構成を備えているため、説明を省略する。

制御信号ＤＡＣ１及びＤＡＣ２は、互いに独立に設定可能である。このため、ノードＲＥ＿ｄにおける信号ＲＥからの遅延量と、ノードＢＲＥ＿ｄにおける信号ＢＲＥからの遅延量は、互いに独立に制御される。したがって、ノードＲＥ＿ｄ及びＢＲＥ＿ｄには、制御信号ＤＡＣ１及びＤＡＣ２に応じて、一方に対して他方が任意の時間だけ遅延した信号を供給することができる。

論理回路ＮＡＮＤ１〜ＮＡＮＤ１０は、２つの入力信号のＮＡＮＤ演算結果を出力する。論理回路ＮＡＮＤ１〜ＮＡＮＤ５は、ＲＥ入力系統の論理回路を構成する。論理回路ＮＡＮＤ６〜ＮＡＮＤ１０は、ＢＲＥ入力系統の論理回路を構成する。

論理回路ＮＡＮＤ１は、ノードＲＥ＿ｄに接続された第１入力端と、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ２の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ２は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ３の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ３は、電圧ＶＳＳが供給された第２入力端と、論理回路ＮＡＮＤ４の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ４は、ノードＲＥ＿ｄに接続された第２入力端と、論理回路ＮＡＮＤ５の第１入力端に接続された出力端と、を含む。論理回路ＮＡＮＤ５は、ノードＢＲＥ＿ｃに接続された第２入力端と、ノードＲＥ＿ｃに接続された出力端と、を含む。

ＢＲＥ入力系統の論理回路を構成する論理回路ＮＡＮＤ６〜ＮＡＮＤ１０の構成は、上記の論理回路ＮＡＮＤ１〜ＮＡＮＤ５と同様の構成を備えているため、説明を省略する。

論理回路ＮＡＮＤ５及びＮＡＮＤ１０は、ＲＳ（Reset/Set）フリップフロップ回路を構成する。これにより、ノードＲＥ＿ｃの電圧レベルは、ノードＲＥ＿ｄ及びＢＲＥ＿ｄの電圧レベルが“Ｌ”レベルから“Ｈ”レベルに変化するタイミングで、“Ｌ”レベルから“Ｈ”レベルに、又は“Ｈ”レベルから“Ｌ”レベルに変化する。すなわち、ノードＲＥ＿ｃは、ノードＲＥ＿ｄ及びＢＲＥ＿ｄのパルスの立ち上がり（Rising edge）に応じて電圧レベルが変化する信号を出力する。また、ノードＢＲＥ＿ｃの電圧レベルには、ノードＲＥ＿ｄの反転信号が出力される。

［出力回路の構成］
第１実施形態に係る入出力回路２２のうち、出力回路２２２＜ｋ＞の構成の詳細について、図８を用いて説明する。なお、図８では、出力回路２２２＜０＞及び２２２＜７＞のみが示されており、出力回路２２２＜１＞〜２２２＜６＞は省略されている。図８は、一実施形態に係る半導体記憶装置の出力回路の構成を説明するためのブロック図である。図８では、第１補正回路２１０＜ｋ＞、出力回路２２２＜ｋ＞、出力制御回路２２３、Ｒｏｎ制御回路２２４、パッド３２＜ｋ＞の接続関係の一例が示される。

図８に示すように、出力回路２２２＜０＞は、論理回路ＮＡＮＤａ＜ｍ：０＞、ＮＯＲａ＜ｍ：０＞、トランジスタＴａ＿ｐ＜ｍ：０＞及びＴａ＿ｎ＜ｍ：０＞を含む。出力回路２２２＜７＞は、論理回路ＮＡＮＤｂ＜ｍ：０＞、ＮＯＲｂ＜ｍ：０＞、トランジスタＴｂ＿ｐ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞を含む。ここで、ｍは、任意の自然数である。

論理回路ＮＡＮＤａ＜ｍ：０＞及びＮＡＮＤｂ＜ｍ：０＞は、２つの入力信号のＮＡＮＤ演算結果を出力する。論理回路ＮＯＲａ＜ｍ：０＞及びＮＯＲｂ＜ｍ：０＞は、２つの入力信号のＮＯＲ演算結果を出力する。トランジスタＴａ＿ｐ＜ｍ：０＞及びＴｂ＿ｐ＜ｍ：０＞はｐ型のトランジスタであり、トランジスタＴａ＿ｎ＜ｍ：０＞及びＴｂ＿ｎ＜ｍ：０＞は、ｎ型のトランジスタである。

上記のように、出力制御回路２２３は、第２補正回路２４１から送出されたＲＥ＿ｃ／ＢＲＥ＿ｃのデューティ比に基づいて生成された信号ＤＱ＜ｋ＞＿ｉｎを第１補正回路２１０＜ｋ＞に送出する。第１補正回路２１０＜ｋ＞は、検出回路２２５によって出力された信号ＦＬＧに基づいて信号ＤＱ＜ｋ＞＿ｉｎを補正して、信号ＤＱ＜ｋ＞＿ｃを論理回路ＮＡＮＤａ＜ｍ：０＞、ＮＡＮＤｂ＜ｍ：０＞及び論理回路ＮＯＲａ＜ｍ：０＞、ＮＯＲｂ＜ｍ：０＞に送出する。また、Ｒｏｎ制御回路２２４は、信号ＳＥＬａ＿ｐ＜ｍ：０＞、ＳＥＬａ＿ｎ＜ｍ：０＞、ＳＥＬｂ＿ｐ＜ｍ：０＞、及びＳＥＬｂ＿ｎ＜ｍ：０＞を送出する。

まず、出力回路２２２＜０＞の構成について説明する。

論理回路ＮＡＮＤａ＜ｍ：０＞は、信号ＤＱ＜０＞＿ｃが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｐ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＡＮＤａ＜ｍ：０＞の各々は、トランジスタＴａ＿ｐ＜ｍ：０＞のゲートに接続される。

トランジスタＴａ＿ｐ＜ｍ：０＞は、電圧ＶＣＣＱが共通して供給される第１端と、パッド３２＜０＞に共通して接続される第２端と、を含む。

論理回路ＮＯＲａ＜ｍ：０＞は、信号ＤＱ＜０＞＿ｃが共通して供給される第１入力端を含み、信号ＳＥＬａ＿ｎ＜ｍ：０＞がそれぞれ供給される第２入力端を含む。また、論理回路ＮＯＲａ＜ｍ：０＞はそれぞれ、トランジスタＴａ＿ｎ＜ｍ：０＞のゲートに接続される。

トランジスタＴａ＿ｎ＜ｍ：０＞は、電圧ＶＳＳが共通して供給される第１端と、パッド３２＜０＞に共通して接続される第２端と、を含む。

上記の構成によって、出力回路２２２＜０＞は、信号ＤＱ＜０＞＿ｃが“Ｈ”レベルの場合、トランジスタＴａ＿ｐ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｐ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱ＜０＞のプルアップ側の出力インピーダンスとして設定することができる。また、出力回路２２２＜０＞は、信号ＤＱ＜０＞＿ｃが“Ｌ”レベルの場合、トランジスタＴａ＿ｎ＜ｍ：０＞のうち、信号ＳＥＬａ＿ｎ＜ｍ：０＞によってオン抵抗となるように選択されたトランジスタの合成抵抗を、信号ＤＱ＜０＞のプルダウン側の出力インピーダンスとして設定することができる。

出力回路２２２＜１＞〜２２２＜７＞についても、上記と同様の構成を備えているので、詳細な説明は省略する。

なお、出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓの構成は、上記の出力回路２２２＜ｋ＞の構成と類似しているので、詳細な説明は省略する。ただし、出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓの場合、出力制御回路２２３と出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓとの間に第１補正回路２１０＜ｋ＞は設けられていない。

［半導体記憶装置による校正動作］
図９は、比較例に係る半導体記憶装置の校正動作及び一実施形態に係る半導体記憶装置の校正動作を説明するための概念図である。図９では、ストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングと、各データ信号ＤＱ＜ｋ＞が変位するタイミングとが対比されている。図９に示すように、ストローブ信号（ＤＱＳ／ＢＤＱＳ）は第１ストローブ信号（ＤＱＳ）及び第２ストローブ信号（ＢＤＱＳ）を含む。第１ストローブ信号と第２ストローブ信号とは互いに逆の位相を有する。

図９の（Ａ）では、ＤＱＳ／ＢＤＱＳのデューティ比が５０％より小さい。したがって、信号ＤＱＳが“Ｈ”レベルかつ信号ＢＤＱＳが“Ｌ”レベルの期間ｔＱＳＨが、信号ＤＱＳが“Ｌ”レベルかつ信号ＢＤＱＳが“Ｈ”レベルの期間ｔＱＳＬより短い。データ信号ＤＱ＜ｋ＞は、ストローブ信号（ＤＱＳ／ＢＤＱＳ）が変位するタイミングで変位するように制御される。しかし、ＤＱ＜ｋ＞が変位するタイミングは、ＤＱ＜ｋ＞が供給される信号線の位置によってばらつきが生じることがあるため、例えば、ＤＱ＜１＞が変位するタイミングが、ＤＱＳ／ＢＤＱＳが変位するタイミングと同期していても、その他のデータ信号（例えば、ＤＱ＜０＞、ＤＱ＜７＞）がＤＱＳ／ＢＤＱＳが変位するタイミングと同期しない場合がある。つまり、ＤＱ＜ｋ＞のデューティ比にはばらつきが生じる。図９の（Ａ）の例では、ＤＱＳ／ＢＤＱＳが変位するタイミングに対して、ＤＱ＜０＞はｔＱＨＳだけ早く変位しており、ＤＱ＜７＞はｔＤＱＳＱだけ遅く変位している。

図９の（Ｂ）は、ＤＱＳ／ＢＤＱＳのデューティ比の補正が行われた状態を示す。この補正では、上記の検出回路２２５及び第２補正回路２４１と同様の機能によって、ＤＱＳ／ＢＤＱＳのデューティ比が補正され、ｔＱＳＨ／ｔＱＳＬのデューティ比が５０％に近づく。ＤＱＳ／ＢＤＱＳのデューティ比の補正によって、ＤＱ＜ｋ＞のデューティ比も改善される。しかし、ＤＱＳ／ＢＤＱＳのデューティ比の補正だけでは、ＤＱ＜ｋ＞のデューティ比のばらつきは改善されない。つまり、ＤＱ＜１＞のデューティ比が５０％であっても、ＤＱ＜０＞及びＤＱ＜７＞のデューティ比は、それぞれｔＱＨＳ及びｔＤＱＳＱに起因して、５０％からずれた値になる。

図９の（Ｃ）は、リードトレーニングモードのコマンド発行に伴って行われるリードトレーニングが行われた状態を示す。リードトレーニングでは、データ信号（ＤＱ）の読出しタイミングの調整が行われる。具体的には、図９の（Ｂ）では、ＤＱ＜０＞及びＤＱ＜１＞の周期に対して、ＤＱ＜７＞の周期にｔＤＱＳＱのシフトが発生しているが、上記のリードトレーニングによってｔＤＱＳＱのシフトが補正される。その結果、ＤＱ＜７＞が変位するタイミングとＤＱ＜１＞が変位するタイミングとが同期する。しかし、ＤＱ＜０＞のデューティ比はＤＱＳ／ＢＤＱＳのデューティ比と一致していないため、上記のように、ＤＱＳ／ＢＤＱＳのデューティ比の補正（図９の（Ｂ））及びリードトレーニング（図９の（Ｃ））を行っても、ＤＱ＜０＞の変位のタイミングをＤＱＳ／ＢＤＱＳの変位のタイミングに同期させることができない（ｔＱＨＳのずれが生じている）。

比較例に係る半導体記憶装置では、図９の（Ａ）〜（Ｃ）に示すような補正処理を行う。その結果、ＤＱ＜ｋ＞のデューティ比のばらつきを改善できない場合がある。本実施形態に係る半導体記憶装置によると、個別にＤＱ＜ｋ＞のデューティ比のばらつきを改善することができ、各ＤＱ＜ｋ＞の変位のタイミングをＤＱＳ／ＢＤＱＳの変位のタイミングに同期させること（図９の（Ｄ）の状態にすること）ができる。

［校正動作の説明］
図１０Ａ及び図１１を用いて、第１補正回路２１０の校正動作について説明する。図１０Ａは、一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。図１１は、一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。

図１０Ａに示すように、半導体記憶装置５は、メモリコントローラ２から「SET feature」コマンド（CMD SF）を受信すると、デューティ補正回路（Duty Correction Circuit；ＤＣＣ）トレーニングモードに移行する（ステップ３０１）。なお、図１１に示すように、「SET feature」コマンドはＢＣＥが“Ｌ”レベルの半導体記憶装置５に対して発行される。続いて、メモリコントローラ２から半導体記憶装置５へデータアウトのコマンド（CMD DOUT）が発行されることで、半導体記憶装置５におけるデューティ補正動作が実行される（ステップ３０２）。半導体記憶装置５がデューティ補正回路トレーニングモードに移行している状態において、当該データアウトコマンドは、半導体記憶装置５に、メモリコントローラ２から出力されるＲＥ（出力指示信号）に基づくストローブ信号（ＤＱＳ／ＢＤＱＳ）のトグルの生成を開始させる（ステップ３０３）ためのコマンドとして機能する。半導体記憶装置５がデューティ補正回路トレーニングモードに移行している状態においては、メモリコントローラ２から半導体記憶装置５にデータアウトコマンドが発行され、メモリコントローラ２から出力されるＲＥ（出力指示信号）がトグルを開始しても、半導体記憶装置５からのデータアウトは行われない。または、メモリコントローラ２は、半導体記憶装置５のから出力されるデータ信号ＤＱ＜７：０＞を、ダミーデータであると判断して無視する。つまり、上記のデータアウトコマンドはダミーのデータアウトコマンドである。なお、以下のデューティ比の補正は１ページ分（例えば、１６ｋビット）のデータアウトに相当する期間に行われる。

ストローブ信号（ＤＱＳ／ＢＤＱＳ）のトグルの生成が開始すると、当該トグルのタイミングに基づいて、メモリコントローラ２へ、パッド３２＜ｋ＞（第１パッド）からデータ信号ＤＱ＜ｋ＞が出力されるとともに、パッド３２＿ｂｄｑｓ（第２パッド）からストローブ信号（ＤＱＳ／ＢＤＱＳ）が出力される。

次に、検出回路２２５（図４）によってＤＱＳ／ＢＤＱＳのデューティ比が検出され、第２補正回路２４１（図４）によってＤＱＳ／ＢＤＱＳのデューティ比の補正（第２校正動作）が行われる（ステップ３０４）。ＤＱＳ／ＢＤＱＳのデューティ比の補正が終了すると、続いてデータ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）が順次行われる（ステップ３０５〜３０７）。つまり、第１校正動作は、複数の第１信号線の各々に供給されるデータ信号ＤＱ＜ｋ＞に対して行われる。具体的には、検出回路２２５によってＤＱ＜０＞〜ＤＱ＜７＞の各々のデューティ比が順次検出され、第１補正回路２１０＜０＞〜２１０＜７＞（図４）によって、ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正が順次実行される。全てのＤＱについてデューティ比の補正が終了すると、ＲＥの信号が停止し、トグル信号が終了する（ステップ３０８）。そして、「SET feature」コマンド（CMD SF）が発行されることで、ＤＣＣトレーニングモードから通常動作モードに移行し（ステップ３０９）、デューティ比の補正が終了する（ステップ３１０）。

なお、図１０Ａでは、ＤＱＳ／ＢＤＱＳのデューティ比の補正の後にデータ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正が行われる例を示したが、データ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正の後にＤＱＳ／ＢＤＱＳのデューティ比の補正が行われてもよい。

また、図１０Ａでは、「SET feature」コマンドによってＤＣＣトレーニングモードに移行してから、データアウトコマンド発行が行われる構成を例示したが、この構成に限定されない。例えば、図１０Ｂに示すように、ＤＣＣトレーニングの専用コマンドの発行（ステップ３２４）に基づいてデューティ比の補正が行われてもよい。

［第１補正回路２１０の補正動作による信号波形の変化］
図１２は、一実施形態に係る半導体記憶装置の第１補正回路の動作による信号波形の変化を説明するための図である。図１２には、図６に示す第１補正回路２１０＜ｋ＞におけるノードＮ１１、Ｎ１２、Ｎ１３の信号波形が示されている。また、図１２では、５０％よりも大きいデューティ比の信号が入力された例が示されている。また、図１２では、１段目のｎ型トランジスタ（Ｔｒ１２）の抵抗及び２段目のｐ型トランジスタ（Ｔｒ１８）の抵抗を大きくした場合の信号波形が実線で示されている。なお、図１２では、各トランジスタの抵抗が最も小さい状態（初期状態）の信号波形が点線で示されている。

まず、抵抗が可変であるトランジスタＴｒ１２、Ｔｒ１４、Ｔｒ１６、Ｔｒ１８の抵抗が初期状態より大きくなると、これらのトランジスタを介して出力先のノードに伝わる信号に遅延が生じるため、信号波形の立ち上がり又は立ち下がりの傾斜が初期状態よりも緩やかになる（つまり、水平方向に対する角度が小さくなる）。したがって、トランジスタＴｒ１２の抵抗が初期状態より大きい場合、ノードＮ１２に出力される信号波形の立ち下がりの傾斜３１１は、初期状態におけるノードＮ１２の信号波形の立ち下がりの傾斜３１２に比べて緩やかである。また、傾斜３１２が緩やかになることで、２段目のｐ型トランジスタＴｒ１７がＯＦＦ状態からＯＮ状態に切り替わるタイミング３１３が初期状態より遅延する。また、トランジスタＴｒ１８の抵抗が初期状態より大きいため、ノードＮ１３に出力される信号波形の立ち上がりの傾斜３１４は、初期状態におけるノードＮ１３の信号波形の立ち上がりの傾斜３１５に比べて緩やかである。上記のように信号波形が変化した結果、ノードＮ１３に出力される信号波形のデューティ比は、ノードＮ１１及びＮ１２に比べて５０％に近づく。

なお、本実施形態では、シーケンサ２７が全ての第１補正回路２１０＜ｋ＞を動作させる制御をする例を示したが、シーケンサ２７は第１補正回路２１０＜ｋ＞のうち一部の第１補正回路を動作させる制御をしてもよい。

＜第１実施形態の変形例＞
図３３〜図３５を用いて、第１実施形態の変形例について説明する。第１実施形態の変形例では、第１補正回路２１０＜ｋ’＞が、出力制御回路２２３と出力回路２２２＜ｋ’＞、２２２＜ｋ’＋１＞とを接続する複数の第１信号線（信号線２１２＜ｋ’＞、２１２＜ｋ’＋１＞）のうち一部の信号線に共通して設けられている（０≦ｋ’≦６）。図３３は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。図３４は、一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。図３５は、一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。

図３３に示すように、第１補正回路２１０＜ｋ＞は２つの第１信号線に対して共通に設けられている。具体的には、第１補正回路２１０＜０＞は信号線２１１＜０＞、２１１＜１＞に対して共通に設けられている。なお、図示しないが、第１補正回路２１０＜２＞は信号線２１１＜２＞、２１１＜３＞に対して共通に接続されており、第１補正回路２１０＜４＞は信号線２１１＜４＞、２１１＜５＞に対して共通に接続されており、第１補正回路２１０＜６＞は信号線２１１＜６＞、２１１＜７＞に対して共通に接続されている。

図３４及び図３５に示すように、データ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）が２つのデータ信号毎に行われる。つまり、２つのデータ信号ＤＱ＜０＞、ＤＱ＜１＞の第１補正動作は同じタイミングで行われる（ステップＳ３０５）。データ信号ＤＱ＜２＞、ＤＱ＜３＞の第１補正動作、データ信号ＤＱ＜４＞、ＤＱ＜５＞の第１補正動作、データ信号ＤＱ＜６＞、ＤＱ＜７＞の第１補正動作も、それぞれの第１補正動作も上記と同様に同じタイミングで行われる（ステップＳ３０６、Ｓ３０７）。

＜第２実施形態＞
第２実施形態では、第１実施形態における入出力回路２２と類似した構成の入出力回路２２について説明する。図１３は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。図１３では、出力制御回路２２３＜ｋ＞及び検出回路２２５＜ｋ＞が各データ信号ＤＱ＜ｋ＞を出力する出力回路２２２＜ｋ＞に対して個別に設けられている点において、第１実施形態に係る図４の構成とは相違する。以下の説明において、図４の構成と同様の特徴については説明を省略し、主に図４の構成と相違する点について説明する。

図１３に示すように、第１補正回路２１０＜ｋ＞と同様に、出力制御回路２２３＜ｋ＞及び検出回路２２５＜ｋ＞は複数設けられており、各々の第１信号線（信号線２１１＜ｋ＞、２１２＜ｋ＞）に対して個別に設けられている。出力制御回路２２３＜ｋ＞は、データ信号ＤＱ＜ｋ＞＿ｉｎを生成し、第１補正回路２１０＜ｋ＞に送出する。検出回路２２５＜ｋ＞は、対応する（ｋの値が同じ）第１補正回路２１０＜ｋ＞に接続されている。検出回路２２５＜ｋ＞は、第１補正回路２１０＜ｋ＞からの出力（データ信号ＤＱ＜ｋ＞＿ｃ）をモニタすることにより、ＤＱ＜ｋ＞＿ｃのデューティ比を検出する。第１補正回路２１０＜ｋ＞は、検出回路２２５＜ｋ＞によって検出されたＤＱ＜ｋ＞＿ｃのデューティ比を適正なデューティ比に補正する。

本実施形態では、出力制御回路２２３＜ｋ＞及び検出回路２２５＜ｋ＞が各々の第１信号線に対して個別に設けられているため、例えば、出力制御回路２２３＜０＞〜２２３＜７＞、検出回路２２５＜０＞〜２２５＜７＞、及び第１補正回路２１０＜０＞〜２１０＜７＞は、それぞれ同じタイミングで動作することができる。なお、これらの動作はシーケンサ２７によって制御される。図１３では、各第１補正回路２１０＜ｋ＞に対して出力制御回路２２３＜ｋ＞が設けられた構成を例示したが、図４と同様に１つの出力制御回路２２３が各第１補正回路２１０＜ｋ＞に対してデータ信号ＤＱ＜ｋ＞＿ｉｎを送出してもよい。

［校正動作の説明］
図１４は、一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。図１４に示すフローチャートは、図１０Ａに示すフローチャートと類似しているが、データ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）が同じタイミングで行われている点（ステップ３１１）において、図１０Ａに示すフローチャートとは相違する。ここで、データ信号ＤＱ＜０＞〜ＤＱ＜７＞に対する第１校正動作は、全ての校正動作が同時に行われてもよく、少なくとも一部の校正動作が同時に行われてもよい。換言すると、シーケンサ２７は、複数の第１信号線（２１１＜ｋ＞、２１２＜ｋ＞）に対する第１校正動作を、少なくとも一部の動作が同時に実行されるように制御する。

なお、図１４では、「SET feature」コマンドによってＤＣＣトレーニングモードに移行してから、データアウトコマンド発行が行われる構成を例示したが、図１０Ｂに示すように、ＤＣＣトレーニングの専用コマンドの発行（ステップ３２４）に基づいてデューティ比の補正が行われてもよい。

＜第３実施形態＞
第３実施形態では、第２実施形態における入出力回路２２と類似した構成の入出力回路２２について説明する。図１５は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。図１５では、出力制御回路２２３＿ｄ、第２補正回路２４１、及び検出回路２２５＿ｄが、出力回路２２２＜ｋ＞とは独立して、ストローブ信号（ＤＱＳ／ＢＤＱＳ）を出力する出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓに対して設けられている点において、第２実施形態に係る図１３の構成とは相違する。以下の説明において、図１３の構成と同様の特徴については説明を省略し、主に図１３の構成と相違する点について説明する。

図１５に示すように、出力制御回路２２３＜ｋ＞、第１補正回路２１０＜ｋ＞、及び検出回路２２５＜ｋ＞（第１検出回路）は第１信号線（信号線２１１＜ｋ＞、２１２＜ｋ＞）に対して設けられている。出力制御回路２２３＿ｄ、第２補正回路２４１、及び検出回路２２５＿ｄ（第２検出回路）が第２信号線（信号線２１１＿ｄｑｓ、２１１＿ｂｄｑｓ）に対して設けられており、上記第１信号線には接続されていない。出力制御回路２２３＿ｄ、２２３＜ｋ＞は、クロックツリー２４２に接続されている。また、第３パッド（パッド３４＿ｒｅ及び３４＿ｂｒｅ）がクロックツリー２４２に接続されている。クロックツリー２４２は、第３パッドに入力された出力指示信号（ＲＥ、ＢＲＥ）に基づくクロック信号を出力制御回路２２３＿ｄ、２２３＜ｋ＞に供給する。

出力制御回路２２３＿ｄは、ストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）を生成し、第２補正回路２４１に送出する。検出回路２２５＿ｄは、第２補正回路２４１からの出力をモニタすることにより、ＤＱＳ／ＢＤＱＳのデューティ比を検出する。第２補正回路２４１は、検出回路２２５＿ｄによって検出されたＤＱＳ／ＢＤＱＳのデューティ比を適正なデューティ比に補正する。第２補正回路２４１は、デューティ比が補正された信号ＤＱＳ＿ｃ及びＢＤＱＳ＿ｃを、それぞれ出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓに送出する。

本実施形態では、出力制御回路２２３＿ｄ、第２補正回路２４１、及び検出回路２２５＿ｄが、出力制御回路２２３＜ｋ＞、第１補正回路２１０＜ｋ＞、及び検出回路２２５＜ｋ＞とは個別に設けられているため、例えば、出力制御回路２２３＿ｄ、２２３＜０＞〜２２３＜７＞、検出回路２２５＿ｄ、２２５＜０＞〜２２５＜７＞、第１補正回路２１０＜０＞〜２１０＜７＞、及び第２補正回路２４１は、それぞれ同じタイミングで動作することができる。なお、これらの動作はシーケンサ２７によって制御される。

なお、図１５では、出力制御回路２２３＿ｄ、第２補正回路２４１、及び検出回路２２５＿ｄが、信号ＤＱＳ及びＢＤＱＳに共通して設けられた構成を例示したが、例えば、図１６に示すように、信号ＤＱＳ及びＢＤＱＳのそれぞれに対して個別に出力制御回路２２３＿ｄｑｓ、２２３＿ｂｄｑｓ、第２補正回路２４１＿ｄｑｓ、２４１＿ｂｄｑｓ、及び検出回路２２５＿ｄｑｓ、２２５＿ｂｄｑｓが設けられていてもよい。

［校正動作の説明］
図１７は、一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。図１７に示すフローチャートでは、ＤＱＳ／ＢＤＱＳのデューティ比の補正（第２校正動作）及びデータ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）が同じタイミングで行われている（ステップ３１２）。ここで、ストローブ信号（ＤＱＳ／ＢＤＱＳ）及びデータ信号ＤＱ＜０＞〜ＤＱ＜７＞に対する第１校正動作及び第２校正動作は、全ての校正動作が同時に行われてもよく、少なくとも一部の校正動作が同時に行われてもよい。

なお、図１７では、「SET feature」コマンドによってＤＣＣトレーニングモードに移行してから、データアウトコマンド発行が行われる構成を例示したが、図１０Ｂに示すように、ＤＣＣトレーニングの専用コマンドの発行（ステップ３２４）に基づいてデューティ比の補正が行われてもよい。

＜第４実施形態＞
第４実施形態では、第３実施形態と類似した校正動作について説明する。図１８は、一実施形態に係る半導体記憶装置の校正動作を説明するためのフローチャートである。図１９は、一実施形態に係る半導体記憶装置の校正動作を説明するためのタイミングチャートである。図１８に示すフローチャートは、図１７に示すフローチャートと類似しているが、ＤＣＣトレーニングモードに移行するコマンドを発行せずに、データアウトのコマンド発行後かつデータ出力の前の期間にＤＱＳ／ＢＤＱＳのデューティ比の補正（第２校正動作）及びＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）の期間が設けられている点において、第３実施形態に係る図１７のフローチャートとは相違する。

図１８に示すように、メモリコントローラ２から半導体記憶装置５へデータアウトのコマンド（CMD DOUT）が発行されることで、半導体記憶装置５における以後のデューティ補正動作が実行される（ステップ３０２）。なお、本実施形態における校正動作は、データアウトのコマンドを発行する前に図１７のステップ３０１のＤＣＣトレーニングモードに移行するコマンドを要しない。つまり、半導体記憶装置５〜８がデータを出力するための動作を開始するデータアウトのコマンドに基づいて、校正動作が行われる。

まず、当該データアウトのコマンドによってストローブ信号（ＤＱＳ／ＢＤＱＳ）のトグルの生成が開始される（ステップ３０３）。トグルの生成が開始されると、半導体記憶装置５はデータ出力３１７を行う前にダミーデータ出力３１６を行う。このダミーデータ出力３１６の期間をＲＥ Ｌａｔｅｎｃｙ期間（レイテンシー期間）という。当該レイテンシー期間に、ＤＱＳ／ＢＤＱＳのデューティ比の補正（第２校正動作）及びデータ信号ＤＱ＜０＞〜ＤＱ＜７＞のデューティ比の補正（第１校正動作）が行われる。換言すると、例えば図１６に示す第２補正回路２４１及び第１補正回路２１０＜ｋ＞は、データアウトのコマンドが発行されてから当該コマンドに応じてデータ信号を出力するまでの間に第１校正動作及び第２校正動作を行う。ここで、ストローブ信号（ＤＱＳ／ＢＤＱＳ）及びデータ信号ＤＱ＜０＞〜ＤＱ＜７＞に対する第１校正動作及び第２校正動作は、全ての校正動作が同時に行われてもよく、少なくとも一部の校正動作が同時に行われてもよい。

＜第５実施形態＞
第５実施形態では、第１実施形態と類似した第１補正回路について説明する。図２０は、一実施形態に係る半導体記憶装置のデータ信号補正回路の構成を説明するためのブロック図である。図２０の第１補正回路２１０＜ｋ＞は、第１実施形態に係る図６の第１補正回路２１０＜ｋ＞と類似しているが、図６では、出力回路２２２＜ｋ＞のトランジスタＴａ＿ｐ＜ｍ：０＞及びＴａ＿ｎ＜ｍ：０＞に共通してトランジスタＴｒ１１〜Ｔｒ１８が設けられているのに対して、図２０では、トランジスタＴａ＿ｐ＜ｍ：０＞及びＴａ＿ｎ＜ｍ：０＞の各々に対して個別にトランジスタＴｒ１１＿ｐ〜Ｔｒ１８＿ｐ又はトランジスタＴｒ１１＿ｎ〜Ｔｒ１８＿ｎが設けられている点において、両者は相違する。

図２０に示すように、第１補正回路２１０＜ｋ＞はトランジスタＴａ＿ｎ＜ｍ：０＞に接続された遅延調整回路２１３＿ｎ（第１遅延調整回路）及びトランジスタＴａ＿ｐ＜ｍ：０＞に接続された遅延調整回路２１３＿ｐ（第２遅延調整回路）を備えている。遅延調整回路２１３＿ｐの入力はノードＮ１１に接続されており、遅延調整回路２１３＿ｐの出力は論理回路ＮＡＮＤａ＜ｍ：０＞に接続されている。遅延調整回路２１３＿ｎの入力はノードＮ１１に接続されており、遅延調整回路２１３＿ｎの出力は論理回路ＮＯＲａ＜ｍ：０＞に接続されている。なお、図２０に示す論理回路ＮＡＮＤａ＜ｍ：０＞、論理回路ＮＯＲａ＜ｍ：０＞、トランジスタＴａ＿ｐ＜ｍ：０＞、及びトランジスタＴａ＿ｎ＜ｍ：０＞は、図８に示す出力回路２２２＜ｋ＞と同様の回路構成である。トランジスタＴａ＿ｐ＜ｍ：０＞及びトランジスタＴａ＿ｎ＜ｍ：０＞は、パッド３２＜ｋ＞に出力される出力インピーダンスを調整可能なｐ型トランジスタ及びｎ型トランジスタである。

遅延調整回路２１３＿ｐは、トランジスタＴｒ１１＿ｐ〜Ｔｒ１８＿ｐを有している。トランジスタＴｒ１１＿ｐ〜Ｔｒ１８＿ｐの構成は、図６に示すトランジスタＴｒ１１〜Ｔｒ１８の構成と同様なので、詳細な説明は省略する。トランジスタＴｒ１２＿ｐ、Ｔｒ１４＿ｐ、Ｔｒ１６＿ｐ、Ｔｒ１８＿ｐの抵抗の大きさは、シーケンサ２７（図４参照）から送出された制御信号ＤＡＣ３＿ｐ〜ＤＡＣ６＿ｐによって制御される。遅延調整回路２１３＿ｎは、トランジスタＴｒ１１＿ｎ〜Ｔｒ１８＿ｎを有している。トランジスタＴｒ１１＿ｎ〜Ｔｒ１８＿ｎの構成は、図６に示すトランジスタＴｒ１１〜Ｔｒ１８の構成と同様なので、詳細な説明は省略する。トランジスタＴｒ１２＿ｎ、Ｔｒ１４＿ｎ、Ｔｒ１６＿ｎ、Ｔｒ１８＿ｎの抵抗の大きさは、シーケンサ２７（図４参照）から送出された制御信号ＤＡＣ３＿ｎ〜ＤＡＣ６＿ｎによって制御される。上記のように、遅延調整回路２１３＿ｎ（第１遅延調整回路）及び遅延調整回路２１３＿ｐ（第２遅延調整回路）は、それぞれ個別に遅延を調整可能である。

遅延調整回路２１３＿ｐは、図６に示す第１補正回路２１０＜ｋ＞と同様の動作によって、ノードＮ１１に入力された信号を遅延してノードＮ１３＿ｐに出力する。ノードＮ１３＿ｐに出力される信号の遅延は、制御信号ＤＡＣ３＿ｐ〜ＤＡＣ６＿ｐによって調整することができる。遅延調整回路２１３＿ｎは、ノードＮ１１に入力された信号を遅延してノードＮ１３＿ｎに出力する。ノードＮ１３＿ｎに出力される信号の遅延は、制御信号ＤＡＣ３＿ｎ〜ＤＡＣ６＿ｎによって調整することができる。

遅延調整回路２１３＿ｐ及び遅延調整回路２１３＿ｎによって、トランジスタＴａ＿ｐ＜ｍ：０＞及びトランジスタＴａ＿ｎ＜ｍ：０＞を制御するタイミングが調整されることで、信号ＤＱ＜ｋ＞の立ち上がり及び立ち下がりのタイミングだけを個別に調整することができるため、パッド３２＜ｋ＞に出力されるＤＱ＜ｋ＞のデューティ比を補正することができる。

＜第６実施形態＞
第６実施形態では、第１実施形態における入出力回路２２と類似した構成の入出力回路２２について説明する。図２１は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。図２１では、入出力回路２２がストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）を構成する信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相を比較する位相比較回路２２６及び当該位相のずれを補正する位相補正回路２２７を備える点において、第１実施形態に係る図４の構成とは相違する。以下の説明において、図４の構成と同様の特徴については説明を省略し、主に図４の構成と相違する点について説明する。

図２１に示すように、位相比較回路２２６は出力制御回路２２３に接続されている。位相比較回路２２６は、出力制御回路２２３から送出された信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの各々を受信し、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相を比較して、両者間のずれを判定する。位相補正回路２２７は、位相比較回路２２６及び出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓに接続されている。位相補正回路２２７は、位相比較回路２２６による判定結果に基づいて、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎを補正することができる。位相補正回路２２７によって補正された信号ＤＱＳ＿ｃ及び信号ＢＤＱＳ＿ｃは、それぞれ出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓに送出される。なお、位相比較回路２２６及び位相補正回路２２７の動作はシーケンサ２７によって制御される。

図２２は、一実施形態に係る半導体記憶装置の位相補正を説明するための概念図である。図２２の（Ａ）に示すように、信号ＤＱＳと信号ＢＤＱＳとの位相にずれがあると、信号ＤＱＳと信号ＢＤＱＳとが交差する電圧（Ｖｏｘ）にばらつきが生じる。理想的には、交差電圧Ｖｏｘは信号ＤＱＳ及び信号ＢＤＱＳの“Ｌ”レベル及び“Ｈ”レベルの各々電圧値の半分の値（ＶＣＣＱ／２）である。交差電圧Ｖｏｘにばらつきがあると、ＤＱＳ／ＢＤＱＳのデューティ比の悪化だけでなく、デューティ比の校正動作にも悪影響を及ぼす。本実施形態では、図２２の（Ａ）のようにＶｏｘがＶＣＣＱ／２からずれている場合、信号ＤＱＳ又は信号ＢＤＱＳを遅延させることで、図２２の（Ｂ）のように交差電圧ＶｏｘをＶＣＣＱ／２になるように調整することができる。

［校正動作の説明］
図２３は、一実施形態に係る半導体記憶装置の校正動作及び位相補正動作を説明するためのフローチャートである。図２３のフローチャートは、第１実施形態に係る図１０Ａのフローチャートと類似しているが、トグル信号の終了（ステップ３０８）と通常動作モードへの移行（ステップ３０９）との間でＤＱＳ及びＢＤＱＳの位相差比較及び位相補正が行われる点において相違する。

図２３のフローチャートでは、ステップ３０８でトグル信号が終了した後に、半導体記憶装置５は、メモリコントローラ２から「SET feature」コマンドを受信し、位相差補正モードに移行する（ステップ３２１）。続いて、メモリコントローラ２から半導体記憶装置５へ位相差補正コマンドが発行される（ステップ３２２）。当該位相差補正コマンドをトリガとして、位相比較回路２２６が信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相を比較し、位相比較回路２２６の比較結果に基づいて位相補正回路２２７が位相のずれを補正する（ステップ３２３）。信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相のずれの補正が完了すると、通常動作モードへ移行する（ステップ３０９）。

［位相比較回路及び位相補正回路の構成］
図２４は、一実施形態に係る半導体記憶装置の位相比較回路の構成を説明するためのブロック図である。図２４に示すように、位相比較回路２２６は、第１クロックドインバータ２３０（２３０＿ｄｑｓ、２３０＿ｂｄｑｓ）、第２クロックドインバータ２３１（２３１＿ｄｑｓ、２３１＿ｂｄｑｓ）、インバータ２３２（２３２＿ｄｑｓ、２３２＿ｂｄｑｓ）、インバータ２３３（２３３＿ｄｑｓ、２３３＿ｂｄｑｓ）、及びＤフリップフロップ（ＤＦＦ）２３４を有する。位相補正回路２２７（２２７＿ｄｑｓ、２２７＿ｂｄｑｓ）は、位相比較回路２２６に組み込まれており、第１クロックドインバータ２３０及び第２クロックドインバータ２３１の各々の出力端子に接続されている。

第１クロックドインバータ２３０にはトリガ信号（ＴＲＩＧＧＥＲ）が入力される。当該トリガ信号は、位相差補正コマンドに基づいて生成される。第２クロックドインバータ２３１には第２信号線（信号線２１１＿ｄｑｓ、２１１＿ｂｄｑｓ）が接続されており、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎが入力される。つまり、位相比較回路２２６及び位相補正回路２２７は第２信号線に接続されている、ということができる。第１クロックドインバータ２３０及び第２クロックドインバータ２３１は、互いに反転した制御信号ＥＮ／ＥＮｎによって制御される。つまり、第１クロックドインバータ２３０が動作する場合、第２クロックドインバータ２３１は動作せず、第１クロックドインバータ２３０が非動作の場合、第２クロックドインバータ２３１が動作する。

制御信号ＥＮの制御によって有効状態の第１クロックドインバータ２３０にトリガ信号が入力されると、第１クロックドインバータ２３０＿ｄｑｓによって出力された信号がインバータ２３３＿ｄｑｓから信号ＤＱＳ＿ｃの代わりに出力され、第１クロックドインバータ２３０＿ｂｄｑｓによって出力された信号がインバータ２３３＿ｂｄｑｓから信号ＢＤＱＳ＿ｃの代わりに出力される。インバータ２３３＿ｄｑｓ及び２３３＿ｂｄｑｓからの出力は、それぞれＤＦＦ２３４の入力Ｄ及び入力ＣＫに入力される。ＤＦＦ２３４は、入力ＣＫが“Ｌ”レベルから“Ｈ”レベルに変位したときの入力Ｄの値を出力ＱにＦＬＡＧ信号として出力する。

上記の構成を換言すると、位相比較回路２２６は、２つの第２信号線（信号線２１１＿ｄｑｓ、２１１＿ｂｄｑｓ）を介して、１つのトリガ信号（ＴＲＩＧＧＥＲ）に基づく信号（第１クロックドインバータ２３０の出力信号）をＤＦＦ２３４に入力する。そして、位相補正回路２２７は、ＤＦＦ２３４によって出力されたフラグ（ＦＬＡＧ信号）に基づいて、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの少なくともいずれか一方の位相を補正する。

図２５及び図２６は、一実施形態に係る半導体記憶装置の位相比較回路の動作を説明するためのタイミングチャートである。図２５は信号ＢＤＱＳ＿ｃが信号ＤＱＳ＿ｃに対して遅延している場合のタイミングチャートであり、図２６は信号ＤＱＳ＿ｃが信号ＢＤＱＳ＿ｃに対して遅延している場合のタイミングチャートである。図２５及び図２６を用いて、図２４の位相比較回路２２６の動作について説明する。

位相差補正コマンドが発行されると、制御信号ＥＮが“Ｌ”レベルから“Ｈ”レベルに変位し、制御信号ＥＮｎが“Ｈ”レベルから“Ｌ”レベルに変位する。つまり、第１クロックドインバータ２３０が有効状態になり、第２クロックドインバータ２３１が無効状態になる。次に、トリガ信号が“Ｌ”レベルから“Ｈ”レベルに変位する。当該トリガ信号は、第１クロックドインバータ２３０、位相補正回路２２７、及びインバータ２３２、２３３を介してＤＦＦ２３４に入力される。

図２５に示すように、信号ＢＤＱＳ＿ｃが信号ＤＱＳ＿ｃに対して遅延している場合、入力ＣＫに入力された信号ＢＤＱＳ＿ｃが“Ｌ”レベルから“Ｈ”レベルに変位したとき、入力Ｄに入力された信号ＤＱＳ＿ｃは“Ｈ”レベルなので、ＦＬＡＧ信号は“Ｌ”レベルから“Ｈ”レベルに変位する。

図２６に示すように、信号ＤＱＳ＿ｃが信号ＢＤＱＳ＿ｃに対して遅延している場合、入力ＣＫに入力された信号ＢＤＱＳ＿ｃが“Ｌ”レベルから“Ｈ”レベルに変位したとき、入力Ｄに入力された信号ＤＱＳ＿ｃは“Ｌ”レベルなので、ＦＬＡＧ信号は変位せず“Ｌ”レベルのままである。

つまり、位相比較回路２２６のＤＦＦ２３４の出力Ｑから出力されるＦＬＡＧ信号が“Ｈ”レベルであれば、信号ＢＤＱＳ＿ｃが信号ＤＱＳ＿ｃに対して遅延しており、逆にＦＬＡＧ信号が“Ｌ”レベルであれば、信号ＤＱＳ＿ｃが信号ＢＤＱＳ＿ｃに対して遅延していると判定される。位相比較回路２２６の判定結果に応じて、位相補正回路２２７は信号ＤＱＳ＿ｉｎ又は信号ＢＤＱＳ＿ｉｎを遅延させ、両者の位相のずれを補正する。

図２７は、一実施形態に係る半導体記憶装置の位相比較回路の動作を説明するためのフローチャートである。まず、位相差補正コマンドの発行に基づいて、信号ＤＱＳと信号ＢＤＱＳとの間の位相差を補正する動作が開始する（ステップ４０１）。続いて、トリガ信号がＯＮ状態になる（“Ｌ”レベル→“Ｈ”レベル）（ステップ４０２）。続いて、当該トリガ信号に基づくＦＬＡＧ信号の判定が行われる（ステップ４０３）。この判定によって、ＦＬＡＧ信号が“Ｈ”レベルであれば（ステップ４０３の「Ｙ」）、位相補正回路２２７＿ｄｑｓを動作させ、ＤＱＳ＿ｃを遅延させる（ＤＱＳ遅延＋１）（ステップ４０４）。次にトリガ信号が再度ＯＮ状態になると（ステップ４０５）、再度当該トリガ信号に基づくＦＬＡＧ信号の判定が行われる（ステップ４０６）。この判定によって、ＦＬＡＧ信号が“Ｌ”レベルであれば（ステップ４０６の「Ｙ」）、上記の位相差補正の動作は終了する（ステップ４１０）。一方、ＦＬＡＧ信号が“Ｈ”レベルであれば（ステップ４０６の「Ｎ」）、ステップ４０４に戻り、ＤＱＳ＿ｃを遅延させる。

上記のステップ４０３の判定によって、ＦＬＡＧ信号が“Ｌ”レベルであれば（ステップ４０３の「Ｎ」）、位相補正回路２２７＿ｂｄｑｓを動作させ、ＢＤＱＳ＿ｃを遅延させる（ＢＤＱＳ遅延＋１）（ステップ４０７）。次にトリガ信号が再度ＯＮ状態になると（ステップ４０８）、再度当該トリガ信号に基づくＦＬＡＧ信号の判定が行われる（ステップ４０９）。この判定によって、ＦＬＡＧ信号が“Ｈ”レベルであれば（ステップ４０９の「Ｙ」）、上記の位相差補正の動作は終了する（ステップ４１０）。一方、ＦＬＡＧ信号が“Ｌ”レベルであれば（ステップ４０９の「Ｎ」）、ステップ４０７に戻り、ＢＤＱＳ＿ｃを遅延させる。

上記の動作によって、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相のずれを補正することができる。

なお、図２３では、「SET feature」コマンドによってＤＣＣトレーニングモード及び位相差補正モードに移行してから、それぞれデータアウトコマンド発行及び位相差補正コマンド発行が行われる構成（図２３のステップ３２１〜３２３）を例示したが、この構成に限定されない。例えば、図２８に示すように、半導体記憶装置５は、メモリコントローラ２からのＤＣＣトレーニングの専用コマンドの発行（ステップ３２４）に基づいてデューティ比の補正を行い、位相差補正の専用コマンドの発行（ステップ３２５）に基づいて位相差補正を行ってもよい。

＜第７実施形態＞
第７実施形態では、第１実施形態における入出力回路２２と類似した構成の入出力回路２２について説明する。図２９は、一実施形態に係る半導体記憶装置の入出力回路及びロジック制御回路の構成を説明するためのブロック図である。図２９では、入出力回路２２がストローブ信号（ＤＱＳ＿ｉｎ／ＢＤＱＳ＿ｉｎ）を構成する信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの位相を比較するためのループバック制御カウンタ回路２２８及び当該位相のずれを補正する位相補正回路２２７を備える点において、第１実施形態に係る図４の構成とは相違する。以下の説明において、図４の構成と同様の特徴については説明を省略し、主に図４の構成と相違する点について説明する。

図２９に示すように、ループバック制御カウンタ回路２２８は出力制御回路２２３に接続されている。ループバック制御カウンタ回路２２８は、出力制御回路２２３から送出された信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの各々を受信し、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの各々をループバック（発振）させ、それらの発振回数のカウント数を比較することで、両者間の位相のずれを判定する。位相補正回路２２７は、ループバック制御カウンタ回路２２８及び出力回路２２２＿ｄｑｓ、２２２＿ｂｄｑｓに接続されている。位相補正回路２２７は、ループバック制御カウンタ回路２２８による判定結果に基づいて、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの少なくともいずれか一方を補正する。位相補正回路２２７によって補正された信号ＤＱＳ＿ｃ及び信号ＢＤＱＳ＿ｃは、それぞれ出力回路２２２＿ｄｑｓ及び２２２＿ｂｄｑｓに送出される。なお、ループバック制御カウンタ回路２２８及び位相補正回路２２７の動作はシーケンサ２７によって制御される。

［位相比較回路及び位相補正回路の構成］
図３０は、一実施形態に係る半導体記憶装置の位相比較回路の構成を説明するためのブロック図である。図３０に示すように、ループバック制御カウンタ回路２２８は、第１クロックドインバータ２３０（２３０＿ｄｑｓ、２３０＿ｂｄｑｓ）、第２クロックドインバータ２３１（２３１＿ｄｑｓ、２３１＿ｂｄｑｓ）、インバータ２３２（２３２＿ｄｑｓ、２３２＿ｂｄｑｓ）、インバータ２３３（２３３＿ｄｑｓ、２３３＿ｂｄｑｓ）、及びカウンタ回路２３５（２３５＿ｄｑｓ、２３５＿ｂｄｑｓ）を有する。位相補正回路２２７（２２７＿ｄｑｓ、２２７＿ｂｄｑｓ）は、ループバック制御カウンタ回路２２８に組み込まれており、第１クロックドインバータ２３０及び第２クロックドインバータ２３１の各々の出力端子に接続されている。

第１クロックドインバータ２３０及び第２クロックドインバータ２３１は、互いに反転した制御信号ＬＢ＿ＥＮ／ＬＢ＿ＥＮｎによって制御される。つまり、第１クロックドインバータ２３０が動作する場合、第２クロックドインバータ２３１は動作せず、第１クロックドインバータ２３０が非動作の場合、第２クロックドインバータ２３１が動作する。制御信号ＬＢ＿ＥＮ／ＬＢ＿ＥＮｎは位相差補正コマンドに基づいて切り替えられる。

通常動作モードでは、制御信号ＬＢ＿ＥＮｎが有効、制御信号ＬＢ＿ＥＮが無効である。位相差補正コマンドが発行され、位相差補正モードになると、制御信号ＬＢ＿ＥＮｎが無効になり、制御信号ＬＢ＿ＥＮが有効になる。このように位相差補正モードでは、信号ＤＱＳ＿ｃ及び信号ＢＤＱＳ＿ｃの各々について、奇数段のインバータ（例えば、インバータ２３２、２３３、及び第１クロックドインバータ２３０）が直列に接続された２つの発振回路が形成される。上記のようにして２つの発振回路が形成されると、各々の発振回路で自己発振する。

カウンタ回路２３５＿ｄｑｓ及び２３５＿ｂｄｑｓは、それぞれ信号ＤＱＳ＿ｃ及び信号ＢＤＱＳ＿ｃの発振回数をカウントする。カウンタ回路２３５は上記発振回路の発振経路に接続されており、カウント信号ＣＯＵＮＴ＿ＥＮによって有効／無効を制御される。

図３１は、一実施形態に係る半導体記憶装置のループバック制御カウンタ回路の動作を説明するためのタイミングチャートである。位相差補正コマンドが発行されると、制御信号ＬＢ＿ＥＮが“Ｌ”レベルから“Ｈ”レベルに変位し、制御信号ＬＢ＿ＥＮｎが“Ｈ”レベルから“Ｌ”レベルに変位する。つまり、第１クロックドインバータ２３０が有効状態になり、第２クロックドインバータ２３１が無効状態になることで、信号ＤＱＳ及び信号ＢＤＱＳの各々の２つの経路について発振回路が形成される。そしてこれらの発振回路において自己発振が開始することで、信号ＤＱＳ＿ｃ及び信号ＢＤＱＳ＿ｃのトグルが開始される。次に、カウント信号ＣＯＵＮＴ＿ＥＮが“Ｌ”レベルから“Ｈ”レベルに変位し、カウンタ回路２３５によって、上記発振回路の発振回数のカウントが行われる。

図３２は、一実施形態に係る半導体記憶装置のループバック制御カウンタ回路の動作を説明するためのフローチャートである。まず、位相差補正コマンドの発行に基づいて、信号ＤＱＳ＿ｃと信号ＢＤＱＳ＿ｃとの間の位相差を補正する動作が開始し、上記発振回路（ループバック）が形成される（ステップ４１１）。続いて、所定の期間において、カウンタ回路２３５＿ｄｑｓ及び２３５＿ｂｄｑｓによる発振回数のカウントが行われる（ステップ４１２）。カウンタ回路２３５＿ｄｑｓによる信号ＤＱＳ＿ｃの発振回数のカウント数（ＤＱＳカウント）が、カウンタ回路２３５＿ｂｄｑｓによる信号ＢＤＱＳ＿ｃの発振回数のカウント数（ＢＤＱＳカウント）よりも多い場合（ステップ４１３の「Ｙ」）、位相補正回路２２７＿ｄｑｓを動作させ、ＤＱＳ＿ｃを遅延させる（ＤＱＳ遅延＋１）（ステップ４１４）。続いて発振回数のカウントが行われ（ステップ４１５）、再度カウンタ回路２３５＿ｄｑｓ及び２３５＿ｂｄｑｓによる発振回数のカウントが行われる（ステップ４１６）。このカウントによって、ＢＤＱＳカウントがＤＱＳカウントよりも多い場合（ステップ４１６の「Ｙ」）、上記の位相差補正の動作は終了する（ステップ４２０）。一方、ＢＤＱＳカウントがＤＱＳカウントよりも少ない場合（ステップ４１６の「Ｎ」）、ステップ４１４に戻り、ＤＱＳ＿ｃを遅延させる。

上記のステップ４１３の判定によって、ＤＱＳカウントがＢＤＱＳカウントよりも少ない場合（ステップ４１３の「Ｎ」）、位相補正回路２２７＿ｂｄｑｓを動作させ、ＢＤＱＳ＿ｃを遅延させる（ＢＤＱＳ遅延＋１）（ステップ４１７）。続いて発振回数のカウントが行われ（ステップ４１８）、再度カウンタ回路２３５＿ｄｑｓ及び２３５＿ｂｄｑｓによる発振回数のカウントが行われる（ステップ４１９）。このカウントによって、ＤＱＳカウントがＢＤＱＳカウントよりも多い場合（ステップ４１９の「Ｙ」）、上記の位相差補正の動作は終了する（ステップ４２０）。一方、ＤＱＳカウントがＢＤＱＳカウントよりも少ない場合（ステップ４１９の「Ｎ」）、ステップ４１７に戻り、ＢＤＱＳ＿ｃを遅延させる。

上記のように、位相補正回路２２７は、カウンタ回路２３５のカウント数に基づいて、信号ＤＱＳ＿ｉｎ及び信号ＢＤＱＳ＿ｉｎの少なくともいずれか一方の位相のずれを補正することができる。

なお、第６実施形態及び第７実施形態で説明した位相補正回路２２７は、メモリコントローラ２に設けられていてもよい。つまり、入出力回路２２に設けられた位相比較回路２２６又はループバック制御カウンタ回路２２８によって信号ＤＱＳ及び信号ＢＤＱＳの位相比較が行われ、その比較結果に応じてメモリコントローラ２で両者の位相のずれが補正されてもよい。そして、位相が補正された信号ＤＱＳ及び信号ＢＤＱＳが入出力回路２２に入力されてもよい。

１：メモリシステム、 ２：メモリコントローラ、 ３：パッケージ、 ４：パワーマネージャ、 ５〜８：半導体記憶装置、 ９：基準抵抗、 １０：メモリコントローラ、 １１：プロセッサ、 １２：内蔵メモリ、 １３：インタフェース回路、 １４：バッファメモリ、 １５：ホストインタフェース回路、 ２１：メモリセルアレイ、 ２２：入出力回路、 ２３：校正回路、 ２４：ロジック制御回路、 ２５：温度センサ、 ２６：レジスタ、 ２７：シーケンサ、 ２８：電圧生成回路、 ２９：ドライバセット、 ３０：ロウデコーダ、 ３１：センスアンプ、 ３２：入出力用パッド群、 ３３：校正用パッド、 ３４：ロジック制御用パッド群、 ２０１〜２０３：信号線、 ２１０：第１補正回路、 ２１１、２１２：信号線、 ２１３：遅延調整回路、 ２２１：入力回路、 ２２２：出力回路、 ２２３：出力制御回路、 ２２４：制御回路、 ２２５：検出回路、 ２２６：位相比較回路、 ２２７：位相補正回路、 ２２８：ループバック制御カウンタ回路、 ２３０：第１クロックドインバータ、 ２３１：第２クロックドインバータ、 ２３２、２３３：インバータ、 ２３５：カウンタ回路、 ２４１：第２補正回路、 ２４２：クロックツリー、 ３１１、３１２、３１４、３１５：傾斜、 ３１３：タイミング、 ３１６：ダミーデータ出力、 ３１７：データ出力

Claims (16)

1. 第１信号線を介して、メモリコントローラとデータ信号を送受信可能な第１パッドと、
   第２信号線を介して、前記メモリコントローラと、前記データ信号の送受信タイミングを規定するストローブ信号を送受信可能な第２パッドと、
   第３信号線を介して、前記メモリコントローラから、前記データ信号の送信を指示する出力指示信号を受信する第３パッドと、を有し、
   前記メモリコントローラからコマンドを受信すると、
   前記メモリコントローラから出力される前記出力指示信号に基づく前記ストローブ信号のトグルタイミングに基づいて、
   前記メモリコントローラへ、前記第１パッドから前記データ信号を出力するとともに、前記第２パッドから前記ストローブ信号を出力し、
   前記データ信号を校正する第１校正動作と、
   前記ストローブ信号を校正する第２校正動作と、を行うことを特徴とする半導体記憶装置。
2. 前記第１信号線及び前記第１パッドは複数設けられ、
   前記第１校正動作は、複数の前記第１信号線の各々に供給される前記データ信号に対して行われる、請求項１に記載の半導体記憶装置。
3. 前記出力指示信号に基づいて前記ストローブ信号を生成する出力制御回路と、
   前記第１信号線に接続され、前記データ信号が変位するタイミングの基準からの第１差分を検出する検出回路と、
   前記第１信号線に接続され、前記第１差分に基づいて、前記第１校正動作を行う第１補正回路と、をさらに有する、請求項１に記載の半導体記憶装置。
4. 前記第２校正動作を行う第２補正回路をさらに有し、
   前記検出回路は前記第２信号線に接続され、前記ストローブ信号が変位するタイミングの基準からの第２差分を検出し、
   前記第２補正回路は、前記第２差分に基づいて、前記第２校正動作を行う、請求項３に記載の半導体記憶装置。
5. 前記第１信号線は複数設けられ、
   前記検出回路及び前記第１補正回路は、複数の前記第１信号線のうち２以上の前記第１信号線に接続されている、請求項３に記載の半導体記憶装置。
6. 前記第１信号線は複数設けられ、
   前記検出回路及び前記第１補正回路は、複数の前記第１信号線の各々に接続されている、請求項３に記載の半導体記憶装置。
7. 前記出力制御回路、前記検出回路、及び前記第１補正回路を制御するシーケンサをさらに有し、
   前記第１信号線は複数設けられ、
   前記検出回路及び前記第１補正回路は、複数の前記第１信号線の各々に接続され、
   前記シーケンサは、前記第２差分の検出と、複数の前記第１差分の検出とを、それぞれ異なるタイミングで実行するように制御する、請求項４に記載の半導体記憶装置。
8. 前記出力制御回路、前記検出回路、及び前記第１補正回路を制御するシーケンサをさらに有し、
   前記第１信号線は複数設けられ、
   前記検出回路及び前記第１補正回路は、複数の前記第１信号線の各々に接続され、
   前記シーケンサは、前記検出回路による検出及び前記第１校正動作を実行する前記第１信号線を選択可能に制御する、請求項４に記載の半導体記憶装置。
9. 前記第１信号線、前記検出回路、及び前記第１補正回路は複数設けられ、
   前記検出回路及び前記第１補正回路は、複数の前記第１信号線の各々に設けられている、請求項３に記載の半導体記憶装置。
10. 前記出力制御回路、前記検出回路、及び前記第１補正回路を制御するシーケンサをさらに有し、
    前記シーケンサは、複数の前記第１信号線に対する前記第１校正動作を、少なくとも一部の動作が同時に実行されるように制御する、請求項９に記載の半導体記憶装置。
11. 第２補正回路と、
    前記出力制御回路、前記検出回路、前記第１補正回路、及び前記第２補正回路を制御するシーケンサと、をさらに有し、
    前記検出回路は、第１検出回路及び第２検出回路を有し、
    前記第１検出回路は、前記第１差分を検出し、
    前記第２検出回路は、前記第２信号線に接続され、前記ストローブ信号が変位するタイミングの基準からの第２差分を検出し、
    前記第２補正回路は、前記第２差分に基づいて、前記第２校正動作を行い、
    前記第１信号線、前記第１検出回路、及び前記第１補正回路は複数設けられ、
    前記第１検出回路及び前記第１補正回路は、複数の前記第１信号線の各々に設けられ、
    前記シーケンサは、
    複数の前記第１信号線に対する前記第１校正動作と、前記第２信号線に対する前記第２校正動作と、の動作の少なくとも一部が同時に実行されるように制御する、請求項９に記載の半導体記憶装置。
12. 前記第１補正回路は、前記コマンドを受信してから、前記データ信号を出力するまでの間に、前記第１校正動作を行う、請求項３に記載の半導体記憶装置。
13. 前記出力制御回路は、前記ストローブ信号を前記メモリコントローラに出力する出力回路を有し、
    前記出力回路は、それぞれ出力インピーダンスを調整可能なｎ型トランジスタ及びｐ型トランジスタを備え、
    前記第１補正回路は、第１遅延調整回路及び第２遅延調整回路を備え、
    前記第１遅延調整回路は前記ｎ型トランジスタに接続され、
    前記第２遅延調整回路は前記ｐ型トランジスタに接続され、
    前記第１遅延調整回路及び前記第２遅延調整回路は、それぞれ個別に遅延を調整可能である、請求項３に記載の半導体記憶装置。
14. 前記メモリコントローラに前記ストローブ信号を出力する２つの前記第２信号線に接続され、前記ストローブ信号の各々の位相を比較する位相比較回路と、
    ２つの前記第２信号線に接続され、前記ストローブ信号の各々の位相を補正可能な位相補正回路と、をさらに有する、請求項３に記載の半導体記憶装置。
15. 前記位相比較回路は、２つの前記第２信号線を介して１つのトリガ信号に基づく信号をＤフリップフロップに入力し、
    前記位相補正回路は、前記Ｄフリップフロップによって出力されたフラグに基づいて、前記ストローブ信号の少なくともいずれか一方の位相を補正する、請求項１４に記載の半導体記憶装置。
16. 前記位相比較回路は、各々の前記第２信号線に対する発振回路と、前記発振回路の発振回数をカウントするカウンタ回路とを有し、
    前記位相補正回路は、前記カウンタ回路のカウント数に基づいて、前記ストローブ信号の少なくともいずれか一方の位相を補正する、請求項１４に記載の半導体記憶装置。

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