KR102434989B1 - 클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법 - Google Patents

클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 메모리 컨트롤러로부터 수신한 메인 클록 및 데이터 클록의 정렬을 위해 복수 회의 루프 동작들이 포함된 제1 트레이닝을 수행하고, 상기 메모리 장치의 동작 방법은, 상기 제1 트레이닝 수행을 위하여, 상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따라 설정된 분주 비율을 나타내는 분주 비율 정보를 생성하여, 상기 메모리 컨트롤러에 전송하는 단계를 포함하고, 상기 루프 동작들 중 제1 루프 동작은, 상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 제1 위상 제어 정보를 수신하는 단계, 상기 분주 비율에 따라 상기 데이터 클록을 분주하여, 분주 데이터 클록을 생성하고, 상기 제1 위상 제어 정보를 기반으로 복수의 위상들 중 제1 위상을 선택하고, 상기 분주 데이터 클록으로부터 상기 제1 위상만큼 쉬프트된 제1 비교 대상 클록을 생성하는 단계 및 상기 제1 비교 대상 클록의 위상과 상기 메인 클록의 위상을 비교하여, 상기 제1 위상 비교 결과를 상기 메모리 컨트롤러에 전송하는 단계를 포함한다.

Description

클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법{A MEMORY DEVICE THAT PERFORMS TRAINING FOR CLOLK-TO-CLOCK ALIGNMENT, MEMORY SYSTEM INCLUDING SAME AND METHOD OF OPERATION THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 구체적으로는 메인 클록과 데이터 클록간 정렬을 위하여 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화 인듐(InP) 등과 같은 반도체를 이용하여 구현하는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 메모리 컨트롤러와 메모리 장치간에 데이터 송수신을 위한 주파수 대역이 증가함에 따라, 빠른 데이터 송수신을 위해 높은 주파수를 갖는 데이터 클록을 사용한다. 한편, 메모리 동작을 위해 메모리 장치에 포함된 메모리 코어의 구조상 메모리 코어의 동작 속도를 증가시키기가 어렵기 때문에, 메모리 동작을 수행할 때에, 이용되는 메인 클록의 주파수를 증가시키는 데에 한계가 존재한다. 이에 따라, 메인 클록과 데이터 클록간의 주파수 차이는 점점 벌어지고 있으며, 메모리 컨트롤러 별로 제공하는 메인 클록과 데이터 클록간 주파수 비율은 다양할 수 있다. 위와 같이, 메인 클록과 데이터 클록간 주파수 비율이 메모리 컨트롤러 별로 다른 환경에서 메인 클록과 데이터 클록간 정렬을 정교하게 하기 위한 트레이닝을 지원할 수 있는 메모리 장치에 대한 동작 방법이 연구되고 있는 실정이다.
본 개시의 기술적 사상이 해결하려는 과제는, 메인 클록과 데이터 클록간 주파수 비율을 기반으로 메인 클록과 데이터 클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법을 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 메모리 컨트롤러로부터 수신한 메인 클록 및 데이터 클록의 정렬을 위해 복수 회의 루프 동작들이 포함된 제1 트레이닝을 수행하고, 상기 메모리 장치의 동작 방법은, 상기 제1 트레이닝 수행을 위하여, 상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따라 설정된 분주 비율을 나타내는 분주 비율 정보를 생성하여, 상기 메모리 컨트롤러에 전송하는 단계를 포함하고, 상기 루프 동작들 중 제1 루프 동작은, 상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 제1 위상 제어 정보를 수신하는 단계, 상기 분주 비율에 따라 상기 데이터 클록을 분주하여, 분주 데이터 클록을 생성하고, 상기 제1 위상 제어 정보를 기반으로 복수의 위상들 중 제1 위상을 선택하고, 상기 분주 데이터 클록으로부터 상기 제1 위상만큼 쉬프트된 제1 비교 대상 클록을 생성하는 단계 및 상기 제1 비교 대상 클록의 위상과 상기 메인 클록의 위상을 비교하여, 상기 제1 위상 비교 결과를 상기 메모리 컨트롤러에 전송하는 단계를 포함한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 동작 방법은, 메모리 컨트롤러로부터 메모리 동작을 위한 메인 클록 및 데이터 클록을 수신하는 단계, 상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따른 복수의 후보 분주 비율들 중 어느 하나를 분주 비율로서 선택하고, 상기 분주 비율을 나타내는 분주 비율 정보를 생성하여 상기 메모리 컨트롤러에 전송하는 단계 및 상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 위상 제어 정보를 수신하고, 상기 분주 비율 및 상기 위상 제어 정보를 기반으로 상기 데이터 클록으로부터 생성된 비교 대상 클록을 이용하여 제1 트레이닝을 수행하는 단계를 포함한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 메모리 컨트롤러로부터 수신한 제1 메인 클록 및 데이터 클록의 정렬을 위해 복수 회의 루프 동작들이 포함된 제1 트레이닝을 수행하며, 메모리 장치의 동작 방법에 있어서, 상기 제1 메인 클록과 상기 데이터 클록간의 주파수 비율에 따른 분주 비율을 설정하는 단계를 포함하고, 상기 루프 동작들 중 제N(단, N은 자연수) 루프 동작은, 상기 분주 비율에 따라 설정된 단위 간격을 갖는 복수의 위상들 중에서 제N 위상을 선택하는 단계, 상기 분주 비율 및 선택된 상기 위상을 기반으로 상기 데이터 클록으로부터 제N 비교 대상 클록을 생성하는 단계, 상기 제N 비교 대상 클록의 위상과 상기 제1 메인 클록의 위상을 비교하여, 제N 위상 비교 결과를 생성하는 단계 및 상기 제N 위상 비교 결과를 상기 제N 루프 동작 이전에 수행된 제N-1 루프 동작에서 생성된 제N-1 위상 비교 결과와 비교하여, 다음 루프 동작의 수행 여부를 결정하는 단계를 포함한다.
본 개시의 기술적 사상에 따른 메모리 장치는 메인 클록과 데이터 클록간의 주파수 비율에 따른 분주 비율을 나타내는 분주 비율 정보를 메모리 컨트롤러에 전송하고, 메모리 컨트롤러는 분주 비율에 부합하는 위상 제어 정보를 메모리 장치에 전송함으로써, 메인 클록과 데이터 클록간의 주파수 비율을 기반으로 효과적인 트레이닝을 수행할 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는 제1 주파수 비율을 갖는 메인 클록과 데이터 클록을 전송하는 제1 메모리 컨트롤러 및 제1 주파수 비율과 상이한 제2 주파수 비율을 갖는 메인 클록과 데이터 클록을 전송하는 제2 메모리 컨트롤러 중 어떠한 메모리 컨트롤러에 연결되어도 각 주파수 비율에 부합하는 유동적인 트레이닝 지원할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템을 구체적으로 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 코어스 트레이닝을 설명하기 위한 순서도이다.
도 4는 본 개시의 일 실시예에 따른 코어스 트레이닝에 포함된 루프 동작을 설명하기 위한 순서도이다.
도 5는 본 개시의 일 실시예에 따른 위상 조정 회로의 구체적인 블록도를 나타내는 도면이다. 도 6a 내지 도 6c는 도 5의 비교 대상 클록 생성부의 동작을 설명하기 위한 쉬프트된 분주 클록 신호들의 파형도이다.
도 7a는 도 5의 클록 분주기를 구체적으로 나타내는 블록도이고, 도 7b는 도 7a의 클록 분주기에서 생성되는 분주 비율 정보를 구체적으로 설명하기 위한 도면이다.
도 8a 및 도 8b는 도 2의 위상 제어 정보 생성기에서 생성되는 위상 제어 정보를 설명하기 위한 도면이다.
도 9는 도 5의 위상 비교기의 일 구현예를 나타내는 도면이고, 도 10은 도 2의 위상 조정 회로가 고정 비교 대상 클록을 결정하는 방법을 설명하기 위한 파형도이다.
도 11은 본 개시에 따른 위상 조정 회로의 파인 트레이닝 동작에 대하여 설명하기 위한 도면이다.
도 12는 본 개시의 실시예가 적용되는 동작을 설명하기 위한 순서도이다.
도 13a 및 도 13b는 본 개시의 일 실시예에 따른 메모리 장치가 메모리 컨트롤러에 분주 비율 정보를 전송하는 방법을 설명하기 위한 도면이다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따른 메모리 장치가 메모리 컨트롤러로부터 위상 제어 정보를 수신하는 방법을 설명하기 위한 도면이다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치의 독자적인 코어스 트레이닝 수행을 설명하기 위한 위상 조정 회로의 블록도이다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치의 독자적인 코어스 트레이닝 수행을 설명하기 위한 순서도이다.
도 17은 본 개시의 일 실시예에 따라 분주 비율을 설정하는 방법을 설명하기 위한 순서도이다.
도 18a 및 도 18b는 클록 분주기(422)의 분주 비율 설정 방법을 설명하기 위한 도면이고, 도 18c는 위상 조정 회로(420)가 수신하는 동작 주파수 정보(OFI)에 대하여 구체적으로 설명하기 위한 도면이다.
도 19a 및 도 19b는 데이터 클록(WCK)과 메인 클록(CK)간 주파수 비율이 '4:1'인 경우에, 도 18a의 분주 비율 설정 회로(422a)의 동작을 설명하기 위한 쉬프트된 분주 클록 신호들의 파형도이다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 21은 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다 .
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 각종 신호들, 예컨대, 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)에 전송할 수 있다. 메모리 컨트롤러(100)는 메모리 장치(200)와 데이터(DQ)를 주고 받을 수 있다. 메모리 장치(200)는 메모리 컨트롤러(100)로부터 수신되는 신호들에 기초하여, 메모리 셀 어레이에 데이터(DQ)를 저장하거나, 메모리 셀 어레이에 저장된 데이터(DQ)를 메모리 컨트롤러(100)에 전송할 수 있다.
메모리 컨트롤러(100)는 메인 클록(CK) 및 데이터 클록(WCK)을 생성하여, 메모리 장치(200)에 전송할 수 있다. 메인 클록(CK)은 메모리 장치(200)에서 소정의 메모리 동작들(예를 들면, 리드/라이트 동작)을 수행할 때에 이용되는 클록이며, 데이터 클록(WCK)은 메모리 컨트롤러(100)와 메모리 장치(200)간의 데이터(DQ) 송수신할 때에 이용되는 클록일 수 있다. 메인 클록(CK)의 주파수는 데이터 클록(WCK)의 주파수와 상이할 수 있으며, 더 나아가, 데이터 클록(WCK)의 주파수는 메인 클록(CK)의 주파수보다 더 높을 수 있다. 일 실시예로, 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율은 '1:2', '1:4', '1:8' 등의 다양한 값을 가질 수 있으며, 이러한 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율은 메모리 컨트롤러(100)의 성능, 동작 환경, 종류 등에 따라 상이할 수 있다.
메모리 장치(200)는 클록간 주파수 비율 기반 위상 조정 회로(220, 이하, 위상 조정 회로)를 포함할 수 있다. 위상 조정 회로(220)는 메인 클록(CK)과 데이터 클록(WCK)간의 정렬을 위해 코어스(Coarse) 트레이닝을 수행할 때에, 데이터 클록(WCK)으로부터 비교 대상 클록을 생성하는 동작을 수행할 수 있다. 일 실시예로, 위상 조정 회로(220)는 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율에 따라 데이터 클록(WCK)에 대한 분주 비율을 설정하고, 분주 비율을 나타내는 분주 비율 정보(Division Ratio Information; DRI)를 생성할 수 있다. 또한, 위상 조정 회로(220)는 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율에 따른 복수의 후보 분주 비율들 중 어느 하나를 분주 비율로서 선택할 수 있다. 더 나아가, 위상 조정 회로(220)는 메모리 장치(200)의 동작 주파수 영역을 기반으로 복수의 후보 분주 비율들 중 어느 하나를 분주 비율로서 선택할 수 있으며, 이에 대한 구체적인 서술은 도 17, 도 18a 내지 18c에서 하겠다.
메모리 장치(200)는 분주 비율 정보(DRI)를 메모리 컨트롤러(100)에 전송할 수 있다. 메모리 컨트롤러(100)는 분주 비율 정보(DRI)를 기반으로 위상 제어 정보(Phase Control Information; PCI)를 생성하여, 메모리 장치(200)로 전송할 수 있다. 즉, 메모리 컨트롤러(100)는 분주 비율 정보(DRI)를 참조하여, 코어스 트레이닝 시에 분주 데이터 클록의 쉬프트 위상을 결정할 수 있으며, 결정된 쉬프트 위상을 나타내는 위상 제어 정보(PCI)를 메모리 장치(200)로 전송할 수 있다.
위상 조정 회로(220)는 분주 비율을 기반으로 데이터 클록(WCK)을 분주하여 분주 데이터 클록을 생성하고, 위상 제어 정보(PCI)를 기반으로 분주 데이터 클록의 위상을 쉬프트하여, 비교 대상 클록을 생성할 수 있다. 위상 조정 회로(220)는 비교 대상 클록의 위상과 메인 클록(CK)의 위상을 비교하여, 위상 비교 결과(PCR)를 생성할 수 있다. 메모리 장치(200)는 위상 비교 결과(PCR)를 메모리 컨트롤러(100)에 전송할 수 있으며, 메모리 컨트롤러(100)는 위상 비교 결과(PCR)를 기반으로 다음 비교 대상 클록을 생성하는 데에 필요한 위상 제어 정보(PCI)를 생성하여, 메모리 장치(200)로 전송할 수 있다. 이와 같은 방식으로, 메모리 장치(200)는 위상 조정 회로(220)를 이용하여, 코어스 트레이닝을 수행할 수 있다. 다만, 이는 본 개시의 일 실시예에 불과하며, 이에 국한되지 않고, 메모리 장치(200)는 독자적으로 코어스 트레이닝을 수행할 수 있으며, 이에 대한 구체적인 실시예는 도 15 및 도 16에서 후술한다.
코어스 트레이닝 결과로 메인 클록(CK)의 위상과 가장 근접한 위상을 갖는 비교 대상 클록은 고정 비교 대상 클록으로 결정될 수 있으며, 메모리 장치(200)는 메모리 컨트롤러(100)의 제어하에, 고정 비교 대상 클록을 이용하여 파인 트레이닝을 수행할 수 있다. 파인 트레이닝 시에는, 메모리 컨트롤러(100)는 미리 설정된 위상만큼 쉬프트된 메인 클록(CK)을 메모리 장치(200)에 전송할 수 있으며, 위상 조정 회로(220)는 고정 비교 대상 클록의 위상과 소정의 위상만큼 쉬프트된 메인 클록(CK)의 위상을 비교하여 위상 비교 결과(PCR)를 생성할 수 있다.
이와 같이, 본 개시에 따른 메모리 장치(200)는 메인 클록(CK)과 데이터 클록(WCK)간의 주파수 비율에 따른 분주 비율을 나타내는 분주 비율 정보(DRI)를 메모리 컨트롤러(100)에 전송하고, 메모리 컨트롤러(100)는 분주 비율에 부합하는 위상 제어 정보(PCI)를 메모리 장치(200)에 전송함으로써, 메인 클록(CK)과 데이터 클록(WCK)간의 주파수 비율을 기반으로 효과적인 트레이닝을 수행할 수 있다.
또한, 메모리 장치(200)는 메모리 장치(200)의 동작 주파수를 반영하여 분주 비율을 설정함으로써, 동작 주파수에 따른 트레이닝 시의 파워 소모 및 트레이닝 마진(margin) 관점에서 최적화된 트레이닝을 수행할 수 있는 효과가 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 시스템(10)을 구체적으로 나타내는 블록도이다 .
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 커맨드/어드레스 생성기(110), 커맨드/어드레스 전송기(120), 클록 생성기(130), 위상 제어 정보 생성기(140) 및 데이터 입출력 회로(150)를 포함할 수 있다. 클록 생성기(130)는 오실레이터(미도시), 위상 고정 루프 회로(Phase-Locked Loop Circuit, 미도시) 또는 지연 고정 회로(Phase-Locked Loop Circuit, 미도시)을 포함할 수 있으며, 메인 클록(CK)과 데이터 클록(WCK)을 생성하여, 메모리 장치(200)에 전송할 수 있다. 데이터 클록(WCK)의 주파수는 메인 클록(CK)의 주파수보다 높을 수 있으며, 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율은 미리 설정된 값을 가질 수 있다.
커맨드/어드레스 전송기(120)는 커맨드/어드레스 생성기(110)로부터 커맨드/어드레스(CMD/ADD)를 수신하고, 메인 클록(CK)에 동기하여 커맨드/어드레스(CMD/ADD)를 메모리 장치(200)에 전송할 수 있다. 데이터 입출력 회로(150)는 데이터 클록(WCK)에 동기하여 데이터(DQ)를 송수신할 수 있다.
메모리 장치(200)는 제어 로직 회로(210), 메모리 코어(Core) 및 데이터 입출력 회로(260)를 포함할 수 있다. 메모리 코어(Core)는 로우 디코더(230), 메모리 셀 어레이(240) 및 페이지 버퍼 회로(250)를 포함할 수 있으며, 메모리 코어(Core)는 메인 클록(CK)에 동기하여 메모리 동작을 수행할 수 있다. 제어 로직 회로(210)는 위상 조정 회로(220)를 포함할 수 있으며, 위상 조정 회로(220)는 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율을 기반으로 코어스 트레이닝을 수행할 수 있다.
일 실시예로, 위상 조정 회로(220)는 코어스 트레이닝 수행을 위해 메인 클록(CK)과 데이터 클록(WCK)간 주파수 비율에 따라 분주 비율을 설정하고, 분주 비율을 나타내는 분주 비율 정보(DRI)를 생성하여 위상 제어 정보 생성기(140)에 전송할 수 있다. 위상 제어 정보 생성기(140)는 분주 비율 정보(DRI)를 기반으로 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 전송할 수 있다. 위상 조정 회로(220)는 분주 비율에 따라 소정의 단위 간격을 갖는 복수의 위상(또는, 쉬프트 위상)들을 설정할 수 있으며, 위상 제어 정보(PCI)를 기반으로 위상들 중 어느 하나를 선택할 수 있다. 위상 조정 회로(220)는 분주 비율에 따라 데이터 클록(WCK)을 분주하여, 생성된 분주 데이터 클록을 선택된 위상만큼 쉬프트시켜 비교 대상 클록을 생성할 수 있다. 위상 조정 회로(220)는 비교 대상 클록의 위상과 메인 클록(CK)의 위상을 비교하여, 위상 비교 결과(Phase Comparison Result; PCRa)를 생성할 수 있으며, 위상 비교 결과(PCRa)를 위상 제어 정보 생성기(140)에 전송할 수 있다. 위상 제어 정보 생성기(140)는 위상 비교 결과(PCRa)를 기반으로 다음 비교 대상 클록을 생성하기 위해 필요한 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 이와 같이, 위상 조정 회로(220)는 위상 제어 정보 생성기(140)로부터 수신되는 위상 제어 정보(PCI)를 이용하여 복수 회의 루프 동작들을 포함하는 코어스 트레이닝을 수행할 수 있다. 이에 대한 구체적인 내용은 도 3 및 도 4에서 서술하도록 한다.
코어스 트레이닝 수행 결과 메인 클록(CK)의 위상과 가장 근접한 위상을 갖는 비교 대상 클록은 고정 비교 대상 클록으로 결정될 수 있으며, 이 때에, 메모리 컨트롤러(140)는 위상 조정 회로(220)가 고정 비교 대상 클록을 지속적으로 생성할 수 있도록 제어할 수 있다. 일 실시예로, 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 고정 비교 대상 클록을 생성할 수 있도록 위상 제어 정보(PCI)를 위상 조정 회로(220)에 전송할 수 있다. 이후, 클록 생성기(130)는 미리 설정된 단위 간격만큼 쉬프트된 메인 클록(CK')을 위상 조정 회로(220)에 전송할 수 있다. 위상 조정 회로(220)는 쉬프트된 메인 클록(CK')의 위상과 고정 비교 대상 클록의 위상을 비교하여, 위상 비교 결과(PCRb)를 생성할 수 있으며, 위상 비교 결과(PCRb)를 클록 생성기(130)에 제공할 수 있다. 클록 생성기(130)는 위상 비교 결과(PCRb)를 기반으로 메인 클록(CK)의 위상을 조정하여, 위상이 조정된 메인 클록(CK')을 위상 조정 회로(220)에 제공할 수 있다. 이와 같은 방식으로 위상 조정 회로(220)는 파인 트레이닝을 수행할 수 있으며, 이를 통해, 메인 클록(CK')과 고정 비교 대상 클록간의 위상을 정렬시킬 수 있다.
제어 로직 회로(210)는 수신한 커맨드/어드레스(CMD/ADD)에 응답하여, 고정 비교 대상 클록과 정렬된 메인 클록(CK')와 동기하여, 메모리 코어(Core)의 메모리 동작을 제어할 수 있다. 또한, 데이터 입출력 회로(260)는 메모리 동작에 필요한 데이터를 메인 클록(CK')과 정렬된 고정 비교 대상 클록과 동기하여, 송수신할 수 있다.
도 3은 본 개시의 일 실시예에 따른 코어스 트레이닝을 설명하기 위한 순서도이다 .
도 3을 참조하면, 메모리 컨트롤러(100)는 메인 클록 및 데이터 클록을 생성할 수 있다(S100). 메모리 장치(200)는 메모리 컨트롤러(100)로부터 메인 클록 및 데이터 클록을 수신할 수 있다(S110). 메모리 장치(200)는 메인 클록 및 데이터 클록간 주파수 비율에 따라 데이터 클록에 대한 분주 비율을 설정할 수 있다(S120). 메모리 장치(200)는 메인 클록 및 데이터 클록간 주파수 비율에 따른 복수의 호부 분주 비율들 중 어느 하나를 선택하여 분주 비율로서 설정할 수 있다. 메모리 장치(200)는 분주 비율을 나타내는 분주 비율 정보를 메모리 컨트롤러(100)에 전송할 수 있다(S130). 메모리 컨트롤러(100)는 분주 비율 정보를 기반으로 위상 제어 정보를 생성할 수 있다(S140). 메모리 장치(200)는 메모리 컨트롤러(100)로부터 위상 제어 정보를 수신할 수 있다(S150). 메모리 장치(200)는 분주 비율 및 위상 제어 정보를 기반으로 비교 대상 클록을 생성할 수 있다(S160). 즉, 메모리 장치(200)는 분주 비율에 따라 데이터 클록을 분주하여, 분주 데이터 클록을 생성하고, 위상 제어 정보를 기반으로 복수의 위상들 중 어느 하나를 선택하여, 선택된 위상만큼 쉬프트된 분주 데이터 클록을 생성할 수 있다. 분주 비율 정보에 대한 구체적인 내용은 도 7a 및 도 7b에서 후술하고, 위상 제어 정보에 대한 구체적인 내용은 도 8a 및 도 8b에서 후술한다.
도 4는 본 개시의 일 실시예에 따른 코어스 트레이닝에 포함된 루프 동작을 설명하기 위한 순서도이다 .
도 4를 참조하면, 메모리 장치(200)는 복수의 루프 동작들을 포함하는 코어스 트레이닝을 메모리 컨트롤러(100)와 함께 수행할 수 있다. 이하에서는, 복수의 루프 동작들 중 임의의 제N 루프 동작(Nth_Loop)을 설명한다. 메모리 컨트롤러(100)는 제N 위상 제어 정보를 생성할 수 있다(S200). 메모리 장치(200)는 메모리 컨트롤러(100)로부터 제N 위상 제어 정보를 수신할 있다(S210). 메모리 장치(200)는 분주 비율 및 제N 위상 제어 정보를 기반으로 제N 비교 대상 클록을 생성할 수 있다(S230). 메모리 장치(200)는 메인 클록과 제N 비교 대상 클록을 비교하여, 제N 위상 비교 결과를 생성할 수 있다(S230). 메모리 장치(200)는 메모리 컨트롤러(100)에 제N 위상 비교 결과를 전송할 수 있다(S240).
메모리 컨트롤러(100)는 제N 위상 검출 신호와 제N 루프 동작(Nth_Loop) 이전에 수행된 제N-1 루프 동작에 의해 생성된 제N-1 위상 비교 결과가 동일한지 여부를 판별할 수 있다(S240). 메모리 컨트롤러(100)는 제N 위상 비교 결과와 제N-1 위상 비교 결과가 동일한 때(S240, YES), N에 1을 카운트 업하고(S250), 다음 위상 제어 정보(예를 들면, 제N+1 위상 제어 정보)를 생성하여, 다음 루프 동작(예를 들면, 제N+1 루프 동작)을 수행할 수 있다. 메모리 컨트롤러(100)는 제N 위상 비교 결과와 제N-1 위상 비교 결과가 상이한 때(S240, NO), 제N 비교 대상 클록과 제N-1 루프 동작의 제N-1 비교 대상 클록 중 어느 하나를 고정 비교 대상 클록으로 결정함으로써(S260), 코어스 트레이닝을 완료할 수 있다. 메모리 컨트롤러(100)는 고정 위상 제어 정보 및 미리 설정된 위상만큼 쉬프트된 메인 클록을 생성할 수 있다(S270). 메모리 장치(200)는 고정 위상 제어 정보 및 위상 쉬프트된 메인 클록을 수신할 수 있다(S280). 메모리 장치(200)는 고정 위상 제어 정보를 기반으로 고정 비교 대상 클록을 생성하고, 위상 쉬프트된 메인 클록 및 고정 비교 대상 클록을 이용하여 파인 트레이닝을 수행할 수 있다(S290).
도 5는 본 개시의 일 실시예에 따른 위상 조정 회로(220)의 구체적인 블록도를 나타내는 도면이다. 도 6a 내지 도 6c는 도 5의 비교 대상 클록 생성부(CTCKG)의 동작을 설명하기 위한 쉬프트된 분주 클록 신호들의 파형도이다 .
도 5를 참조하면, 위상 조정 회로(220)는 클록 분주기(222), 비교 대상 클록 생성부(Comparison Target Clock Generating unit, CTCKG) 및 위상 비교기(228, 또는, 위상 검출기)를 포함할 수 있다. 일 실시예로, 클록 분주기(222)는 메모리 컨트롤러(MC)로부터 데이터 클록(WCK)을 수신하여, 메인 클록(CK)과 데이터 클록(WCK)간의 주파수 비율에 따라 분주 비율을 설정할 수 있다. 클록 분주기(222)는 데이터 클록 신호(WCK)를 분주 비율에 따라 분주하여, 분주 데이터 클록(DV_WCK)을 생성하고, 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 또한, 클록 분주기(222)는 분주 비율 정보(DRI)를 생성하여, 메모리 컨트롤러(MC)에 전송할 수 있다. 일 실시예로, 분주 비율 정보(DRI)는 비트 데이터일 수 있고, 설정된 분주 비율을 나타내는 비트 값을 가질 수 있다.
비교 대상 클록 생성부(CTCKG)는 멀티 위상 생성기(224) 및 선택기(226)를 포함할 수 있다. 멀티 위상 생성기(224)는 분주 비율에 따라 설정된 단위 간격을 갖는 각각의 위상들만큼 분주 데이터 클록(DV_WCK)이 쉬프트된 분주 데이터 클록들(DV_WCK_P1~DV_WCK_Pn)을 생성하여, 선택기(226)에 제공할 수 있다. 일 예로, 도 6a를 더 참조하면, 메인 클록(CK)과 데이터 클록(WCK)의 주파수 비율은 '1:2' 인 때에, 클록 분주기(222)는 데이터 클록(WCK)에 대한 분주 비율은 '1:2'로 설정하고, 멀티 위상 생성기(224)는 '180'도의 단위 간격을 설정하여, '0도' 및 '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_0, DV_WCK_180)을 생성할 수 있다. 다른 예로, 도 6b를 더 참조하면, 메인 클록(CK)과 데이터 클록(WCK)의 주파수 비율은 '1:4' 인 때에, 클록 분주기(222)는 데이터 클록(WCK)에 대한 분주 비율은 '1:4'로 설정하고, 멀티 위상 생성기(224)는 '90'도의 단위 간격을 설정하여, '0도', '90도', '180도' 및 '270도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_0~ DV_WCK_270)을 생성할 수 있다. 또 다른 예로, 도 6c를 더 참조하면, 메인 클록(CK)과 데이터 클록(WCK)의 주파수 비율은 '1:8' 인 때에, 클록 분주기(222)는 데이터 클록(WCK)에 대한 분주 비율은 '1:8'로 설정하고, 멀티 위상 생성기(224)는 '45'도의 단위 간격을 설정하여, '0도', '45도', '90도', '135도', '180도', '225도', '270도' 및 '315도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_0~ DV_WCK_315)을 생성할 수 있다. 한편, 다른 실시예로, 클록 분주기(222)는 메인 클록(CK)과 데이터 클록(WCK)의 주파수 비율에 따른 복수의 후보 분주 비율들 중 어느 하나를 선택하여 분주 비율로서 설정할 수 있으며, 이에 대한 내용은 도 17, 도 18a 내지 도 18c, 도 19a 및 도 19b에서 서술한다.
선택기(226)는 메모리 컨트롤러(MC)로부터 수신한 위상 제어 정보(PCI)를 기반으로 복수의 쉬프트된 분주 데이터 클록들(DV_WCK_P1~DV_WCK_Pn) 중에서 어느 하나의 신호(DV_WCK_Pk)를 비교 대상 클록(CTCK)으로서 선택하여, 위상 비교기(228)에 제공할 수 있다. 일 예로, 선택기(226)는 위상 제어 정보(PCI)의 비트 값에 따라 쉬프트된 분주 데이터 클록들(DV_WCK_P1~DV_WCK_Pn)을 순차적으로 선택할 수 있다. 다만, 도 5의 비교 대상 클록 생성부(CTCKG)의 구성은 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 비교 대상 클록 생성부(CTCKG)는 다위상 생성기(224)만을 포함할 수 있으며, 다위상 생성기(224)는 위상 제어 정보(PCI)를 기반으로 하나의 쉬프트된 분주 데이터 클록(DV_WCK_Pk)만을 생성할 수 있다.
위상 비교기(228)는 메모리 컨트롤러(MC)부터 수신한 메인 클록(CK)의 위상과 비교 대상 클록(CTCK)의 위상을 비교하고, 위상 비교 결과(PCRa)를 생성하여, 메모리 컨트롤러(MC)에 제공할 수 있다. 메모리 컨트롤러(MC)는 위상 비교 결과(PCRa) 및 분주 비율 정보(DRI) 중 적어도 하나를 기반으로 다음 위상 제어 정보(PCI)를 생성하여, 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다.
도 7a는 도 5의 클록 분주기(222)를 구체적으로 나타내는 블록도이고 , 도 7b는 도 7a의 클록 분주기(222)에서 생성되는 분주 비율 정보(DRI)를 구체적으로 설명하기 위한 도면이다.
도 7a를 참조하면, 클록 분주기(222)는 분주 비율 설정 회로(222a) 및 클록 분주 회로(222b)를 포함할 수 있다. 분주 비율 설정 회로(222a)는 데이터 클록(WCK) 및 메인 클록(CK)을 수신하여, 데이터 클록(WCK)과 메인 클록(CK)간 주파수 비율을 계산하고, 분주 비율을 설정할 수 있다. 일 실시예로, 분주 비율 설정 회로(222a)는 일정 시간 내에 데이터 클록(WCK)와 메인 클록(CK) 각각의 라이징 엣지를 카운팅하여, 주파수 비율을 계산하고, 분주 비율을 설정할 수 있다. 다른 실시예로, 분주 비율 설정 회로(222a)는 메인 클록 주파수 정보(CK_FI)를 수신하고, 메인 클록 주파수 정보(CK_FI)를 이용하여 주파수 비율을 계산할 수 있다.
분주 비율 설정 회로(222a)는 설정된 분주 비율을 나타내는 분주 비율 정보(DRI)를 생성할 수 있다. 도 7b를 더 참조하면, 제1 테이블(TB1)은 분주 비율 정보(DRI)와 분주 비율(DR)의 관계를 나타내며, 분주 비율 정보(DRI)는 분주 비율(DR)을 나타내는 비트 데이터일 수 있다. 예를 들어, 분주 비율(DR)이 '1:2' 인 때에, 분주 비율 설정 회로(222a)는 'V1'의 분주 비율 정보(DRI)를 생성할 수 있다. 일 실시예로, 분주 비율 정보(DRI)의 비트 수는 클록 분주기(222)에서 지원 가능한 분주 비율의 범위(DR_range)에 따라 설정될 수 있다. 다시 말해, 클록 분주기(222)가 데이터 클록(WCK)을 다양한 분주 비율들로 분주 가능할 때에, 클록 분주기(222)의 지원 가능한 분주 비율의 범위(DR_range)는 넓기 때문에, 분주 비율 정보(DRI)의 비트 수는 많게 설정될 수 있다. 예를 들어, 분주 비율(DR)이 '1:2' 및 '1:4' 을 지원할 수 있는 클록 분주기(222)에서 생성하는 분주 비율 정보(DRI)는 1 비트로 설정될 수 있고, 분주 비율(DR)이 '1:2', 1:4', '1:8' 및 '1:16'을 지원할 수 있는 클록 분주기(222)에서 생성하는 분주 비율 정보(DRI)는 2 비트들로 설정될 수 있다.
분주 비율 설정 회로(222a)는 설정된 분주 비율을 기반으로 분주 제어 신호(DV_CS)를 생성하여, 클록 분주 회로(222b)에 제공할 수 있다. 클록 분주 회로(222b)는 분주 제어 신호(DV_CS)에 응답하여, 데이터 클록(WCK)을 분주 비율에 따라 분주함으로써 분주 데이터 클록(DV_WCK)을 생성할 수 있다.
도 8a 및 도 8b는 도 2의 위상 제어 정보 생성기(140)에서 생성되는 위상 제어 정보(PCI)를 설명하기 위한 도면이다.
도 8a을 참조하면, 제2 테이블(TB2)은 위상 제어 정보 생성기(140)가 분주 비율(DR)에 따라 생성할 수 있는 위상 제어 정보(PCI)를 나타낸다. 분주 비율(DR)이 '1:2'인 때에, 분주 데이터 클록에 대한 쉬프트 위상(SP)은 '0도' 및 '180도'일 수 있으며, 위상 제어 정보(PCI)는 1 비트로 설정될 수 있다. 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '0도' 만큼 쉬프트시키도록 'V11(0)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '180도' 만큼 쉬프트시키도록 'V12(1)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다.
분주 비율(DR)이 '1:4'인 때에, 분주 데이터 클록에 대한 쉬프트 위상(SP)은 '0도', '90도', '180도' 및 '270도'일 수 있으며, 위상 제어 정보(PCI)는 2비트로 설정될 수 있다. 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '0도' 만큼 쉬프트시키도록 'V21(00)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '90도' 만큼 쉬프트시키도록 'V22(01)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '180도' 만큼 쉬프트시키도록 'V23(10)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 또한, 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '270도' 만큼 쉬프트시키도록 'V24(11)' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다.
분주 비율(DR)이 '1:M'인 때에, 분주 데이터 클록에 대한 쉬프트 위상(SP)은 'P1도(0도)' 내지 'Pn도'일 수 있으며, 위상 제어 정보(PCI)는 r비트로 설정될 수 있다. 이와 같이, 위상 제어 정보 생성기(140)는 분주 비율(DR)에 따라 비트 수가 다르게 설정된 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다.
도 8b에서는 도 8a와 달리, 위상 제어 정보 생성기(140)는 분주 비율(DR)에 관계없이 비트 수가 일정하게 설정된 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공하는 실시예를 설명한다. 일 실시예로, 위상 조정 회로(220)가 지원 가능한 분주 비율의 범위에 따라 위상 제어 정보(PCI)의 비트 수가 설정될 수 있다. 도 8b을 참조하면, 위상 조정 회로(220)는 분주 비율(DR)은 '1:8'까지 지원할 수 있으며, 이에 따라, 위상 제어 정보(PCI)의 비트 수는 3 비트로 설정될 수 있다. 제3 테이블(TB3)은 위상 제어 정보 생성기(140)가 분주 비율(DR)에 따라 생성할 수 있는 위상 제어 정보(PCI)를 나타낸다.
예를 들어, 위상 조정 회로(220)의 분주 비율(DR)이 '1:2'인 제1 케이스(Case1)에서, 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '0도' 만큼 쉬프트시키도록 '000' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 또한, 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 분주 데이터 클록을 '180도' 만큼 쉬프트시키도록 '100' 값의 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다. 제2 케이스 및 제3 케이스는 제1 케이스의 서술 내용이 적용될 수 있는 바, 구체적인 서술은 생략한다.
이와 같은 방식으로, 위상 제어 정보 생성기(140)는 위상 조정 회로(220)가 특정 분주 비율을 기반으로 데이터 클록을 분주할 때에, 특정 분주 비율에 적합한 비트 수를 갖는 위상 제어 정보(PCI)를 생성하여, 위상 조정 회로(220)에 제공할 수 있다.
도 9는 도 5의 위상 비교기(228)의 일 구현예를 나타내는 도면이고, 도 10은 도 2의 위상 조정 회로(220)가 고정 비교 대상 클록을 결정하는 방법을 설명하기 위한 파형도이다 . 도 10에서는 위상 조정 회로(220)에서 설정된 분주 비율은 '1:4'인 것을 가정한다.
도 9를 참조하면, 위상 비교기(228)는 메인 클록(CK)에 응답하여 비교 대상 클록(CTCK)을 래치하고, 메인 클록(CK)의 위상과 비교 대상 클록(CTCK)의 위상을 비교하여 위상 비교 결과(PCRa)를 출력하는 플립 플롭(FF)을 포함할 수 있다. 일 실시예로, 위상 비교 결과(PCRa)는 메인 클록(CK)과 비교 대상 클록(CTCK) 중 어느 신호의 위상이 빠른지를 나타내는 1비트의 신호일 수 있다. 예컨대, 위상 비교 결과(PCRa)는 비교 대상 클록(CTCK)이 메인 클록보다 위상이 빠르면, '1'(또는, 하이레벨) 값을 가지고, 비교 대상 클록(CTCK)이 메인 클록보다 위상이 느리면, '0'(또는 로우 레벨) 값을 가질 수 있다.
도 5 및 도 10을 참조하여, 구체적으로 설명하면, 제1 스텝(Step1)에서 비교 대상 클록 생성부(CTCKG)는 분주 비율에 따라 설정된 단위 간격(90도)를 갖는 복수의 위상들(0도 내지 270도) 중 위상 제어 정보(PCI)를 기반으로 '0도'의 위상을 선택하고, 분주 데이터 클록(DV_WCK)으로부터 '0도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_0)을 비교 대상 클록(CTCK)으로서 생성하여, 위상 비교기(228)에 제공할 수 있다. 이 때, '0도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_0)은 메인 클록(CK)보다 위상이 느리기 때문에, 제1 스텝(Step1)에서 위상 비교기(228)는 '0' 값의 위상 비교 결과(PCRa)를 생성하여, 메모리 컨트롤러(MC)에 제공할 수 있다.
메모리 컨트롤러(MC)는 위상 비교 결과(PCRa)를 수신하여, 제2 스텝(Step2)에서 비교 대상 클록 생성부(CTCKG)가 다음 순서의 위상(90도)을 선택하여 비교 대상 클록(CTCK)을 선택할 수 있도록 제1 스텝(Step1)에서의 위상 제어 정보(PCI)와 다른 값을 갖는 위상 제어 정보(PCI)를 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 도 10에서는 메모리 컨트롤러(MC)가 단위 간격으로 순차적인 위상 선택할 수 있는 위상 제어 정보(PCI)를 생성하여, 비교 대상 클록 생성부(CTCKG)에 제공하는 것을 가정하고 있으나, 이는 예시적인 실시예로 이에 국한되지 않고, 비교 대상 클록 생성부(CTCKG)가 다양한 순서로 위상을 선택할 수 있도록 위상 제어 정보(PCI)를 생성할 수 있다.
제2 스텝(Step2)에서 비교 대상 클록 생성부(CTCKG)는 위상들(0도 내지 270도) 중 위상 제어 정보(PCI)를 기반으로 '90도'의 위상을 선택하고, 분주 데이터 클록(DV_WCK)으로부터 '90도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_90)을 생성하여, 위상 비교기(228)에 제공할 수 있다. 이 때, '90도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_90)은 메인 클록(CK)보다 위상이 느리기 때문에, 제2 스텝(Step2)에서 위상 비교기(228)는 '0' 값의 위상 비교 결과(PCRa)를 생성하여, 메모리 컨트롤러(MC)에 제공할 수 있다.
메모리 컨트롤러(MC)는 제2 스텝(Step2)에서 수신한 위상 비교 결과(PCRa)를 제1 스텝(Step1)에서 수신한 위상 비교 결과(PCRa)와 비교하여, 비교 결과를 기반으로 다음 스텝의 진행 여부를 결정할 수 있다. 일 예로, 메모리 컨트롤러(MC)는 제2 스텝(Step2)의 위상 비교 결과(PCRa)와 제1 스텝(Step1)의 위상 비교 결과(PCRa)가 동일한 바, 제3 스텝(Step3)을 진행할 수 있다. 메모리 컨트롤러(MC)는 제3 스텝(Step3)에서 비교 대상 클록 생성부(CTCKG)가 위상(180도)를 선택하여 비교 대상 클록(CTCK)을 선택할 수 있도록 제2 스텝(Step2)에서의 위상 제어 정보(PCI)와 다른 값을 갖는 위상 제어 정보(PCI)를 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 제3 스텝(Step3)에서 비교 대상 클록 생성부(CTCKG)는 위상들(0도 내지 270도) 중 위상 제어 정보(PCI)를 기반으로 '180도'의 위상을 선택하고, 분주 데이터 클록(DV_WCK)으로부터 '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)을 생성하여, 위상 비교기(228)에 제공할 수 있다. 이 때, '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)은 메인 클록(CK)보다 위상이 빠르기 때문에, 제3 스텝(Step3)에서 위상 비교기(228)는 '1' 값의 위상 비교 결과(PCRa)를 생성하여, 메모리 컨트롤러(MC)에 제공할 수 있다.
메모리 컨트롤러(MC)는 제3 스텝(Step3)에서 수신한 위상 비교 결과(PCRa)를 제2 스텝(Step2)에서 수신한 위상 비교 결과(PCRa)와 비교하여, 비교 결과를 기반으로 다음 스텝의 진행 여부를 결정할 수 있다. 일 예로, 메모리 컨트롤러(MC)는 제3 스텝(Step3)의 위상 비교 결과(PCRa)와 제2 스텝(Step2)의 위상 비교 결과(PCRa)가 상이한 바, 제4 스텝(Step4)을 진행하지 않고, 다음 파인 트레이닝 수행을 결정할 수 있다. 일 예로, 메모리 컨트롤러(MC)는 제3 스텝(Step3)의 위상 비교 결과(PCRa)와 제2 스텝(Step2)의 위상 비교 결과(PCRa)가 상이한 바, 비교 결과를 통해 메인 클록(CK)의 위상과 가장 근접한 비교 대상 클록이 '90도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_90) 또는 '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)인 것을 인지할 수 있다. 메모리 컨트롤러(MC)는 '90도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_90) 및 '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180) 중 어느 하나를 고정 비교 대상 클록(FCTCK)으로 결정함으로써, 코어스 트레이닝을 완료할 수 있다. 도 10에서는 일 예로, '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)이 고정 비교 대상 클록(FCTCK)로 결정될 수 있음을 도시하였다.
도 11은 본 개시에 따른 위상 조정 회로(220)의 파인 트레이닝 동작에 대하여 설명하기 위한 도면이다.
도 11을 참조하면, 위상 조정 회로(220)는 클록 분주기(222), 비교 대상 클록 생성부(CTCKG) 및 위상 비교기(228, 또는, 위상 검출기)를 포함할 수 있다. 위상 조정 회로(220)의 구성은 도 5에서 서술한 바, 구체적인 내용은 생략한다.
도 10에서 전술한 바와 같이, 메모리 컨트롤러(MC)는 고정 비교 대상 클록(FCTCK)을 결정할 수 있으며, 비교 대상 클록 생성부(CTCKG)가 고정 비교 대상 클록(FCTCK)을 생성할 수 있도록 메모리 컨트롤러(MC)는 고정 위상 제어 정보(FPCI)를 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 비교 대상 클록 생성부(CTCKG)는 고정 위상 제어 정보(FPCI)를 기반으로 파인 트레이닝에 필요한 고정 비교 대상 클록(FCTCK)을 생성할 수 있다. 일 예로, 도 10과 같이, '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)이 고정 비교 대상 클록(FCTCK)로 결정된 때, 고정 위상 제어 정보(FPCI)는 비교 대상 클록 생성부(CTCKG)가 복수의 위상들(0도 내지 270도) 중 '180도'의 위상을 선택할 수 있도록 소정의 값을 가질 수 있다. 비교 대상 클록 생성부(CTCKG)는 고정 위상 제어 정보(FPCI)를 기반으로 '180도' 만큼 쉬프트된 분주 데이터 클록(DV_WCK_180)을 고정 비교 대상 클록(FCTCK)으로서 생성하여, 위상 비교기(228)에 제공할 수 있다.
위상 비교기(228)는 메모리 컨트롤러(MC)로부터 미리 설정된 단위 간격만큼 쉬프트된 메인 클록(CK')을 수신하여, 고정 비교 대상 클록(FCTCK)과의 위상을 비교하고, 위상 비교 결과(PCRb)를 생성할 수 있다. 위상 비교기(228)는 위상 비교 결과(PCRb)를 메모리 컨트롤러(MC)에 제공하고, 메모리 컨트롤러(MC)는 위상 비교 결과(PCRb)를 기반으로 위상 조정 회로(220)에 대한 파인 트레이닝의 동작을 제어할 수 있다. 파인 트레이닝 결과, 메모리 컨트롤러(MC)는 고정 비교 대상 클록(FCTCK)과 정렬될 수 있는 메인 클록(CK')의 위상을 검출할 수 있다.
도 12는 본 개시의 실시예가 적용되는 동작을 설명하기 위한 순서도이다 .
도 12를 참조하면, 메모리 장치의 메모리 동작 수행을 위하여 메인 클록과 데이터 클록간의 정렬을 위한 트레이닝이 수행될 수 있으며, 트레이닝은 코어스 트레이닝 및 파인 트레이닝을 포함할 수 있다. 먼저, 도 1 내지 도 11에서 상술한 실시예에 따라, 메모리 장치는 메모리 컨트롤러와 함께 코어스 트레이닝을 먼저 수행할 수 있다(S10). 이후, 정교한 클록간 정렬을 위하여, 메모리 장치는 메모리 컨트롤러와 함께 파인 트레이닝을 수행함으로써(S20), 트레이닝 동작이 완료될 수 있다. 메모리 장치는 정렬된 메인 클록과 데이터 클록을 이용하여 메모리 동작을 수행할 수 있으며, 이후, 특정 동작으로 인하여, 메모리 장치의 위상 조정 회로 또는 위상 조정 회로 내의 클록 분주기가 전원 오프된 후에 다시 전원 온 될 수 있다(S30). 일 예로, 클록 분주기가 전원 오프 후에 다시 전원 온 된 때에, 클록 분주기는 데이터 클록과 위상이 다른 분주 데이터 클록(예를 들면, 반전된 위상을 갖는 분주 데이터 클록)을 생성하는 문제가 발생할 수 있다. 이에 따라, 클록 분주기가 전원 온 된 후에 메모리 장치는 코어스 트레이닝을 재수행할 수 있고(S40), 이를 통해 메인 클록과 데이터 클록간의 위상을 정렬할 수 있다. 한편, 트레이닝 동작은 단계S20 에서 마무리된 상태이기 때문에, 단계S40 이후의 파인 트레이닝 수행은 불필요할 것이다.
도 13a 및 도 13b는 본 개시의 일 실시예에 따른 메모리 장치(300)가 메모리 컨트롤러(MC)에 분주 비율 정보(DRI)를 전송하는 방법을 설명하기 위한 도면이다.
도 13a를 참조하면, 메모리 장치(300)는 제어 로직 회로(310), 데이터 입출력 회로(360) 및 어드레스 레지스터(370)를 포함할 수 있다. 제어 로직 회로(310)는 커맨드 디코더(312) 및 모드 레지스터(314)를 더 포함하며, 메모리 장치(300)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(MC)로부터 인가되는 커맨드(CMD) 관련 신호들, 예컨대, 칩 선택 신호(chip select; /CS), 로우 어드레스 스트로브 신호(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브 신호(Column Address strobe; /CAS), 라이트 인에이블 신호(Write enable; /WE) 및 클록 인에이블 신호(Clock enable; /CKE) 등을 수신하고, 이를 디코딩하여 디코딩된 커맨드를 내부적으로 발생할 수 있다.
어드레스 레지스터(370)는 메모리 장치(300)의 복수의 어드레스 패드들을 통해 어드레스 신호(A0~A12, BA0~BA3)를 수신하고, 수신된 어드레스 신호(A0~A12, BA0~BA3)를 메인 클록(CK) 또는 반전 클록 신호에 동기하여 제어 로직 회로(310)에 제공할 수 있다. 메모리 컨트롤러(MC)는 메모리 장치(300)에 코어스 트레이닝을 위한 분주 비율 정보(DRI)를 요청하기 위하여, 메모리 장치(300)에 제1 MRS 비트 데이터(MRS_bit data1)를 전송할 수 있다. 어드레스 레지스터(370)는 어드레스 패드들을 통해 제1 MRS 비트 데이터(MRS_bit data1)를 수신할 수 있다. 어드레스 레지스터(370)는 모드 레지스터(314)에 제1 MRS 비트 데이터(MRS_bit data1)를 제공할 수 있다. 제1 MRS 비트 데이터(MRS_bit data1)는 메모리 장치(300)의 MRS의 모드를 지정하기 위한 모드 레지스터 신호 또는 MRS 커맨드일 수 있다. 모드 레지스터(314)는 제1 MRS 비트 데이터(MRS_bit data1)에 응답하여, 위상 조정 회로(320)에 분주 비율 정보 요청 신호(DRI_Req)를 제공할 수 있다. 위상 조정 회로(320)는 분주 비율 정보 요청 신호(DRI_Req)에 응답하여, 데이터 입출력 회로(360)에 분주 비율 정보(DRI)를 제공할 수 있다. 데이터 입출력 회로(360)는 메모리 장치(300)의 복수의 데이터 패드들 중 적어도 하나의 데이터 패드를 통해 메모리 컨트롤러(MC)에 분주 비율 정보(DRI)를 전송할 수 있다. 일 실시예로, 분주 비율 정보(DRI)의 비트 수에 따라서, 복수의 데이터 패드들 중 분주 비율 정보(DRI)를 전송하기 위해 할당되는 데이터 패드의 개수는 상이할 수 있다. 예를 들어, 분주 비율 정보(DRI)의 비트 수가 많을수록, 분주 비율 정보(DRI)를 전송하기 위해 할당되는 데이터 패드의 개수도 더 많아질수 있다.
다른 실시예로, 메모리 장치(300)는 분주 비율 정보(DRI)를 메모리 장치(300)의 테스트를 위해 이용되는 인터페이스(예를 들면, JTEG 인터페이스)를 통해 메모리 컨트롤러(MC)에 전송할 수 있다. 또한, 메모리 장치(300)는 분주 비율 정보(DRI)를 메모리 장치(300)의 별도의 패드(또는, 별도의 핀)을 통해 분주 비율 정보(DRI)를 메모리 컨트롤러(MC)에 전송할 수 있다. 일 예로, 메모리 장치(300)는 DBI(data bus inversion) 핀, EDC(error detection code) 핀, TDO(test data out) 핀 등을 포함하는 별도의 핀들을 통해 분주 비율 정보(DRI)를 메모리 컨트롤러(MC)에 전송할 수 있다. 이외에도 메모리 장치(300)는 다양한 방식으로 분주 비율 정보(DRI)를 메모리 컨트롤러(MC)에 전송할 수 있다.
도 13b는 도 13a에서와 같이, 메모리 장치(300)가 분주 비율 정보(DRI)를 메모리 컨트롤러(MC)에 별도로 보내는 실시예와 달리 메모리 장치(300)가 소정의 동작 모드에서 메모리 컨트롤러(MC)에 전송하는 메모리 장치 정보(MD_IF)에 분주 비율 정보(IF3)가 포함되는 실시예를 나타낸다. 도 13b를 더 참조하면, 제1 MRS 비트 데이터(MRS_bit data1)는 A0~A12의 어드레스 코드 부분과 BA0~BA3의 뱅크 어드레스 코드 부분으로 구분될 수 있다. BA0~BA3의 뱅크 어드레스 코드 부분은 MRS 모드(MRS_mode)를 지정하는 부분이다. 또한, A0~A12의 어드레스 코드 부분은 BA0~BA3의 뱅크 어드레스 코드 부분에 의하여 정해지는 MRS 모드(MRS_mode)의 동작 코드(Operational Code)를 지정하는 부분이다.
일 실시예로, 뱅크 어드레스 코드 부분(BA0~BA3)의 값이 '0011'인 때에, 메모리 장치(300)의 MRS 모드(MRS_mode)가 제1 MRS 모드로 지정되고, 'A11, A10'의 어드레스 코드의 값이 '11'인 때에, 메모리 장치(300)는 메모리 장치 정보(MD_IF)를 메모리 컨트롤러(MC)에 전송하는 제1 동작 모드로 동작할 수 있다. 'A0~A9'의 어드레스 코드는 다른 동작 모드, 예를 들면, 셀프 리프레쉬 모드, 내부 클록 모드 등)를 지정할 수 있다. 메모리 장치 정보(MD_IF)는 데이터 클록 주파수 정보(IF1), 데이터 클록 세분화 정보(IF2), 분주 비율 정보(IF3) 및 밴더 코드 정보(IF4) 등을 포함할 수 있다. 메모리 장치(300)는 메모리 장치 정보(MD_IF)를 복수의 데이터 패드들을 통해 메모리 컨트롤러(MC)로 전송할 수 있다. 이 때에, 분주 비율 정보(IF3)는 미리 할당된 데이터 패드(DQ_P1) 또는 복수의 데이터 패드들(DQ_P1~DQ_Pt)을 통해 메모리 컨트롤러(MC)에 전송될 수 있다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따른 메모리 장치(300)가 메모리 컨트롤러(MC)로부터 위상 제어 정보(PCI)를 수신하는 방법을 설명하기 위한 도면이다. 이하, 메모리 장치(300)는 도 13a에서 서술된 구성이 적용될 수 있는 바, 메모리 장치(300)의 구체적인 구성에 대해서는 생략한다.
도 14a를 참조하면, 메모리 컨트롤러(MC)는 메모리 장치(300)에 코어스 트레이닝을 위한 위상 제어 정보(PCI)를 포함하는 제2 MRS 비트 데이터(MRS_ bit data2)를 전송할 수 있다. 어드레스 레지스터(370)는 어드레스 패드들을 통해 제2 MRS 비트 데이터(MRS_bit data2)를 수신할 수 있다. 어드레스 레지스터(370)는 모드 레지스터(314)에 제2 MRS 비트 데이터(MRS_bit data2)를 제공할 수 있다. 제2 MRS 비트 데이터(MRS_bit data2)는 메모리 장치(300)의 MRS의 모드를 지정하기 위한 모드 레지스터 신호 또는 MRS 커맨드일 수 있다.
모드 레지스터(314)는 제2 MRS 비트 데이터(MRS_bit data2)에 응답하여, 제2 MRS 비트 데이터(MRS_bit data2)로부터 위상 제어 정보(PCI)를 획득할 수 있다. 구체적으로, 모드 레지스터(314)에 설정된 모드 레지스터 셋을 참조하여, 제2 MRS 비트 데이터(MRS_bit data2)로부터 위상 제어 정보(PCI)를 획득할 수 있다. 모드 레지스터(314)는 획득한 위상 제어 정보(PCI)를 위상 조정 회로(320)에 제공할 수 있다. 위상 조정 회로(320)는 위상 제어 정보(PCI) 및 미리 설정된 분주 비율을 기반으로 비교 대상 클록을 생성할 수 있으며, 비교 대상 클록과 메인 클록(CK)간의 위상을 비교하여 위상 비교 결과(PCRa)를 생성할 수 있다. 위상 조정 회로(320)는 위상 비교 결과(PCRa)를 데이터 입출력 회로(360)에 제공하고, 데이터 입출력 회로(360)는 메모리 컨트롤러(MC)에 복수의 데이터 패드들 중 적어도 하나의 데이터 패드를 통해 위상 비교 결과(PCRa)를 전송할 수 있다.
도 14b는 도 14a의 제2 MRS 비트 데이터(MRS_bit data2)의 구체적인 실시예를 나타낸다. 도 14b를 더 참조하면, 제2 MRS 비트 데이터(MRS_bit data2)는 A0~A12의 어드레스 코드 부분과 BA0~BA3의 뱅크 어드레스 코드 부분으로 구분될 수 있다. BA0~BA3의 뱅크 어드레스 코드 부분은 MRS 모드(MRS_mode)를 지정하는 부분이다. 또한, A0~A12의 어드레스 코드 부분은 BA0~BA3의 뱅크 어드레스 코드 부분에 의하여 정해지는 MRS 모드(MRS_mode)의 동작 코드(Operational Code)를 지정하는 부분이다.
일 실시예로, 뱅크 어드레스 코드 부분(BA0~BA3)의 값이 '1010'인 때에, 메모리 장치(300)의 MRS 모드(MRS_mode)가 제2 MRS 모드로 지정되고, 이 때에, 일부 어드레스 코드는 위상 제어 정보(PCI)와 대응될 수 있다. 일 예로, 분주 비율이 '1:8'로 설정된 것을 가정하면, 'A8, A7, A5'의 3비트의 어드레스 코드의 값은 위상 제어 정보(PCI)의 값과 대응될 수 있다. 한편, 제4 테이블(TB4)은 'A8, A7, A5'의 어드레스 코드의 값과 각각의 쉬프트 위상(SP)의 맵핑 관계를 나타내는 정보를 포함할 수 있으며, 메모리 장치(300)의 일부 메모리 영역에 제4 테이블 (TB4)이 저장될 수 있다.
위상 조정 회로(320)는 제4 테이블(TB4)을 참조하여, 제2 MRS 비트 데이터(MRS_bit data2)로부터 획득한 위상 제어 정보(PCI)를 기반으로 복수의 위상들 중 어느 하나를 선택하여 비교 대상 클록을 생성할 수 있다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치의 독자적인 코어스 트레이닝 수행을 설명하기 위한 위상 조정 회로(420)의 블록도이다.
도 15를 참조하면, 메모리 장치는 위상 조정 회로(420)를 포함할 수 있으며, 위상 조정 회로(420)는 클록 분주기(422), 비교 대상 클록 생성부(CTCKG), 위상 비교기(428) 및 위상 컨트롤러(429)를 포함할 수 있다.
일 실시예로, 클록 분주기(422)는 메모리 컨트롤러(MC)로부터 데이터 클록(WCK)을 수신하여, 메인 클록(CK)과 데이터 클록(WCK)간의 주파수 비율에 따라 분주 비율을 설정하고, 데이터 클록 신호(WCK)를 분주 비율에 따라 분주하여, 분주 데이터 클록(DV_WCK)을 생성하고, 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 또한, 클록 분주기(422)는 분주 비율 정보(DRI)를 생성하여, 위상 컨트롤러(429)에 전송할 수 있다.
위상 컨트롤러(429)는 분주 비율 정보(DRI)를 기반으로 위상 제어 정보(PCI)를 생성하여, 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다. 비교 대상 클록 생성부(CTCKG)는 멀티 위상 생성기(424) 및 선택기(426)를 포함할 수 있다. 멀티 위상 생성기(224)는 분주 비율에 따라 설정된 단위 간격을 갖는 각각의 위상들만큼 분주 데이터 클록(DV_WCK)이 쉬프트된 분주 데이터 클록들(DV_WCK_P1~DV_WCK_Pn)을 생성하여, 선택기(426)에 제공할 수 있다. 선택기(426)는 위상 제어 정보(PCI)를 기반으로 복수의 쉬프트된 분주 데이터 클록들(DV_WCK_P1~DV_WCK_Pn) 중에서 어느 하나의 신호(DV_WCK_Pk)를 비교 대상 클록(CTCK)으로서 선택하여, 위상 비교기(428)에 제공할 수 있다.
위상 비교기(428)는 메모리 컨트롤러(MC)부터 수신한 메인 클록(CK)의 위상과 비교 대상 클록(CTCK)의 위상을 비교하고, 위상 비교 결과(PCRa)를 생성하여, 위상 컨트롤러(429)에 제공할 수 있다. 위상 컨트롤러(429)는 위상 비교 결과(PCRa) 및 분주 비율 정보(DRI) 중 적어도 하나를 기반으로 다음 위상 제어 정보(PCI)를 생성하여, 비교 대상 클록 생성부(CTCKG)에 제공할 수 있다.
도 16은 본 개시의 일 실시예에 따른 메모리 장치의 독자적인 코어스 트레이닝 수행을 설명하기 위한 순서도이다 .
도 16을 참조하면, 메모리 장치(400)는 메인 클록 및 데이터 클록간 주파수 비율에 따라 분주 비율을 설정할 수 있다(S310). 메모리 장치(400)는 분주 비율에 따라 설정된 단위 간격을 갖는 복수의 위상들 중 제N 위상을 선택할 수 있다(S320). 메모리 장치(400)는 선택된 위상 및 분주 비율을 기반으로 데이터 클록으로부터 제N 비교 대상 클록을 생성할 수 있다(S330). 메모리 장치(400)는 제N 비교 대상 클록과 메인 클록의 위상을 비교하여, 제N 위상 비교 결과를 생성할 수 있다(S340). 제N 위상 비교 결과와 이전에 생성된 제N-1 위상 비교 결과가 동일한지 여부를 판별할 수 있다(S360). 제N 위상 비교 결과와 이전에 생성된 제N-1 위상 비교 결과가 동일하거나 제N 위상 비교 결과 이전에 생성된 위상 비교 결과가 존재하지 않는 때(S360, YES), N에 1을 카운트 업하고(S350), 단계S320를 수행할 수 있다. 제N 위상 비교 결과와 이전에 생성된 제N-1 위상 비교 결과가 상이한 때(S360, NO), 메모리 장치(400)는 메모리 컨트롤러와 함께 파인 트레이닝을 수행할 수 있다(S370).
이와 같이, 본 개시에 따른 메모리 장치(400)는 메모리 컨트롤러에 의한 제어없이 독자적으로 코어스 트레이닝을 수행함으로써, 메모리 컨트롤러의 로드를 줄일 수 있고, 더 나아가, 메모리 시스템의 성능을 향상시킬 수 있는 효과가 있다.
도 17은 본 개시의 일 실시예에 따라 분주 비율을 설정하는 방법을 설명하기 위한 순서도이다 .
도 17을 참조하면, 메모리 장치는 메모리 컨트롤러로부터 수신한 메인 클록 및 데이터 클록간의 주파수 비율에 따른 복수의 후보 분주 비율들을 획득할 수 있다(S410). 예를 들어, 메인 클록 및 데이터 클록간 주파수 비율이 '1:8' 인 경우에는, 후보 분주 비율들은 '1:2', 1:4' 및 '1:8'을 포함할 수 있다. 메모리 장치는 동작 주파수 정보를 기반으로 후보 분주 비율들 중 어느 하나를 선택하여 분주 비율로서 설정할 수 있다(S430). 동작 주파수 정보는 메모리 장치의 동작 주파수 영역을 나타내는 지표가 될 수 있으며, 동작 주파수 정보는 메모리 컨트롤러로부터 수신한 모드 레지스터 셋 비트 데이터를 기반으로 설정될 수 있다. 일 예로, 동작 주파수 정보는 동작 주파수 정보는 카스 레이턴시(CAS latency), 라이트 리커버리 타임(Write Recovery time) 등과 같은 메모리 장치의 동작 주파수와 관련된 정보를 포함할 수 있다.
도 18a 및 도 18b는 클록 분주기(422)의 분주 비율 설정 방법을 설명하기 위한 도면이고, 도 18c는 위상 조정 회로(420)가 수신하는 동작 주파수 정보( OFI )에 대하여 구체적으로 설명하기 위한 도면이다.
도 18a를 참조하면, 위상 조정 회로의 클록 분주기(422)는 분주 비율 설정 회로(422a) 및 클록 분주 회로(422b)를 포함할 수 있다. 분주 비율 설정 회로(422a)는 데이터 클록(WCK), 메인 클록(CK) 및 동작 주파수 정보(OFI)를 수신할 수 있다. 분주 비율 설정 회로(422a)는 데이터 클록(WCK) 및 메인 클록(CK)에 따른 복수의 후보 분주 비율들을 획득할 수 있다. 데이터 클록(WCK)과 메인 클록(CK)간의 주파수 비율이 'L:1' 인 것을 가정하면, 도 18b의 테이블(TB4)과 같은 후보 분주 비율(CDR)들이 획득될 수 있다. 분주 비율 설정 회로(422a)는 '1:2', '1:4',..., '1:L' 의 후보 분주 비율(CDR)들 중에서 임의로 어느 하나를 선택하여, 분주 비율(DR)로서 설정할 수 있다. 더 나아가, 분주 비율 설정 회로(422a)는 메모리 장치의 동작 주파수 영역을 기반으로 분주 비율(DR)을 설정할 수 있으며, 이를 위해, 분주 비율 설정 회로(422a)는 동작 주파수 정보(OFI)를 이용하여 분주 비율(DR)을 설정할 수 있다.
일 예로, 분주 비율 설정 회로(422a)는 메모리 장치의 동작 주파수가 높게 설정된 때에는, 후보 분주 비율(CDR)들 중 낮은 비율을 갖는 후보 분주 비율(CDR)을 선택하여, 분주 비율(DR)로서 설정할 수 있으며, 메모리 장치의 동작 주파수가 낮게 설정된 때에는, 후보 분주 비율(CDR)들 중 높은 비율을 갖는 후보 분주 비율(CDR)을 선택하여, 분주 비율(DR)로서 설정할 수 있다. 이에 대한 구체적인 내용은 도 19a 및 도 19b에서 후술한다.
클록 분주 회로(422b)는 분주 비율 설정 회로(422a)에서 설정된 분주 비율(DR)을 기반으로 데이터 클록(WCK)을 분주할 수 있다. 도 18a 내지 도 18b에서 서술되지 않은 클록 분주기(422)의 동작은 도 7a의 클록 분주기(222)와 동일 또는 유사한 바, 구체적은 내용은 생략한다.
도 18c를 더 참조하면, 메모리 장치(400)는 제어 로직 회로(410), 데이터 입출력 회로(460) 및 어드레스 레지스터(470)를 포함할 수 있다. 제어 로직 회로(410)는 커맨드 디코더(412), 모드 레지스터(414) 및 위상 조정 회로(420)를 포함할 수 있다. 메모리 장치(400)의 각 구성들은 도 13a의 메모리 장치(300)의 구성들과 동일 또는 유사한 바, 차이를 중심으로 서술하도록 한다.
메모리 컨트롤러는 메모리 장치(400)의 동작 메모리 영역을 설정하기 위한 제3 MRS 비트 데이터(MRS_bit data3)를 메모리 장치(400)에 전송할 수 있다. 어드레스 레지스터(470)는 어드레스 패드들을 통해 제3 MRS 비트 데이터(MRS_bit data3)를 수신할 수 있다. 어드레스 레지스터(470)는 모드 레지스터(414)에 제3 MRS 비트 데이터(MRS_bit data3)를 제공할 수 있다. 모드 레지스터(414)는 제3 MRS 비트 데이터(MRS_bit data3)를 기반으로 메모리 장치(400)의 동작 주파수와 관련된 정보를 설정할 수 있다. 모드 레지스터(414)는 동작 주파수와 관련된 정보를 나타내는 동작 주파수 정보(OFI)를 위상 조정 회로(420)에 제공할 수 있다. 위상 조정 회로(420)는 도 18a와 같이 동작 주파수 정보(OFI)를 기반으로 분주 비율을 설정할 수 있다. 설정된 분주 비율을 기반으로 트레이닝 동작을 수행하는 메모리 장치에 관한 구체적인 내용은 도 1 등에서 구체적으로 서술한 바, 이하 생략한다.
도 19a 및 도 19b는 데이터 클록( WCK )과 메인 클록(CK)간 주파수 비율이 '4:1'인 경우에, 도 18a의 분주 비율 설정 회로(422a)의 동작을 설명하기 위한 쉬프트된 분주 클록 신호들의 파형도이다 .
도 18a, 도 19a 및 도 19b를 참조하면, 분주 비율 설정 회로(422a)는 데이터 클록(WCK)과 메인 클록(CK)간 주파수 비율이 '4:1'인 경우에, '1:2' 및 '1:4'을 포함하는 후보 분주 비율들 중에서 어느 하나를 선택하여 분주 비율로서 설정할 수 있다. 분주 비율 설정 회로(422a)는 동작 주파수 정보(OFI)를 기반으로 분주 비율을 설정할 수 있다. 구체적으로, 분주 비율 설정 회로(422a)는 동작 주파수 정보(OFI)를 기반으로 메모리 장치의 동작 주파수를 인지할 수 있으며, 분주 비율 설정 회로(422a)는 메모리 장치의 동작 주파수가 임계값 미만인 경우에는 도 19a와 같이, '1:2'의 후보 분주 비율을 선택하여 분주 비율로서 설정할 수 있다. 분주 비율 설정 회로(422a)는 메모리 장치의 동작 주파수가 임계값 이상인 경우에는 도 19b와 같이, '1:4'의 후보 분주 비율을 선택하여 분주 비율로서 설정할 수 있다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 데이터 클록(WCK)과 메인 클록(CK)간 주파수 비율이 다양한 값을 가질 수 있고, 분주 비율 설정 회로(422a)는 이에 따라 다양한 후보 분주 비율들 중에서 메모리 장치의 동작 주파수를 반영하여 분주 비율을 설정할 수 있다.
도 20은 본 개시의 일 실시예에 따른 메모리 시스템(1000)을 나타내는 블록도이다 .
도 20을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 메모리 모듈(1400)을 포함하며, 메모리 모듈(1400)은 메모리 셀 어레이를 각각 포함하는 하나 이상의 메모리 칩들(1800)과, 메모리 칩들(1800)과 메모리 컨트롤러(1200) 간의 송수신 신호를 라우팅 또는 메모리 칩들(1800)에 대한 메모리 동작을 관리하기 위한 버퍼 칩(1620)을 포함할 수 있다. 메모리 모듈(1400)의 메모리 칩들(1800)은 제1 랭크(R1) 및 제2 랭크(R2)로 구분될 수 있다. 메모리 컨트롤러(1200)는 주파수가 상이한 메인 클록 및 데이터 클록을 메모리 칩들(1800)에 제공할 수 있다. 메모리 칩들(1800) 각각은 위상 조정 회로(PAC)를 포함할 수 있다. 위상 조정 회로(PAC)는 도 1 내지 16에서 서술되었던 실시예들이 적용되어 메모리 칩(1800) 내의 메인 클록과 데이터 클록간 정렬을 위한 트레이닝 동작을 수행할 수 있다. 도 17의 예에서는 메모리 컨트롤러의 기능의 일부가 LRDIMM 형태의 메모리 모듈에서 수행되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, FBDIMM 형태의 메모리 모듈이 적용됨에 따라 버퍼 칩으로서 AMB(Advanced Memory Buffer) 칩이 메모리 모듈에 장착될 수도 있다. 이외에도, 다른 형태의 메모리 모듈이 적용되고, 전술한 메모리 컨트롤러의 기능의 적어도 일부가 메모리 모듈에서 수행되도록 구현될 수 있다.
도 21은 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지(2000)를 나타내는 도면이다.
도 21을 참조하면, 반도체 패키지(2000)는 인쇄회로기판과 같은 패키지 기판(2100) 상에 실장된 적어도 하나의 스택 반도체 칩(2300)과 시스템-온-칩(System-On-Cip, SOC)(2400)을 포함하는 메모리 모듈일 수 있다. 패키지 기판(2100)상에 인터포저(2200)가 선택적으로 더 제공될 수 있다. 스택 반도체 칩(2300)는 칩-온-칩(CoC, Chip-on-Chip)으로 형성될 수 있다. 스택 반도체 칩(2300)은 로직 칩과 같은 버퍼 칩(2310) 상에 적층된 적어도 하나의 메모리 칩(2320)을 포함할 수 있다. 버퍼 칩(2310) 및 적어도 하나의 메모리 칩(2320)은 스루 실리콘 비아(Through Silicon Via, TSV)에 의해 서로 연결될 수 있다. 시스템-온-칩(2400)은 주파수가 상이한 메인 클록 및 데이터 클록을 각 메모리 칩(2330)에 제공할 수 있다. 메모리 칩(2320)은 위상 조정 회로를 포함할 수 있다. 위상 조정 회로는 도 1 내지 16에서 서술되었던 실시예들이 적용되어 메모리 칩(2320) 내의 메인 클록과 데이터 클록간 정렬을 위한 트레이닝 동작을 수행할 수 있다. 스택 반도체 칩(3300)은 일 예로, 500GB/sec 내지 1TB/sec, 혹은 그 이상의 고대역 메모리(High bandwidth memory, HBM)일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 컨트롤러로부터 수신한 메인 클록 및 데이터 클록의 정렬을 위해 복수 회의 루프 동작들이 포함된 제1 트레이닝을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 제1 트레이닝 수행을 위하여, 상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따라 설정된 분주 비율을 나타내는 분주 비율 정보를 생성하여, 상기 메모리 컨트롤러에 전송하는 단계를 포함하고,
    상기 루프 동작들 중 제1 루프 동작은,
    상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 제1 위상 제어 정보를 수신하는 단계;
    상기 분주 비율에 따라 상기 데이터 클록을 분주하여, 분주 데이터 클록을 생성하고, 상기 제1 위상 제어 정보를 기반으로 복수의 위상들 중 제1 위상을 선택하고, 상기 분주 데이터 클록으로부터 상기 제1 위상만큼 쉬프트된 제1 비교 대상 클록을 생성하는 단계; 및
    상기 제1 비교 대상 클록의 위상과 상기 메인 클록의 위상을 비교하여, 상기 제1 위상 비교 결과를 상기 메모리 컨트롤러에 전송하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 분주 비율 정보의 비트 수는, 상기 메모리 장치에서 지원 가능한 상기 분주 비율의 범위에 따라 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 분주 비율 정보를 상기 메모리 컨트롤러에 전송하는 단계는,
    상기 메모리 장치의 복수의 데이터 패드들 중 상기 분주 비율 정보의 전송을 위해 할당된 적어도 하나의 데이터 패드를 통해 상기 분주 비율 정보를 상기 메모리 컨트롤러에 전송하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 분주 비율 정보를 상기 메모리 컨트롤러에 전송하는 단계는,
    상기 메모리 컨트롤러로부터 상기 분주 비율 정보의 전송을 요청하는 모드 레지스터 셋(Mode Register Set; 이하, MRS) 비트 데이터를 수신하는 단계; 및
    상기 MRS 비트 데이터에 응답하여, 상기 분주 비율 정보를 포함하는 상기 메모리 장치의 정보를 상기 메모리 컨트롤러에 전송하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 위상들간의 단위 간격은, 상기 분주 비율에 따라 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 위상 제어 정보의 비트 수는, 상기 분주 비율 또는 상기 메모리 장치에서 지원 가능한 상기 분주 비율의 범위에 따라 설정되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제1 위상 제어 정보를 수신하는 단계는,
    상기 메모리 컨트롤러로부터 상기 제1 위상 제어 정보를 포함하는 MRS 비트 데이터를 수신하는 단계; 및
    상기 메모리 장치의 모드 레지스터 셋을 참조하여, 상기 MRS 비트 데이터로부터 상기 제1 위상 제어 정보를 획득하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 루프 동작들 중 제2 루프 동작은,
    상기 메모리 컨트롤러로부터 상기 제1 위상 비교 결과를 기반으로 생성된 제2 위상 제어 정보를 수신하는 단계;
    상기 제2 위상 제어 정보를 기반으로 상기 위상들 중 제2 위상을 선택하고, 상기 분주 데이터 클록으로부터 상기 제2 위상만큼 쉬프트된 제2 비교 대상 클록을 생성하는 단계; 및
    상기 제2 비교 대상 클록의 위상과 상기 메인 클록의 위상을 비교하여, 상기 제2 위상 비교 결과를 상기 메모리 컨트롤러에 전송하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 분주 비율 정보를 생성하여, 상기 메모리 컨트롤러에 전송하는 단계는,
    상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따른 복수의 후보 분주 비율들 중에서 상기 메모리 장치의 동작 주파수 정보를 기반으로 어느 하나를 선택하여 상기 분주 비율로서 설정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 동작 주파수 정보는,
    상기 메모리 컨트롤러로부터 수신한 모드 레지스터 셋 비트 데이터를 기반으로 설정되고, 상기 메모리 장치의 동작 주파수와 관련된 정보를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  11. 메모리 장치의 동작 방법에 있어서,
    메모리 컨트롤러로부터 메모리 동작을 위한 메인 클록 및 데이터 클록을 수신하는 단계;
    상기 메인 클록과 상기 데이터 클록간의 주파수 비율에 따른 복수의 후보 분주 비율들 중 어느 하나를 분주 비율로서 선택하고, 상기 분주 비율을 나타내는 분주 비율 정보를 생성하여 상기 메모리 컨트롤러에 전송하는 단계; 및
    상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 위상 제어 정보를 수신하고, 상기 분주 비율 및 상기 위상 제어 정보를 기반으로 상기 데이터 클록으로부터 생성된 비교 대상 클록을 이용하여 제1 트레이닝을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 비교 대상 클록은,
    상기 데이터 클록이 상기 분주 비율에 따라 분주되어 생성된 분주 데이터 클록이 복수의 위상들 중에서 상기 위상 제어 정보를 기반으로 선택된 위상만큼 쉬프트된 신호인 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 위상들 각각은 단위 간격만큼 떨어져 있고,
    상기 비교 대상 클록은,
    상기 위상들 중 상기 위상 제어 정보의 비트 값에 대응하는 위상이 선택되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 후보 분주 비율들 중 어느 하나를 상기 분주 비율로서 선택하는 단계는,
    상기 메모리 장치의 동작 주파수 영역을 기반으로 상기 후보 분주 비율들 중 어느 하나를 상기 분주 비율로서 선택하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 메모리 컨트롤러로부터 수신한 제1 메인 클록 및 데이터 클록의 정렬을 위해 복수 회의 루프 동작들이 포함된 제1 트레이닝을 수행하는 메모리 장치의 동작 방법에 있어서,
    상기 제1 메인 클록과 상기 데이터 클록간의 주파수 비율에 맞춰 분주 비율을 설정하는 단계를 포함하고,
    상기 루프 동작들 중 제N(단, N은 자연수) 루프 동작은,
    상기 분주 비율에 따라 설정된 단위 간격을 갖는 복수의 위상들 중에서 제N 위상을 선택하는 단계;
    상기 분주 비율 및 선택된 상기 위상을 기반으로 상기 데이터 클록으로부터 제N 비교 대상 클록을 생성하는 단계;
    상기 제N 비교 대상 클록의 위상과 상기 제1 메인 클록의 위상을 비교하여, 제N 위상 비교 결과를 생성하는 단계; 및
    상기 제N 위상 비교 결과를 상기 제N 루프 동작 이전에 수행된 제N-1 루프 동작에서 생성된 제N-1 위상 비교 결과와 비교하여, 다음 루프 동작의 수행 여부를 결정하는 단계를 포함하는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 제N 위상을 선택하는 단계는,
    상기 제N-1 루프 동작에서 선택한 위상으로부터 상기 단위 간격만큼 떨어진 위상을 선택하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 다음 루프 동작의 수행 여부를 결정하는 단계는,
    상기 제N 위상 비교 결과와 상기 제N-1 위상 비교 결과가 상이한 때에, 상기 다음 루프 동작을 수행하지 않을 것을 결정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 메모리 장치의 동작 방법은,
    상기 제N-1 루프 동작에서의 제N-1 비교 대상 클록 및 상기 제N 비교 대상 클록 중 어느 하나를 고정 비교 대상 클록으로 선택하는 단계; 및
    상기 메모리 컨트롤러로부터 상기 메인 클록에서 소정의 위상이 쉬프트된 제2 메인 클록을 수신하고, 상기 고정 비교 대상 클록과 상기 제2 메인 클록을 이용하여 제2 트레이닝을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제15항에 있어서,
    상기 분주 비율을 설정하는 단계는,
    상기 제1 메인 클록과 상기 데이터 클록간의 주파수 비율에 맞춘 복수의 후보 분주 비율들 중에서 상기 메모리 장치의 동작 주파수 정보를 기반으로 어느 하나를 상기 분주 비율로서 설정하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 메모리 컨트롤러로부터 수신한 메인 클록 및 데이터 클록을 이용하여 메모리 동작을 수행하는 메모리 장치에 있어서,
    제1 트레이닝을 위해 상기 메인 클록과 상기 데이터 클록간의 주파수 비율을 기반으로 비교 대상 클록을 생성하는 위상 조정 회로를 포함하며,
    상기 위상 조정 회로는,
    상기 주파수 비율에 따라 설정된 분주 비율을 나타내는 분주 비율 정보를 생성하여, 상기 메모리 컨트롤러에 전송하고, 상기 메모리 컨트롤러로부터 상기 분주 비율 정보를 기반으로 생성된 위상 제어 정보를 수신하여, 상기 분주 비율 및 상기 위상 제어 정보를 기반으로 상기 데이터 클록으로부터 상기 비교 대상 클록을 생성하는 메모리 장치.
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