CN108431785B - 存储器控制器 - Google Patents

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Abstract

本发明提供一种在存储器根据实际数据进行动作的状态下，能够得知对于数据的选通点的技术。存储器控制器(1)具有：数据倾斜调整部(2)，调整读取数据信号的数据倾斜；选通调整部(3)，调整选通点；数据变化点检测部(4)，检测数据变化点；选通点检测部(5)，检测选通点；动态时机运算部(6)，对各个读取数据信号运算动态时机信息；动态时机信息存储部(7)，存储动态时机信息；以及动态时机信息输出部(8)，输出动态时机信息。

Description

存储器控制器
技术领域
本发明涉及一种用于控制对存储器写入及读取多比特的数据的存储器控制器。
背景技术
如日本特开2008-52335号公报(专利文献1)所记载，在多数情况下，在集成有存储器和逻辑电路等的例如被称为系统LSI的半导体集成电路中，在存储器与逻辑电路之间具有存储器接口电路(存储器控制器)。如专利文献1的图1和图13等所例示，从存储器(3、103)输出的数据信号(DQ)，在由同样从存储器(3、103)提供的选通信号(DQS)所规定的时机(选通点)，被锁存在寄存器等锁存电路(12、112)中。优选，该选通点设置在数据信号稳定的期间(称为窗口(window)、眼(eye)等)内，而非数据信号发生变化的变化点附近。
但是，数据信号和选通信号的相位有时因动作环境(电源电压、半导体集成电路整体的功耗、周围温度、通过附近的信号线的信号的串扰噪声等)的影响而变动。因此，存储器接口电路中常常具有用于调整数据信号和选通信号的相位的调整电路。专利文献1中例示出了如下结构：在接口电路(10、110)中具有用于调整选通信号(DQS)的相位的可变延迟电路(13、113)或延迟调整电路(14、114)的结构，或者还具有用于调整数据信号(DQ)的相位的固定延迟电路(11)的结构。通过在产品组装后或出厂前等合适的时期进行校准，以使存储器(3、13)及接口电路(10、110)在调整模式下动作，来设定延迟调整电路(14、114)的延迟设定值(专利文献1的第0022段等)。需要说明的是，这样的校准可以在将测试数据存储在半导体集成电路中且每次对半导体集成电路接通电源时执行。
如专利文献1所记载，多数情况下，这样的校准在特殊的动作模式(例如，上述的调整模式)下进行。因此，例如，当半导体集成电路实际动作时，难以了解在数据信号(实际数据)与选通点之间确保了何种程度的余量(时机裕度)等。根据实际数据的内容不同，也存在许多用于传送多比特的数据的多个数据信号线同时变化，导致消耗电流增加且转换时间变长，变化点的相位发生偏移的情况。在这样的情况下，也考虑对于数据信号的选通点位于非优选的位置的情况。因此，为了能够进行延迟设定值的再设定或进行是否需要调整的判断等，优选，能够在半导体集成电路实际进行动作的状态下，确认这样的时机裕度等。
需要说明的是，具有这样的存储器及存储器控制器的方式不限于如上所述的系统LSI(半导体集成电路)，也存在具有多个独立的芯片(也包括封装通用且裸片独立的方式)的多芯片模块的情况。在这样的方式中，使用相互独立的存储器芯片与存储器控制器，并分别以不同的时钟信号为基准进行动作。多数情况下，存储器芯片中具有用于调整存储器控制器的时钟信号与存储器芯片的时钟信号的相位差的相位调整器。但是，为了抑制功耗和成本，在近年来使用量大幅增长的智能手机中使用的存储器芯片中，也存在不具有这样的相位调整器的存储器芯片。此外，这样的存储器芯片具有批量生产的数量优势，成本较低。因此，有时将这样的存储器芯片转用于与智能手机等不同的产品。在这种情况下，更优选，能够在多芯片模块实际进行动作时，掌握在数据信号(实际数据)与选通点之间确保了何种程度的余量(时机裕度)等。
现有技术文献
专利文献1：日本特开2008-52335号公报
发明内容
发明所要解决的问题
鉴于上述背景，期望提供一种在存储器根据实际数据进行动作的状态下，能够了解对于数据的选通点的技术。
解决问题的技术方案
作为一个方式，鉴于上述问题而提出的用于控制对存储器写入及读取多比特的数据的存储器控制器具有：
时机调整部，具有：
数据倾斜调整部，调整数据倾斜，所述数据倾斜是数据信号彼此的相位差；以及
选通调整部，根据信号的变化点来调整用于规定选通点的选通信号的对应变化点，
数据变化点检测部，检测数据变化点，所述数据变化点是各个所述数据信号的变化点；
选通点检测部，检测所述选通点；
动态时机运算部，对各个所述数据信号运算动态时机信息，所述动态时机信息基于所述选通点和所述数据信号的变化点；
动态时机信息存储部，存储所述动态时机信息；以及
动态时机信息输出部，输出所述动态时机信息。
根据本结构，数据变化点检测部及选通点检测部在存储器输出实际数据的通常动作模式下，而非特殊的动作模式下，检测数据变化点及选通点。然后，基于这些以实际数据为对象的数据变化点及选通点，运算动态时机信息。并且，将动态时机信息进行存储，并从存储器控制器输出。即，根据本结构，在存储器根据实际数据进行动作的状态下，能够得知对于数据的选通点。
根据以下参照附图进行说明的实施方式的记载，存储器控制器的其他特征和优点将变得明确。
附图说明
图1是示意性地示出半导体集成电路的结构例的框图。
图2是示意性示出读取控制部的结构例的框图。
图3是评价期间内最坏时机信息的说明图。
图4是示出更新动态时机信息的例子的时序图。
图5是示出更新了最差条件时的动作的一例的流程图。
图6是示出更新了最差条件时的动作的其他例的流程图。
图7是示意性地示出读取控制部的其他结构例的框图。
图8是示意性地示出半导体集成电路的其他结构例的框图。
具体实施方式
下面，基于附图对存储器控制器的实施方式进行说明。如图1所示，半导体集成电路100是系统LSI，其具有作为核心的主控制器(MAIN-CTRL)50(例如CPU核)、存储器(MEM)40以及存储器控制器(MEM-CTRL)1。需要说明的是，半导体集成电路100不限于系统LSI，也可以是将多芯片模块等多个半导体芯片集成而构成的混合电路。存储器40是DRAM等易失性存储器。存储器控制器1是存储器接口电路，其控制向存储器40写入多比特(例如8比特、16比特等)数据以及从存储器40读取数据。
存储器控制器1具有读取控制部(RD-CTRL)10、写入控制部(WR-CTRL)20以及地址控制部(AD-CTRL)30。读取控制部10是控制读取来自存储器的数据，并向读取数据总线61输出数据的电路。写入控制部20是进行将从写入数据总线62输入的数据对存储器40写入的控制的电路。地址控制部30是将从地址总线63输入的地址进行解码来控制存储器40的电路。
存储器40与存储器控制器1经由存储器控制器1中具有的输入输出缓冲器12连接。在对存储器40写入数据的情况下，经由输入输出缓冲器12的输出缓冲器，从存储器控制器1向存储器40输出数据信号与选通信号(写入选通信号)。在从存储器40读取数据的情况下，经由输入输出缓冲器12的输入缓冲器，从存储器40向存储器控制器1输入数据信号与选通信号(读取选通信号)。需要说明的是，输入输出缓冲器12的输出缓冲器及输入缓冲器是三态输出型元件，排他地处于输出使能状态。
图2的框图示意性地示出了以存储器控制器1的读取控制部10为中心的结构。读取控制部10具有数据倾斜调整部(SKEW-ADJ)2、选通调整部(ST-ADJ)3、数据变化点检测部(DET-DATA)4、选通点检测部(DET-ST)5、动态时机运算部(ACD-CALC)6、动态时机信息存储部(ACD-SRG)7、动态时机信息输出部(ACD-OUT)8、校准信息存储部(CALIB-SRG)9以及寄存器(REG)11。需要说明的是，数据倾斜调整部2及选通调整部3构成时机调整部23。在从存储器40读取数据时，从存储器40输出的数据以选通信号为触发而被锁存在寄存器11中，并从寄存器11向读取数据总线61输出。需要说明的是，寄存器11例如由与数据的比特宽度对应的数量的D触发器或D锁存器等存储元件构成。
数据倾斜调整部2在读取数据时调整数据倾斜，该数据倾斜是多比特的读取数据信号彼此的相位差。从存储器40的各存储器单元读取的数据的每单一比特是独立的。因此，多比特的各信号线的电性状态在每个信号线上都是不同的，数据从高状态(H(数据值：1))变为低状态(L(数据值：0))的时机(变化点)、从L(数据值：0)变为H(数据值：1)的时机(变化点)也是不同的。另一方面，作为寄存器11的触发的选通信号是在构成寄存器11的所有多个存储元件(D触发器或D锁存器)中通用的信号。因此，选通信号与各数据信号之间的时机裕度在每个读取数据信号中都是不同的。
即，在每个数据信号中，数据信号的变化点相对于选通信号的变化点(选通点SP)都是不同的。数据信号与选通点SP的关系例如能够规定为数据信号相对于选通点SP的建立时间(set up time)、保持时间(hold time)。该建立时间、保持时间在每个数据信号中是不同的。换言之，数据信号稳定而适合将数据锁存于寄存器11中的期间(数据有效期间：称为窗口(window)、眼(eye)等)在每个数据信号中是不同的。因此，数据信号整体的数据有效期间由最差条件下的建立时间以及最差条件下的保持时间决定。为了尽可能延长该数据有效期间，优选，多个数据信号彼此的变化点接近。数据倾斜调整部2根据需要来错开各数据信号的相位，使得数据信号彼此的相位差(数据倾斜)缩小，由此确保适当的数据有效期间。
若考虑相对于选通点SP的建立时间及保持时间，则优选，选通点SP位于数据有效期间的中央附近。即使通过数据倾斜调整部2确保了适当的数据有效期间，若选通点SP不合适，也会损害由寄存器11进行的数据锁存的稳定性。选通调整部3调整对于数据有效期间的选通点SP的位置。即，选通调整部3根据信号的变化点来调整用于规定选通点SP的选通信号的对应变化点，该选通点SP是锁存读取数据(读取数据信号)的时机。需要说明的是，虽然上面说明了“优选，选通点SP位于数据有效期间的中央附近”，但所需的保持时间比所需的建立时间短的情况也很多。因此，选通点SP的位置不限于中央附近，可以根据寄存器11的特性来调整对于数据有效期间的选通点SP。
数据变化点检测部4检测数据变化点，该数据变化点是多比特的各数据信号(读取数据信号)的变化点。具体而言，数据变化点检测部4检测由数据倾斜调整部2调整了数据倾斜后的各数据信号的数据变化点。选通点检测部5检测选通点SP。具体而言，选通点检测部5检测作为由选通调整部3调整了选通点SP后提供给寄存器11的选通信号的变化点的选通点SP。
动态时机运算部6基于选通点SP与各数据信号(读取数据信号)的数据变化点，对各数据信号运算相对于选通点SP的动态时机信息“ACD”。动态时机信息例如可以是上述的建立时间及保持时间。此外，半导体集成电路100及存储器控制器1根据成为基准的时钟信号进行动作，数据信号根据该时钟信号进行变化。因此，可以以时钟信号为基准来运算动态时机信息。例如，可以根据数据信号在数据变化点开始变化的时刻或在数据变化点结束变化的时刻与时钟信号的时间以及选通信号相对于时钟信号的时间，来规定动态时机信息。以下，以由建立时间及保持时间来规定动态时机信息的方式为例进行说明。动态时机信息存储部7存储至少包括建立时间及所述保持时间的动态时机信息。动态时机信息输出部8输出动态时机信息。
需要说明的是，除了建立时间及保持时间之外，动态时机信息中还可以包括数据信号的值(1或0)、用于表示数据信号的转换状态的值(000、001、010、111、110、101、011、100)、选通点SP的时刻等。数据信号的值表示选通点SP的数据信号的值。示出了用于表示转换状态的值包括与选通点SP对应的数据值前后的数据值的3比特的值的例子。例如，“010”表示数据值从“0”转换为“1”，再转换为“0”的情况。选通点SP位于数据值为“1”的期间，从“0”向“1”转换时的建立时间、从“1”向“0”转换时的保持时间与表示该转换状态的值关联地存储。
如上所述，多比特的数据信号整体的数据有效期间(窗口、眼)由最差条件下的建立时间以及最差条件下的保持时间决定。因此，动态时机信息存储部7可以存储多比特的各数据信号的建立时间及保持时间中、条件最差的数据信号的建立时间以及条件最差的数据信号的保持时间。即，对于一个选通点SP，可以存储作为对该选通点SP成为条件最差的建立时间及保持时间的最坏时机信息“WST-ACD”。
通过如上地进行存储，能够抑制动态时机信息存储部7的存储容量增大。需要说明的是，在能够充分确保动态时机信息存储部7的存储容量的情况下等，对于与各比特对应的数据信号，显然可以存储条件最差的建立时间及保持时间。
此外，如图3所示，动态时机信息存储部7可以在预先规定的评价期间Te内，将成为对选通点SP而言条件最差的最坏时机信息，作为评价期间内最坏时机信息“WST-ACD(Te)”进行存储。图3中，示出了将最差建立时间(worst set up time)d1、最差保持时间(worsthold time)d2、选通点SP的时刻(time)d3(与最差建立时间d1对应的选通点SP的时刻，以及与最差保持时间d2对应的选通点SP的时刻)、表示数据的转换状态的值(data)d4(表示与最差建立时间d1对应的数据的转换状态的值，以及表示与最差保持时间d2对应的数据的转换状态的值)作为评价期间内最坏时机信息而存储在动态时机信息存储部7中的例子。
需要说明的是，如图4所示，评价期间内最坏时机信息在评价期间Te内被逐次更新。图4中，“ACD(i)”表示动态时机信息(i：任意数)。括号内的下标表示评价期间Te内的动态时机信息的编号。例如，“ACD(n)”表示第n个动态时机信息，“ACD(n-1)”表示第(n-1)个动态时机信息，即，“ACD(n-1)”表示“ACD(n)”的前一个动态时机信息。将各动态时机信息“ACD(i)”与该时刻的最坏时机信息“WST-ACD”相比，在动态时机信息“ACD(i)”的条件比最坏时机信息的条件更差的情况下，最坏时机信息被更新为该动态时机信息“ACD(i)”。
例如，如图4所示，在动态时机信息“ACD(i)”为“ACD(n)”时，由于最坏时机信息“ACD(n-4)”的条件更差，因此最坏时机信息“WST-ACD”不被更新。在动态时机信息“ACD(i)”为“ACD(n)”的下一个“ACD(n+1)”时，由于“ACD(n+1)”的条件比最坏时机信息“ACD(n-4)”更差，因此最坏时机信息被更新为“ACD(n+1)”。如此，逐次地将新的动态时机信息“ACD(i)”与最坏时机信息比较，条件更差的动态时机信息更新为最坏时机信息。即，动态时机信息存储部在预先规定的评价期间Te内，将作为对选通点SP而言成为最差的条件的建立时间及保持时间的最坏时机信息作为评价期间内最坏时机信息进行更新并存储。在图4所示的例子中，最终将动态时机信息“ACD(n+5)”存储为评价期间内最坏时机信息。
需要说明的是，如上所述，存储器40是易失性存储器，需要在作为预先规定的时间的刷新期间(Refresh cycle)Tr执行为了保持被写入存储器中的数据而补充电荷的刷新动作(REFRESH)。如图3所示，该刷新动作以作为预先规定的间隔的刷新循环Tcyc被反复执行。换言之，在刷新循环Tcyc的一个周期中包括不对存储器40写入以及读取数据的刷新期间Tr，和对存储器40写入以及读取数据的通常动作(NORMAL)的期间。上述的评价期间Te是对从存储器40实际读取的数据信号与选通信号的动态时机进行评价的期间，与通常动作的期间对应。一个评价期间Te是刷新循环Tcyc的一个周期内的通常动作期间。此外，动态时机信息输出部8在刷新期间Tr输出动态时机信息(评价期间内最坏时机信息)。
从动态时机信息输出部8输出的动态时机信息(评价期间内最坏时机信息)作为监测信息经由半导体集成电路100的端子被传输给存储器控制器1的外部、优选半导体集成电路100的外部即可。由此，能够从半导体集成电路100的外部适当地验证从存储器40实际读取的数据的时机裕度。或者，动态时机信息(评价期间内最坏时机信息)也可以在半导体集成电路100的内部用作校正校准信息的校正信息，该校准信息表示由数据倾斜调整部2、选通调整部3进行的调整内容。需要说明的是，该校准信息(调整内容)是指，例如信号相位的延迟或提前等的调整方向、或对于该调整方向的调整量。
如图2所示，时机调整部23(数据倾斜调整部2及选通调整部3)的校准信息存储在校准信息存储部9中，由校准信息存储部9提供给时机调整部23。需要说明的是，校准信息的初始值可以在例如半导体集成电路100的制造工序或安装有半导体集成电路100的基板的制造工序等在生产时决定并存储在校准信息存储部9中，也可以在每次使用半导体集成电路100时接通电源时决定并存储。
例如，在每次生产或使用半导体集成电路100时接通电源时，执行校准动作作为一种初始化处理。在校准动作中，首先，经由写入数据总线62及写入控制部20对存储器40写入预先规定的测试数据。接着，经由读取控制部10及读取数据总线61读取被写入到存储器40中的测试数据。在进行该读取时，读取控制部10获取如上所述的动态时机信息。然后，读取控制部10基于动态时机信息，决定校准信息的初始值。即，动态时机运算部6基于在执行校准动作时检测出的数据变化点与选通点SP，决定校准信息的初始值。
作为一个方式，优选，基于评价期间内最坏时机信息来更新该校准信息的初始值等存储在校准信息存储部9中的校准信息。例如，动态时机运算部6基于从动态时机信息输出部8输出的评价期间内最坏时机信息，更新在校准信息存储部9中存储的校准信息。即，在评价期间内最坏时机信息的条件比校准信息中包括的最坏时机信息更差的情况下，动态时机运算部6基于评价期间内最坏时机信息来更新校准信息。
图5的流程图示出了在每次对半导体集成电路100接通电源时，执行作为一种初始化处理的校准动作的情况的例子。当对半导体集成电路100接通电源时，首先执行初始化处理，决定校准信息的初始值(#1)。接着，基于从动态时机信息输出部8输出的评价期间内最坏时机信息，判定是否更新了最差条件(#3)。在更新了最差条件的情况下，即，在评价期间内最坏时机信息的条件比校准信息中包括的最坏时机信息更差的情况下，基于评价期间内最坏时机信息更新校准信息(#3：是→#5)。在未更新最差条件的情况下，维持校准信息不变(#3：否→#7)。在存储器40继续动作的期间，基于新的评价期间内最坏时机信息重复进行步骤#3的判定。
上述内容中，举例示出了存储在校准信息存储部9中的校准信息基于评价期间内最坏时机信息在存储器控制器1内被更新的方式。但是，存储器控制器1也可以只进行是否更新了最差条件的判定及其判定结果的输出，而是否更新校准信息的判定例如由主控制器50等上层的控制器进行。例如，动态时机信息输出部8至少对比存储器控制器1更上层的控制器(50)输出动态时机信息，并且在该动态时机信息所包括的评价期间内最坏时机信息的条件比校准信息所包括的最坏时机信息更差的情况下，对上层的控制器(50)输出中断信号。
图6的流程图示出了输出这样的中断信号的情况的例子。与图5的例子同样地，当对半导体集成电路100接通电源时，首先执行初始化处理，决定校准信息的初始值(#1)。接着，动态时机信息输出部8例如对主控制器50输出动态时机信息(评价期间内最坏时机信息)(#2)。此时，动态时机信息输出部8基于要输出的动态时机信息(评价期间内最坏时机信息)，判定是否更新了最差条件(#3)。在更新了最差条件的情况下，即，在评价期间内最坏时机信息的条件比校准信息所包括的最坏时机信息更差的情况下，动态时机信息输出部8例如还对主控制器50输出中断信号(#3：是→#4)。在未更新最差条件的情况下，不输出中断信号(#3：否→#7)。在存储器40继续动作的期间，基于新的评价期间内最坏时机信息重复进行步骤#2的动态时机信息的输出以及步骤#3的判定。
接收到中断信号的上层的控制器例如主控制器50基于与中断信号一同输出的动态时机信息(评价期间内最坏时机信息)，判定是否更新在校准信息存储部9中存储的校准信息。例如，在基于校准信息存储部9中存储的校准信息的调整量的情况下时机裕度小于预先规定的容许量时，主控制器50判定为更新该校准信息。然后，主控制器50指示存储器控制器1更新校准信息。此时，主控制器50可以仅给出更新的指示，而将新的校准信息的运算交由存储器控制器1(动态时机运算部6)进行，主控制器50也可以计算新的校准信息，并提供给存储器控制器1。
需要说明的是，由于在系统LSI等的内部存在许多信号线，因此在单纯追加用于从存储器控制器1输出动态时机信息的信号线的情况下，配线密度的增加可能会成为问题。因此，优选，使用已有的信号线来输出动态时机信息。参照图3及图4等，如上所述，动态时机信息不对存储器40进行访问(写入及读取)，在刷新期间Tr内被输出。在刷新期间Tr内，不使用解码后的地址信号。因此，如图7所例示，优选，利用用于输出解码后的地址信号的信号线(来自地址控制部30的输出信号线)来输出动态时机信息。
[其他实施方式]
下面，对其他实施方式进行说明。需要说明的是，以下说明的各实施方式的结构不限于分别单独应用的结构，在不产生矛盾的情况下，可以与其他实施方式的结构组合应用。
(1)上述内容中，举例说明了存储器控制器1的读取控制部10中具有时机调整部23等来调整数据倾斜及选通点SP的方式。但是，这样的时机调整部23也可以配置在写入控制部20中。对于写入控制部20中具有时机调整部23等的方式，本领域技术人员可以从关于读取控制部10的说明中容易地理解，因此省略其详细说明。
(2)上述内容中，举例示出了决定用于表示时机调整部23的调整内容的校准信息的初始值的方式，具体而言是该初始值存储在校准信息存储部9中的方式。并且，举例示出了在评价期间内最坏时机信息的条件比校准信息所包括的最坏时机信息更差的情况下，基于评价期间内最坏时机信息来更新校准信息，并且时机调整部23基于该更新后的校准信息来调整数据倾斜及选通点SP的方式。
但是，也可以是不这样地决定校准信息的初始值，而是时机调整部23每次基于最坏时机信息来调整数据倾斜及选通点的方式。即，可以基于评价期间Te中检测出的动态时机信息(最坏时机信息)，在相当于下一评价期间Te的通常动作(NORMAL)中调整数据倾斜及选通点SP。
需要说明的是，在未设定初始值的情况下，也可以具有校准信息存储部9。例如，校准信息存储部9中可以存储基于最坏时机信息的校准信息，时机调整部23基于在校准信息存储部9中存储的校准信息来调整数据倾斜及选通点SP。在未设定初始值的情况下，就基于在最初的评价期间Te中检测出的动态时机信息(最坏时机信息)来设定校准信息。此外，当然，在未设定初始值的情况下，也可以更新校准信息，并且时机调整部23基于该更新后的校准信息来调整数据倾斜及选通点SP。
(3)如上所述，具有存储器40及存储器控制器1的方式不限于系统LSI(半导体集成电路)，也可以是具有多个独立的芯片(也包括封装通用而裸片独立的方式)的多芯片模块。这样的实施方式中，使用相互独立的存储器芯片与存储器控制器，分别以不同时钟信号为基准进行动作。多数情况下，像这样的独立而又可通用的存储器芯片中具有用于调整存储器控制器的时钟信号与存储器芯片的时钟信号的相位差的相位调整器。但是，例如，为了抑制功耗和成本，在近年来使用量大幅增长的智能手机中使用的存储器芯片中，存在不具有这样的相位调整器的存储器芯片。图1的存储器40例示出了不具有这样的相位调整器的方式。
若对通用的存储器40添加相位调整器则成为定制品，既无规模优势又降低了成本优势。因此，优选，存储器控制器1中具有相位调整器。图8例示出了存储器控制器1还具有相位调整部(DLL)70的方式。如图8所示，相位调整部70连接到读取控制部10及写入控制部20，调整存储器40的时钟信号(内部时钟)与存储器控制器1的时钟信号(外部时钟)的相位。此处，例示出了由DLL(Delay Locked Loop；延长锁定环)构成相位调整部70的方式，但也可以由PLL(Phase Locked Loop；锁相环)构成相位调整部70。由于DLL或PLL对于本领域技术人员来说能够容易地理解，因此省略其详细说明。
通过具有相位调整部70，控制部20中的写入用的数据信号的倾斜和选通信号的时机在输入存储器40前被适当地调整。但是，读取控制部10中，由于存储器40不具有相位调整器，因此数据信号的倾斜和选通信号的时机在输入读取控制部10前不被调整。因此，优选，即使存储器控制器1具有相位调整部70，也通过如上所述地具有时机调整部23来调整数据倾斜和选通点SP。
[实施方式的概要]
下面，对上述的存储器控制器(1)的概要进行简单的说明。
作为一个方式，用于控制对存储器(40)写入及读取多比特的数据的存储器控制器(1)具有：
时机调整部(23)，具有：
数据倾斜调整部(2)，调整数据倾斜，所述数据倾斜是数据信号彼此的相位差；以及
选通调整部(3)，根据信号的变化点来调整用于规定选通点(SP)的选通信号的对应变化点；
数据变化点检测部(4)，检测数据变化点，所述数据变化点是各个所述数据信号的变化点；
选通点检测部(5)，检测所述选通点(SP)；
动态时机运算部(6)，对各个所述数据信号来运算基于所述选通点(SP)和所述数据信号的变化点的动态时机信息；
动态时机信息存储部(7)，存储所述动态时机信息；以及
动态时机信息输出部(8)，输出所述动态时机信息。
根据本结构，数据变化点检测部(4)及选通点检测部(5)在存储器(40)输出实际数据的通常的动作模式下，而非特殊的动作模式下，检测数据变化点及选通点(SP)。然后，基于这些以实际数据为对象的数据变化点及选通点(SP)，运算动态时机信息。并且，将动态时机信息进行存储，并从存储器控制器(1)输出。即，根据本结构，在存储器(40)根据实际数据进行动作的状态下，能够得知对于数据的选通点(SP)。
作为一个方式，优选，所述数据信号根据成为基准的时钟信号来改变数据，所述动态时机信息包括：所述数据信号在所述数据变化点开始变化的时刻或在所述数据变化点结束变化的时刻与所述时钟信号的时间，以及所述选通信号相对于所述时钟信号的时间。根据该结构，能够获得以时钟信号为基准的合适的动态时机信息。
此外，作为一个方式，优选，所述动态时机信息包括所述数据信号相对于所述选通点的建立时间及保持时间。根据该结构，能够利用建立时间及保持时间获得合适的动态时机信息。
此处，优选，所述动态时机信息存储部(7)在预先规定的评价期间(Te)内，将最坏时机信息作为评价期间内最坏时机信息来更新并存储，该最坏时机信息是对所述选通点(SP)而言条件最差的所述动态时机信息。通过将成为最差条件的最坏时机信息进行更新并存储，存储器控制器(1)能够抑制动态时机信息存储部(7)的存储容量增大，并且适当地获得必要的信息。
作为一个方式，优选，所述存储器(40)是在作为预先规定的时间的刷新期间(Tr)内实施刷新动作的易失性存储器，所述刷新动作是为了保持被写入到所述存储器(40)中的数据而补充电荷的动作，所述刷新动作以作为预先规定的间隔的刷新循环(Tcyc)重复实施，所述刷新循环(Tcyc)的一个周期包括不对所述存储器(40)写入及读取数据的所述刷新期间(Tr)，以及对所述存储器(40)写入及读取数据的通常动作期间，所述评价期间(Te)是所述刷新循环(Tcyc)的一个周期内的所述通常动作期间，所述动态时机信息输出部(8)在所述刷新期间(Tr)内输出所述动态时机信息。
通过将通常动作期间作为评价期间(Te)，在存储器(40)根据实际数据进行动作的状态下，能够适当地评价相对于从该存储器(40)输出的读取数据(读取数据信号)的选通点(SP)。此外，优选，由于在刷新期间(Tr)内不能使用存储器(40)，因此即使动态时机信息的输出导致存储器控制器1的负荷增大，也不会对向存储器(40)写入及读取实际数据产生影响。
作为一个方式，优选，所述时机调整部(23)基于所述最坏时机信息来调整所述数据倾斜及所述选通点。由于时机调整部(23)在最坏时机信息表示的严格条件下调整时机，因此提高了存储器(40)的动作的可靠性。
此处，优选，所述时机调整部调整所述数据倾斜及所述选通点，使得所述选通点(SP)位于所述数据信号的有效期间的中央。当选通点(SP)位于数据信号的有效期间的中央时，可以期待稳定的动作，并且提高了存储器(40)的动作的可靠性。
此外，作为一个方式，优选，所述时机调整部(23)基于表示调整内容的校准信息来调整所述数据倾斜及所述选通点(SP)，所述动态时机运算部(6)基于在执行对所述存储器(40)写入或从所述存储器(40)读取预先规定的测试数据的校准动作时检测出的所述数据变化点与所述选通点(SP)，来决定所述校准信息的初始值，并且基于从所述动态时机信息输出部(8)输出的所述动态时机信息，在所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，所述动态时机运算部(6)基于所述评价期间内最坏时机信息来更新所述校准信息。
根据该结构，存储器控制器(1)中判定是否需要更新校准信息，并更新校准信息。因此，能够迅速提高存储器(40)的时机调整的可靠性。
此外，作为一个优选的方式，优选，所述动态时机运算部(6)基于在执行对所述存储器(40)写入或从所述存储器(40)读取预先规定的测试数据的校准动作时检测出的所述数据变化点与所述选通点(SP)，来决定表示所述时机调整部(23)的调整内容的校准信息的初始值，所述动态时机信息输出部(8)至少对比该存储器控制器(1)更上层的控制器输出所述动态时机信息，并且在该动态时机信息所包括的所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，对上层的所述控制器输出中断信号。
根据该结构，例如，能够迅速且适当地向比存储器控制器(1)更上层的控制器提供用于该上层的控制器判定是否需要更新校准信息的材料。基于由上层的控制器考虑了系统整体的最优化而进行的判定，能够适当地提高从存储器(40)读取数据时的时机调整的可靠性。
此外，作为一个方式，优选，所述存储器(40)是不具有用于调整内部时钟与外部时钟的相位的相位调整功能的简易型存储器，所述内部时钟成为对于存储器单元的动作的基准，所述外部时钟成为在所述存储器(40)的外部的动作的基准，该存储器控制器(1)还具有相位调整部(70)，所述相位调整部(70)调整所述内部时钟与所述外部时钟的相位。
在存储器(40)与存储器控制器(1)分别以不同时钟信号为基准进行动作的情况下，优选，将相位调整器设置在存储器(40)中。但是，为了抑制功耗和成本，也存在不具有这样的相位调整器的存储器(40)。该情况下，通过将相位调整部(70)设置在存储器控制器(1)中，能够抑制例如数据写入时的数据信号的倾斜或选通点(SP)的偏差。并且，由于通过设置如上所述的时机调整部(23)，能够调整数据读取时的数据信号的倾斜和选通点(SP)的偏差，因此提高了存储器(40)的动作的可靠性。
附图标记说明
1：存储器控制器
2：数据倾斜调整部
3：选通调整部
4：数据变化点检测部
5：选通点检测部
6：动态时机运算部
7：动态时机信息存储部
8：动态时机信息输出部
23：时机调整部
40：存储器
70：相位调整部
SP：选通点
Tcyc：刷新循环
Te：评价期间
Tr：刷新期间

Claims (13)

1.一种存储器控制器，用于控制对存储器写入及读取多比特的数据，其特征在于，所述存储器控制器具有：
时机调整部，具有：
数据倾斜调整部，调整数据倾斜，所述数据倾斜是数据信号彼此的相位差；以及
选通调整部，根据数据信号的变化点来调整用于规定选通点的选通信号的对应变化点，
数据变化点检测部，检测数据变化点，所述数据变化点是各个所述数据信号的变化点；
选通点检测部，检测所述选通点；
动态时机运算部，对各个所述数据信号来运算基于所述选通点和所述数据信号的变化点的动态时机信息；
动态时机信息存储部，存储所述动态时机信息；以及
动态时机信息输出部，输出所述动态时机信息，
所述数据信号根据成为基准的时钟信号来改变数据，
所述动态时机信息包括：所述数据信号在所述数据变化点开始变化的时刻或在所述数据变化点结束变化的时刻与所述时钟信号的时间，以及所述选通信号相对于所述时钟信号的时间。
2.根据权利要求1所述的存储器控制器，其特征在于，
所述动态时机信息包括所述数据信号相对于所述选通点的建立时间及保持时间。
3.根据权利要求1或2所述的存储器控制器，其特征在于，
所述动态时机信息存储部在预先规定的评价期间内，将最坏时机信息作为评价期间内最坏时机信息来更新并存储，该最坏时机信息是对所述选通点而言条件最差的所述动态时机信息。
4.根据权利要求3所述的存储器控制器，其特征在于，
所述存储器是在作为预先规定的时间的刷新期间内实施刷新动作的易失性存储器，所述刷新动作是为了保持被写入到所述存储器中的数据而补充电荷的动作，
所述刷新动作以作为预先规定的间隔的刷新循环重复实施，
所述刷新循环的一个周期包括不对所述存储器写入及读取数据的所述刷新期间，以及对所述存储器写入及读取数据的通常动作期间，
所述评价期间是所述刷新循环的一个周期内的所述通常动作期间，
所述动态时机信息输出部在所述刷新期间内输出所述动态时机信息。
5.根据权利要求3所述的存储器控制器，其特征在于，
所述时机调整部基于所述最坏时机信息来调整所述数据倾斜及所述选通点。
6.根据权利要求4所述的存储器控制器，其特征在于，
所述时机调整部基于所述最坏时机信息来调整所述数据倾斜及所述选通点。
7.根据权利要求5所述的存储器控制器，其特征在于，
所述时机调整部调整所述数据倾斜及所述选通点，使得所述选通点位于所述数据信号的有效期间的中央。
8.根据权利要求6所述的存储器控制器，其特征在于，
所述时机调整部调整所述数据倾斜及所述选通点，使得所述选通点位于所述数据信号的有效期间的中央。
9.根据权利要求3所述的存储器控制器，其特征在于，
所述时机调整部基于表示调整内容的校准信息来调整所述数据倾斜及所述选通点，
所述动态时机运算部基于在执行对所述存储器写入或从所述存储器读取预先规定的测试数据的校准动作时检测出的所述数据变化点和所述选通点，来决定所述校准信息的初始值，并且，
基于从所述动态时机信息输出部输出的所述动态时机信息，在所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，所述动态时机运算部基于所述评价期间内最坏时机信息来更新所述校准信息。
10.根据权利要求4～8中任一项所述的存储器控制器，其特征在于，
所述时机调整部基于表示调整内容的校准信息来调整所述数据倾斜及所述选通点，
所述动态时机运算部基于在执行对所述存储器写入或从所述存储器读取预先规定的测试数据的校准动作时检测出的所述数据变化点和所述选通点，来决定所述校准信息的初始值，并且，
基于从所述动态时机信息输出部输出的所述动态时机信息，在所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，所述动态时机运算部基于所述评价期间内最坏时机信息来更新所述校准信息。
11.根据权利要求3所述的存储器控制器，其特征在于，
所述动态时机运算部基于在执行对所述存储器写入或从所述存储器读取预先规定的测试数据的校准动作时检测出的所述数据变化点和所述选通点，来决定表示所述时机调整部的调整内容的校准信息的初始值，
所述动态时机信息输出部至少对比该存储器控制器更上层的控制器输出所述动态时机信息，并且在该动态时机信息所包括的所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，对上层的所述控制器输出中断信号。
12.根据权利要求4所述的存储器控制器，其特征在于，
所述动态时机运算部基于在执行对所述存储器写入或从所述存储器读取预先规定的测试数据的校准动作时检测出的所述数据变化点和所述选通点，来决定表示所述时机调整部的调整内容的校准信息的初始值，
所述动态时机信息输出部至少对比该存储器控制器更上层的控制器输出所述动态时机信息，并且在该动态时机信息所包括的所述评价期间内最坏时机信息的条件比所述校准信息所包括的所述最坏时机信息更差的情况下，对上层的所述控制器输出中断信号。
13.根据权利要求1或2所述的存储器控制器，其特征在于，
所述存储器是不具有用于调整内部时钟与外部时钟的相位的相位调整功能的简易型存储器，所述内部时钟成为对于存储器单元的动作的基准，所述外部时钟成为在所述存储器的外部的动作的基准，
该存储器控制器还具有相位调整部，所述相位调整部调整所述内部时钟与所述外部时钟的相位。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418125B1 (en) * 2018-07-19 2019-09-17 Marvell Semiconductor Write and read common leveling for 4-bit wide DRAMs
CN111367569B (zh) * 2018-12-26 2023-04-28 合肥杰发科技有限公司 一种存储器校准系统及方法、可读存储介质
US12051470B2 (en) 2019-09-02 2024-07-30 SK Hynix Inc. Memory controller and operating method thereof
KR20210097938A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 클록변조를 통해 리드 데이터의 신뢰성을 검증하는 메모리 장치 및 메모리 장치를 포함하는 메모리 시스템
US11507310B2 (en) 2019-09-02 2022-11-22 SK Hynix Inc. Memory controller and operating method thereof
JP2021135820A (ja) * 2020-02-27 2021-09-13 キオクシア株式会社 不揮発性半導体記憶装置
KR20220019944A (ko) * 2020-08-11 2022-02-18 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US11736098B2 (en) 2021-12-03 2023-08-22 Samsung Electronics Co., Ltd. Memory package, semiconductor device, and storage device

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5692165A (en) * 1995-09-12 1997-11-25 Micron Electronics Inc. Memory controller with low skew control signal
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6675272B2 (en) * 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP4002811B2 (ja) * 2002-10-04 2007-11-07 株式会社アドバンテスト マルチストローブ生成装置、試験装置、及び調整方法
JP4656862B2 (ja) * 2004-05-28 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
US7755402B1 (en) * 2006-04-28 2010-07-13 Nvidia Calibration of separate delay effects for multiple data strobe signals
JP4921888B2 (ja) 2006-08-22 2012-04-25 ルネサスエレクトロニクス株式会社 インターフェース回路
JP5305543B2 (ja) * 2007-12-21 2013-10-02 ラムバス・インコーポレーテッド メモリシステムの書き込みタイミングを較正する方法および装置
KR100911201B1 (ko) * 2008-02-14 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 스트로브 클럭 버퍼 및 그제어 방법
JP5126360B2 (ja) * 2008-06-30 2013-01-23 富士通セミコンダクター株式会社 メモリ装置及びそれを制御するメモリコントローラ
JP2010086246A (ja) * 2008-09-30 2010-04-15 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
JP2010108217A (ja) * 2008-10-30 2010-05-13 Nec Electronics Corp メモリインターフェース及びメモリインターフェースの動作方法
JP2010122842A (ja) * 2008-11-19 2010-06-03 Nec Electronics Corp 遅延調整装置、半導体装置及び遅延調整方法
US7965093B2 (en) * 2009-02-13 2011-06-21 Advantest Corporation Test apparatus and test method for testing a device under test using a multi-strobe
US8081527B1 (en) * 2009-05-08 2011-12-20 Juniper Networks, Inc. Per-bit de-skew mechanism for a memory interface controller
US8040721B2 (en) * 2009-08-31 2011-10-18 Sandisk 3D Llc Creating short program pulses in asymmetric memory arrays
KR20110100467A (ko) * 2010-03-04 2011-09-14 삼성전자주식회사 메모리 장치를 구비하는 시스템의 데이터 트레이닝 최적화 방법
JP2011258134A (ja) * 2010-06-11 2011-12-22 Renesas Electronics Corp インタフェース回路
US8526249B1 (en) * 2010-08-04 2013-09-03 Marvell International Ltd. Methods and systems for detecting and correcting timing signal drift in memory systems
JP2012203515A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置
US8918666B2 (en) * 2011-05-23 2014-12-23 Intel Mobile Communications GmbH Apparatus for synchronizing a data handover between a first and second clock domain through FIFO buffering
US9158330B1 (en) * 2011-11-15 2015-10-13 Marvell Israel (M.I.S.L) Ltd. Apparatus and method to compensate for data skew for multiple memory devices and adjust delay for individual data lines based on an optimized critical window
JP2013109637A (ja) * 2011-11-22 2013-06-06 Renesas Electronics Corp メモリインターフェース回路、および、そのメモリインターフェース回路の動作方法
KR101995950B1 (ko) * 2012-05-03 2019-07-03 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
US9304530B1 (en) * 2012-08-28 2016-04-05 Rambus Inc. Skew-tolerant strobe-to-clock domain crossing
US9100027B2 (en) * 2013-03-12 2015-08-04 Uniquify, Inc. Data interface circuit for capturing received data bits including continuous calibration
US8902693B2 (en) * 2013-04-25 2014-12-02 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for per-bit de-skew for datamask in a double data-rate memory device interface
US9147463B1 (en) * 2014-03-25 2015-09-29 Megachips Corporation Method and apparatus for data capture in DDR memory interface
KR102248279B1 (ko) * 2014-06-13 2021-05-07 삼성전자주식회사 불휘발성 메모리 및 메모리 컨트롤러를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 및 메모리 컨트롤러 사이의 통신을 중개하는 리타이밍 회로의 동작 방법
US9607672B2 (en) * 2014-11-14 2017-03-28 Cavium, Inc. Managing skew in data signals with adjustable strobe
US9349434B1 (en) * 2015-03-30 2016-05-24 Cavium, Inc. Variable strobe for alignment of partially invisible data signals
US10157668B2 (en) * 2015-05-29 2018-12-18 Hewlett Packard Enterprise Development Lp Memristance feedback tuning
US10332575B2 (en) * 2017-11-29 2019-06-25 Micron Technology, Inc. Signal training for prevention of metastability due to clocking indeterminacy

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