JP2007134029A - 半導体メモリのクロック回路 - Google Patents
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Abstract
【解決手段】本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロックの周期時間を越えないことを確実にするために、入力クロック信号から読み込みクロック信号を生成する。上記クロック信号の周波数に応じて、複数の遅延量の1つが、上記入力クロック信号に課されるために選択される。
【選択図】図4
Description
本発明は、半導体装置に関するものであり、特に半導体メモリ装置のクロック回路に関するものである。
本発明の回路及び方法は、半導体メモリ装置において、読み込みアクセス時間がクロック周期を越えないことを確実にする入力クロック信号から、読み込みクロック信号を生成する。上記読み込みクロック信号を生成するときに、上記入力クロック信号の周波数に応じて複数の遅延量の一つが選択されて、上記入力クロック信号に課される。従って、入力クロック信号の周波数が、そのままでは読み込みアクセス時間がクロック周期を越えてしまうような高い周波数であるような状況に対して、補償を行うことが可能である。
図4を参照すると、制御回路は、参照番号100で示される。制御回路100は、制御装置のチップ(図1)により供給されるいわゆるメインクロック信号(CLK)を入力として受信し、また、読み込みアクセス時間tACが、上記CLKの1サイクルの期間(即ちCLK周期)であるtCKを超えないことを確実にするために必要な遅延量に応じた(0である、或いは0ではない)量だけCLKが遅延された信号である、読み込みクロック信号(RD_ClK)を生成するように構成されている。従って、半導体技術の向上によりクロック周波数が増加しても、入力クロック信号の立ち上がりエッジは、tACがtCKを超えないように十分短く保たれて遅延される。当業者に周知であるように、上記読み込みクロック信号は、メモリ装置への読み込みアクセス命令がある場合に生成される。
20 LP−DDRメモリチップ
30 制御装置
100、100’ 制御回路
110 遅延パス回路
112 インバータ
120 PVT補償遅延回路
130 モードレジスタ
140 デコーダ
150、160 MUX
162 ANDゲート
165 バッファ
170 OCTS
172、174 ヒューズ
190 ドライバ
200〜260 ステップ
tAC 読み込みアクセス時間
tCK クロック周期
tFIX 遅延パス
tDLY 内部遅延パス
tDLYv 可変内部遅延
tVAR 遅延パス
Claims (23)
- 半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する方法であって、
読み込みアクセス時間が上記クロック信号の1周期より短くなることを確実にするために、上記クロック信号の周波数に応じた遅延量だけ上記クロック信号を遅延させるステップを有することを特徴とする方法。 - 上記半導体メモリ装置のプロセス状態と、温度状態と、電圧状態とに基づいて上記遅延量を調節するステップをさらに有することを特徴とする請求項1に記載の方法。
- 上記クロック信号の上記周波数に基づいて複数の可能な遅延量から上記遅延量を選択するデータを用いて、上記半導体メモリ装置をプログラムするステップをさらに有することを特徴とする請求項1に記載の方法。
- 上記遅延させるステップでは、第1の部分及び第2の部分を有する上記遅延量だけ上記クロック信号を遅延させ、
上記第1の部分は、上記クロック信号の上記周波数に応じて0と0ではない値との間を選択可能な値であり、
上記第2の部分は、上記クロック信号の上記周波数と関係が無い値であり、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であることを特徴とする請求項3に記載の方法。 - 上記クロック信号の上記周波数が、上記クロック信号の1周期が上記遅延量の上記第2の部分より長くなるような低い周波数であるときに、上記遅延量の上記第1の部分は0に選択され、
上記遅延させるステップでは、上記クロック信号を、上記クロック信号の現在のサイクルにおけるエッジから上記遅延量だけ遅延させることを特徴とする請求項4に記載の方法。 - 上記クロック信号の上記周波数が、上記クロック信号の1周期が上記遅延量の上記第2の部分以下であるような周波数であるときに、上記遅延量の上記第1の部分は、0ではない値に選択され、
上記遅延させるステップでは、上記クロック信号を、上記クロック信号の1つ前のサイクルにおけるエッジから上記遅延量だけ遅延させることを特徴とする請求項4に記載の方法。 - 上記半導体メモリ装置の温度をモニタするステップと、上記半導体メモリ装置の上記温度に基づいて上記遅延量の上記第1の部分の値を選択するステップとをさらに有することを特徴とする請求項4に記載の方法。
- 上記半導体メモリ装置のプロセスの変化を補償するために、上記遅延量の上記第1の部分をトリミングするステップをさらに有することを特徴とする請求項4に記載の方法。
- 上記トリミングするステップでは、上記半導体メモリ装置に組み込まれたヒューズを焼くことを特徴とする請求項8に記載の方法。
- 半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する回路であって、
入力として上記クロック信号を受信し、対応する0である、或いは0ではない遅延量だけ遅延された上記クロック信号を含む複数の出力を生成する第1の遅延回路と、
読み込みアクセス時間が上記クロック信号の1周期より短いような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記第1の遅延回路の上記複数の出力の1つを選択するマルチプレクサと含むことを特徴とする回路。 - 複数の状態の1つを表すビットパターンを格納するレジスタであって、各々の状態は上記クロック信号の対応する周波数に割り当てられ、上記状態は、上記クロック信号の上記周波数に対応する値を用いてプログラムされるレジスタと、
上記レジスタに接続され、上記レジスタの上記状態に基づいて上記複数の出力の1つを選択するために上記マルチプレクサに選択信号を出力するデコーダとをさらに有することを特徴とする請求項10に記載の回路。 - 上記マルチプレクサの出力に結合された第2の遅延回路であって、
上記クロック信号の上記周波数と関係がなく、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサの信号出力を遅延する第2の遅延回路をさらに有することを特徴とする請求項11に記載の回路。 - 上記レジスタは、上記クロック信号の1周期が上記第2の遅延回路により生成される上記さらに別の遅延量より長いような周波数に対応する値を用いてプログラムされ、
上記デコーダは、0である遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の1つを選択することを特徴とする請求項12に記載の回路。 - 上記レジスタは、上記クロック信号の1周期が上記第2の遅延回路により生成される上記さらに別の遅延量より短いような高い周波数に対応する値を用いてプログラムされ、
上記デコーダは、0ではない遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の1つを選択することを特徴とする請求項12に記載の回路。 - 半導体メモリ装置に供給されるクロック信号から上記半導体メモリ装置における読み込みクロック信号を生成する回路であって、
複数の遅延信号を生成するために上記クロック信号を複数の遅延量のそれぞれで遅延する第1の遅延手段と、
上記第1の遅延手段に結合され、読み込みアクセス時間が上記クロック信号の1周期より短くなるような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記複数の遅延信号の1つを選択するマルチプレクサ手段とを有することを特徴とする回路。 - 上記マルチプレクサ手段の出力に結合され、
上記クロック信号の上記周波数と関係が無く、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサ手段の信号出力を遅延する第2の遅延手段をさらに有することを特徴とする請求項15に記載の回路。 - 複数の状態の1つを表すビットパターンを格納する手段であって、各々の状態は、上記クロック信号の対応する周波数に割り当てられる手段と、
上記格納する手段に接続され、上記格納する手段の上記状態に基づいて上記第1の遅延手段の上記複数の出力の1つを選択するために、上記マルチプレクサ手段に選択信号を出力するデコーダ手段とをさらに有することを特徴とする請求項15に記載の回路。 - プロセスの変化を補償するために、上記第1の遅延手段により生成される遅延を調節するトリミング手段をさらに有することを特徴とする請求項15に記載の回路。
- クロック信号を受信するクロック入力部と、
上記メモリ装置内のメモリセルから取り出されたデータが配置されるデータバスと、
上記クロック信号から読み取りクロック信号を生成する回路とを有し、
上記回路は、
入力として上記クロック信号を受信し、対応する0である、或いは0ではない遅延量だけ遅延された上記クロック信号を含む複数の出力を生成する第1の遅延回路と、
読み込みアクセス時間が上記クロック信号の1周期より短くなるような上記読み込みクロック信号を生成するために、上記クロック信号の周波数に応じて上記第1の遅延回路の上記複数の出力の1つを選択するマルチプレクサとを有することを特徴とする半導体メモリ装置。 - 複数の状態の1つを表すビットパターンを格納するレジスタであって、各々の状態は、上記クロック信号の対応する周波数に割り当てられ、上記状態は、上記クロック信号の上記周波数に対応する値を用いてプログラムされるレジスタと、
上記レジスタに接続され、上記レジスタの上記状態に基づいて上記複数の出力の1つを選択するために、上記マルチプレクサに選択信号を出力するデコーダとをさらに有することを特徴とする請求項19に記載の半導体メモリ装置。 - 上記マルチプレクサの出力に結合された第2の遅延回路であって、
上記クロック信号の上記周波数と関係が無く、上記半導体メモリ装置のプロセス状態と、電圧状態と、温度状態とにおける変化に対してほぼ一定であるさらに別の遅延量だけ上記マルチプレクサの信号出力を遅延する第2の遅延回路をさらに有することを特徴とする請求項20に記載の半導体メモリ装置。 - 上記レジスタは、上記クロック信号の1周期が上記第2の遅延回路により生成される上記さらに別の遅延量より長いような低い周波数に対応する値を用いてプログラムされ、
上記デコーダは、0である遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の1つを選択することを特徴とする請求項20に記載の半導体メモリ装置。 - 上記レジスタは、上記クロック信号の1周期が上記第2の遅延回路により生成される上記さらに別の遅延量より短いような高い周波数に対応する値を用いてプログラムされ、
上記デコーダは、0ではない遅延量だけ遅延された上記クロック信号に対応する、上記マルチプレクサの上記複数の出力の1つを選択することを特徴とする請求項20に記載の半導体メモリ装置。
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