JP3961195B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力クロック信号に同期させて遅延クロック信号を生成する半導体集積回路に関し、例えばSRAM(Static Random Access Memory)等のセンスアンプのタイミング制御等に用いられる回路に関する。
【0002】
【従来の技術】
半導体記憶装置、とりわけSRAMは、データの読み出し/書き込みを高速に行えるため、キャッシュメモリなどに広く用いられている。メモリセルから読み出されたデータはビット線対に供給されるが、ビット線対の電位差は微小であるため、センスアンプを用いて増幅する必要がある。
【0003】
センスアンプの一回路方式であるラッチ型センスアンプは、データ読み出しを高速に行うことができるため、高速メモリなどに採用されている。
【0004】
図8は従来のSRAMのラッチ型センスアンプ周辺の構成を示す回路図である。図示のように、センスアンプは、フリップフロップを構成するPMOSトランジスタQ11,Q12およびNMOSトランジスタQ13,Q14と、ビット線BL,BLBの電圧をフリップフロップに取り込むか否かを切り替えるPMOSトランジスタQ15,Q16と、センスアンプによるセンス動作を行うか否かを切り替えるNMOSトランジスタQ17と、このNMOSトランジスタQ17のオン・オフを制御するタイミング生成回路11とを備えている。
【0005】
タイミング生成回路11は、最も簡易な構成としては、図示のように、縦続接続された複数のインバータで構成される。インバータの段数を調整することにより、センスアンプを最適なタイミングで動作させることができる。
【0006】
ラッチ型センスアンプは、入力クロック信号に同期してセンス動作を行うことから、入力クロック信号の周波数が変化しても正常動作するように、タイミング設計をする必要がある。
【0007】
【発明が解決しようとする課題】
しかしながら、図8の回路の場合、目標の動作周波数よりも低い周波数で動作させても、入力クロック信号の立ち上がりからセンスアンプが活性化するまでの時間は変化しないため、センスマージンは増えないという問題がある。
【0008】
センスマージンがクリティカルになるのは、センスアンプを高速動作させた場合である。例えば、図8の回路において、高速動作時に合わせてセンスアンプの動作タイミングを早めると、低速動作時も同様にセンスアンプの動作タイミングが早まることから、低速動作時でも高速動作時と同様の確率で誤動作するおそれがある。
【0009】
一方、入力クロック信号の周波数に対して、一定の位相のタイミング信号を得る手法として、PLL(Phase Locked Loop)回路等の同期回路を用いることも考えられるが、回路規模が大きくなり、設計も困難になるため、コストアップになるおそれがある。したがって、より簡便な手法が望ましい。
【0010】
本発明は、このような点に鑑みてなされたものであり、その目的は、入力クロック信号の周波数変化に合わせて遅延クロック信号の遅延時間を簡易かつ迅速に調整することができる半導体集積回路を提供することにある。
【0011】
【課題を解決するための手段】
本発明の一態様によれば、入力クロック信号に基づいて、前記入力クロック信号に同期した遅延クロック信号を生成する半導体集積回路において、前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、前記入力クロック信号の各周期ごとに制御パルス信号を生成するエッジパルス生成回路と、各周期における前記制御パルス信号に基づいて、次の周期の前記遅延クロック信号の遅延時間を設定する遅延時間設定回路と、を備え、前記遅延時間設定回路は、縦続接続された複数の第1の遅延回路と、前記複数の第1の遅延回路それぞれに対応して設けられ、対応する前記第1の遅延回路の遅延時間を、前記制御パルス信号を互いに異なる時間遅延させて生成した複数の遅延制御パルス信号に同期させて可変制御する複数の遅延制御回路と、を有し、前記第1の遅延回路のそれぞれは、前記入力クロック信号を順次伝搬させることを特徴とする半導体集積回路が提供される。
【0012】
請求項1の発明では、制御パルス信号に基づいて、遅延クロック信号の次の周期の遅延時間を設定するため、入力クロック信号の周波数変化に合わせて迅速に遅延クロック信号の遅延時間を調整することができる。
【0013】
請求項2の発明では、縦続接続された第1の遅延回路の遅延時間を遅延制御回路で制御し、遅延制御回路は制御パルス信号に基づいて第1の遅延回路の遅延時間を制御するため、入力クロック信号の周波数が変化しても迅速に第1の遅延回路の遅延時間を調整することができる。
【0014】
請求項3の発明では、電流駆動力を可変制御可能なインバータ回路により第1の遅延回路を構成するため、回路構成を簡略化することができる。
【0015】
請求項4の発明では、第1の遅延回路それぞれに互いに異なる遅延時間を設定するため、入力クロック信号の周波数に最適な遅延時間を設定でき、安定した特性の遅延クロック信号を生成できる。
【0016】
請求項5の発明では、遅延制御回路内に複数の第2の遅延回路を設けて、第2の遅延回路それぞれの出力により第1の遅延回路それぞれの遅延時間を設定するため、第1の遅延回路それぞれの遅延時間の調整を簡易に行うことができ、遅延制御回路の構成を簡略化できる。
【0017】
請求項6の発明では、第3のPMOSトランジスタと第3のNMOSトランジスタのオン・オフにより遅延時間を調整するため、簡易かつ迅速に遅延時間を調整できる。
【0018】
請求項7の発明では、第1の遅延回路それぞれの遅延時間を固定にするか、可変にするかを切り替えることができるため、テストモード時などでは、第1の遅延回路の遅延時間を固定にすることができる。
【0019】
請求項8の発明では、遅延クロック信号に基づいてセンスアンプのセンス動作の切替制御を行うため、入力クロック信号の周波数に最適なタイミングでセンスアンプのセンス動作を行うことができる。
【0020】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。
【0021】
図1は本発明に係る半導体集積回路の一実施形態の回路図である。図1の半導体集積回路は、入力クロック信号CKiに同期した遅延クロック信号SAEを生成するものであり、生成した遅延クロック信号SAEは、例えばSRAM等のセンスアンプのタイミング制御に用いられる。具体的には、遅延クロック信号SAEは、図8に示したNMOSトランジスタ(センス動作制御回路)Q17のゲート端子に入力される。
【0022】
図1の半導体集積回路は、入力クロック信号CKiの立ち下がりエッジを基準としたパルス信号PULSEを生成するパルス発生回路(エッジパルス生成回路)1と、入力クロック信号CKiを反転させながら順次遅延させる複数のインバータからなるインバータチェーン(第1の遅延回路)2と、インバータチェーン2の出力と入力クロック信号CKiに基づいて遅延クロック信号SAEを生成するNANDゲートG1およびインバータIV1と、パルス発生回路1の出力信号PULSEを順次遅延させる2組のインバータチェーン3,4と、インバータチェーン2内の各インバータの遅延時間を調整する複数のNORゲートG2〜G9と、同じくインバータチェーン2内の各インバータの遅延時間を調整する複数のNANDゲートG10〜G17とを備えている。
【0023】
インバータチェーン2〜4、NORゲートG2〜G9およびNANDゲートG10〜G17が遅延時間設定回路に対応し、インバータチェーン3,4、NORゲートG2〜G9およびNANDゲートG10〜G17が遅延制御回路に対応し、インバータチェーン3,4が第2の遅延回路に対応し、NANDゲートG1およびインバータIV1が遅延クロック生成回路に対応する。
【0024】
インバータチェーン3,4内の各インバータは、電源端子と接地端子との間に直列接続されたPMOSトランジスタQ1,Q2(第1および第2のPMOSトランジスタ)およびNMOSトランジスタQ3,Q4(第1および第2のNMOSトランジスタ)を有し、PMOSトランジスタQ1には並列にPMOSトランジスタQ5(第3のPMOSトランジスタ)が接続され、NMOSトランジスタQ4には並列にNMOSトランジスタQ6(第3のNMOSトランジスタ)が接続されている。
【0025】
PMOSトランジスタQ1とNMOSトランジスタQ4は常にオン状態であり、PMOSトランジスタQ5のゲート端子は対応するNORゲートの出力端子に接続され、NMOSトランジスタQ6のゲート端子は対応するNANDゲートの出力端子に接続されている。
【0026】
PMOSトランジスタQ5とNMOSトランジスタQ6がオンすれば、インバータチェーン2内の対応するインバータに流れる電流が増えて、このインバータの遅延時間が短くなる。一方、PMOSトランジスタQ5とNMOSトランジスタQ6がオフすれば、インバータチェーン2内の対応するインバータに流れる電流が減少して、このインバータの遅延時間が長くなる。
【0027】
このように、NORゲートG2〜G9およびNANDゲートG10〜G17の各出力に応じて、PMOSトランジスタQ5とNMOSトランジスタQ6をオン・オフさせることにより、インバータチェーン2内の各インバータの遅延時間を調整することができる。
【0028】
NORゲートG2〜G9は、インバータチェーン3内の偶数段目のインバータの出力端子に接続されており、各NORゲートは、対応するインバータの出力信号とパルス発生回路1の出力信号PULSEとの間でNOR演算を行う。NORゲートG2〜G9の出力は、インバータチェーン2内の対応するPMOSトランジスタQ5のゲート端子に供給される。
【0029】
パルス発生回路1は、複数のインバータIV2〜IV10とNORゲートG18とを有し、入力クロック信号CKiの立ち下がりエッジから所定時間遅れた時点から所定幅のパルス信号PULSEを出力する。
【0030】
図2はパルス発生回路1の出力信号PULSE、NANDゲートG10〜G17の出力n0〜n7、およびNORゲートG2〜G9の出力p0〜p7の各タイミング図である。例えば、NORゲートG2〜G9の出力p0〜p7がローレベルになる期間を比較すると、インバータチェーン2内の最終段のインバータに対応するNORゲートG9の出力p7のローレベル幅が最も短く、初段のインバータに対応するNORゲートG2の出力p0のローレベル幅が最も長い。
【0031】
一方、NANDゲートG10〜G17は、インバータチェーン4内の偶数段目のインバータの出力端子に接続されており、各NANDゲートG10〜G17は、対応するインバータの出力信号とパルス発生回路1の出力信号PULSEとの間でNAND演算を行う。NANDゲートG10〜G17の出力は、インバータチェーン2内の対応するNMOSトランジスタG6のゲート端子に供給される。
【0032】
NANDゲートG10〜G17の出力n0〜n7がハイレベルになる期間を比較すると、インバータチェーン2内の最終段のインバータに対応するNANDゲートG17の出力n7のハイレベル幅が最も短く、初段のインバータに対応するNANDゲートG10の出力n0のハイレベル幅が最も長い。
【0033】
このように、NORゲートG2〜G9とNANDゲートG10〜G17は、インバータチェーン2内の最終段のインバータが最も遅延時間が短くなり、かつ初段側のインバータほど遅延時間が長くなるように、PMOSトランジスタQ5とNMOSトランジスタQ6のオン・オフを制御する。
【0034】
図3および図4は図1の回路内の各部のタイミング図である。図3(a)は入力クロック信号CKiの周期が3nsの場合、図3(b)は4nsの場合、図3(c)は5nsの場合、図4は6nsの場合のタイミングを示している。これらタイミング図には、入力クロック信号CKi、インバータチェーンの入力b7、インバータチェーンの出力b0、NANDG17の出力n7、およびNANDG10の出力n0のタイミングが図示されている。以下、これらタイミング図を用いて、図1の回路の動作を説明する。
【0035】
まず、入力信号CKiの周期が3nsの場合について説明する。パルス発生回路1は、入力クロック信号CKiの立ち下がりエッジ(図3(a)の時刻t1)を基準としたパルス信号PULSEを出力する(時刻t2〜t3)。
【0036】
このパルス信号PULSEをインバータチェーン2は反転させながら遅延させていく。図3(a)にはインバータチェーン4の初段の入力b7と、最終段の出力b0の信号波形を示している。NANDゲートG10〜G17は、インバータチェーン4内の対応するインバータの出力と信号b7との間でNAND演算を行う。
【0037】
NANDゲートG10〜G17の出力がハイレベルであれば、インバータチェーン内2の対応するインバータの遅延時間は短くなり、NANDゲートG10〜G17の出力がローレベルであれば、インバータチェーン2内の対応するインバータの遅延時間は長くなる。
【0038】
図3(a)の場合、インバータチェーン4内の各インバータの出力n0〜n7がハイレベルの期間中に入力クロック信号CKiがローレベルからハイレベルに変化するため、インバータチェーン2内の各インバータの遅延時間は短くなる。
【0039】
一方、図3(b)、図3(c)および図4に示すように、入力クロック信号CKiの周期が長くなるに従って、NANDゲートG10〜G17の出力n0〜n7のうち、入力クロック信号CKiが立ち上がったときにローレベルになるものが多くなる。また、図3および図4では省略しているが、NORゲートG2〜G9の出力p0〜p7についても、入力クロック信号CKiの周期が長くなるに従ってハイレベルになるものが多くなる。
【0040】
NANDゲートG10〜G17の出力n0〜n7がローレベルになると、インバータチェーン2内の対応するインバータの遅延時間が長くなるため、出力n0〜n7のうちローレベルになるものが多いほど、また、出力p0〜p7のうちハイレベルになるものが多いほど、インバータチェーン2の遅延時間は長くなる。したがって、入力クロック信号CKiの周期が長いほど、入力クロック信号CKiと遅延クロック信号SAEとの位相差も大きくなる。なお、図3および図4では、入力クロック信号CKiと遅延クロック信号SAEとの位相差をΔtで表している。
【0041】
このように、本実施形態は、入力クロック信号CKiのある周期の立ち下がりエッジを基準としてパルス信号PULSEを生成し、このパルス信号PULSEに基づいて、遅延クロック信号SAEの次の周期での遅延時間を設定する。このため、入力クロック信号CKiの周期が変化しても、その変化に合わせて、遅延クロック信号SAEの遅延時間を迅速に変化させることができる。したがって、ラッチ型のセンスアンプのタイミング制御信号として、本実施形態の遅延クロック信号SAEを利用すれば、センスアンプの動作クロック周波数に合わせてセンス動作タイミングを切り替えることができ、センスアンプの動作マージンが増加する。
【0042】
図5は本実施形態の半導体集積回路で生成された遅延クロック信号SAEを用いてセンスアンプのタイミング制御を行う半導体メモリのデータ読み出し系の概略構成を示すブロック図である。
【0043】
外部から入力された読み出しアドレスは、アドレスレジスタ11を介してアドレスデコーダ12に入力されてデコードされ、デコード結果が行選択回路13と列選択回路14に入力される。行選択回路13と列選択回路14はそれぞれ選択信号を出力し、この選択信号に基づいて、メモリセルアレイ15内の特定のセルデータが読み出されてセンスアンプ16aに供給される。センスアンプ16aは、図1と同様の構成のタイミング生成回路17からの遅延クロック信号SAE1,SAE2に基づいてセンス動作を行う。
【0044】
図5には、2つのセンスアンプ16a,16bが設けられている。各センスアンプ16a,16bには、タイミング生成回路17からそれぞれ別個の遅延クロック信号SAE1,SAE2が供給される。すなわち、タイミング生成回路17内には、図1と同様の回路が2組設けられており、クロックバッファ18を介して入力される入力クロック信号CKiに基づいて遅延クロック信号SAE1,SAE2を生成する。センスアンプ16でセンス(増幅)されたデータは、後段のセンスアンプ16でさらに増幅された後、データ入出力回路19を介して外部に出力される。
【0045】
なお、図1に示した半導体集積回路は、SRAM等のセンスアンプ16のセンス動作タイミングを切り替えるためにのみ用いられるものではなく、遅延クロック信号SAEを用いるすべての回路に適用可能である。
【0046】
また、上述した実施形態では、入力クロック信号CKiの立ち下がりエッジを基準としてパルス発生回路1でパルス信号PULSEを生成し、このパルス信号PULSEに基づいて次の周期の遅延クロック信号SAEの遅延時間を調整する例を説明したが、入力クロック信号CKiの立ち上がりエッジを基準としてパルス発生回路1でパルス信号PULSEを生成してもよい。
【0047】
また、インバータチェーン3,4は、遅延時間の調整を行うための周波数範囲を広く確保するために設けられており、必須の構成ではない。
【0048】
また、D/S試験等の低周波で試験を行う場合は、インバータチェーン2内の各インバータを高速動作時と同様の内部タイミングにするのが望ましく、この場合、パルス発生回路1の出力PULSEを常にディセーブル状態(図1の場合、ハイレベル固定)にするテストモード切替回路を設ければよい。
【0049】
図6はテストモード切替回路を有する半導体集積回路の回路図である。図6の回路は、テストモード切替回路を有する以外は、図1の回路と同様に構成されている。テストモード切替回路は、パルス発生回路1とインバータチェーンとの間に接続されたORゲートG18で構成されている。このORゲートG18は、テストモード時にハイレベルになるTEST信号とパルス発生回路1の出力との間で論理和を演算する。テストモード時は、ORゲートG18の出力はハイレベル固定になる。このため、NORゲートG2〜G9の出力はローレベル固定になり、NANDゲートG10〜G17の出力はハイレベルに固定になる。したがって、インバータチェーン2内の各インバータの遅延時間は最短になる。
【0050】
上述した実施形態では、入力クロック信号CKiの周波数に応じて、インバータチェーン2内の各インバータの遅延時間を略線形に変化させる例を示しているが、入力クロック信号CKiの周波数に応じてインバータチェーン2内の各インバータの遅延時間を非線形に変化させてもよい。例えば、図7は、入力クロック信号CKiの周波数に応じて、遅延クロック信号SAEの遅延時間を非線形に変化させた例を示している。このように、入力クロック信号CKiの周波数に応じて遅延クロック信号SAEの遅延時間を非線形に変化させることにより、入力クロック信号CKiの周波数に最適な遅延クロック信号SAEを生成することができる。
【0051】
【発明の効果】
以上詳細に説明したように、本発明によれば、入力クロック信号の立ち上がりエッジまたは立ち下がりエッジを基準として生成した制御パルス信号に基づいて、制御パルス信号に対応する周期の次の周期の遅延クロック信号の遅延時間を設定するため、入力クロック信号の周波数変化に応じて、遅延クロック信号の遅延時間を簡易かつ迅速に調整することができる。したがって、遅延クロック信号を用いてセンスアンプのセンス動作の切替制御を行えば、入力クロック信号の周波数に最適なタイミングでセンスアンプのセンス動作を行うことができる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の一実施形態の回路図。
【図2】パルス発生回路1の出力とNORゲートとNANDゲートの出力のタイミング図。
【図3】図1の回路内の各部のタイミング図。
【図4】図3に続くタイミング図。
【図5】半導体メモリのデータ読み出し系の概略構成を示すブロック図。
【図6】テストモード切替回路を有する半導体集積回路の回路図。
【図7】入力クロック信号の周波数と遅延クロック信号の遅延時間との関係を示す図。
【図8】従来のラッチ型SRAMのセンスアンプ周辺の構成を示す回路図。
【符号の説明】
1 パルス発生回路
2,3,4 インバータチェーン
11 アドレスレジスタ
12 アドレスデコーダ
13 行選択回路
14 列選択回路
15 メモリセルアレイ
16a,16b センスアンプ
17 タイミング生成回路
18 クロックバッファ
19 データ入出力回路
Claims (7)
- 入力クロック信号に基づいて、前記入力クロック信号に同期した遅延クロック信号を生成する半導体集積回路において、
前記入力クロック信号の立ち上がりエッジまたは立ち下がりエッジに基づいて、前記入力クロック信号の各周期ごとに制御パルス信号を生成するエッジパルス生成回路と、
各周期における前記制御パルス信号に基づいて、次の周期の前記遅延クロック信号の遅延時間を設定する遅延時間設定回路と、を備え、
前記遅延時間設定回路は、
縦続接続された複数の第1の遅延回路と、
前記複数の第1の遅延回路それぞれに対応して設けられ、対応する前記第1の遅延回路の遅延時間を、前記制御パルス信号を互いに異なる時間遅延させて生成した複数の遅延制御パルス信号に同期させて可変制御する複数の遅延制御回路と、を有し、
前記第1の遅延回路のそれぞれは、前記入力クロック信号を順次伝搬させることを特徴とする半導体集積回路。 - 前記第1の遅延回路それぞれは、前記制御パルス信号に基づいて電流駆動力を可変制御可能なインバータ回路であることを特徴とする請求項1に記載の半導体集積回路。
- 前記遅延制御回路は、前記第1の遅延回路それぞれに互いに異なる遅延時間を設定することを特徴とする請求項1または2に記載の半導体集積回路。
- 前記遅延制御回路は、
縦続接続された複数の第2の遅延回路を有し、
前記第2の遅延回路それぞれから出力される前記遅延制御パルス信号と前記入力クロック信号とに基づいて、前記第1の遅延回路それぞれの遅延時間を設定することを特徴とする請求項3に記載の半導体集積回路。 - 前記第1の遅延回路は、
第1および第2の電圧端子間に直列接続された第1のPMOSトランジスタ、第2のPMOSトランジスタ、第1のNMOSトランジスタ、および第2のNMOSトランジスタと、
前記第1のPMOSトランジスタに並列接続され前記遅延制御回路によりオン・オフ制御される第3のPMOSトランジスタと、
前記第2のNMOSトランジスタに並列接続され前記遅延制御回路によりオン・オフ制御される第3のNMOSトランジスタと、を有し、
前記第1のPMOSトランジスタと前記第2のNMOSトランジスタとは常にオン状態であることを特徴とする請求項1〜4のいずれかに記載の半導体集積回路。 - 前記第1の遅延回路それぞれの遅延時間を固定にするか、可変にするかを切り替える切替回路を備えることを特徴とする請求項1〜5のいずれかに記載の半導体集積回路。
- 最終段の前記第1の遅延回路の出力と前記入力クロック信号とに基づいて、前記遅延クロック信号を生成する遅延クロック生成回路と、
前記遅延クロック信号に基づいて、ビット線対の電位差を増幅した信号を出力するか否かを切り替えるセンス動作制御回路と、を備えることを特徴とする請求項1〜6のいずれかに記載の半導体集積回路。
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US6707331B1 (en) * | 2002-07-19 | 2004-03-16 | Xilinx, Inc. | High speed one-shot circuit with optional correction for process shift |
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CN1694362B (zh) * | 2004-05-05 | 2010-04-28 | 旺宏电子股份有限公司 | 集成电路中信号可调整的延迟线 |
KR100731449B1 (ko) | 2005-09-13 | 2007-06-21 | 세이코 엡슨 가부시키가이샤 | 펄스 발생 회로 및 이 회로를 이용한 전자 장치, 휴대전화기, 퍼스널 컴퓨터, 및, 이 회로를 이용한 정보 전송방법 |
JP2007141383A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 半導体記憶装置 |
JP5143370B2 (ja) | 2006-03-23 | 2013-02-13 | 富士通セミコンダクター株式会社 | 遅延制御回路 |
KR100706836B1 (ko) | 2006-06-07 | 2007-04-13 | 주식회사 하이닉스반도체 | 펄스 발생 장치 및 방법 |
JP2010054367A (ja) * | 2008-08-28 | 2010-03-11 | Nec Electronics Corp | 半導体集積回路の遅延テスト回路 |
US8471582B2 (en) * | 2009-01-27 | 2013-06-25 | Qualcomm Incorporated | Circuit for detecting tier-to-tier couplings in stacked integrated circuit devices |
JP2011114773A (ja) * | 2009-11-30 | 2011-06-09 | Elpida Memory Inc | 半導体装置、半導体装置の制御方法及び該半導体装置を用いたシステム |
US8804456B1 (en) * | 2013-03-28 | 2014-08-12 | Nanya Technology Corp. | Delay locked loop (DLL) system for a memory device with wide operating frequency via a variable supply applied to a delay line |
US9488530B2 (en) * | 2013-10-23 | 2016-11-08 | National Kaohsiung First University Of Science And Technology | Time-domain temperature sensing system with a digital output and method thereof |
WO2017143573A1 (zh) * | 2016-02-25 | 2017-08-31 | 深圳华盛昌机械实业有限公司 | 一种脉冲产生装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4922141A (en) * | 1986-10-07 | 1990-05-01 | Western Digital Corporation | Phase-locked loop delay line |
US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
FR2658015B1 (fr) * | 1990-02-06 | 1994-07-29 | Bull Sa | Circuit verrouille en phase et multiplieur de frequence en resultant. |
JPH05218829A (ja) | 1991-09-16 | 1993-08-27 | Motorola Inc | 時間制御された遅延線 |
US5231320A (en) | 1991-09-16 | 1993-07-27 | Motorola, Inc. | CMOS delay line having duty cycle control |
US5208557A (en) * | 1992-02-18 | 1993-05-04 | Texas Instruments Incorporated | Multiple frequency ring oscillator |
JP3443923B2 (ja) | 1994-03-18 | 2003-09-08 | 富士通株式会社 | 半導体装置 |
JP3725911B2 (ja) * | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3601884B2 (ja) | 1994-09-29 | 2004-12-15 | 富士通株式会社 | タイミング制御回路 |
JPH10150350A (ja) | 1996-11-18 | 1998-06-02 | Toshiba Corp | 位相同期回路及びその位相回路を用いた記憶装置 |
US5920222A (en) | 1997-04-22 | 1999-07-06 | International Business Machines Corporation | Tunable pulse generator based on a wave pipeline |
JP3717289B2 (ja) * | 1997-10-20 | 2005-11-16 | 富士通株式会社 | 集積回路装置 |
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