KR20000077097A

KR20000077097A - 위상제어회로, 반도체장치 및 반도체메모리

Info

Publication number: KR20000077097A
Application number: KR1020000022422A
Authority: KR
Inventors: 한자와사토루; 사카타타케시; 나가시마오사무
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-04-28
Filing date: 2000-04-27
Publication date: 2000-12-26
Also published as: US6205086B1; TW461188B; JP2000311028A; US6222792B1

Abstract

본 발명은, 위상제어회로, 반도체장치 및 반도체메모리에 관한 것으로, 제 1 클록신호(BDA1)에 각각 다른 소정의 지연시간을 부여하는 복수개의 고정지연회로(200-0∼200-5), 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 제 1 클록신호에 대하여 위상이 상이해진 제 2 클록신호(PCLK)를 입력하고, 제 2 클록신호에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호(202)를 생성하는 검출회로(201), 및 제 3 클록신호(BDA2)에 상기 검출신호에 따른 상기 위상차의 지연을 부여하는 가변지연회로(200-6)에 의하여 위상제어회로를 실현함으로써, 복수개의 고정지연횔에 대하여 1개의 가변지연회로를 이용하는 것만으로 고정지연회로의 수에 따른 계조수 혹은 분해능으로 위상제어를 할 수 있게 되며, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 위상제어할 수 있는 신호의 클록주파수를 향상시킬 수 있는 기술이 제시된다.

Description

위상제어회로, 반도체장치 및 반도체메모리{PHASE CONTROL CIRCUIT, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY}

본 발명은, 위상제어기술, 클록신호에 동기동작되는 반도체장치 및 반도체메모리에 관한 것으로, 특히 외부로부터 입력되는 클록신호에 동기한 내부클록신호의 위상을 제어하여 외부출력동작을 외부클록신호의 위상에 맞출 수 있게 하는 위상제어기술에 관한 것으로, 예를들어 SDRAM(Synchronous Dynamic Random Access Memory)와 같은 클록동기메모리에 적용시켜 유효한 기술에 관한 것이다.

SDRAM은 외부로부터 입력되는 클록신호에 동기하여 데이터의 입출력을 수행한다. SDRAM에 있어서 그 동작주파수를 향상시켜 클록사이클시간을 단축시켜 나갈 때, 그 클록사이클에 따라 데이터판독의 접속시간도 단축되지 않으면 안된다. 그 때문에, 외부클록신호와 데이터출력제어용 내부클록신호와의 사이의 클록스큐를 외부클록신호의 주파수에 관계없이 저감시키기 때문에, 다시말해 외부클록신호와 데이터출력제어용 내부클록신호와의 위상을 일정하게 맞추기 위한 위상제어회로 혹은 클록재생회로가 도입되어 있다.

종래의 클록재생회로에는 PLL(Phase Locked Loop)나 DLL(Delay Locked Loop)을 이용한 것이 있다. 그러나, 이들은 피이드백 회로이기 때문에 위상을 소정으로 맞추기 위해서는 수백사이클이나 필요하고, 대기상태에서 동작가능상태로의 복귀에 시간이 필요하며, 그것을 피할려면 대기시라 하더라도 항상 동작시켜두지 않으면 안되므로 대기전력이 커지게 된다.

따라서, International Solid-State Circuit Conference Digest of Technical Papers, pp. 374-375, Feb. 1996에, 대기시에 동작을 정지시킬 수 있는 클록재생회로로서 SMD(Synchronous Mirror Delay)가 제안되어 있다. SMD는 지연시간의 동일한 2개의 지연회로열, 즉 진행방향 지연회로, 역방향 지연회로, 거울상 제어회로 및 지연모니터를 가진다. 진행방향 지연회로, 역방향 지연회로는 서로 신호의 전달경로가 반대방향을 향하도록 배치되며, 진행방향 지연회로의 각 지연스테이지의 출력은 거울상 제어회로를 매개로 역방향 지연회로의 대응지연스테이지의 입력에 결합된다. 지연모니터는 클록입력버퍼의 지연시간과 클록드라이버의 지연시간의 더미(dummy)회로이다. SMD의 동작은 상기 문헌에 있어서 이하와 같이 설명되어 있다. 우선, n번째 클록은 지연모니터를 통과하고, n+1번째 클록이 유리상 제어회로에 들어갈 때까지 진행방향 지연회로내를 진행한다. 유리상 제어회로에 n+1번째 클록이 들어갔을 때, n번째 클록은 진행방향 지연회로로부터 역방향 지연회로로 전송되어진다. n번째 클록은 진행방향 지연회로를 통과하였을 때와 거의 동일한 시간에 역방향 지연회로를 통과하여 클록 드라이버에 입력된다. 그 결과, n번째 클록의 클록 드라이버출력은 n+2번째 외부클록과 위상이 맞는다. 즉, 지연모니터를 통과한 n번째 클록으로부터 n+1번째 클록까지의 시간을 지연회로의 스테이지수로서 계측하고, 그 분만큼 더욱 지연회로를 통과함으로써 n+2버째 외부클록에 위상을 맞춘 내부클록을 생성한다. 따라서, SMD는 동작을 개시하고 나서 2클록 사이클로 외부 클록과 위상을 맞춘 내부클록을 생성할 수 있다.

피이드백 회로를 이용하지 않고 종래의 그 밖의 다른 클록재생회로에 대하여 기재된 문헌으로서는 다음과 같은 것이 있다. 일본특허공개 평10-126254호 공보, 일본특허공개 평8-223031호 공보에도 SMD가 나타나 있다. 그 밖에, T. Yamada, et al., 1996 Symposium on VLSI Circuits Digest of Technical Papers, pp. 112-113, 일본특허공개 평7-106956호 공보가 있다.

또한, 상기 SMD에 있어서 외부클록과 내부클록의 위상동기의 최대오차는 상기 진행방향 지연회로나 역방향 지연회로에 있어서의 지연스테이지의 1스테이지분의 지연시간에 상당한다. 따라서, 그와 같은 오차를 최소한으로 하기 위하여 클록재생회로에 미세조정회로를 추가한 것이다. 예를들어, J. Han, et al., 1996 Symposium on VLSI Circuits Digest of Technical Papers, pp. 192-193, 그리고 일본특허공개 평10-13395호 공보에는 미세조정에도 SMD를 이용한 클록재생회로가 제시되어 있다.

또한, 일본특허공개 평11-24785호 공보에는 2개의 입력단자를 용량으로 결합시킨 논리게이트를 어레이상으로 배치하여 클록신호를 지연시키는 격자모양의 지연회로(SQUAD)를 지연시간의 미세조정용으로 가지며, 그 전스테이지에 지연조정의 확대를 꾀하기 위한 다른 지연요소를 삽입하고, 외부클록에 동기시킨 내부클록을 형성가능하게 한 회로가 제시된다. 그 전제기술은 일본특허공개 평8-78951호 공보에 나타나 있다.

그러나, 상기 미세조정에도 SMD를 이용한 회로에서는, 논리게이트 2스테이지로 구성되는 단위지연회로에 의한 단위지연시간 보다도 분해능을 향상시킬 수 없으며, 구성이 복잡한 것에 비해서는 지연시간의 조정정도를 향상시킬 수 없다는 문제점이 있는 것이 본 발명자에 의해 밝혀졌다. 또한, 지연시간의 미세조정에 격자모양 지연회로(SQUAD)를 이용하는 경우에는 회로소자수가 많아지고, 또한 고분해능의 미소지연을 안정하게 발생시키기 위하여 복수지연 스테이지를 필요로 하기 때문에, 계측가능한 클록사이클 시간을 단축시킬 수 없다고 하는 문제점이 본 발명자에 의해 드러났다.

본 발명의 목적은, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 회로구성이 간단한 위상제어회로, 그리고 클록재생회로를 제공하는 것에 있다.

본 발명의 다른 목적은, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해, 계측가능한 클록사이클 시간의 단축, 다시말해 위상제어가능한 클록신호의 주파수 향상을 달성할 수 있는 위상제어회로, 그리고 클록재생회로를 제공하는 것에 있다.

본 발명의 다른 목적은, 클록신호에 동기동작되는 반도체장치의 전력소비를 저감하는 것에 있다.

본 발명의 또다른 목적은, 외부클록신호에 동기하여 데이터의 입출력을 실시하는 반도체장치에 있어서 동작주파수의 향상에 의한 클록사이클 시간의 단축폭을 넓힐 수 있는 반도체장치, 나아가 반도체메모리를 제공하는 것에 있다.

본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면을 통해 명백해질 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.

(1) 위상제어회로의 관점에 의한 발명은, 제 1 클록신호(BDA1)를 각각 입력하고, 입력한 제 1 클록신호에 각각 서로다른 소정의 지연시간을 부여하는 복수개의 고정지연회로(200-0∼200-5)와, 상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 제 1 클록신호에 대하여 위상이 상이해진 제 2 클록신호를 입력하고, 상기 제 2 클록신호(PCLK)에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호(202)를 생성하는 검출회로(201)와, 상기 검출회로로부터 상기 복수비트의 검출신호를 병렬로 입력하고, 제 3 클록신호(BDA2)에 상기 입력된 검출신호에 따른 상기 위상차에 대응하는 지연을 부여하는 가변지연회로(200-6)에 의해 위상제어회로(94)를 실현한다. 상기 위상제어회로에 의하면, 복수개의 고정지연회로에 대하여 1개의 가변지연회로를 이용하는 것 만으로 고정지연회로의 수에 따른 계조수 혹은 분해능으로 위상제어를 가능하게 한다. 이로 인하여, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 경우에 비해 회로구성을 간소화할 수 있다. 회로구성이 간소하게 되기 때문에, SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 계측가능한 클록사이클 시간을 단축할 수 있다. 즉, 고정도로 위상제어할 수 있는 동작주파수를 향상시킬 수 있다.

상기 고정지연회로 및 가변지연회로의 각각을, 전류원 트랜지스터(Wp0∼Wp6, Wn0∼Wn6)의 스위치상태에 따라 동작전류가 결정되는 전류제어형 인버터(IV0, IV1)에 의하여 실현할 수 있다. 상기 가변지연회로는 상기 전류원 트랜지스터를 복수개 병렬로 가지며, 상기 복수개의 전류원 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어된다. 동작전류의 제어에 의하여 지연시간을 결정하기 때문에, 인버터의 직렬스테이지수에 의하여 지연시간을 제어하는 경우에 비해 제어가능한 지연시간폭의 최소치를 더욱 작게할 수 있게 된다.

지연시간의 제어에 용량소자(C0∼Cs)를 이용하는 경우도 마찬가지이다. 즉, 상기 고정지연회로 및 가변지연회로의 각각에 신호전달경로에 스위치 트랜지스터(M0∼Ms)를 매개로 용량소자를 설치한다. 상기 가변지연회로는 상기 용량소자 및 스위치 트랜지스터를 복수개 병렬로 가지며, 상기 복수개의 스위치 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어된다.

상기 제 2 클록신호의 1주기 이상의 기간마다 상기 검출신호를 래치하여 상기 가변지연회로에 부여하는 래치회로(CIV11, CIV12, NAND13)를 설치한다. 이로 인하여, 검출회로에 의한 위상차의 검출동작을 간헐적으로 수행할 수도 있게 되며, 이는 저소비전력에 기여한다.

상기 제 1 클록신호를 상기 제 2 클록신호에 제 1 지연시간(td1+td3)과 제 2 지연시간을 부여한 클록신호로 하면, 상기 제 3 클록신호는 상기 제 2 클록신호에 상기 제 2 지연시간이 주어진 클록신호가 된다. 이 관계에 의하면, 외부클록신호의 입력회로(2)의 동작지연시간이나, 외부클록과 위상을 갖추어 출력동작을 실시하는 출력회로의 동작지연시간 등을 모의하는 더미회로에 의하여 상기 제 1 지연시간을 형성하고, 다른 지연요소회로(101)에 의한 지연시간을 제 2 지연시간(tD×n)으로서 설정하면, 상기 가변지연회로의 출력클록신호를 받는 출력회로는 외부클록신호의 위상에 맞추어 출력동작이 가능해진다. 상기 가변지연회로가 상기 제 3 클록신호에 주어지는 지연시간의 조정단위를 상기 다른 지연요소에 의한 지연시간의 설정단위보다도 작게함으로써, 상기 출력회로의 출력동작과 외부클록신호와의 위상맞춤을 더욱 고정도화할 수 있다.

상기 위상제어회로를 도입한 반도체장치(1)는, 외부클록신호(EX-CLK)가 입력되는 클록단자와, 클록단자에 접속된 클록입력회로(2)와, 클록입력회로에 접속된 상기 위상제어회로(9)와, 상기 위상제어회로에 접속된 데이터출력회로(10)와, 상기 데이터출력회로에 접속되어 외부로 데이터를 출력하는 데이터단자를 반도체칩에 포함한다. 상기 제 2 클록신호는 상기 외부클록신호에 대하여 소정시간 지연된 클록신호이며, 상기 데이터출력회로는 상기 위상제어회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 상기 데이터를 출력하는 회로이다.

상기 데이터출력회로는, 상기 위상제어회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 데이터 스트로브신호(DQS)를 출력하여도 좋다. 그와 같은 스트로브신호를 반도체장치를 접속하는 회로에 부여함으로써 시스템 설계 등이 더욱 용이해진다.

(2) 본 발명의 더욱 구체적인 관점에 의한 반도체장치는, 상기 위상제어회로를 위상제어의 미세조정에 도입함과 동시에 그 조정폭을 넓히는 회로로서 SMD를 도입한 클록재생회로(9)를 가진다. 즉, 반도체장치는, 외부클록신호를 입력하여 내부클록신호를 생성하는 클록입력회로(2)와, 상기 내부클록신호에 동기하여 동작을 수행하는 내부회로(3)와, 상기 내부회로의 동작결과를 외부에 출력하는 출력회로(10)와, 상기 출력회로에 의한 출력동작의 위상을 상기 외부클록신호의 위상에 맞추기 위한 클록재생회로(9)를 포함한다. 상기 클록재생회로는, 상기 내부클록신호에 동기하는 참조클록신호에 각각 규정된 지연시간을 부여하여 직렬형태로 접속된 제 1 및 제 2 기정지연회로(91, 92)와, 상기 제 2 기정지연회로의 출력과 상기 참조클록신호(PCLK)와의 위상차를 검출하는 위상차 검출회로(100)와, 상기 위상차 검출회로에 의하여 검출된 위상차를 상기 제 1 기정지연회로의 출력클록신호(NDMY)에 부여하는 제 1 위상차 재현회로(101)와, 상기 제 1 위상차 재현회로로부터 출력되는 제 1 클록신호(BDA1)를 각각 입력하고, 입력한 제 1 클록신호에 각각 서로다른 소정의 지연시간을 부여하는 복수개 고정지연회로(200-0∼200-5)와, 상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 참조클록신호를 입력하고, 상기 참조신호에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호를 생성하는 검출회로(201)와, 상기 위상차 검출회로에 의하여 검출된 위상차를 상기 참조클록신호에 부여하는 제 2 위상차 재현회로(102)와, 상기 검출회로로부터 상기 복수비트의 검출신호를 병렬로 입력하고, 상기 제 2 위상차 재현회로의 출력클록신호(BDA2)에 상기 입력된 검출신호에 따른 상기 위상차의 지연을 부여하는 가변지연회로(200-6)를 포함한다. 상기 출력회로는 가변지연회로의 출력클록신호(SDCLK)에 동기하여 출력동작의 위상을 상기 외부클록신호(EX-CLK)의 위상에 맞춘다. 이와 같이 위상의 조대조정과 미세조정의 2단계로 위상제어를 수행하기 때문에, 미세조정을 수행하는 고정지연회로 및 가변지연회로로 이루어지는 미세조정회로부분(94)에 의한 조정의 계조수를 적게 하여도, 비교적 넓은 위상조정범위를 확보할 수 있으며, 또한 상술한 바와 같이 작은 회로규모로 그것을 실현할 수 있다.

상기 제 1 기정지연회로는, 상기 클록입력회로에 있어서 외부클록신호로부터 상기 내부클록신호가 생성되고, 동시에 당해 내부클록신호로부터 상기 참조신호가 생성될 때까지의 동작지연시간과, 상기 가변지연회로의 출력클록신호를 입력하여 상기 출력회로에 출력동작시킬 때의 동작지연시간과의 합계지연시간에 상당하는 신호전파 지연시간을 가지는 지연시간의 더미회로로 구성할 수 있다.

이 때, 상기 제 2 기정지연회로는, 상기 가변지연회로에 의하여 주어질 수 있는 지연시간의 최대조정폭 보다도 작은 지연시간을 가지는 회로에 의하여 구성하면, 가변지연회로에 의한 조정폭이 커지게 되며, 외부클록신호의 동작대역을 고주파측으로 확대하는 것이 용이해진다.

더욱 자세하게는, 상기 조대조정을 수행하는 회로부분인 상기 위상차 검출회로, 상기 제 1 및 제 2 위상차 재현회로는 SMD를 도입하여 구성할 수 있다. 즉, 상기 위상차 검출회로(100)는, 상기 제 2 기정지연회로의 출력을 순서대로 전파시키는 단위지연회로(110)를 직렬형태로 복수개 가지고, 상기 참조클록신호의 신호상태에 가장 근사한 상기 단위지연회로의 출력위치를 선택하는 진행방향 지연회로로서 실현할 수 있다. 상기 제 1 위상차 재현회로(101)는, 상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로(120)를 반대방향으로 복수개 가지고, 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 제 1 기정지연회로의 출력을 부여하는 제 1 역방향 지연회로로서 실현할 수 있다. 상기 제 2 위상차 재현회로(102)는, 상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로(140)를 반대방향으로 복수개 가지며 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 참조클록신호를 부여하는 제 2 역방향 지연회로로서 실현할 수 있다.

상기 고정지연회로 및 가변지연회로의 각각에는 상술한 바와 같이 전류제어형 인버터, 혹은 용량소자를 이용한 구성을 도입할 수 있다.

또한, 상기 위상차 검출회로에 의하여 검출된 위상차를 상기 제 2 클록신호의 1주기 이상의 기간마다 래치하여 상기 제 2 위상차 재현회로에 부여하는 제 1 래치회로(103)와, 상기 제 1 래치회로의 래치동작에 동기하여 상기 검출회로에 의한 검출신호를 래치하여 상기 가변지연회로에 부여하는 제 2 래치회로(CIV11, CIV12, NAND13)를 도입하면, 위상차의 검출동작을 간헐적으로 수행하여 더욱 저소비전력의 실현에 기여할 수 있다.

(3) 상기 반도체장치는 SDRAM 등의 클록동기의 반도체메모리에 적용할 수 있다. 이 반도체메모리에 의하면, PLL이나 DLL에 비해 내부클록을 외부클록에 동기시킬 때까지의 로크동작시간을 단축할 수 있으며, 클록재생을 위한 회로구성도 간소화할 수 있고, 또한 전력소비를 저감시킬 수 있을 뿐 아니라 동작주파수의 향상에 의한 클록사이클 시간의 단축폭도 넓힐 수 있게 된다.

(4) 본 발명의 또다른 관점에 의한 신호발생회로는, 변화타이밍이 각각 서로다른 복수의 신호(NFTD0∼NFTD5)와 기준클록신호(DCLK)의 소정사이클에 있어서의 신호(PCLK)를 비교하여 검출신호(202)를 출력하는 제어회로(200-0∼200-5, 201)와, 상기 검출신호를 바탕으로 상기 기준클록신호에 대응한 신호(SDCLK)를 출력하는 출력회로(200-6)를 갖춘다. 상기 신호발생회로는, 각각 지연시간 조정부(Wp0∼Wp6, Wn0∼Wn6)를 갖춘 복수의 지연회로(200-0∼200-6)를 갖춘다. 상기 복수의 지연회로의 1개(200-6)는 상기 출력회로내에 설치된 제 1 지연회로이며, 상기 복수의 제 1 지연회로를 제외한 다른 상기 복수의 지연회로는 상기 제어회로내에 설치된 복수의 제 2 지연회로(200-0∼200-5)이다. 상기 복수의 제 2 지연회로는 공통적인 입력신호(BDA1)를 받아 변화타이밍이 각각 서로다른 상기 복수의 신호(NFTD0∼NFTD5)를 출력하고, 상기 제 1 지연회로의 지연조정부(200-6의 Wp0∼Wp6, Wno∼Wn6)는 상기 검출신호를 바탕으로 가변제어된다. 이로 인하여, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 경우에 비해 회로구성을 간소화할 수 있으며, 고정도로 위상제어할 수 있는 동작주파수를 향상시킬 수 있다.

상기 복수의 지연회로의 각각은 지연조정부에 대하여 주지연부(IV0, IV1)를 가질 때, 상기 주지연부와 상기 지연조정부에 의하여 각 지연회로의 지연시간을 각각 설정한다.

상기 신호발생회로가 반도체장치에 포함될 때, 상기 반도체장치는, 반도체장치 외부로부터 외부클록신호(EX-CLK)가 입력되는 클록단자와 상기 반도체장치의 외부로 데이터를 출력하는 데이터단자(DQS, DQn)와 상기 데이터단자에 접속된 데이터출력회로(10)를 포함한다. 상기 기준클록신호(DCLK)는 상기 외부클록신호(EX-CLK)에 대응한 신호이며, 상기 데이터출력회로는, 상기 신호발생회로의 상기 출력회로로부터 출력되는 상기 신호(SDCLK)에 응답하고, 상기 외부클록신호와 동기한 타이밍에서 상기 데이터를 출력한다.

도 1은 본 발명에 관한 위상제어회로의 한 예인 클록재생회로를 나타내는 블럭도이다.

도 2는 도 1의 클록재생회로를 적용시킨 반도체장치의 한 예를 나타내는 블럭도이다.

도 3A 및 도 3B는 위상차 검출회로에 포함되는 단위지연회로와 제 1 위상차 재현회로에 포함되는 단위지연회로를 각각 나타내는 논리회로도이다.

도 4는 위상차 검출회로에 포함되는 위상비교회로와 래치(130)의 한 예를 나타내는 논리회로도이다.

도 5는 상기 미세조정회로의 상세한 한 예를 나타내는 회로도이다.

도 6은 고정지연회로 및 가변지연회로를 구성하는 각 전류원 트랜지스터의 크기관계를 나타내는 설명도이다.

도 7은 복수개의 고정지연회로에 있어서의 전류원 트랜지스터의 스위치상태의 태양을 예시하는 설명도이다.

도 8은 미세조정회로에 포함되는 검출회로의 위상비교회로를 상세하게 나타내는 논리회로도이다.

도 9A 및 도 9B는 도 8의 위상비교회로의 동작태양 설명도이다.

도 10은 미세조정회로에 의한 위상제어동작의 동작타이밍의 한 예를 나타내는 타이밍차트이다.

도 11은 클록재생회로에 의한 위상동기동작을 조대조정 지연시간 및 미세조정 지연시간의 배분관점에서 나타낸 동작설명도이다.

도 12는 클록재생회로의 위상동기동작 타이밍의 한 예를 나타낸 타이밍차트이다.

도 13은 클록재생회로를 적용시킨 반도체장치의 구체적인 한 예인 DDR형식의 SDRAM의 일부를 나타내는 블럭도이다.

도 14는 도 13에 나타낸 SDRAM의 데이터 판독동작의 한 예를 나타낸 타이밍차트이다.

도 15A, 도 15B 및 도 15C는 미세조정회로를 구성하는 가변지연회로 및 고정지연회로의 다른 예를 나타내는 설명도이다.

도 16은 고정지연회로 및 가변지연회로의 지연시간의 제어에 용량소자를 이용한 예를 나타낸 회로도이다.

도 17A 및 도 17B는, 도 16의 구성을 도입한 복수개의 고정지연회로에 대하여 각각 서로다른 지연시간을 얻기 위한 스위치 트랜지스터의 상태를 나타내는 설명도이다.

도 18은 가변지연회로의 지연시간을 제어하는 복수개의 트랜지스터 중 온상태로 하는 트랜지스터의 수를 제어하기 위한 위상비교·논리연산용 회로의 다른 예를 나타내는 블럭도이다.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 반도체장치 2 : 클록입력회로

3 : 내부회로 4, 5 : 출력버퍼

6, 7 : 입력버퍼 8 : 출력제어회로

9 : 클록재생회로 10 : 출력회로

90 : 클록버퍼 91 : 제 1 기정지연회로

92 : 제 2 기정지연회로 93 : 조대조정회로

94 : 미세조정회로 100 : 위상차 검출회로

101 : 제 1 위상차 재현회로 102 : 제 2 위상차 재현회로

103 : 제 1 래치회로 110 : 단위지연회로

111 : 위상비교회로 120, 140 : 단위지연회로

130 : 래치 201 : 검출회로

202 : 검출신호 300 : 메모리어레이

CRCE : 제어신호(이네이블 신호) DCLK : 내부클록신호

EX-CLK : 외부클록신호 PCLK : 참조클록신호

SDCLK : 출력클록신호 Vdd : 전원전압

Vss : 접지전압

《클록재생회로》

도 1에는 본 발명에 관한 위상제어회로의 한 예인 클록재생회로가 제시된다. 도 1의 클록재생회로는 도 2의 반도체장치에 적용된다.

도 2에 나타낸 반도체장치(1)는, 외부클록신호(EX-CLK)를 입력하여 내부클록신호(DCLK)를 생성하는 클록입력회로(2)와, 상기 내부클록신호(DCLK)에 동기하여 동작을 수행하는 내부회로(3)와, 상기 내부회로(3)의 동작결과를 외부로 출력하기 위한 출력버퍼(4, 5)와, 상기 내부회로에 데이터 등을 입력하는 입력버퍼(6, 7)와, 상기 출력버퍼(4, 5)의 출력동작을 제어하는 출력제어회로(8)와, 상기 출력제어회로(8)가 상기 출력버퍼(4, 5)를 매개로 수행하는 출력동작의 위상을 상기 외부클록신호(EX-CLK)의 위상에 맞추기 위한 클록재생회로(9)를 가진다. 이들 회로는, 특히 제한되어 있지는 않지만, 단결정 실리콘과 같은 1개의 반도체기판에 형성되어 있다. 상기 출력제어회로(8) 및 상기 출력버퍼(4, 5)는 내부회로(3)의 동작결과를 외부로 출력하는 출력회로(10)를 구성한다.

도 1에 나타낸 클록재생회로(9)는, 클록버퍼(90), 제 1 기정지연회로(91), 제 2 기정지연회로(92), 조대조정회로(93) 및 미세조정회로(94)를 가진다.

클록버퍼(90)는 상기 내부클록신호(DCLK)를 입력하고, 그에 대응하여 약간 뒤처진 위상을 가진 참조클록신호(PCLK)를 출력한다. 제어신호(CRCE)는 클록재생회로(9)의 이네이블신호이며, 클록버퍼(90)의 제어단자에 주어진다. 클록버퍼(90)는, 이네이블신호(CRCE)가 고레벨로 됨으로써 참조클록신호(PCLK)를 출력하고, 클록재생회로(9)를 동작가능하게 한다. 이네이블신호(CRCE)가 저레벨일 때, 클록버퍼(90)의 출력은 예를들어 저레벨로 고정되며, 이로 인해 클록재생회로(9)의 동작은 정지된다. 예를들어, 반도체장치(1)에 준비상태 혹은 정소비전력상태가 지시되어지면, 이에 응답하여 이네이블신호(CRCE)가 저레벨로 된다.

상기 제 1 기정지연회로(91)는 참조클록신호에 각각 규정된 지연시간을 부여하는 회로이다. 자세하게는, 당해 제 1 기정지연회로(91)는, 상기 클록입력회로(2)에 있어서 외부클록신호를 입력하고 내부클록신호(DCLK)를 생성할 때의 동작지연시간(td1)과, 상기 미세조정회로(94)의 출력클록신호(SDCLK)를 입력하고 나서 상기 출력회로(10)에 출력동작시킬 때까지의 동작지연시간(td2)과, 상기 클록버퍼(90)의 동작지연시간(td3)과의 합계지연시간에 상당하는 신호전파 지연시간을 가지는 지연시간의 더미회로로 구성되어진다. 상기 지연시간(td1+td2)은, 반도체장치가 메모리일 때, 메모리에 있어서 앞으로 설명할 클록재생제어를 실시하지 않았다고 하였을 때의 접속사이클시간(tAC)에 상당한다. 제 1 기정지연회로(91)를 편의상 tAC계 지연시간의 레플리카(replica)회로(tAC계 레플리카회로)라고도 부른다.

상기 제 2 기정지연회로(92)는, 상기 미세조정회로에 의한 지연시간의 최대조정폭 보다도 작은 지연시간을 가지는 회로에 의하여 구성되어진다. 제 2 기정지연회로(92)를 편의상 미소지연회로라고도 부른다.

상기 조대조정회로(93)는, 상기 제 2 기정지연회로(92)의 출력(FDA)과 상기 참조클록신호(PCLK)와의 위상차를 검출하는 위상차 검출회로(100)와, 상기 위상차 검출회로(100)에 의하여 검출된 위상차를 상기 제 1 기정지연회로(91)의 출력클록신호(NDMY)에 부여하는 제 1 위상차 재현회로(101)와, 상기 위상차 검출회로(100)에 의하여 검출된 위상차를 상기 참조클록신호(PCLK)에 부여하는 제 2 위상차 재현회로(102)와, 상기 위상차 검출회로(100)에 의하여 검출된 위상차를 상기 참조클록신호(PCLK)의 1주기 이상의 기간마다 래치하여 상기 제 2 위상차 재현회로(102)에 부여하는 제 1 래치회로(103)에 의하여 구성된다.

상기 위상차 검출회로(100)는, 상기 제 2 기정지연회로(92)의 출력(FDA)을 순서대로 전파시키는 단위지연회로(110)를 직렬형태로 복수개 가지며, 상기 참조클록신호(PCLK)의 신호상태에 가장 근사한 상기 단위지연회로(110)의 출력위치를 위상비교회로(111)에서 선택하는 진행방향 지연회로로서 실현할 수 있다.

상기 단위지연회로(110)는 도 3A에 예시되어 있는 바와 같이, 2개의 2입력 NAND게이트(NAND1, NAND2)를 직렬접속시켜 구성할 수 있다. 도 3A에 있어서 FDAn은 출력노드, FDA(n-1)은 전스테이지의 출력노드, STOP(n-2)는 더 전스테이지의 위상비교회로의 출력노드이다.

상기 위상비교회로(111)는 각 단위지연회로(110)의 출력노드에 각각 1개씩 어레이상으로 배치되어 있다. 위상비교회로(111)는 도 4에 예시된 바와 같이, 2개의 2입력 NAND게이트(NAND3, NAND4)의 상호간에 있어서 한쪽 NAND게이트의 출력이 다른쪽 NAND게이트의 입력에 귀환접속되고, 참조클록신호(PCLK)의 상승에지의 타이밍에서 대응하는 단위지연회로(110)의 출력(FDAn)이 고레벨이면, NOR게이트(NOR1)의 출력이 고레벨로 된다. NOR게이트(NOR1)의 출력은, 입력게이트용 클록 인버터(CIV1), NOR게이트(NOR2), 귀환용 클록인버터(CIV2)로 이루어지는 스태틱래치를 경유하고, 고레벨의 비교결과신호(HITn)로서 출력된다. 클록인버터(CIV1), NOR게이트(NOR2), 및 클록인버터(CIV2)로 이루어지는 스태틱래치는, 특히 제한되어 있는 것은 아니지만, 클록신호(SWCLK)에 동기하여 래치동작을 수행한다. 참조클록신호(PCLK)에 동기하여 매회 래치동작을 수행하는 경우에는 SWCLKC를 PCLK로 할 수 있다. 또한, PCLK의 8사이클에 한번 래치동작을 수행하는 경우에는, 위상비교동작에 맞추어 PCLK를 8사이클에 1회 출력하는 신호를 SWCLKC로 하면 된다. 또한, NOR게이트(NOR1)의 출력으로부터 인버터를 경유하여 STOPn이 발생된다. 예를들어, HITn이 고레벨일 때, 저레벨의 STOPn이 상기 단위지연회로(110)의 2스테이지 후의 단위지연회로에 입력되고, 상기 단위지연회로(110)에 있어서의 클록의 전파가 정지된다.

상기 래치회로(103)는 어레이상으로 배치된 위상비교회로(111)에 1대1 대응으로 배치된 래치(130)를 가진다. 도 4에는 상기 래치(130)의 한 예가 나타나 있따. 래치(130)는, 입력게이트용 클록인버터(CIV3), NOR게이트(NOR3), 귀환용 클록인버터(CIV4)로 이루어지는 전스테이지 스태틱래치와, 입력게이트용 클록인버터(CIV5), NAND게이트(NAND9), 귀환용 클록인버터(CIV6)로 이루어지는 후스테이지 스태틱래치로, 고레벨의 비교결과신호(HITn)를 래치한다. 래치제어는, 특히 제한되어 있지는 않지만, 상기 클록신호(SWCLKC)로 수행한다. 직렬 2스테이지의 스태틱래치를 사이에 둔 출력신호(TAPn)의 확정은, 위상비교결과신호(HITn)의 확정에 대하여 참조클록신호(PCLK)의 1사이클 만큼 지연한다. 특히 제한되어 있지는 않지만, DDR(Double Data Rate) SDRAM은 클록신호의 상승 및 하강의 쌍방에서 데이터출력을 수행하며, 판독명령어의 지시로부터 최초 데이터출력을 개시하는 1사이클 전에, 데이터출력단자를 저레벨로 강제하는 사양이 있다. 이에 대처하기 위하여, 도 4의 래치(130)는 판독명령어 후에 참조클록신호(PCLK)의 2사이클째에서 신호(PREA)를 고레벨로 강제하고, 당해 신호(PREA)를 받는 NAND게이트(NAND10)를 사이에 두고 NOR게이트(NOR1)의 출력신호를 TAPn으로서 래치(130)로부터 1사이클 빨리 출력할 수 있게 되어 있다. CRCRST는 상기 스태틱래치의 리셋신호이다.

제 1 위상차 재현회로(101)는, 상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로(120)를 반대방향으로 복수개 가지고 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 제 1 기정지연회로(91)의 출력(NDMY)을 부여하는 제 1 역방향 지연회로로서 실현된다. 도 1에 있어서 단위지연회로(120)의 입력위치의 선택노드는 모식적으로 스위치와 같이 도시되어 있다. 도 3B에는 상기 단위지연회로(120)를 상기 선택노드와 함께 구성한 회로예가 나타나 있다. 단위지연회로(120)는 예를들어 3개의 NAND게이트(NAND5∼NAND7)에 의하여 구성된다. NAND게이트(NAND5)는, 대응하는 위상비교결과신호(HITn)의 고레벨에 의하여 상기 제 1 기정지연회로(91)의 출력신호(NDMY)를 선택하는 선택게이트(도 1에 있어서 모식적으로 도시된 스위치)로서 기능된다. BDA1(n-1)은 단위지연회로(120)의 출력노드, BDA1(n)은 전스테이지의 단위지연회로(120)의 출력노드이다.

상기 제 2 위상차 재현회로(102)는, 상기 진행방향 지연회로(100)와 동일하거나 혹은 실질적으로 동일한 지연특성을 가진 직렬형태의 단위지연회로(140)를 반대방향으로 복수개 가지며, 상기 진행방향 지연회로(100)에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로(140)의 입력위치를 상기 래치신호(TAPn)로 선택하고, 선택한 입력위치에 상기 참조클록신호(PCLK)를 부여하는 제 2 역방향 지연회로로서 실현된다. 도 1에 있어서 단위지연회로(140)의 입력위치의 선택노드는 모식적으로 스위치와 같이 도시되어 있다. 단위지연회로(130)에는 도 3B와 동일한 회로구성을 도입할 수 있다. 도 3B에 있어서, NAND게이트(NAND5)는, 대응하는 래치신호(TAPn)의 고레벨에 의하여 상기 참조클록신호(PCLK)를 선택하는 선택노드(도 1에 있어서 모식적으로 도시된 스위치)로서 기능된다. BDA2(n-1)는 단위지연회로(140)의 출력노드, BDA2(n)는 전스테이지의 단위지연회로(140)의 출력노드이다.

상기 미세조정회로(94)는, 도 1에 예시된 바와 같이 상기 제 1 위상차 재현회로(101)로부터 출력되는 제 1 클록신호(BDA1)를 각각 입력하고, 입력한 제 1 클록신호(BDA1)에 각각 다른 소정의 지연시간을 부여하는 복수개, 예를들어 6개의 고정지연회로(200-0∼200-5)와, 상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 참조클록신호(PCLK)를 입력하고, 상기 참조클록신호(PCLK)에 대한 제 1 클록신호(BDA1)의 위상차에 따른 복수비트의 검출신호(202)를 생성하는 검출회로(201)와, 상기 검출회로(201)로부터 상기 복수비트의 검출신호(202)를 병렬로 입력하고, 상기 제 2 위상차 재현회로(102)의 출력클록신호(BDA2)에 상기 입력된 검출신호(202)에 따른 상기 위상차 지연을 부여하는 가변지연회로(200-6)에 의하여 구성된다.

상기 미세조정회로(94)의 상세한 한 예를 도 5에 나타낸다. 상기 고정지연회로(200-0∼200-5) 및 가변지연회로(200-6)의 각각은, 복수개의 p채널형 전류원 트랜지스터(Wp0∼Wp6)와, 복수개의 n채널형 전류원 트랜지스터(Wn0∼Wn6)와의 스위치상태에 따라 동작전류가 결정되는 전류제어형 인버터(IV0, IV1)에 의하여 실현할 수 있다. 특히, 상기 고정지연회로(200-0∼200-5)의 전류원 트랜지스터(Wp0∼Wp6, Wn0∼Wn6)의 게이트전극은, 그것에 설정해야 할 지연시간에 따라 전원전압(Vdd), 접지전압(Vss)으로 고정된다.

상기 고정지연회로(200-0∼200-5) 및 가변지연회로(200-6)의 각각에 있어서, 드레인을 공유하는 전류원 트랜지스터 모두가 오프상태로 되는 일은 동작상 없는 일이기 때문에, 전원전압(Vdd)측에서는 하나의 전류원 트랜지스터(Wp6)가 상시 온상태로 설정되고, 접지전압(Vss)측에서는 하나의 전류원 트랜지스터(Wn6)가 상시 온상태로 설정되어 있다.

상기 전류원 트랜지스터(Wp0∼Wp6)의 사이즈(게이트폭)는 상호 동일하다 하더라도, 혹은 2계승의 중량을 더해 순차적으로 크게 혹은 작게 설정되어도 좋다. n채널형의 상기 전류원 트랜지스터(Wn0∼Wn6)도 마찬가지이다. 예를들어, 도 6에 예시된 바와 같이 전류원 트랜지스터(Wp0∼Wp6)의 사이즈(게이트폭)는 순차적으로 작게 되며, 마찬가지로 전류원 트랜지스터(Wn0∼Wn6)의 사이즈(게이트폭)도 순차적으로 작게 된다.

그와 같은 트랜지스터의 크기를 가질 때, 상기 각각의 고정지연회로(200-0∼200-5)에 있어서의 전류원 트랜지스터(Wp0∼Wp6, Wn0∼Wn6)의 스위치상태는 예를들어 도 7에 예시된다. N0∼N5는, 상기 고정지연회로(200-0∼200-5)의 전류원 트랜지스터(Wn0∼Wn5)의 게이트신호이다. 상기 고정지연회로(200-0∼200-5)의 전류원 트랜지스터(Wp0∼Wp5)의 게이트신호는 게이트신호(N0∼N5)의 반전레벨신호이며, 도 5에 있어서, /NO∼/N5로서 도시되어 있다. 도 7의 설정상태에 의하면, 고정지연회로 200-0에서 200-5의 순서대로 지연시간과 지연시간의 스텝이 커져 있다.

도 5에 의하면, 상기 검출회로(201)는, 고정지연회로(200-0∼200-5)로부터 각각 출력되는 위상의 서로다른 클록신호(NFTD0∼NFTD5)와 상기 참조클록신호(PCLK)와의 위상을 비교하는 위상비교회로(201-0∼201-5)를 가진다. 위상비교회로(201-1∼201-5)의 비교결과는, 가변지연회로(200-6)에 있어서의 전류원 트랜지스터(Wn0∼Wn5)의 스위치 제어신호(M0∼M5), 전류원 트랜지스터(Wp0∼Wp5)의 스위치 제어신호(/M0∼/M5)로 된다. 상기 신호(M0∼M5, /M0∼/M5)는 도 1의 신호(202)를 상세하게 나타낸 신호에 상당한다.

위상비교회로(201-0∼201-5)의 한 예는 도 8에 나타나 있다. 도 8에 나타낸 위상비교회로(201-i)(i = 0∼5)는, 2개의 2입력 NAND게이트(NAND11, NAND12)의 상호간에 있어서 한쪽의 출력이 다른쪽의 입력에 귀환접속된다. 도 9A에 예시되는 바와 같이, 참조클록신호(PCLK)의 상승에지의 타이밍에서 대응하는 고정지연회로(200-i)의 출력(NFTDi)이 고레벨이면, 클록인버터(VIV11) 및 NAND게이트(NAND13)를 사이에 두고 출력되는 스위치제어신호(Mi)는 저레벨로 된다. 반대로, 도 9B에 나타낸 바와 같이, 참조클록신호(PCLK)의 상승에지의 타이밍에서 대응하는 고정지연회로(200-i)의 출력(NFTDi)이 저레벨이면, 클록인버터(VIV11) 및 NAND게이트(NAND13)를 사이에 두고 출력되는 스위치 제어신호(Mi)는 고레벨로 된다.

여기서, 도 9A에 나타낸 위상상태는, 신호(NFTDi)의 지연량이 참조클록신호(PCLK)의 1사이클에 미치지 못하는 상태이며, 위상동기시키려면, 더욱 지연량을 크게할 필요가 있어 Mi가 저레벨로 된다. 이로 인하여, 가변지연회로(200-6)에 있어서 신호(Mi)를 받는 n채널형 전류원 트랜지스터(Wni)를 오프상태, 신호(/Mi)를 받는 p채널형 전류원 트랜지스터(Wpi)를 오프상태로 하고, 가변지연회로(200-6)의 지연량을 크게한다. 한편, 도 9B에 나타낸 위상상태는, 신호(NFTDi)의 지연량이 참조클록신호(PCLK)의 1사이클을 넘은 상태이며, 위상동기시키려면 지연량을 작게할 필요가 있어 Mi가 고레벨로 된다. 이로 인하여, 가변지연회로(200-6)에 있어서 신호(Mi)를 받는 n채널형 전류원 트랜지스터(Wni)를 온상태, 신호(/Mi)를 받는 p채널형 전류원 트랜지스터(Wpi)를 온상태로 하고, 가변지연회로(200-6)의 지연량을 작게한다.

도 10에는 상기 미세조정회로(94)에 의한 위상제어동작의 동작 타이밍의 한 예가 나타나 있다. 도 10의 예에서는 NFTD0, NFTD1이 도 9A의 상태, NFTD2∼NFTD5가 도 9B의 상태이기 때문에, 신호 MO, M1, M2, M3, M4, M5 = 0, 0, 1, 1, 1, 1로 된다. 여기서, 논리값 "1"(고레벨)로 된 최하위의 신호(M2)에 대응되는 신호(NFTD2)를 출력하는 고정지연회로(200-2)의 제어신호(N0∼N5)는, 도 7에서 명백히 알 수 있듯이, 상기 신호(M0∼M5)와 동일한 0, 0, 1, 1, 1, 1로 되어 있다. 이로써 알 수 있듯이, 검출회로(201)는 신호(BDA1)를 참조클록(PCLK)의 위상상태에 가장 근사시킬 수 있는 지연을 생성하는 하나의 고정지연회로에 있어서의 제어신호(N0∼N5)와 동일한 코드를 생성한다. 따라서, 고정지연회로와 동일한 트랜지스터에 의하여 구성되어 있어, 당해 코드를 신호(M0∼M5)로서 받아들이는 가변지연회로(20-6)는, 그것과 동일한 지연을 재현할 수 있으며, 신호(BDA2)에 그 재현된 지연을 부여하여 신호(SDCLK)를 생성할 수 있다.

도 8에 있어서, NAND게이트(NAND12)의 출력은, 입력게이트용 클록인버터(CIV11), NAND게이트(NAND13) 및 귀환용 클록인버터(CIV12)로 이루어지는 스태틱래치로 래치되고, 래치된 신호가 상기 신호(Mi)로 된다. SWCLK는 래치제어신호이며, 참조클록신호(PCLK)에 동기하여 매회 래치동작을 수행하는 경우에는 SWCLK를 PCLK로 할 수 있다. 또한, PCLK의 8사이클에 1번 래치동작을 수행하는 경우에는 위상비교동작에 맞추어 PCLK를 8사이클에 1회 출력하는 신호를 SWCLKF로 하면 된다.

《클록재생동작》

다음으로, 클록재생회로의 동작을 전체적으로 설명하기로 한다. 도 11에는 클록재생회로에 의한 위상동기동작이 조대조정 지연시간 및 미세조정 지연시간의 배분관점에서 나타나 있다.

도 11에 있어서 1사이클이란 외부클록신호(EX-CLK)의 1사이클이다. 외부클록신호(EX-CLK)에 대하여 위상만 상이한 참조클록신호(PCLK) 등의 클록신호도 동일한 1사이클이다. 그 1사이클에 대하여 클록재생제어를 실시하지 않은 경우의 접속사이클시간은 당해 1사이클 보다도 짧다. 외부클록신호(EX-CLK)의 주파수가 높아지면, 1사이클에 대한 접속사이클시간의 비율도 상이해진다. 클록재생회로(9)를 이용한 접속사이클시간의 제어는, 접속사이클을 외부클록신호(EX-CLK)의 사이클에 동위상화한다. 클록재생회로(9)의 동작은, ①조대조정 지연측정(조대조정측정), ②미세조정 지연측정(미세조정측정), ③조대조정지연 및 미세조정지연의 재생(조대조정·미세조정 재생)의 3종류로 대별된다.

도 1에 있어서, 조대조정측정의 경로에는 ①의 화살표가 붙어있으며, 미세조정측정의 경로에는 ②의 화살표가 붙어있고, 조대조정·미세조정 재생의 경로에는 ③의 화살표가 붙어있다.

도 1 및 도 11을 참조하면, ①의 조대조정측정에서는, 참조클록신호(PCLK)가 tAC계 레플리카회로(91)를 통과함으로써, 참조클록신호(PCLK)에 클록입력회로(2)의 동작지연과 출력회로(10)의 동작지연이 가상적으로 주어진다. 미소지연회로(92)는, tAC계 레플리카회로(91)의 출력에, 예를들어 상기 가변지연회로(200-6)에 있어서 모든 트랜지스터(Wp0∼Wp6, Wn0∼Wn6)를 온상태로 하였을 때 얻어지는 지연시간을 더욱 부여한다. 그리고, 미소지연회로(92)의 출력에 대하여 참조클록신호(PCLK)와의 위상차가 상기 위상차 검출회로(100)에서 검출되어진다. 검출된 위상차는, 단위지연회로(110)에 의한 지연시간(단위지연시간(tD))의 정수배의 지연시간에 상당한다. 이 지연시간이 조대조정 지연시간이다. 실제로는, 조대조정 지연시간을 얻기 위한 단위지연회로의 위치정보가 신호에 의하여 얻어진다. 이와 같이 해서 누적된 지연시간의 합계와 외부클록신호(EX-CLK)의 1사이클 사이에는, 최대로 단위지연회로(110)에 의한 지연시간의 오차가 있다. 상술한 대로 위상비교회로(111)는 단위지연회로(110)의 출력위상이 참조클록신호(PCLK)의 위상에 이르는(동위상이 된다) 전(前) 상태를 검출하기 때문에, 누적된 지연시간의 합계는 외부클록신호(EX-CLK)의 1사이클을 넘지 않는다.

도 1 및 도 11을 참조하면, ②의 미세조정측정에서는, 상기 제 1 위상차 재현회로(101)가 tAC계 레플리카회로(91)의 출력에 상기 조대조정 지연시간분의 지연을 부여한 신호(BDA1)를 생성한다. 그리고, 미세조정회로(94)는, 참조클록신호(PCLK)와 상기 신호(BDA1)와의 위상차에 따른 미세조정 지연시간의 정보를 생성한다.

③의 조대조정·미세조정 재생에서는, 참조클록신호(PCLK)에 제 1 위상차 재현회로(102)에서 재현된 조대조정 지연시간과, 미세조정회로(94)에서 생성된 미세조정 지연시간이 주어진 신호(SDCLK)를 출력한다. 따라서, 클록재생회로(9)의 입력클록신호(DCLK)에 대하여, 그 출력클록신호(SDCLK)는 상기 조대조정 지연시간과 미세조정 지연시간의 분만큼 위상이 지연된다. 따라서, 도 11의 ③에 기재된 바에 의해서도 명확히 알 수 있듯이, 입력클록신호(DCLK)를 얻기까지의 클록입력회로(2) 및 참조클록신호(PCLK)를 얻기까지의 클록버퍼(90)의 동작지연시간과, 클록신호(SDCLK)의 변화에 동기하여 데이터(DQn)가 출력될 때까지의 출력회로(1)의 동작지연시간을 고려하면, 출력회로(10)에 의한 데이터(DQn)의 출력, 그리고 데이터 스트로브신호(DQS)의 출력은 외부클록신호(EX-CLK)와 동위상으로 된다. 외부클록신호(EX-CLK)의 주파수를 높게 하여도 그것은 변하지 않는다.

상기 ①의 조대조정 측정동작은 참조클록신호(PCLK)에 동기해서 매회 실시하여도, 혹은 4사이클, 8사이클, 혹은 16사이클마다 간헐적으로 실시하여도 좋다. 조대조정측정의 결과는, 그 동작사이클마다 상기 래치신호(SWCLKC)로 래치회로(103)에 래치하면 된다. ②의 미세조정측정은 조대조정측정의 다음 1사이클에서 실시하면 된다. 미세조정측정의 결과는, 그 동작사이클마다 각 위상비교회로(201-0∼201-5)내의 스태틱 래치에 상기 래치신호(SWCLKF)로 래치하면 된다. ③의 조대조정·미세조정 재생동작은 미세조정측정의 다음 1사이클에서 실시하면 된다. 따라서, 클록재생회로(9)는 준비상태의 해제 등에 의해 동작이 가능하게 되고 나서 3사이클 후에 출력동작을 외부클록신호(EX-CLK)와 동상화할 수 있다.

도 12에는 클록재생회로의 위상동기동작 타이밍의 한 예가 나타나 있다. 도 12에 있어서 S1은, 미소지연회로(92)의 출력(FDA)이 단위지연회로(110)를 단위지연시간(tD)마다 전달해 나가는 모습을 나타낸 신호이다. 신호(HITn)는 참조클록신호(PCLK)의 상승이 거의 동기하여 고레벨로 된다. 사이클(C1)의 DEL1이 조대조정 지연시간이다. 조대조정 지연시간(DEL1)의 정보는 래치회로(130)에 래치되고, 또한 단위지연회로(120)에 입력되는 신호(NDMY)에 조대조정 지연시간(DEL1)이 주어진다. 이로 인하여, 제 1 위상차 재현회로(101)의 출력신호(BDA1)는, 참조클록신호(PCLK)에 대하여 시간(tAC) 및 조대조정시간(DEL1)의 분만큼 지연된 신호로 된다. 또한, 신호(BDA1)는 미세조정회로(94)에 입력되고, 참조클록신호(PCLK)와의 위상차를 바탕으로 미세조정 지연시간(DEL2)이 계측된다. 사이클(C2)의 DEL2가, 계측된 미세조정 지연시간이다. 이 미세조정 지연시간에 따른 정보는 래치되어 신호(202)로서 가변지연회로(200-6)에 주어진다. 사이클(C3)에서는 상기 래치(130)에 보지된 조대조정 지연시간(DEL1)의 정보에 따라 선택된 단위지연회로(140)에 참조클록신호(PCLK)가 입력되고, 제 2 위상차 재현회로(102)에서 조대조정 지연시간(DEL1)이 주어진 신호(BDA2)가 형성되며, 이 신호(BDA2)에 가변지연회로(200-6)에서 미세조정 지연시간(DEL2)이 주어진다. 이로 인하여, 사이클(C3)에 있어서, 참조클록신호(PCLK)에 대하여 조대조정 지연시간(DEL1) 및 미세조정 지연시간(DEL2)의 분만큼 지연된 클록신호(SDCLK)가 생성된다. 따라서, 외부클록신호(EX-CLK)와 동상화되어 데이터(DQn)의 출력과 데이터 스트로브신호(DQS)의 출력을 수행할 수 있다.

《SDRAM》

도 13에는 상기 클록재생회로(9)를 적용시킨 반도체장치의 구체적인 한 예로서 DDR형식의 SDRAM을 나타낸다. 도 13에 나타낸 SDRAM은, 특히 제한되어 있지는 않지만 공지의 반도체집적회로 제조기술에 의하여 단결정 실리콘과 같은 하나의 반도체기판에 형성된다. 이 SDRAM은, 복수개의 메모리뱅크를 가지는데, 대표적으로 하나의 메모리뱅크를 구성하는 1개의 메모리어레이(300)가 도시되어 있다. 메모리어레이(300)는, 클록신호의 상승에 동기한 데이터출력의 대상이 되는 짝수블록과, 클록신호의 상승에 동기한 데이터출력의 대상이 되는 홀수블럭을 가지며, 각 블럭은 복수 메모리매트로 이루어진다. 각각의 블럭에는, 매트릭스배치된 다이나믹형 메모리셀을 구비하며, 동일한 열에 배치된 메모리셀의 선택단자는 열마다 워드선에 결합되고, 동일한 행에 배치된 메모리셀의 데이터 입출력단자는 행마다 상보데이터선에 결합된다. 홀수측 블럭의 각 매트에 대응하여 상보데이터선(DLo), 센스앰프(SAo), Y게이트(YGo), 공통데이터선(SIOo), Y선택신호(YSo), Y디코더(YDo), 매트선택스위치(IOSo)를 가진다. MIOo는 각 매트에 공통화된 메인데이터선이며, 메인앰프(MAo)에 접속되고 그 출력은 리드데이터선(RDo)으로부터 데이터래치(DLo)에 주어진다. 짝수측 블럭의 각 매트에 대해서도 마찬가지로, 상보데이터선(DLe), 센스앰프(SAe), Y게이트(YGe), 공통데이터선(SIOe), Y선택신호(YSe), Y디코더(YDe), 매트선택스위치(IOSe)를 가진다. 메인데이터선(MIOe)은 각 매트에 공통화된 메인데이터선이며, 메인앰프(MAe)에 접속되고 그 출력은 리드데이터선(RDE)으로부터 데이터래치(DLe)에 주어진다.

데이터래치(DLo, DLe)의 출력은 셀렉터(RDS)로 선택되고, 출력버퍼(5)로부터 외부로 출력된다. 또한, 이에 동기하여 버퍼(4)로부터 데이터 스트로브신호(DQS)가 출력된다.

외부 어드레스신호(ADD)는 어드레스버퍼(ADB)에 주어지며, 내부 X어드레스신호(로우어드레스신호)(XA)는 도시를 생략한 X어드레스 디코더에 공급되고, 도시를 생략한 워드선을 경유하여 메모리셀을 선택한다. 선택된 메모리셀의 기억정보는 상보데이터선에 미소전위차를 형성하고, 그 전위차를 센스앰프로 증폭시킨다. 내부 Y어드레스신호(칼럼어드레스신호)(YA)는 프리디코더(PYD)를 통해 상기 Y디코더(YDe, YDo)에 주어지며, Y게이트를 매개로 센스앰프의 증폭출력을 선택한다. 이와 같이 해서 판독된 데이터는 메인앰프로 증폭되어 데이터래치에 주어진다.

SDRAM은 외부클록신호(EX-CLK)에 동기동작된다. CLKB는 외부클록신호(EX-CLK)를 받는 클록버퍼이다. 명령어 디코더(CD)는, 클록이네이블신호(CKE), 칩셀렉터신호(CSb)(끝의 b는 그것이 붙은 신호가 로우 이네이블 신호 또는 레벨반전신호인 것을 의미한다.), 칼럼어드레스 스트로브신호(CASb), 로우어드레스 스트로브신호(RASb), 및 판독 이네이블신호(WE)를 입력하고, 이들 신호의 레벨이나 변화의 타이밍 등을 바탕으로 SDRAM의 동작모드 및 상기 회로의 동작을 제어하기 위한 내부타이망신호를 형성한다. 클록버퍼(CLKB) 및 명령어 디코더(CD)는, 클록이네이블신호(CKE)가 어서트된 상태에서 클록신호(EX-CLK)를 유효하다고 간주한다. 클록신호(EX-CLK)는 SDRAM의 마스타클록으로 되고, 그 밖의 외부입력신호는 당해 클록신호(CLK)의 상승에지에 동기하여 유의하게 된다.

칩셀렉터신호(CSb)는 저레벨에 의하여 명령어 입력사이클의 개시를 지시한다. 칩셀렉터신호가 고레벨일 때(칩 비선택상태) 그 밖의 입력은 의미를 가지지 못하게 된다. 단, 후술하는 메모리뱅크의 선택상태나 버스트(burst)동작 등과 같은 내부동작은 칩 비선택상태로의 변화에 의해 영향을 받지 않는다.

RASb, CASb, WEb의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하며, 명령어 사이클을 정의할 때에 의미있는 신호가 된다.

다음으로, 명령어에 의하여 지시되는 SDRAM의 동작모드에는, 로우어드레스 스트로브·뱅크액티브명령어, 칼럼어드레스·판독명령어 등이 있다.

상기 로우어드레스 스트로브·뱅크액티브명령어는, 로우어드레스 스트로브의 지시와 메모리뱅크의 선택을 유효하게 하는 명령어로서, CSb, RASb = 저레벨, CASb, WEb = 고레벨에 의해 지시되고, 이 때 로우어드레스신호와 메모리뱅크 선택신호가 포획된다. 이 포획동작은 상술한 바와 같이 클록신호의 상승에지에 동기해서 일어진다. 예를들어, 당해 명령어가 지정되면, 그에 의해 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 당해 워드선에 접속된 메모리셀이 각각 대응하는 상보데이터선에 도통된다.

상기 칼럼어드레스·판독명령어는, 버스트판독동작을 개시하기 위하여 필요한 명령어임과 동시에, 칼럼어드레스 스트로브의 지시를 부여하는 명령어이며, CSb, CsB = 저레벨, RASb, WEb = 고레벨에 의해 지시되며, 이 때 칼럼어드레스신호가 포획된다. 이렇게 포획된 칼럼어드레스신호는 버스트 스타트 어드레스로서 도시를 생략한 칼럼어드레스 카운터에 공급된다. 이렇게 지시된 버스트 판독동작에 있어서는, 그 전에 로우어드레스 스트로브·뱅크액티브명령어 사이클에서 메모리뱅크와 그에 있어서의 워드선의 선택이 이루어지고 있으며, 당해 선택워드선의 메모리셀은 클록신호에 동기하여 칼럼어드레스 카운터로부터 출력되는 어드레스신호에 따라 순서대로 선택되어 연속적으로 판독된다. 연속적으로 판독되는 데이터수는 상기 버스트길이에 의해 지정된 개수로 된다. 또한, 출력버퍼(4, 5)로부터의 데이터판독개시와, 데이터스트로브의 출력은 CAS 잠재시간으로 규정되는 클록신호(CLK)의 사이클수를 기다려 이루어지게 된다. 그 제어는 출력제어회로(8)를 사이에 두고 이루어진다.

버퍼회로(4, 5)에 설치된 셀렉터(QSS, DS)는 데이터출력동작의 처음에 데이터(DQn) 및 데이터스트로브신호(DQS)를 함께 저레벨로 하는 DDR형식의 SDRAM에 있어서의 프리앰블출력의 사양을 만족하기 위한 것이다. 도 4에서 설명한 바와 같이, 신호(PREA)와 프리앰블 경로에 의하여 TAPn을 칼럼어드레스·판독명령어에 의한 동작의 지시로부터 2사이클째 이전에 출력할 수 있는 것은 그 때문이다.

도 13에 있어서 출력제어회로(8)가 출력하는 제어신호(CNT1, CNT2)는 버퍼회로(4, 5)를 출력동작할 수 있게 하기 위한 제어신호이다. 예를들어, 제어신호(CNT1, CNT2)가 고레벨로 됨으로써 버퍼(4, 5)는 출력동작이 가능하게 되고, 저레벨일 때는 고출력 임피던스상태로 된다. 제어신호(CNT3)는 프리앰블출력을 위한 스위치제어신호이다.

도 14에는 도 13에 나타낸 SDRAM의 데이터판독동작의 한 예가 나타나 있다. 클록이네이블신호(CKE)가 고레벨로 반전되어 파워다운모드가 해제되고, 로우어드레스스트로브·뱅크액티브명령어(ACTV)가 발행된다. 이로 인해 로우계의 워드선 선택동작이 개시된다. 이와 함께, 다음 사이클에서 명령어 디코더(CD)로부터 이네이블신호가 클록재생회로(9)에 주어지며, 클록재생회로(9)에 의한 클록재생동작이 개시된다. 이어서, 칼럼어드레스·판독명령어(READ)가 발행됨으로써, 칼럼선택동작이 개시된다. 클록재생회로(9)는 상술한 바와 같이 동작개시로부터 3사이클이면 위상동기가 완료된 신호(SDCLK)를 생성할 수 있다. 즉, 사이클(C1)에서 상기 조대조정측정, 사이클(C2)에서 상기 미세조정측정, 사이클(C3)에서 상기조대조정·미세조정재생을 실시할 수 있다. 위상 인입(引入)을 위한 로크기간은 3사이클이면 된다. 사이클(C4) 이후, 클록신호(EX-CLK)에 동기해서 데이터(DQn)와 데이터스트로브신호(DQS)를 순서대로 출력할 수 있다.

《미세조정회로의 다른 예》

도 15A, 도 15B 및 도 15C에는 미세조정회로를 구성하는 가변지연회로 및 고정지연회로의 다른 예가 나타나 있다. 도 5 내지 도 7의 설명에서는 고정지연회로(200-0∼200-5) 및 가변지연회로(200-6)는, 서로 동일한 트랜지스터배열의 회로로 하고, 크기가 서로 다른 트랜지스터를 지연량에 따라 단수 또는 복수개 선택하도록 하였다. 도 15의 예는, 고정지연회로 및 가변지연회로에 이용하는 p채널형 트랜지스터(Wp0∼Wp6), n채널형 트랜지스터(Wn0∼Wn6)마다 크기를 1종류로 한다. 고정지연회로에 대해서는 도 15A 및 도 15B에 예시된 바와 같이, 온상태로 해야 하는 트랜지스터를 필요한 수만큼 배치하여 지연시간을 결정한다. 고정지연회로에는 오프상태의 트랜지스터는 존재하지 않는다. 가변지연회로는, 도 15C에 나타낸 바와 같이 당해 동일한 크기의 트랜지스터의 선택개수를 제어신호(N0∼N5, /N0∼/N5)로 결정하여 지연시간을 제어한다.

또한, 특별히 도시되어 있지는 않지만, 고정지연회로 및 가변지연회로에 이용하는 각각의 트랜지스터의 크기를 도 6에서 설명한 바와 같이 상이하게 만든다. 그리고, 고정지연회로 및 가변지연회로 모두에 있어서도 선택하는 트랜지스터는 1개만으로 한다. 또한, 이 때 고정지연회로에 대해서는 도 15A, 도 15B 및 도 15C에서 설명한 바와 같이, 온상태로 해야 할 트랜지스터만 배치하고 고정지연회로에는 오프상태의 트랜지스터를 존재시키지 않도록 하여도 좋다.

또한, 트랜지스터의 크기에 2계승의 중량을 붙여 선택하는 트랜지스터의 종류에 따라 지연시간을 결정하도록 구성하여도 좋다.

또한, 고정지연회로 및 가변지연회로는 지연시간의 제어에 용량소자를 이용하여 구성하여도 좋다. 예를들어, 도 16에 예시되어 있는 바와 같이, 상기 고정지연회로 및 가변지연회로의 각각에, 신호전달경로에 스위치 트랜지스터(SM0∼SMs)를 사이에 두고 용량소자(C0∼Cs)를 설치한다. 고정지연회로에 대해서는 스위치 트랜지스터(SM0∼SMs)의 선택단자(N0∼Ns)는, 필요한 지연시간에 따라 전원전압 또는 접지전압에 고정시킨다. 가변지연회로의 복수개의 스위치 트랜지스터(SM0∼SMs)는 상기 복수비트의 검출신호(202)(M0∼Ms)에 의해 스위치제어하면 된다. 용량소자(C0∼Cs)의 용량값은 각각 동일한 값이라도, 혹은 소정의 중량을 가지고 변화되어도 좋다. 용량값이 동일한 경우에는, 도 17B에 예시된 바와 같이 복수개의 고정지연회로(FTD0∼FTDs)에 대해서 각각 다른 지연시간을 얻기 위해, 온상태로 하는 스위치 트랜지스터(SM0∼SMs)의 수를 고정지연회로마다 바꾸면 된다. 개개의 용량값이 상이한 경우에는, 도 17A에 예시된 바와 같이, 온상태로 하는 스위치 트랜지스터를 1개로 하고, 고정지연회로(FTD0∼FTDs)마다 온상태로 하는 스위치 트랜지스터를 바꾸면 된다.

용량을 이용하는 경우는, 저항의 경우와는 반대로 지연을 얻기 위하여 스위치 트랜지스터를 온상태로 하지 않으면 안된다. 다시말해, 지연시간이 가장 적은 설정상태에서는 스위치 트랜지스터를 모두 오프로 하는 상태를 선택할 수 있다. 따라서, 고정지연회로가 n개 있는 경우, 가변지연회로는 n-1비트의 위상비교신호로 제어할 수 있다. 그 경우의 위상비교회로로서 도 18의 MCC를 도입할 수 있다. 이 MCC는, 우선 각각 다른 지연시간을 발생시키는 상기 고정지연회로(FTD0∼FTDs)의 출력과 상기 참조클록신호(PCLK)와의 위상차를 위상비교회로(PC0∼PCs)에서 비교한다. 이어서, PC(t-1)과 PCt의 출력에서부터 논리연산회로(LCt)(t=1∼s)를 경유하여 가변지연회로에 있어서의 스위치 트랜지스터의 상기 선택신호(M1∼Ms)를 발생시키고, 온상태로 하는 스위치 트랜지스터의 수를 제어한다. 또한, 다른 예로서, LC1∼LCs가 상보의 선택신호(M1∼Ms, /M1∼/Ms)(기호/는 논리반전을 의미한다)를 발생시키는 MCC를 이용하면, 전류원 트랜지스터를 이용한 가변지연회로에 있어서, 온상태로 하는 트랜지스터의 수를 제어할 수 있다. 상기 회로 MCC에 있어서 위상비교회로(PC)를 도 4와 같이 NAND게이트(NAND3, NAND4)로 구성하고, 논리연산회로(CL)를 도 4와 같이 NOR게이트(NOR1, NOR2) 및 클록 인버터(CIV1, CIV2)로 구성하면, 상기 고정지연회로(FTD0∼FTDs)의 출력에 따라 스위치 트랜지스터의 선택신호(M1∼Ms) 내의 하나를 선택레벨로 하는 디코드논리를 회로 MCC에 의해 실현할 수 있다. MCC의 구체적인 회로구성은 디코드논리에 제한되지 않으며, 도 8과 마찬가지의 논리구성을 이용할 수도 있다.

이상 설명한 클록재생회로(9)를 적용시킨 반도체장치(1) 혹은 SDRAM에 의하면 다음의 작용효과를 얻을 수 있다.

(1) 미세조정회로(94)에 의하면, 복수개의 고정지연회로(200-0∼200-5)에 대하여 1개의 가변지연회로(200-6)를 이용하는 것으로, 고정지연회로의 수에 따른 계조수 혹은 분해능으로 위상제어를 수행할 수 있다. 이로 인해, 지연시간의 미세조정에 SMD나 격자묘양 지연회로(SQUAD)를 이용한 경우에 비해 회로구성을 간소화할 수 있다. PLL이나 DLL을 이용한 구성에 비해 위상동기까지의 로크동작시간을 단축시킬 수 있으며, 위상제어의 정도도 향상시킬 수 있다.

(2) 상기 고정지연회로 및 가변지연회로는, 인버터(IV0, IV1)의 동작전류의 제어에 의하여 지연시간을 결정하기 때문에, 인버터의 직렬스테이지 수에 의해 지연시간을 제어하는 경우에 비해, 제어가능한 지연시간폭의 최소치를 더욱 작게할 수 있게 된다. 이 점에 있어서도 위상제어의 정도를 향상시킬 수 있다.

(3) 지연시간의 제어에 용량소자(C0∼Cs)를 이용하는 경우에는, 동작전류제어에 비해 검출회로(201)에 의한 검출신호의 비트수를 줄일 수 있다.

(4) 검출회로(201)에 래치회로(CIV11, CIV12, NAND13)를 설치함으로써, 검출회로에 의한 위상차의 검출동작을 간헐적으로 수행할 수 있게 되며, 저소비전력에 기여할 수 있다.

(5) 클록재생회로를 조대조정회로(93)와 미세조정회로(94)의 2단계 구성으로 함으로써 위상조정폭을 넓힐 수 있다. 또한, 조대조정과 미세조정의 2단계로 위상제어를 수행하기 때문에, 미세조정을 수행하는 고정지연회로(200-0∼200-5) 및 가변지연회로(200-6)로 이루어지는 미세조정회로(94)에 의한 조정의 계조수를 적게 하여도 비교적 넓은 위상조정범위를 확보할 수 있고, 더구나 상술한 바와 같이 작은 회로규모로 이를 실현할 수 있다.

(6) 조대조정회로(93)에 SMD구성을 도입함으로써, 위상인입시간을 단축할 수 있다.

(7) 상기 가변지연회로(200-6)에 의해 주어질 수 있는 지연시간의 최대조정폭 보다도 작은 지연시간을 가지는 회로에 의하여, 상기 미소지연회로와 같은 제 2 기정지연회로(92)를 구성하면, 가변지연회로(200-6)에 의한 조정폭이 커지게 되며, 외부클록신호의 동작대역을 고주파측으로 확대하는 것이 용이해진다.

(8) 상기 위상차 검출회로(100)에 의하여 검출된 위상차를 래치하여 상기 제 2 위상차 재현회로(102)에 부여하는 제 1 래치회로(103)와, 상기 제 1 래치회로(103)의 래치동작에 동기하여 상기 검출회로(201)에 의한 검출신호를 래치하여 상기 가변지연회로(200-6)에 부여하는 제 2 래치회로(CIV11, CIV12, NAND13)를 도입하면, 위상차의 검출동작을 간헐적으로 실시하여 더욱 저소비전력을 실현하는 데 기여할 수 있다.

(9) 상기 출력회로(10)가 외부클록신호(EX-CLK)와 동위상에서 데이터 스트로브신호(DQS)를 출력할 수 있기 때문에, 그와 같은 스트로브신호(DQS)를 반도체장치(1)를 접속하는 회로에 부여함으로써 시스템 설계 등이 더욱 용이해진다.

(10) 클록재생장치(9)를 적용시킨 SDRAM에 의하면, PLL이나 DLL을 이용한 구성에 비해 내부클록을 외부클록에 동기시킬 때까지의 로크동작시간을 단축시킬 수 있으며, SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 클록재생을 위한 회로구성도 간소화할 수 있고, 또한 전력소비를 줄일 수 있으며, 나아가 동작주파수의 향상에 의한 클록사이클시간의 단축폭도 넓힐 수 있게 된다.

이상 본 발명자에 의해 이루어진 발명을 실시예를 바탕으로 구체적인 설명을 하였는데, 본 발명은 그에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위에 있어서 다양하게 변경할 수 있는 것은 물론이다.

예를들어, 외부클록신호(EX-CLK)는 상보 클록신호라도 좋다. 또한, 단위지연회로는 도 3 및 도 4에서 설명한 NAND게이트 구성에 한정되지 않고, 인버터나 NOR게이트 등 그 밖의 논리게이트를 이용한 구성이라도 좋다. 또한, 위상비교의 회로구성도 도 8 등에서 설명한 NAND게이트의 스태틱래치·접속형태의 회로에 의하여 실현하는 경우에 한정되지 않고 적절하게 변경할 수 있다. 또한, 고정지연회로나 가변지연회로의 스위치 트랜지스터의 병렬스테이지수는 도 5 등과 같은 예에 한정되지 않고 적절히 증감시킬 수 있다. 또한, 본 발명은 DDR형태의 SDRAM에 적용하는 경우에 한정되지 않고, 싱글데이터레이트의 SDRAM, 클록동기형의 SRAM, 그와 같은 메모리를 온칩으로 한 마이크로 컴퓨터나 시스템 LSI 등과 같은 반도체장치에 폭넓게 적용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 회로구성이 간단한 위상제어회로, 그리고 클록재생회로를 실현할 수 있다.

지연시간의 미세조정에 SMD나 격자모양 지연회로(SQUAD)를 이용한 구성에 비해 적은 지연스테이지수로 고분해능의 미소지연을 발생시킬 수 있는 위상제어회로, 그리고 클록재생회로를 실현할 수 있다.

PLL이나 DLL에 비해 위상동기까지의 로크동작시간을 단축할 수 있는 위상제어회로, 그리고 클록재생회로를 실현할 수 있다.

클록신호에 동기동작되는 반도체장치의 전력소비를 저감할 수 있다.

외부클록신호에 동기하여 데이터의 입출력을 수행하는 반도체장치에 있어서 동작주파수의 향상에 의한 클록사이클 시간의 단축폭을 넓힐 수 있는 반도체장치, 나아가 반도체 메모리를 실현할 수 있다.

Claims

제 1 클록신호를 각각 입력하고, 입력한 제 1 클록신호에 각각 서로다른 소정의 지연시간을 부여하는 복수개의 고정지연회로와,

상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 제 1 클록신호에 대하여 위상이 상이해진 제 2 클록신호를 입력하고, 상기 제 2 클록신호에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호를 생성하는 검출회로와,

상기 검출회로로부터 출력된 상기 복수비트의 검출신호를 병렬로 입력하고, 제 3 클록신호에 상기 입력된 검출신호에 따른 상기 위상차의 지연을 부여하는 가변지연회로를 포함하는 것을 특징으로 하는 위상제어회로.
청구항 1에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 전류원 트랜지스터의 스위치상태에 따라 동작전류가 결정되는 전류제어형 인버터로 이루어지며,

상기 가변지연회로는 상기 전류원 트랜지스터를 복수개 병렬로 가지며, 상기 복수개의 전류원 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것을 특징으로 하는 위상제어회로.
청구항 1에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 신호전달경로에 스위치 트랜지스터를 매개로 용량소자를 가지고 이루어지며,

상기 가변지연회로는 상기 용량소자 및 스위치 트랜지스터를 복수개 병렬로 가지고, 상기 복수개의 스위치 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것을 특징으로 하는 위상제어회로.
청구항 3에 있어서,

상기 제 2 클록신호의 1주기 이상의 기간마다 상기 검출신호를 래치하여 상기 가변지연회로에 부여하는 래치회로를 가지는 것을 특징으로 하는 위상제어회로.
청구항 4에 있어서,

상기 제 1 클록신호는 상기 제 2 클록신호에 제 1 지연시간과 제 2 지연시간이 주어진 클록신호이며,

상기 제 3 클록신호는 상기 제 2 클록신호에 상기 제 2 지연시간이 주어진 클록신호인 것을 특징으로 하는 위상제어회로.
외부클록신호가 입력되는 클록단자와, 클록단자에 접속된 클록입력회로와, 클록입력회로에 접속된 청구항 1 내지 청구항 5의 어느 한 항에 기재된 위상제어회로와, 상기 위상제어회로에 접속된 데이터출력회로와, 상기 데이터출력회로에 접속되어 외부로 데이터를 출력하는 데이터단자를 반도체칩에 포함하고,

상기 제 3 클록신호는 상기 외부클록신호에 대하여 소정시간 지연된 클록신호이며,

상기 데이터출력회로는, 상기 위상제어회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 상기 데이터를 출력하는 회로인 것을 특징으로 하는 반도체장치.
청구항 6에 있어서,

상기 데이터출력회로는, 상기 위상제어회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 데이터 스트로브신호를 출력할 수 있는 회로인 것을 특징으로 하는 반도체장치.
외부클록신호를 입력하여 내부클록신호를 생성하는 클록입력회로와, 상기 내부클록신호에 동기하여 동작을 수행하는 내부회로와, 상기 내부회로의 동작결과를 외부로 출력하는 출력회로와, 상기 출력회로에 의한 출력동작의 위상을 상기 외부클록신호의 위상에 맞추기 위한 클록재생회로를 포함하는 반도체장치에 있어서,

상기 클록재생회로는, 상기 내부클록신호에 동기하는 참조클록신호에 각각 소정의 지연시간을 부여하고 직렬형태로 접속된 제 1 및 제 2 기정지연회로와,

상기 제 2 기정지연회로의 출력과 상기 참조클록신호와의 위상차를 검출하는 위상차 검출회로와,

상기 위상차 검출회로에 의하여 검출된 위상차를 상기 제 1 기정지연회로의 출력클록신호에 부여하는 제 1 위상차 재현회로와,

상기 제 1 위상차 재현회로로부터 출력되는 제 1 클록신호를 각각 입력하고, 입력한 제 1 클록신호에 각각 서로다른 소정의 지연시간을 부여하는 복수개의 고정지연회로와,

상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 참조클록신호를 입력하고, 상기 참조신호에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호를 생성하는 검출회로와,

상기 위상차 검출회로에 의하여 검출된 위상차를 상기 참조클록신호에 부여하는 제 2 위상차 재현회로와,

상기 검출회로로부터 상기 복수비트의 검출신호를 병렬로 입력하고, 상기 제 2 위상차 재현회로의 출력클록신호에, 상기 입력된 검출신호에 따른 상기 위상차의 지연을 부여하는 가변지연회로를 포함하고,

상기 출력회로는 가변지연회로의 출력클록신호에 동기하여 출력동작의 위상을 상기 외부클록신호의 위상에 맞추는 것을 특징으로 하는 반도체장치.
청구항 8에 있어서,

상기 제 1 기정지연회로는, 상기 클록입력회로에 있어서 외부클록신호로부터 상기 내부클록신호가 생성되고, 동시에 당해 내부클록신호로부터 상기 참조신호가 생성될 때까지의 동작지연시간과, 상기 가변지연회로의 출력클록신호를 입력하여 상기 출력회로에 출력동작시킬 때의 동작지연시간과의 합계지연시간에 상당하는 신호전파 지연시간을 가지는 것을 특징으로 하는 반도체장치.
청구항 9에 있어서,

상기 제 2 기정지연회로는, 상기 가변지연회로에 의하여 주어질 수 있는 지연시간의 최대조정폭 보다도 작은 지연시간을 가지는 것을 특징으로 하는 반도체장치.
청구항 10에 있어서,

상기 위상차 검출회로는, 상기 제 2 기정지연회로의 출력을 순서대로 전파시키는 단위지연회로를 직렬형태로 복수개 가지고 상기 참조클록신호의 신호상태에 가장 근사한 상기 단위지연회로의 출력위치를 선택하는 진행방향 지연회로로서,

상기 제 1 위상차 재현회로는, 상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로를 반대방향으로 복수개 가지고 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 제 1 기정지연회로의 출력을 부여하는 제 1 역방향 지연회로이며,

상기 제 2 위상차 재현회로는, 상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로를 반대방향으로 복수개 가지고 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 참조클록신호를 부여하는 제 2 역방향 지연회로인 것을 특징으로 하는 반도체장치.
청구항 11에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 전류원 트랜지스터의 스위치상태에 따라 동작전류가 결정되는 전류제어형 인버터로 이루어지며,

상기 가변지연회로는 상기 전류원 트랜지스터를 복수개 병렬로 가지며, 상기 복수개의 전류원 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것임을 특징으로 하는 반도체장치.
청구항 11에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 신호전달경로에 스위치 트랜지스터를 매개로 용량소자를 가지고 이루어지며,

상기 가변지연회로는 상기 용량소자 및 스위치 트랜지스터를 복수개 병렬로 가지고, 상기 복수개의 스위치 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것임을 특징으로 하는 반도체장치.
청구항 8에 있어서,

상기 위상차 검출회로에 의하여 검출된 위상차를 상기 제 2 클록신호의 1주기 이상의 기간마다 래치하여 상기 제 2 위상차 재현회로에 부여하는 제 1 래치회로와, 상기 제 1 래치회로의 래치동작에 동기하여 상기 검출회로에 의한 검출신호를 래치하여 상기 가변지연회로에 부여하는 제 2 래치회로를 가지고 이루어지는 것임을 특징으로 하는 반도체장치.
청구항 8에 있어서,

상기 출력회로는, 상기 클록재생회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 데이터 스트로브신호를 출력할 수 있는 회로인 것을 특징으로 하는 반도체장치.
외부클록신호를 입력하여 내부클록신호를 생성하는 클록입력회로와, 상기 내부클록신호에 동기하여 메모리동작을 수행하는 내부회로와, 상기 내부회로의 메모리동작에 의하여 메모리셀로부터 얻어진 데이터를 외부로 출력하는 출력회로와, 상기 출력회로에 의한 출력동작의 위상을 상기 외부클록신호의 위상에 맞추기 위한 클록재생회로를 포함하는 반도체메모리로서,

상기 클록재생회로는,

상기 내부클록신호에 동기하는 참조클록신호에 각각 소정의 지연시간을 부여하여 직렬형태로 접속된 제 1 및 제 2 기정지연회로와,

상기 제 2 기정지연회로의 출력을 순서대로 전파시키는 단위지연회로를 직렬형태로 복수개 가지고 상기 참조클록신호의 신호상태에 가장 근사한 상기 단위지연회로의 출력위치를 선택하는 진행방향 지연회로와,

상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로를 반대방향으로 복수개 가지고 상기 진행방향 지연회로에서 선택된 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 제 1 기정지연회로의 출력을 부여하는 제 1 역방향 지연회로와,

상기 역방향 지연회로로부터 출력되는 제 1 클록신호를 각각 입력하고, 입력한 제 1 클록신호에 각각 서로다른 일정한 지연시간을 부여하는 복수개의 고정지연회로와,

상기 복수개의 고정지연회로로부터 출력되는 클록신호와 상기 참조클록신호를 입력하고, 상기 참조신호에 대한 제 1 클록신호의 위상차에 따른 복수비트의 검출신호를 생성하는 검출회로와,

상기 진행방향 지연회로와 동일하거나 혹은 실질적으로 동일한 지연특성을 가지는 직렬형태의 단위지연회로를 반대방향으로 복수개 가지고 상기 진행방향 지연회로에서 선택한 출력위치에 따른 단위지연회로 스테이지수와 동일한 스테이지수를 후스테이지에 가지는 단위지연회로의 입력위치를 선택하고, 선택한 입력위치에 상기 참조클록신호를 부여하는 제 2 역방향 지연회로와,

상기 검출회로로부터 상기 복수비트의 검출신호를 병렬로 입력하고, 상기 제 2 역방향 지연회로의 출력클록신호에 상기 입력된 검출신호에 따른 상기 위상차의 지연을 부여하는 가변지연회로를 포함하고,

상기 출력회로는 가변지연회로의 출력클록신호에 동기하여 그 출력동작의 위상을 상기 외부클록신호의 위상에 맞추는 것임을 특징으로 하는 반도체메모리.
청구항 16에 있어서,

상기 제 1 기정지연회로는, 상기 클록입력회로에 있어서 외부클록신호로부터 상기 내부클록신호가 생성되고, 동시에 당해 내부클록신호로부터 상기 참조신호가 생성될 때까지의 동작지연시간과, 상기 가변지연회로의 출력클록신호를 입력하여 상기 출력회로에 출력동작시킬 때의 동작지연시간과의 합계지연시간에 상당하는 신호전파 지연시간을 가지는 것임을 특징으로 하는 반도체메모리.
청구항 16에 있어서,

상기 제 2 기정지연회로는, 상기 가변지연회로에 의하여 주어질 수 있는 지연시간의 최대조정폭 보다도 작은 지연시간을 가지는 것을 특징으로 하는 반도체메모리.
청구항 16에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 전류원 트랜지스터의 스위치상태에 따라 동작전류가 결정되는 전류제어형 인버터로 이루어지며,

상기 가변지연회로는 상기 전류원 트랜지스터를 복수개 병렬로 가지며, 상기 복수개의 전류원 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것임을 특징으로 하는 반도체 메모리.
청구항 16에 있어서,

상기 고정지연회로 및 가변지연회로의 각각은, 신호전달경로에 스위치 트랜지스터를 매개로 용량소자를 가지고 이루어지며,

상기 가변지연회로는 상기 용량소자 및 스위치 트랜지스터를 복수개 병렬로 가지고, 상기 복수개의 스위치 트랜지스터는 상기 복수비트의 검출신호에 의하여 스위치제어되는 것임을 특징으로 하는 반도체메모리.
청구항 16에 있어서,

상기 진행방향 지연회로에서 선택된 출력위치의 정보를 상기 제 2 클록신호의 1주기 이상의 주기마다 래치하여 상기 제 2 역방향 지연회로에 있어서의 상기 입력위치의 정보로서 부여하는 제 1 래치회로와, 상기 제 1 래치회로의 래치동작에 동기하여 상기 검출회로에 의한 검출신호를 래치하여 상기 가변지연회로에 부여하는 제 2 래치회로를 가지고 이루어지는 것임을 특징으로 하는 반도체메모리.
청구항 16에 있어서,

상기 출력회로는, 상기 클록재생회로의 상기 가변지연회로로부터 출력되는 신호에 동기하여 상기 외부클록신호와 동위상에서 데이터 스트로브신호를 출력할 수 있는 회로인 것을 특징으로 하는 반도체메모리.
변화타이밍이 각각 다른 복수의 신호와 기준클록신호의 소정사이클에 있어서의 신호를 비교하여 검출신호를 출력하는 제어회로와, 상기 검출신호를 바탕으로 상기 기준클록신호에 대응한 신호를 출력하는 출력회로를 갖춘 신호발생회로에 있어서,

상기 신호발생회로는, 각각 지연시간 조정부를 갖춘 복수의 지연회로를 구비하고,

상기 복수의 지연회로의 1개는 상기 출력회로내에 설치된 제 1 지연회로이며,

상기 복수의 제 1 지연회로를 제외한 다른 상기 복수의 지연회로는 상기 제어회로내에 설치된 복수의 제 2 지연회로이며,

상기 복수의 제 2 지연회로는 공통적인 입력신호를 받아 변화타이밍이 각각 다른 상기 복수의 신호를 출력하고,

상기 제 1 지연회로의 지연조정부는 상기 검출신호를 바탕으로 가변제어되는 것임을 특징으로 하는 신호발생회로.
청구항 23에 기재된 신호발생회로는 반도체장치에 포함되며,

상기 반도체장치는, 반도체장치 외부로부터 외부클록신호가 입력되는 클록단자와 상기 반도체장치의 외부로 데이터를 출력하는 데이터단자와 상기 데이터단자에 접속된 데이터출력회로를 포함하고,

상기 기준클록신호는 상기 외부클록신호에 대응한 신호이며,

상기 데이터출력회로는, 상기 신호발생회로의 상기 출력회로로부터 출력되는 상기 신호에 응답하고, 상기 외부클록신호와 동기한 타이밍에서 상기 데이터를 출력하는 것임을 특징으로 하는 신호발생장치.
청구항 23에 있어서,

상기 복수의 지연회로의 각각은 주 지연부를 더 가지며, 상기 주 지연부와 상기 지연조정부에 의하여 각 지연회로의 지연시간이 각각 설정되는 것임을 특징으로 하는 신호발생회로.