KR100582391B1 - 반도체 소자에서의 지연 요소의 지연 검출 장치 및 방법 - Google Patents

반도체 소자에서의 지연 요소의 지연 검출 장치 및 방법 Download PDF

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Abstract

본 발명은 테스트 모드를 이용하여 반도체 소자 내 지연 요소의 지연량을 검출할 수 있는 방법 및 장치를 제공함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 요소의 지연 검출 장치는, 반도체 소자에 있어서, 외부에서 인가되는 외부클럭에 동기되는 신호를 이용하여 상기 반도체 소자 내 지연 요소가 발생시키는 지연을 검출하기 위한 지연 신호 검출 수단; 및 상기 외부클럭에 동기되는 신호를 이용하여 상기 지연 신호 검출 수단으로부터 출력되는 지연 신호를 데이터 패드로 출력하기 위한 지연 신호 출력 수단을 포함할 수 있다.
반도체 소자, 테스트 모드, 지연, 검출, 측정

Description

반도체 소자에서의 지연 요소의 지연 검출 장치 및 방법{DELAY DETECTING APPARATUS OF DELAY COMPONENT IN SEMICONDUCTOR DEVICE AND ITS METHOD}
도 1은 본 발명에 따른 지연 요소의 지연 검출 장치의 일실시예 블럭도,
도 2는 도 1의 각 부에 인가되는 테스트 모드 신호의 동작 타이밍도,
도 3은 도 1의 스위치/래치부의 세부 회로도,
도 4는 본 발명에 따른 각 부에서의 동작 타이밍도.
* 도면의 주요 부분에 대한 설명 *
100: 지연 신호 통과 수단 200: 지연 신호 출력 수단
50: 테스트 모드 신호 발생부 21, ..., 24: 지연 검출 대상부
31, ... , 34: 스위치/래치부 61, ..., 64: 출력 데이터 버퍼
81, ... , 84: 데이터 패드 12, 42, 72: 파이프라인
본 발명은 반도체 기억 소자 내에서 지연을 발생시키는 지연 요소의 지연량을 검출하기 위한 장치 및 방법에 관한 것이다.
반도체 기억 소자의 크기가 지속적으로 소형화하면서 반도체 기억 소자 내부에 존재하는 각종 구성요소들의 지연량이 시뮬레이션에 의해 얻어지는 값과 일치하는지의 여부를 파악하기가 점차 어려워지고 있다. 실제로 반도체 기억 소자의 개발 초기 단계에서는 제조공정(Process)의 변화, 온도(Temperature) 변화와 전압(Voltage) 변화 등에 대하여 지연 요소들의 지연량(Delay)을 시뮬레이션(Simulation)화 하기가 갈수록 어려워지고 있다.
반도체 기억 소자를 위한 미세 제조 기술이 빠르게 요구되면서, 반도체 기억 소자 내부에 위치하는 각종 구성요소의 지연량이, 공정, 온도 그리고 전압의 변화폭에 대해 예상할 수 없는 변수들을 가질 수 있다. 또한, 이러한 변수들이 소자 설계시의 시뮬레이션에 의한 지연량과 다를 수 있어 지연량(Delay)의 변화폭을 예측하기 어려워졌다.
그런데, 지금까지는 이러한 지연량(Delay)들을 각 상황별로 검출할 방법이 없거나 있다고 하더라도 정확하지 않았다. 또한, 문제가 발생하는 경우에 지연량(Delay)의 변화를 정확히 알지 못하면 여러 상황의 공정을 수행한 각종 데이터(Data)를 취합하여 비교 및 분석해야 하기 때문에 문제 해결이 어렵고 문제를 해결하더라도 시간이 많이 소요되는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 반도체 소자 내 지연 요소의 지연량을 검출할 수 있는 방법 및 장치를 제공함에 목적이 있다.
본 발명의 다른 목적은 테스트 모드를 이용하여 반도체 소자 내 지연 요소의 지연량을 검출할 수 있는 방법 및 장치를 제공함에 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 요소의 지연 검출 장치는, 반도체 소자에 있어서, 외부에서 인가되는 외부클럭에 동기되는 신호를 이용하여 상기 반도체 소자 내 지연 요소가 발생시키는 지연을 검출하기 위한 지연 신호 검출 수단; 및 상기 외부클럭에 동기되는 신호를 이용하여 상기 지연 신호 검출 수단으로부터 출력되는 지연 신호를 데이터 패드로 출력하기 위한 지연 신호 출력 수단을 포함할 수 있다.
바람직하게는, 상기 지연 신호 검출 수단은, 커맨드 신호와 어드레스 신호 그리고 상기 클럭에 동기되는 펄스형 클럭을 입력받아 복수의 테스트 모드 신호를 발생시키기 위한 테스트 모드 신호 발생부; 상기 지연 요소를 적어도 하나 이상 포함하는 지연 검출 대상부; 및 상기 복수의 테스트 모드 신호 중 어느 하나를 이용하여 지연 검출 대상부로부터 출력되는 지연 신호의 출력을 제어하기 위한 스위치/래치부를 포함할 수 있다.
한편, 상기 복수의 테스트 모드 신호는, 상기 지연 검출 대상부에 입력되는 입력 테스트 모드 신호; 상기 스위치/래치부를 제어하기 위한 스위칭 테스트 모드 신호; 및 상기 지연 신호 출력 수단을 제어하기 위한 출력 테스트 모드 신호를 포함하고, 상기 입력 테스트 모드 신호, 스위칭 테스트 모드 신호 및 출력 테스트 모드 신호는 펄스형 클럭 - 상기 펄스형 클럭은 상기 외부 클럭에 동기됨 - 에 동기되어 생성되는 것이 바람직하다.
또한, 상기 스위치/래치부는, 스위칭 테스트 모드 신호에 제어받아 입력되는 입력 테스트 모드 지연 신호 - 상기 입력 테스트 모드 지연 신호는 상기 입력 테스트 모드 신호가 지연 검출 대상부를 통과하면서 지연된 신호임 - 를 전달하기 위한 전달 게이트; 상기 전달 게이트의 출력을 래칭하기 위한 래치를 포함하는 것이 바람직하다.
또한, 상기 입력 테스트 모드 신호는 첫번째 펄스형 클럭에 응답하여 활성화되고, 상기 스위칭 테스트 모드 신호는 두번째 이상의 펄스형 클럭에 응답하여 활성화되며, 상기 첫번째 펄스형 클럭과 상기 두번째 이상의 펄스형 클럭의 간격이 증가 혹은 감소되도록 함이 바람직하다.
또한, 본원의 제2 발명에 따른 지연 요소의 지연 검출 방법은, 반도체 소자에 있어서, 외부에서 인가되는 외부 클럭에 동기되는 신호를 이용하여 상기 반도체 소자 내 지연 요소가 발생시키는 지연 신호를 검출하는 제1 단계; 및 상기 외부 클럭에 동기되는 신호를 이용하여 상기 제1 단계에서 검출된 지연 신호를 데이터 패드로 출력하는 제2 단계을 포함할 수 있다.
바람직하게는, 상기 제1 단계는, 커맨드 신호와 어드레스 신호 그리고 상기 클럭에 동기되는 펄스형 클럭을 입력받아 복수의 테스트 모드 신호 - 상기 복수의 테스트 모드 신호는 입력 테스트 모드 신호, 스위칭 테스트 모드 신호 및 출력 테스트 모드 신호를 포함함 - 를 발생시키는 단계; 상기 입력 테스트 모드 신호를 이용하여 상기 지연 요소를 통과하는 입력 테스트 모드 지연 신호를 출력하는 단계; 및 상기 스위칭 테스트 모드 신호를 이용하여 상기 입력 테스트 모드 지연 신호의 출력을 제어하는 단계를 포함할 수 있다.
본 발명은 반도체 기억 소자 내부에서 사용되는 클럭을 지연시키는 구성요소들을 개별적으로 반도체 기억 소자 내에 구성하고, 테스트 모드 신호와 클럭을 이용하여 지연 요소들의 지연량을 별개로 검출할 수 있게 함으로써 각 공정, 전압, 온도 등의 변화에 대한 지연량의 변화를 알 수 있도록 한다.
본 발명은, 지연량을 알고자 하는 지연 요소들을 반도체 소자 내에 배치하고, 지연량의 측정에 필요한 테스트 모드 신호를 클럭(Clock)에 동기시켜 각 데이터가 입력(Input) 및 출력(Output)되는 데이터 패드(Data Output Pad: DQ PAD)로 소정 시간 지연된 후 전송되게 하여 지연량을 검출하는 데에 특징이 있다. 즉, 데이터 패드가 "H"상태값을 갖게 될 때, 테스트 모드 신호 발생부로부터 출력되는 입력 테스트 모드 신호와 스위칭 테스트 모드 신호 사이의 간격이 바로 측정 대상 지연 요소의 지연 시간이 될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명에 따른 지연 요소의 지연 검출 장치의 일실시예 블럭도이다.
본 발명에 따른 지연 요소의 지연 검출 장치는 클럭에 동기된 신호를 이용하여 지연요소별 지연 신호를 통과시키기 위한 지연 신호 통과 수단(100)과 통과된 지연 신호를 데이터 패드(DQ PAD)로 출력하기 위한 지연 신호 출력 수단(200)을 포함한다.
지연 신호 통과 수단(100)은 테스트 모드 신호 발생부(50), 지연 검출 대상부(21, ..., 24), 그리고 스위치/래치부(31, ...,34)를 포함한다. 테스트 모드 신호 발생부(50)는 테스트 모드 신호를 발생하기 위한 커맨드(Command)와 어드레스(address) 그리고, 펄스형 클럭(clkp)을 입력받아 입력 테스트 모드 신호(tm_i), 스위칭 테스트 모드 신호(tm_s) 및 출력 테스트 모드 신호(tm_o)를 출력한다. 여기서, 어드레스(address)는 지연을 검출하고자 하는 지연 요소들 각각으로 할당될 수 있다.
지연 검출 대상부(21, ..., 24)에 입력되는 입력 테스트 모드 신호(tm_i)는 지연 요소들의 지연을 검출하기 위한 기준(reference) 신호가 된다. 입력 테스트 모드 신호(tm_i)는 지연 검출 대상부(21, ..., 24)내 지연 요소들을 거치면서 소정 시간 지연되어 입력 테스트 모드 지연 신호(tm_i_d)로 출력된다. 스위치/래치부(31, ...,34)에 인가되는 스위칭 테스트 모드 신호(tm_s)는 지연 검출 대상부(21, ..., 24)로부터 출력되어 스위치/래치부(31, ...,34)에 입력되는 입력 테스트 모드 지연 신호(tm_i_d)를 출력할 것인지를 제어한다. 마지막으로, 출력 데이터 버퍼(61, ...,64)에 인가되는 출력 테스트 모드 신호(tm_o)는 스위치/래치부(31, ...,34)로부터 출력되어 출력 데이터 버퍼로 입력되는 신호를 데이터 패드(DQ PAD, 81, ..., 84)에 출력할 것인지를 제어한다.
도 2는 도 1의 각 부에 인가되는 테스트 모드 신호의 동작 타이밍도이다.
입력 테스트 모드 신호(tm_i), 스위칭 테스트 모드 신호(tm_s) 그리고 출력 테스트 모드 신호(tm_o)는 외부에서 인가되는 라이징 클럭(rising clock)에 트리거(trigger)된 펄스형 클럭(clkp)에 동기되어 생성된다. 입력 테스트 모드 신호(tm_i)는 첫번째 펄스형 클럭(clkp)에 응답하여 활성화될 수 있으며, 스위칭 테스트 모드 신호(tm_s)는 첫번째 이후의 펄스형 클럭(clkp)에 응답하여 활성화될 수 있다.
도 3은 도 1의 스위치/래치부의 세부 회로도이다.
스위치/래치부(31, ..., 34) 내 전달 게이트(TG)의 제어신호인 스위칭 테스트 모드 신호(tm_s)가 전달게이트(TG)를 턴온시키면, 스위치/래치부(31, ..., 34) 로 입력되는 입력 테스트 모드 지연 신호(tm_i_d)를 래칭함과 아울러 이를 데이터 출력 버퍼(Dout buffer)로 전달한다. 스위치/래치부 내 래치(latch)는 출력 테스트 모드 신호(tm_o)가 데이터 출력 버퍼(Dout buffer)에 인가되어 전달 게이트(TG)를 통과한 신호가 데이터 패드(DQ PAD)로 출력될 때까지 신호의 레벨을 유지시키는 역할을 수행한다.
본 발명에서는 지연 요소의 지연을 검출하기 위해 tCK 스캔(scan) 방식을 이용하는데, 도 4의 본 발명의 일실시예에 따른 각 부에서의 동작 타이밍도를 이용하여 tCK 스캔(scan) 방식을 설명하면 다음과 같다.
우선, 첫번째 클럭(clock)의 라이징 시간(rising time)은 동일하게 유지한다. 하지만, 두번째 클럭(clock)의 라이징 시간(rising time)은 소정 시간 증가시키거나 감소시켜 펄스형 클럭(clkp)을 생성시킨다. 두번째 펄스형 클럭(clkp)에 동기되는 커맨드 신호와 어드레스 신호를 인가하면, 입력 테스트 모드 신호(tm_i)와 스위칭 테스트 모드 신호(tm_s)가 발생할 수 있다.
이 때, tCK를 변화시키게 되면, 첫번째 클럭이 일정하기 때문에, 입력 테스트 모드 신호(tm_i)는 동일 타이밍에서 나타나지만, 스위칭 테스트 모드 신호(tm_s)는 도 4에 보이는 바와 같이, tCK 스캔 단계(scan step)에 따라 이산적으로(discrete) 나타날 것이다.
스위칭 테스트 모드 신호(tm_s)가 활성화되는 타이밍과 입력 테스트 모드 지연 신호(tm_i_d)가 활성화되는 타이밍이 일치하면 전달 게이트(TG)에 입력되는 입력 테스트 모드 지연 신호(tm_i_d)가 출력될 수 있다. 반면, 스위칭 테스트 모드 신호(tm_s)가 활성화되어 있다 하더라도, 입력 테스트 모드 지연 신호(tm_i_d)가 활성화되어 있지 않다면, 스위치/래치부의 출력단에는 활성화된 신호가 존재하지 않는다.
예를 들어, 첫번째 어드레스에 해당하는 스위치/래치부(Switch & Latch부[1])의 출력을 delay[1]신호라 하면 도 4에서와 같은 동작 타이밍을 나타낼 수 있다. 이 때 출력 테스트 모드 신호(tm_o)와 스위칭 테스트 모드 신호(tm_s) 사이의 지연 시간으로 인해 delay[1] 신호는 래치(latch)에 갇혀 있게 되어 신호의 폭(duration)이 넓어지게 된다.
만일, 출력 테스트 모드 신호(tm_o)가 활성화되어 있지 않으면 데이터 패드(DQ PAD)는 하이 임피던스(Hi-Z: High Impedance) 즉, 개방 상태에 놓이게 된다. 반면, 출력 테스트 모드 신호(tm_o)가 활성화되는 경우에는 데이터 출력 버퍼(Dout buffer)에 인가되는 스위치/래치부의 출력이 데이터 패드(DQ PAD)로 전달된다.
한편, 스위치/래치부의 출력이 활성화되어 있지 않은 경우, 데이터 패드(DQ PAD)의 출력은 "L"상태에 놓이고, 활성화되어 있는 경우, 데이터 패드(DQ PAD)의 출력은 "H"상태에 놓인다. 따라서, tCK 스캔시 지연 검출 대상부의 지연량과 일치하는 타이밍에서 데이터 패드(DQ PAD)에 "H"상태값이 출력되고, 일치하지 않은 타이밍에서는 "L"상태값이 출력된다.
그리고, 도 1에서 볼 수 있듯이, 지연 요소들은 각각 별개의 데이터 패드(DQ PAD)를 가지고 있고, 테스트 모드 신호가 전달되는 파이프라인 역시, 예를 들어, 12, 42, 72는 모두 동일한 지연값을 갖기 때문에, 한 번의 tCK 스캔(scan)으로 지연 검출 대상부 내 지연 요소들의 지연을 검출할 수 있다. 이는 비교적 짧은 시간에 반도체 기억 소자 내에서 지연을 발생시키는 구성들의 지연을 정확하게 검출할 수 있다는 것을 의미한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에 따르면, 반도체 기억 소자 내부에서 지연을 발생시키는 구성들 각각의 지연을 정확하게 검출할 수 있고, 이에 따라 반도체 기억 소자를 설계할 때에 발생할 수 있는 다양한 문제들을 검출된 정확한 데이터에 의거하여 해결하는 것이 용이하며, 반도체 기억 소자의 설계에 소요되는 시간도 대폭 줄일 수 있는 효과가 있다.
본 발명은 데이터 패드(DQ PAD)에서 지연 검출 대상부의 지연을 검출할 수 있기 때문에 프로브 테스트(probe test)에 적용할 수 있고, 이에 따라 테스트에 소요되는 시간과 비용을 절감할 수 있다.

Claims (10)

  1. 삭제
  2. 반도체 소자에 있어서,
    외부에서 인가되는 외부클럭에 동기되는 신호를 이용하여 상기 반도체 소자 내 지연 요소가 발생시키는 지연을 검출하기 위한 지연 신호 검출 수단; 및
    상기 외부클럭에 동기되는 신호를 이용하여 상기 지연 신호 검출 수단으로부터 출력되는 지연 신호를 데이터 패드로 출력하기 위한 지연 신호 출력 수단을 포함하며,
    상기 지연 신호 검출 수단은,
    커맨드 신호와 어드레스 신호 그리고 상기 클럭에 동기되는 펄스형 클럭을 입력받아 복수의 테스트 모드 신호를 발생시키기 위한 테스트 모드 신호 발생부;
    상기 지연 요소를 적어도 하나 이상 포함하는 지연 검출 대상부; 및
    상기 복수의 테스트 모드 신호 중 어느 하나를 이용하여 지연 검출 대상부로부터 출력되는 지연 신호의 출력을 제어하기 위한 스위치/래치부
    를 포함하는 지연 요소의 지연 검출 장치.
  3. 제2항에 있어서, 상기 복수의 테스트 모드 신호는,
    상기 지연 검출 대상부에 입력되는 입력 테스트 모드 신호;
    상기 스위치/래치부를 제어하기 위한 스위칭 테스트 모드 신호; 및
    상기 지연 신호 출력 수단을 제어하기 위한 출력 테스트 모드 신호
    를 포함하고,
    상기 입력 테스트 모드 신호, 스위칭 테스트 모드 신호 및 출력 테스트 모드 신호는 펄스형 클럭 - 상기 펄스형 클럭은 상기 외부클럭에 동기됨 - 에 동기되어 생성되는 지연 요소의 지연 검출 장치.
  4. 제3항에 있어서, 상기 스위치/래치부는,
    스위칭 테스트 모드 신호에 제어받아 입력되는 입력 테스트 모드 지연 신호 - 상기 입력 테스트 모드 지연 신호는 상기 입력 테스트 모드 신호가 지연 검출 대상부를 통과하면서 지연된 신호임 - 를 전달하기 위한 전달 게이트;
    상기 전달 게이트의 출력을 래칭하기 위한 래치
    를 포함하는 지연 요소의 지연 검출 장치.
  5. 제4항에 있어서,
    상기 입력 테스트 모드 신호는 첫번째 펄스형 클럭에 응답하여 활성화되고, 상기 스위칭 테스트 모드 신호는 두번째 이상의 펄스형 클럭에 응답하여 활성화되 며, 상기 첫번째 펄스형 클럭과 상기 두번째 이상의 펄스형 클럭의 간격이 증가 혹은 감소될 수 있는 지연 요소의 지연 검출 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 입력 테스트 모드 신호와 상기 스위칭 테스트 모드 신호를 전달하는 파이프라인의 지연량은 동일한 것을 특징으로 하는 지연 요소의 지연 검출 장치.
  7. 삭제
  8. 반도체 소자에 있어서,
    외부에서 인가되는 외부클럭에 동기되는 신호를 이용하여 상기 반도체 소자 내 지연 요소가 발생시키는 지연 신호를 검출하는 제1 단계; 및
    상기 외부클럭에 동기되는 신호를 이용하여 상기 제1 단계에서 검출된 지연 신호를 데이터 패드로 출력하는 제2 단계를 포함하며,
    상기 제1 단계는,
    커맨드 신호와 어드레스 신호 그리고 상기 클럭에 동기되는 펄스형 클럭을 입력받아 복수의 테스트 모드 신호 - 상기 복수의 테스트 모드 신호는 입력 테스트 모드 신호, 스위칭 테스트 모드 신호 및 출력 테스트 모드 신호를 포함함 - 를 발생시키는 단계;
    상기 입력 테스트 모드 신호를 이용하여 상기 지연 요소를 통과하는 입력 테스트 모드 지연 신호를 출력하는 단계; 및
    상기 스위칭 테스트 모드 신호를 이용하여 상기 입력 테스트 모드 지연 신호의 출력을 제어하는 단계
    를 포함하는 지연 요소의 지연 검출 방법.
  9. 제8항에 있어서,
    상기 입력 테스트 모드 신호, 스위칭 테스트 모드 신호 및 출력 테스트 모드 신호는 펄스형 클럭 - 상기 펄스형 클럭은 상기 외부클럭에 동기됨 - 에 동기되어 생성되는 지연 요소의 지연 검출 방법.
  10. 제9항에 있어서,
    상기 입력 테스트 모드 신호는 첫번째 펄스형 클럭에 응답하여 활성화되고, 상기 스위칭 테스트 모드 신호는 두번째 이상의 펄스형 클럭에 응답하여 활성화되며, 상기 첫번째 펄스형 클럭과 상기 두번째 이상의 펄스형 클럭의 간격이 증가 혹은 감소될 수 있는 지연 요소의 지연 검출 방법.
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