KR20170101597A - 테스트 장치 - Google Patents

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KR20170101597A
KR20170101597A KR1020160024360A KR20160024360A KR20170101597A KR 20170101597 A KR20170101597 A KR 20170101597A KR 1020160024360 A KR1020160024360 A KR 1020160024360A KR 20160024360 A KR20160024360 A KR 20160024360A KR 20170101597 A KR20170101597 A KR 20170101597A
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정종호
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Abstract

본 기술은 테스트 장치 외부에서 제공된 외부 회송 지연 값과, 내부적으로 검출한 회송 지연 검출 값의 차이에 따라 상기 리드 데이터를 지연시켜 지연된 리드 데이터를 생성하도록 구성된 지연 보상부; 및 상기 지연된 리드 데이터와 기준 데이터를 비교하여 테스트 결과 판정 동작을 수행하도록 구성된 판정부를 포함하며, 상기 회송 지연 검출 값은 상기 반도체 칩에 리드 명령을 포함하는 라이트 데이터를 출력한 시점부터 상기 반도체 칩으로부터 리드 데이터가 입력되는 시점까지의 시간을 검출하여 생성될 수 있다.

Description

테스트 장치{TEST APPARATUS}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 장치를 테스트하기 위한 테스트 장치에 관한 것이다.
반도체 칩 예를 들어, 메모리 칩의 데이터 입/출력 동작을 테스트하기 위한 테스트 장치는 메모리 칩에 라이트 데이터를 기록하고, 이후 리드 명령에 따라 메모리 칩에서 출력되는 리드 데이터를 자신이 기록했던 라이트 데이터와 비교하여 패스/페일을 판정할 수 있다.
이때 리드 명령이 생성된 시점에서 리드 데이터가 입력되는 시점까지의 지연 시간을 회송 지연 시간(TAD: Turn around Delay)이라 칭할 수 있다.
회송 지연 시간에는 비동기 지연(asynchronous delay) 성분이 포함되는데, 이는 PVT(Power, Voltage, Temperature) 변동에 영향을 받으므로 그 값이 달라질 수 있고, 테스트 장치는 회송 지연 시간의 변동을 알 수 없으므로 테스트 동작의 신뢰성이 저하될 수 있다.
본 발명의 실시예는 회송 지연 시간을 테스트 대상 칩에 맞도록 보상할 수 있는 테스트 장치를 제공한다.
본 발명의 실시예는 테스트 장치 외부에서 제공된 외부 회송 지연 값과, 내부적으로 검출한 회송 지연 검출 값의 차이에 따라 상기 리드 데이터를 지연시켜 지연된 리드 데이터를 생성하도록 구성된 지연 보상부; 및 상기 지연된 리드 데이터와 기준 데이터를 비교하여 테스트 결과 판정 동작을 수행하도록 구성된 판정부를 포함하며, 상기 회송 지연 검출 값은 상기 반도체 칩에 리드 명령을 포함하는 라이트 데이터를 출력한 시점부터 상기 반도체 칩으로부터 리드 데이터가 입력되는 시점까지의 시간을 검출하여 생성될 수 있다.
본 발명의 실시예는 회송 지연 시간 보상 모드에서 리드 명령을 포함하는 라이트 데이터가 출력되는 제 1 시점부터 테스트 대상 칩에서 출력되는 리드 데이터가 입력되는 제 2 시점까지의 회송 지연 시간을 검출하여 상기 리드 데이터의 지연 보상 시간을 설정하고, 노멀 테스트 모드에서 상기 지연 보상 시간만큼 상기 리드 데이터를 지연시켜 지연된 리드 데이터를 생성하고, 상기 지연된 리드 데이터를 기준 데이터와 비교하여 테스트 결과 판정 동작을 수행할 수 있다.
본 기술은 회송 지연 시간을 테스트 대상 칩에 맞도록 보상하여 테스트 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 테스트 칩(100)의 구성을 나타낸 도면,
도 2는 도 1에 따른 회송 지연 시간을 설명하기 위한 도면,
도 3은 도 1의 테스트부(400)의 구성을 나타낸 도면,
도 4는 도 3의 지연 보상부(500)의 구성을 나타낸 도면이고,
도 5는 도 4의 제어기(506)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 칩(100)은 복수의 채널 예를 들어, 제 1 및 제 2 채널(102, 103)을 통해 테스트 대상 칩 예를 들어, 메모리 칩(101)과 연결될 수 있다.
테스트 칩(100)은 복수의 경로 회로 예를 들어, 제 1 및 제 2 경로 회로(210, 220) 및 테스트부(400)를 포함할 수 있다.
제 1 경로 회로(210)는 라이트 데이터(DOUT<0:3>)를 제 1 채널(102)을 통해 메모리 칩(101)으로 전송할 수 있다.
이때 라이트 데이터(DOUT<0:3>)는 버스트 랭스(BL: Burst Length)가 '4'인 경우의 라이트 데이터의 예를 든 것이다.
라이트 데이터(DOUT<0:3>)는 명령 예를 들어, 리드 명령 또는 라이트 명령을 포함할 수 있다.
라이트 데이터(DOUT<0:3>) 중에서 일부를 정해진 값(predetermined value)으로 설정(setting)함으로써 메모리 칩(101)이 라이트 데이터(DOUT<0:3>)를 명령 예를 들어, 리드 명령 또는 라이트 명령으로 인식할 수 있다.
제 1 경로 회로(210)는 직렬화기(211), 지연기(212) 및 송신기(TX)(213)를 포함할 수 있다.
직렬화기(211)는 라이트 데이터(DOUT<0:3>)를 직렬화하여 출력할 수 있다.
지연기(212)는 직렬화기(211)의 출력을 설정 시간만큼 지연시켜 출력할 수 있다.
송신기(213)는 지연기(212)의 출력을 제 1 채널(102)로 전송할 수 있다.
제 2 경로 회로(220)는 제 2 채널(103)를 통해 메모리 칩(101)으로부터 전송되는 리드 데이터(DIN<0:3>)를 테스트부(400)에 전송할 수 있다.
제 2 경로 회로(220)는 수신기(RX)(221), 지연기(222) 및 병렬화기(223)를 포함할 수 있다.
수신기(221)는 제 2 채널(103)을 통해 전송되는 데이터를 수신하여 출력할 수 있다.
지연기(222)는 수신기(221)의 출력을 설정 시간만큼 지연시켜 출력할 수 있다.
병렬화기(223)는 지연기(222)의 출력을 병렬화하여 리드 데이터(DIN<0:3>)로서 테스트부(400)에 입력시킬 수 있다.
테스트부(400)는 예를 들어, 알고리듬 패턴 발생기(ALPG: Algorithmic Pattern Generator)를 포함할 수 있다.
테스트부(400)는 테스트 장치(100) 외부에서 제공된 외부 회송 지연 값(TAD_EX)과, 반도체 칩(101)에 리드 명령을 포함하는 라이트 데이터(DOUT<0:3>를 출력한 시점부터 반도체 칩(101)에서 출력된 리드 데이터(DIN<0:3>)가 입력되는 시점까지의 시간을 검출하여 생성한 회송 지연 검출 값의 차이에 따라 리드 데이터(DIN<0:3>)를 지연시키고, 지연된 리드 데이터와 라이트 데이터를 비교하여 메모리 칩(101)의 패스(Pass) 또는 페일(Fail)을 판정할 수 있다.
이때 라이트 데이터(DOUT<0:3>)가 출력되어 제 1 경로 회로(210), 제 1 채널(102), 메모리 칩(101), 제 2 채널(103) 및 제 2 경로 회로(220)를 경유하고 테스트부(400)에 입력될 때까지의 시간을 회송 지연 시간(TAD: Turn around Delay)이라 할 수 있다.
회송 지연 시간(TAD)은 성분 별로 제 1 경로 회로(210)에 따른 지연 시간 tTX, 제 1 채널(102)에 따른 지연 시간 tCH, 제 2 채널(103)에 따른 지연 시간 tCH과 제 2 경로 회로(220)에 따른 지연 시간 tRX 및
메모리 칩(101)이 라이트 데이터(DOUT<0:3>)로부터 리드 명령(RD)을 인식하여 실제 데이터가 출력되기까지의 지연 시간인 리드 레이턴시 RL로 구분될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 회송 지연 시간(TAD)은 tTX + 2*tCH + RL + tRX로 정의될 수 있다.
본 발명의 실시예는 회송 지연 시간(TAD)을 자체적으로 검출하고, 검출된 값을 회송 지연 검출 값으로 이용하여 리드 데이터(DIN<0:3>)의 지연 시간을 보상하고, 지연된 리드 데이터와 라이트 데이터를 비교하여 메모리 칩(101)의 패스 또는 패일을 판정할 수 있다.
도 3에 도시된 바와 같이, 테스트부(400)는 지연 보상부(500) 및 판정부(600)를 포함할 수 있다.
지연 보상부(500)는 외부 회송 지연 값(TAD_EX)과, 메모리 칩(101)에 리드 명령(RD)이 포함된 라이트 데이터(DOUT)를 출력한 시점부터 메모리 칩(101)에서 리드 데이터(DIN)가 입력되는 시점까지의 시간을 검출하여 생성한 회송 지연 검출 값의 차이에 따라 리드 데이터(DIN)를 지연시켜 지연된 리드 데이터(DIN_DLY)를 생성할 수 있다.
지연 보상부(500)는 조정 인에이블 신호(CAL_EN), 라이트 데이터(DOUT), 리드 데이터(DIN), 클럭 신호(CLK) 및 외부 회송 지연 값(TAD_EX)에 따라 지연된 리드 데이터(DIN_DLY)를 생성할 수 있다.
판정부(600)는 지연된 리드 데이터(DIN_DLY)와 라이트 데이터(DOUT)를 비교하여 패스(Pass) 또는 페일(Fail)을 정의하는 판정 신호(PASS)를 생성할 수 있다.
도 4에 도시된 바와 같이, 지연 보상부(500)는 지연 회로(501), 다중화기(502), 레지스터(503), 구간 신호 생성기(504, 505) 및 제어기(506)를 포함할 수 있다.
지연 회로(501)는 리드 데이터(DIN)를 클럭 신호(CLK)에 따라 지연시켜 복수의 지연 신호(0D - 3D)를 생성할 수 있다.
리드 데이터(DIN)는 DIN<0:3> 중에서 어느 하나일 수 있다.
지연 회로(501)는 복수의 플립플롭(DFF)을 포함할 수 있다.
복수의 플립플롭(DFF)은 리드 데이터(DIN) 또는 이전 플립플롭(DFF)의 출력을 클럭 신호(CLK)에 따라 쉬프트시켜 복수의 지연 신호(0D - 3D)를 생성할 수 있다.
다중화기(502)는 제어 신호(CTRLD)에 따라 복수의 지연 신호(0D - 3D) 중에서 하나를 선택하여 지연된 리드 데이터(DIN_DLY)로서 출력할 수 있다.
레지스터(503)는 외부에서 제공된 회송 지연 값 즉, 외부 회송 지연 값(TAD_EX)을 저장할 수 있다.
구간 신호 생성기(504, 505)는 조정 인에이블 신호(CAL_EN)와 라이트 데이터DOUT) 및 리드 데이터(DIN)에 따라 제 1 및 제 2 구간 신호(SRART_CNT, END_CNT)를 생성할 수 있다.
구간 신호 생성기(504, 505)는 제 1 로직 게이트(504) 및 제 2 로직 게이트(505)를 포함할 수 있다.
제 1 로직 게이트(504)는 조정 인에이블 신호(CAL_EN)가 활성화 레벨(예를 들어, 하이 레벨)인 상태에서 라이트 데이터(DOUT)가 하이 레벨로 천이하면 제 1 구간 신호(SRART_CNT)를 하이 레벨로 출력할 수 있다.
제 2 로직 게이트(505)는 조정 인에이블 신호(CAL_EN)가 하이 레벨인 상태에서 리드 데이터(DIN)가 하이 레벨로 천이하면 제 2 구간 신호(END_CNT)를 하이 레벨로 출력할 수 있다.
이때 라이트 데이터(DOUT)를 입력 받는 제 1 로직 게이트(504)의 입력 단이 하이 레벨로 천이하는 타이밍이 라이트 데이터(DOUT)의 출력 시점이 될 수 있다.
리드 데이터(DIN)를 입력 받는 제 2 로직 게이트(505)의 입력 단이 하이 레벨로 천이하는 타이밍이 리드 데이터(DIN)의 입력 시점이 될 수 있다.
결국, 제 1 구간 신호(SRART_CNT)가 하이 레벨로 천이하는 시점부터 제 2 구간 신호(END_CNT)가 하이 레벨로 천이하는 시점까지의 지연 시간이 실질적인 회송 지연 시간(TAD)에 해당할 수 있다.
제어기(506)는 제 1 및 제 2 구간 신호(SRART_CNT, END_CNT)와 클럭 신호(CLK)에 따라 회송 지연 시간을 검출하고, 외부 회송 지연 값(TAD_EX)과 검출된 회송 지연 값의 차이에 따라 제어 신호(CTRLD)를 생성할 수 있다.
도 5에 도시된 바와 같이, 제어기(506)는 래치(510), 카운터(520) 및 연산기(530)를 포함할 수 있다.
래치(510)는 제 1 및 제 2 구간 신호(SRART_CNT, END_CNT)에 따라 카운팅 인에이블 신호(CNT_EN)를 생성할 수 있다.
래치(510)는 제 1 구간 신호(SRART_CNT)의 활성화에 따라 카운팅 인에이블 신호(CNT_EN)를 활성화시키고, 제 2 구간 신호(END_CNT)의 활성화에 따라 카운팅 인에이블 신호(CNT_EN)를 비 활성화시킬 수 있다.
카운터(520)는 카운팅 인에이블 신호(CNT_EN)에 따라 클럭 신호(CLK)를 카운트하여 회송 지연 시간을 검출할 수 있다.
카운터(520)는 카운팅 인에이블 신호(CNT_EN)의 활성화 구간에 해당하는 클럭 신호(CLK)를 카운트한 카운팅 값을 회송 지연 검출 값(TAD_CAL)으로서 출력할 수 있다.
연산기(530)는 외부 회송 지연 값(TAD_EX)과 회송 지연 검출 값(TAD_CAL)의 차이를 연산한 결과 값을 제어 신호(CTRLD)로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 테스트 장치(100)의 동작을 설명하면 다음과 같다.
도 1을 참조하면, 테스트부(400)는 라이트 동작을 수행한다. 즉, 라이트 명령과 함께 정해진 패턴의 데이터를 출력함으로써 메모리 칩(101)에 데이터 라이트가 이루어지도록 할 수 있다.
도 4를 참조하면, 테스트부(400)는 라이트 동작 이후, 조정 인에이블 신호(CAL_EN)를 하이 레벨로 활성화시킴으로써 회송 지연 시간 보상 모드로 진입한다.
회송 지연 시간 보상 모드에서 리드 명령(RD)을 포함하는 라이트 데이터(DOUT<0:3>)를 메모리 칩(101)에 출력할 수 있다.
조정 인에이블 신호(CAL_EN)가 하이 레벨인 상태에서 라이트 데이터(DOUT<0:3>)가 출력됨에 따라 즉, 라이트 데이터(DOUT<0:3>) 중에서 정해진 비트(bit)의 레벨이 하이로 천이함에 따라 제 1 구간 신호(SRART_CNT)가 하이 레벨로 활성화될 수 있다.
도 5를 참조하면, 제 1 구간 신호(SRART_CNT)가 하이 레벨로 천이됨에 따라 카운팅 인에이블 신호(CNT_EN)가 활성화될 수 있다.
카운팅 인에이블 신호(CNT_EN)가 활성화됨에 따라 카운터(520)가 클럭 신호(CLK) 카운팅을 개시할 수 있다.
한편, 도 1을 참조하면, 메모리 칩(101)이 라이트 데이터(DOUT<0:3>)에 포함된 리드 명령(RD)을 인식하여 리드 데이터(DIN<0:3>)를 출력할 수 있다.
도 4를 참조하면, 리드 데이터(DIN<0:3>)가 테스트부(400)로 입력됨에 따라 즉, 리드 데이터(DIN<0:3>) 중에서 정해진 비트의 레벨이 하이로 천이함에 따라 제 2 구간 신호(END_CNT)가 하이 레벨로 활성화될 수 있다.
도 5를 참조하면, 제 2 구간 신호(END_CNT)가 하이 레벨로 천이됨에 따라 카운팅 인에이블 신호(CNT_EN)가 비 활성화될 수 있다.
카운터(520)는 카운팅 인에이블 신호(CNT_EN)가 비 활성화되는 시점까지 클럭 신호(CLK)를 카운팅한 값을 회송 지연 검출 값(TAD_CAL)으로서 출력할 수 있다.
연산기(530)가 외부 회송 지연 값(TAD_EX)과 회송 지연 검출 값(TAD_CAL)의 차이를 연산하고, 그 연산 결과 값을 제어 신호(CTRLD)로서 출력할 수 있다.
제어 신호(CTRLD)에 따라 리드 데이터(DIN<0:3>)의 지연 보상 시간이 결정될 수 있다.
한편, 제 2 구간 신호(END_CNT)가 활성화되고 정해진 타이밍 이후에 조정 인에이블 신호(CAL_EN)를 로우 레벨로 비 활성화시킴으로써 노멀 테스트 모드로 진입할 수 있다.
노멀 테스트 모드에서 리드 명령(RD)에 따른 리드 데이터(DIN<0:3>)가 입력되면, 지연 회로(501)를 통해 제어 신호(CTRLD)에 따라 정해진 시간만큼 리드 데이터(DIN<0:3>)를 지연시켜 생성한 지연된 리드 데이터(DIN_DLY)가 판정부(600)에 제공될 수 있다.
판정부(600)는 지연된 리드 데이터(DIN_DLY)와 라이트 데이터(DOUT)를 비교하여 패스(Pass) 또는 페일(Fail)을 정의하는 판정 신호(PASS)를 생성할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 테스트 장치 외부에서 제공된 외부 회송 지연 값과, 내부적으로 검출한 회송 지연 검출 값의 차이에 따라 상기 리드 데이터를 지연시켜 지연된 리드 데이터를 생성하도록 구성된 지연 보상부; 및
    상기 지연된 리드 데이터와 기준 데이터를 비교하여 테스트 결과 판정 동작을 수행하도록 구성된 판정부를 포함하며,
    상기 회송 지연 검출 값은 상기 반도체 칩에 리드 명령을 포함하는 라이트 데이터를 출력한 시점부터 상기 반도체 칩으로부터 리드 데이터가 입력되는 시점까지의 시간을 검출하여 생성되는 테스트 장치.
  2. 제 1 항에 있어서,
    상기 테스트 장치와 상기 반도체 칩은 제 1 채널과 제 2 채널을 통해 연결되고,
    상기 라이트 데이터를 상기 제 1 채널로 전송하기 위한 제 1 경로 회로, 및
    상기 제 2 채널을 통해 전송되는 상기 리드 데이터를 상기 테스트부로 전송하기 위한 제 2 경로 회로를 더 포함하는 테스트 장치.
  3. 제 2 항에 있어서,
    상기 제 1 경로 회로는
    상기 라이트 데이터를 직렬화하여 출력하는 직렬화기, 및
    상기 직렬화기의 출력을 상기 제 1 채널로 송신하는 송신기를 포함하는 테스트 장치.
  4. 제 2 항에 있어서,
    상기 제 2 경로 회로는
    상기 리드 데이터를 수신하는 수신기, 및
    상기 수신기의 출력을 병렬화하여 상기 테스트부로 송신하는 병렬화기를 포함하는 테스트 장치.
  5. 제 1 항에 있어서,
    상기 지연 보상부는
    상기 리드 데이터를 지연시켜 복수의 지연 신호를 생성하는 지연 회로,
    제어 신호에 따라 상기 복수의 지연 신호 중에서 하나를 선택하여 상기 지연된 리드 데이터로서 출력하는 다중화기,
    조정 인에이블 신호, 상기 라이트 데이터 및 상기 리드 데이터에 따라 구간 신호를 생성하는 구간 신호 생성기, 및
    상기 구간 신호 및 클럭 신호에 따라 상기 회송 지연 검출 값을 생성하고, 상기 외부 회송 지연 값과 상기 회송 지연 검출 값에 따라 상기 제어 신호를 생성하도록 구성된 제어기를 포함하는 테스트 장치.
  6. 제 5 항에 있어서,
    상기 구간 신호 생성기는
    상기 조정 인에이블 신호와 상기 라이트 데이터에 따라 제 1 구간 신호를 생성하도록 구성된 제 1 로직 게이트, 및
    상기 조정 인에이블 신호와 상기 리드 데이터에 따라 제 2 구간 신호를 생성하도록 구성된 제 2 로직 게이트를 포함하는 테스트 장치.
  7. 제 5 항에 있어서,
    상기 제어기는
    상기 구간 신호에 따라 카운팅 인에이블 신호를 생성하도록 구성된 래치,
    상기 카운팅 인에이블 신호에 따라 상기 클럭 신호를 카운팅한 값을 상기 회송 지연 검출 값으로서 출력하도록 구성된 카운터, 및
    상기 외부 회송 지연 값과 상기 회송 지연 검출 값의 차이를 연산한 결과 값을 상기 제어 신호로서 출력하도록 구성된 연산기를 포함하는 테스트 장치.
  8. 제 5 항에 있어서,
    상기 지연 회로는
    상기 리드 데이터 또는 이전 플립플롭의 출력을 상기 클럭 신호에 따라 쉬프트 시키도록 구성된 복수의 플릅플롭을 포함하는 테스트 장치.
  9. 회송 지연 시간 보상 모드에서 리드 명령을 포함하는 라이트 데이터가 출력되는 제 1 시점부터 테스트 대상 칩에서 출력되는 리드 데이터가 입력되는 제 2 시점까지의 회송 지연 시간을 검출하여 상기 리드 데이터의 지연 보상 시간을 설정하고,
    노멀 테스트 모드에서 상기 지연 보상 시간만큼 상기 리드 데이터를 지연시켜 지연된 리드 데이터를 생성하고, 상기 지연된 리드 데이터를 기준 데이터와 비교하여 테스트 결과 판정 동작을 수행하도록 구성된 테스트 장치.
  10. 제 9 항에 있어서,
    상기 테스트 장치는
    조정 인에이블 신호를 활성화시켜 상기 회송 지연 시간 보상 모드로 진입하는 테스트 장치.
  11. 제 11 항에 있어서,
    상기 테스트 장치는
    상기 조정 인에이블 신호를 비 활성화시켜 상기 노멀 테스트 모드로 진입하는 테스트 장치.
  12. 제 9 항에 있어서,
    상기 테스트 장치는
    상기 리드 데이터를 지연시켜 복수의 지연 신호를 생성하는 지연 회로,
    제어 신호에 따라 상기 복수의 지연 신호 중에서 하나를 선택하여 상기 지연된 리드 데이터로서 출력하는 다중화기,
    상기 조정 인에이블 신호, 상기 라이트 데이터 및 상기 리드 데이터에 따라 상기 제 1 시점에서 상기 제 2 시점까지의 구간을 정의하는 구간 신호를 생성하는 구간 신호 생성기, 및
    상기 구간 신호 및 클럭 신호에 따라 상기 회송 지연 시간에 해당하는 회송 지연 검출 값을 생성하고, 외부 회송 지연 값과 상기 회송 지연 검출 값에 따라 상기 제어 신호를 생성하도록 구성된 제어기를 포함하는 테스트 장치.
  13. 제 12 항에 있어서,
    상기 지연 회로는
    상기 리드 데이터 또는 이전 플립플롭의 출력을 상기 클럭 신호에 따라 쉬프트 시키도록 구성된 복수의 플릅플롭을 포함하는 테스트 장치.
  14. 제 12 항에 있어서,
    상기 구간 신호 생성기는
    상기 조정 인에이블 신호와 상기 라이트 데이터에 따라 상기 제 1 시점에 활성화되는 제 1 구간 신호를 생성하도록 구성된 제 1 로직 게이트, 및
    상기 조정 인에이블 신호와 상기 리드 데이터에 따라 상기 제 2 시점에 활성화되는 제 2 구간 신호를 생성하도록 구성된 제 2 로직 게이트를 포함하는 테스트 장치.
  15. 제 12 항에 있어서,
    상기 제어기는
    상기 구간 신호에 따라 카운팅 인에이블 신호를 생성하도록 구성된 래치,
    상기 카운팅 인에이블 신호에 따라 상기 클럭 신호를 카운팅한 값을 상기 회송 지연 검출 값으로서 출력하도록 구성된 카운터, 및
    상기 외부 회송 지연 값과 상기 회송 지연 검출 값의 차이를 연산한 결과 값을 상기 제어 신호로서 출력하도록 구성된 연산기를 포함하는 테스트 장치.
  16. 제 9 항에 있어서,
    상기 테스트 장치와 상기 테스트 대상 칩은 제 1 채널과 제 2 채널을 통해 연결되고,
    상기 테스트 장치는 상기 라이트 데이터를 상기 제 1 채널로 전송하기 위한 제 1 경로 회로, 및
    상기 제 2 채널을 통해 전송되는 상기 리드 데이터를 상기 테스트부로 전송하기 위한 제 2 경로 회로를 포함하는 테스트 장치.
  17. 제 16 항에 있어서,
    상기 제 1 경로 회로는
    상기 라이트 데이터를 직렬화하여 출력하는 직렬화기, 및
    상기 직렬화기의 출력을 상기 제 1 채널로 송신하는 송신기를 포함하는 테스트 장치.
  18. 제 16 항에 있어서,
    상기 제 2 경로 회로는
    상기 리드 데이터를 수신하는 수신기, 및
    상기 수신기의 출력을 병렬화하여 상기 테스트부로 송신하는 병렬화기를 포함하는 테스트 장치.
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