CN116303165A - 多芯片同步系统及方法 - Google Patents
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Abstract
本发明公开了一种多芯片同步系统及方法，包括电子设备和校准设备，电子设备连接多个ALPG，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，其中：电子设备，用于向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；校准设备，用于向基准芯片发送第一校准信号；电子设备，还用于根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定，保证多个芯片可以同步发送信号。
Description
技术领域
本发明涉及于芯片测试技术领域，特别是涉及多芯片同步系统及方法。
背景技术
自动测试设备(Automatic Test Equipment，ATE)是一种通过计算机和专用设备对集成电路进行自动化测试的系统。在半导体芯片测试领域，由于被测芯片管脚数量大，需要测试设备中的多个芯片协同配合才能完成测试。
现有技术中，通常采用单个芯片方案进行测试，不仅成本高且功耗大，因此需要一种协同多个芯片同步的系统完成被测芯片的测试。
发明内容
本发明的主要目的在于提供一种多芯片同步系统及方法，旨在解决现有技术中采用单个芯片方案进行测试，不仅成本高且功耗大，需要一种协同多个芯片同步的系统完成被测芯片测试的技术问题。
为了实现上述目的，本发明第一方面提供了一种多芯片同步系统，包括电子设备和校准设备，电子设备连接多个ALPG，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，电子设备，用于向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；校准设备，用于向基准芯片发送第一校准信号；电子设备，还用于根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定。
可选的，多个芯片中每个芯片设有多个IO口，其中：电子设备，还用于向第一ALPG发送第二控制信号，第二控制信号用于第一ALPG向第二芯片发送第二校准信号，第二校准信号用于第二芯片通过第一IO口向校准设备发送第二校准信号，第二芯片为与第一ALPG连接的多个芯片中的任一芯片，第一IO口为第二芯片设有的多个IO口中除基准IO口之外任一IO口；校准设备，还用于通过基准IO口向第二芯片发送第二校准信号；电子设备，还用于根据第二延迟时间对第一IO口进行同步，第二延迟时间根据第一IO口发送第二校准信号的时间和基准IO口接收第二校准信号的时间确定。
可选的，电子设备连接多个同步板，多个同步板中每个同步板连接多个控制板，每个控制板分别连接多个ALPG，其中：电子设备，还用于在多个芯片同步完成后，向第一同步板发送第三控制信号，第三控制信号用于第一同步板向控制板发送第一同步信号，第一同步信号用于控制板延迟一个时钟后向多个ALPG发送第一同步信号，第一同步板为多个同步板中任一同步板。
可选的，多个同步板相互连接，其中：电子设备，还用于向主同步板发送通知信号，通知信号用于主同步板向第二同步板发送开始信号，开始信号用于控制第二同步板发送开始信号，第二同步板为多个同步板中除主同步板之外任一同步板；电子设备还用于在第二同步板发送开始信号后，向主同步板发送第四控制信号，第四控制信号用于主同步板延迟预设时间后发送开始信号以保证与第二同步板同步发送。
可选的，多芯片同步系统还包括连接器，其中：第一校准信号用于第一芯片向校准设备发送第一校准信号包括：第一校准信号用于第一芯片通过连接器向校准设备发送第一校准信。
可选的，多个芯片到连接器的长度与连接器到校准设备的长度相等。
可选的，多芯片同步系统还包括连接器，其中；第二校准信号用于第二芯片通过第一IO口向校准设备发送第二校准信号包括：第二校准信号用于第二芯片通过第一IO口经连接器向校准设备发送第二校准信号。
可选的，第二芯片到连接器的长度与连接器到校准设备的长度相等。
本申请实施例第二方面提供了一种多芯片同步方法，方法应用于包括电子设备和校准设备的多芯片同步系统，电子设备连接多个ALPG，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，其中：电子设备向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；校准设备向基准芯片发送第一校准信号；电子设备根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定。
由上可见，本申请提供了一种多芯片同步系统及方法，包括电子设备和校准设备，电子设备连接多个ALPG，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，其中：电子设备，用于向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；校准设备，用于向基准芯片发送第一校准信号；电子设备，还用于根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定，本申请中第一芯片发送第一校准信号，基准芯片接收第一校准信号，其中第一芯片为除基准芯片之外的任一芯片，将第一芯片与基准芯片建立关系，进而通过第一延迟时间对第一芯片进行同步校准，以保证多个芯片可以同步发送信号。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1是本申请实施例提供的一种多芯片同步系统的实施例结构示意图；
图2是本申请实施例提供的另一种多芯片同步系统的实施例结构示意图；
图3是本申请实施例提供的第三种多芯片同步系统的实施例结构示意图；
图4是本申请实施例提供的第四种多芯片同步系统的实施例结构示意图；
图5是本申请实施例提供的第五种多芯片同步系统的实施例结构示意图；
图6是本申请实施例提供的单芯片同步的实施例信号传输示意图；
图7是本申请实施例提供的单ALPG同步的实施例信号传输示意图；
图8是本申请实施例提供的一种多芯片同步系统的实施例信号传输示意图；
图9是本申请实施例提供的一种同步板间的实施例信号传输示意图；
图10是本申请实施例提供的一种多芯片同步方法的实施例流程示意图。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本发明实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况下，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当…时”或“一旦”或“响应于确定”或“响应于检测到”。类似的，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述的条件或事件]”或“响应于检测到[所描述条件或事件]”。
下面结合本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
为了解决现有技术的问题，本发明实施例提供了一种多芯片同步系统，如图1所示，包括电子设备和校准设备，电子设备连接多个算法图形产生器(Algorithmic PatternGenerator，ALPG)，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，其中：
电子设备，用于向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片和基准芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；校准设备，用于向基准芯片发送第一校准信号；电子设备，还用于根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定。
在一些实施例中，校准设备包括第一校准板和第二校准板。
在一些实施例中，如图2所示，图2为本申请实施例提供的多芯片同步系统的实施例的结构示意图，ASIC1为基准芯片，ASIC2、ASIC3和ASIC4为第一芯片，电子设备向ALPG1发送第一控制信号，第一控制信号用于ALPG1向ASIC1、ASIC2、ASIC3和ASIC4发送第一校准信号，第一校准信号用于ASIC2、ASIC3和ASIC4向第一校准板发送第一校准信号，第一校准板通过继电器切换将第一校准信号返回给ASIC1；通过继电器切换控制ASIC2发送第一校准信号，ASIC1接收第一校准信号；控制ASIC3发送第一校准信号，ASIC1接收第一校准信号，控制ASIC4发送第一校准信号，ASIC1接收第一校准信号。
在一些实施例中，连接器包括第一连接器和第二连接器。
在一些实施例中，如图3所示，第一校准信号用于第一芯片(ASIC2、ASIC3和ASIC4)通过第一连接器向第一校准板发送第一校准信，电子设备用于通过第一校准板向基准芯片(ASIC1)发送第一校准信号，基准芯片(ASIC1)和第一芯片(ASIC2、ASIC3和ASIC4)到第一连接器的长度与第一连接器到第一校准板的长度相等。
在一些实施例中，如图4所示，多个芯片中每个芯片设有多个输入输出(inputoutput，IO)口，其中：电子设备，还用于向第一ALPG发送第二控制信号，第二控制信号用于第一ALPG向第二芯片发送第二校准信号，第二校准信号用于第二芯片通过第一IO口向校准设备发送第二校准信号，第二芯片为与第一ALPG连接的多个芯片中的任一芯片，第一IO口为第二芯片设有的多个IO口中除基准IO口之外任一IO口；校准设备，还用于通过基准IO口向第二芯片发送第二校准信号；电子设备，还用于根据第二延迟时间对第一IO口进行同步，第二延迟时间根据第一IO口发送第二校准信号的时间和基准IO口接收第二校准信号的时间确定。
需要说明的是，第二芯片通过第一IO口向校准设备发送第二校准信号，校准设备通过基准IO口向第二芯片返回接收到的第二校准信号，电子设备根据第二延迟时间对第一IO口进行同步，可以保证第二芯片内部同步，由于第二芯片为与第一ALPG连接的多个芯片中的任一芯片，因此可以保证每个芯片内部同步。
在一些实施例中，如图5所示，第二校准信号用于第二芯片通过第一IO口(X0、X1、X2和X3)经第二连接器向第二校准板发送第二校准信号，第二芯片到第二连接器的长度与第二连接器到第二校准板的长度相等。
举例说明，如图6所示，ASIC1的X0、X1、X2和X3为第一IO口，ALPG给ASIC1发送4个第二校准信号，第二校准信号用于ASIC1通过第一IO口(X0、X1、X2和X3)经第二连接器(con)向第二校准板(CAL Board Type A)发送第二校准信号，通过第二校准板上的继电器切换控制X0发送第二校准信号，基准IO接收第二校准信号；X1发送第二校准信号，基准IO接收第二校准信号；X2发送第二校准信号，基准IO接收第二校准信号；以及X3发送第二校准信号，基准IO接收第二校准信号；进而获得第二校验信号通过不同传输路径的传输时间，根据以下公式确定传输路径：Dn＝n+2A+B，其中，Dn为第二校准信号通过第n个IO口的传输路径，Xn为第n个IO口的校准区间，A为第二连接器(con)到第二校准板(CAL Board Type A)的路径，B为第二连接器(con)到基准IO口的传输路径，其中，A、B延时固定，从而确定ASIC1全部管脚中最长的传输时间。
在一些实施例中，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，包括：第一控制信号用于第一ALPG向第一芯片的第一IO口发送第一校准信号。
在一些实施例中，第一校准信号用于第一芯片的第一IO口向校准设备发送第一校准信号；用于向基准芯片发送第一校准信号包括：用于向基准芯片的基准IO口发送第一校准信号。
在一个实施例中，电子设备，用于向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片的第一IO口发送第一校准信号，第一校准信号用于第一芯片的第一IO口向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；
校准设备，用于向基准芯片的基准IO口发送第一校准信号；
电子设备，还用于根据第一延迟时间对与第一ALPG连接的多个芯片的第一IO口进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定。
举例说明，如图7所示，ASIC1为基准芯片，ASIC2、ASIC3(图中未示出)和ASIC4为第一芯片，其中A、B延时固定，根据以上实施例可知，每个芯片(ASIC1、ASIC2、ASIC3和ASIC4)校准完成后可以得到每个芯片IO的最大传输时间，为了各个芯片之间进行同步，向ALPG发送第一控制信号，第一控制信号用于ALPG向第一芯片(ASIC2、ASIC3和ASIC4)的第一IO口(非校准IO口)发送第一校准信号，第一校准信号用于第一芯片(ASIC2、ASIC3和ASIC4)的第一IO口(非校准IO口)向第二校准板(CAL Board Type B)发送第一校准信号，当第一芯片发送第一校准信号，高精度同步时钟开始计时，第二校准板向基准芯片(ASIC1)的基准IO口返回第一校准信号，通过继电器切换控制ASIC2的非校准IO口发送第一校准信号，ASIC1的校准IO口接收第一校准信号，将XD2与D1max进行比较，获得差值Y2，其中，XD2为第一校准信号通过ASIC2第一IO口的传输时间，D1max为ASIC1校准完成后IO口传输最慢的传输时间，以此类推，分别获得Y3和Y4，根据Y2、Y3和Y4以及前面完成校准后已知的ASIC2、ASIC3和ASIC4各IO传输时间关系，可以得到ASIC2、ASIC3和ASIC4基于基准芯片(ASIC1)的基准IO的D2max、D3max、D4max，与D1max比较，将最大的Dnmax确定为第一延迟时间，根据第一延迟时间补偿全部芯片的非基准IO以保证芯片之间同步。
在一些实施例中，电子设备连接多个同步板，多个同步板中每个同步板连接多个控制板，每个控制板分别连接多个ALPG，其中：电子设备，还用于在多个芯片同步完成后，向第一同步板发送第三控制信号，第三控制信号用于第一同步板向控制板发送第一同步信号，第一同步信号用于控制板延迟一个时钟后向多个ALPG发送第一同步信号，第一同步板为多个同步板中任一同步板。
举例说明，如图8所示，任一同步板(SYNC1)与控制板(PGB)连接，PGB与ALPG1、ALPG6和ALPG12连接，当全部ALPG加载完成后，上报SYNC1等待开始信号状态，SYNC1下全部ALPG都处于等待开始信号状态，SYNC1的FPGA发送同步开始信号到PGB的FPGA，由PGB的FPGA统一打一拍(即延迟一个时钟周期)保证同步下发送给PGB下的所有ALPG。
在一些实施例中，如图9所示，多个同步板相互连接，其中：电子设备，还用于向主同步板发送通知信号，通知信号用于主同步板(SYNC1)的FPGA1向第二同步板(SYNC2)的FPGA2发送开始信号，开始信号用于控制第二同步板向下一级的控制板发送开始信号，第二同步板为多个同步板中除主同步板之外任一同步板；电子设备还用于在第二同步板发送开始信号后，向主同步板发送第四控制信号，第四控制信号用于主同步板延迟预设时间后向下一级的控制板发送开始信号以保证与第二同步板同步发送。
与上述一致地，请参阅图10，为本申请实施例提供的一种多芯片同步方法的实施例流程示意图。方法应用于包括电子设备和校准设备的多芯片同步系统，电子设备连接多个ALPG，多个ALPG中每个ALPG分别连接多个芯片，校准设备连接多个芯片，包括以下步骤：
步骤S10，电子设备向第一ALPG发送第一控制信号，第一控制信号用于第一ALPG向第一芯片发送第一校准信号，第一校准信号用于第一芯片向校准设备发送第一校准信号，第一ALPG为多个ALPG中任一ALPG，第一芯片为与第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；
步骤S20，校准设备向基准芯片发送第一校准信号；
步骤S30，电子设备根据第一延迟时间对与第一ALPG连接的多个芯片进行同步，第一延迟时间根据第一芯片发送第一校准信号的时间和基准芯片接收第一校准信号的时间确定。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看上述附图、公开内容、以及所附权利要求书，可理解并实现上述公开实施例的其他变化。在权利要求中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
本领域技术人员应明白，本申请的实施例可提供为方法、装置(设备)、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。计算机程序存储/分布在合适的介质中，与其它硬件一起提供或作为硬件的一部分，也可以采用其他分布形式，如通过Internet或其它有线或无线电信系统。
本申请是参照本申请实施例的方法、装置(设备)和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程信息提醒设备的处理器以产生一个机器，使得通过计算机或其他可编程信息提醒设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程信息提醒设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程信息提醒设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管结合具体特征及其实施例对本申请进行了描述，显而易见的，在不脱离本申请的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本申请的示例性说明，且视为已覆盖本申请范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (10)
1.一种多芯片同步系统，其特征在于，包括电子设备和校准设备，所述电子设备连接多个ALPG，所述多个ALPG中每个ALPG分别连接多个芯片，所述校准设备连接所述多个芯片，其中：
所述电子设备，用于向第一ALPG发送第一控制信号，所述第一控制信号用于所述第一ALPG向第一芯片发送第一校准信号，所述第一校准信号用于所述第一芯片向所述校准设备发送所述第一校准信号，所述第一ALPG为所述多个ALPG中任一ALPG，所述第一芯片为与所述第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；
所述校准设备，用于向所述基准芯片发送所述第一校准信号；
所述电子设备，还用于根据第一延迟时间对与所述第一ALPG连接的多个芯片进行同步，所述第一延迟时间根据所述第一芯片发送所述第一校准信号的时间和所述基准芯片接收所述第一校准信号的时间确定。
2.根据权利要求1所述的多芯片同步系统，其特征在于，所述多个芯片中每个芯片设有多个IO口，其中：
所述电子设备，还用于向所述第一ALPG发送第二控制信号，所述第二控制信号用于所述第一ALPG向第二芯片发送第二校准信号，所述第二校准信号用于所述第二芯片通过第一IO口向所述校准设备发送所述第二校准信号，所述第二芯片为与所述第一ALPG连接的多个芯片中的任一芯片，所述第一IO口为所述第二芯片设有的多个IO口中除基准IO口之外任一IO口；
所述校准设备，还用于通过所述基准IO口向所述第二芯片发送所述第二校准信号；
所述电子设备，还用于根据第二延迟时间对所述第一IO口进行同步，所述第二延迟时间根据所述第一IO口发送所述第二校准信号的时间和所述基准IO口接收所述第二校准信号的时间确定。
3.根据权利要求1所述的多芯片同步系统，其特征在于，所述第一控制信号用于所述第一ALPG向所述第一芯片发送第一校准信号，所述第一校准信号用于所述第一芯片向所述校准设备发送所述第一校准信号，包括：所述第一控制信号用于所述第一ALPG向所述第一芯片的第一IO口发送第一校准信号，所述第一校准信号用于所述第一芯片的第一IO口向所述校准设备发送所述第一校准信号；所述用于向所述基准芯片发送所述第一校准信号包括：用于向所述基准芯片的基准IO口发送所述第一校准信号。
4.根据权利要求1所述的多芯片同步系统，其特征在于，所述电子设备连接多个同步板，所述多个同步板中每个同步板连接多个控制板，每个控制板分别连接所述多个ALPG，其中：
所述电子设备，还用于在所述多个芯片同步完成后，向第一同步板发送第三控制信号，所述第三控制信号用于所述第一同步板向所述控制板发送第一同步信号，所述第一同步信号用于所述控制板延迟一个时钟后向所述多个ALPG发送所述第一同步信号，所述第一同步板为所述多个同步板中任一同步板。
5.根据权利要求3所述的多芯片同步系统，其特征在于，所述多个同步板相互连接，其中：
所述电子设备，还用于向主同步板发送通知信号，所述通知信号用于所述主同步板向第二同步板发送开始信号，所述开始信号用于控制所述第二同步板发送所述开始信号，所述第二同步板为所述多个同步板中除所述主同步板之外任一同步板；
所述电子设备还用于在所述第二同步板发送所述开始信号后，向所述主同步板发送第四控制信号，所述第四控制信号用于所述主同步板延迟预设时间后发送所述开始信号以保证与所述第二同步板同步发送。
6.根据权利要求1所述的多芯片同步系统，其特征在于，所述多芯片同步系统还包括连接器，其中：
所述第一校准信号用于所述第一芯片向所述校准设备发送所述第一校准信号包括：
所述第一校准信号用于所述第一芯片通过所述连接器向所述校准设备发送所述第一校准信。
7.根据权利要求6所述的多芯片同步系统，其特征在于，所述多个芯片到所述连接器的长度与所述连接器到所述校准设备的长度相等。
8.根据权利要求2所述的多芯片同步系统，其特征在于，所述多芯片同步系统还包括连接器，其中；
所述第二校准信号用于所述第二芯片通过第一IO口向所述校准设备发送所述第二校准信号包括：
所述第二校准信号用于所述第二芯片通过所述第一IO口经所述连接器向所述校准设备发送所述第二校准信号。
9.根据权利要求8所述的多芯片同步系统，其特征在于，所述第二芯片到所述连接器的长度与所述连接器到所述校准设备的长度相等。
10.一种多芯片同步方法，其特征在于，所述方法应用于包括电子设备和校准设备的多芯片同步系统，所述电子设备连接多个ALPG，所述多个ALPG中每个ALPG分别连接多个芯片，所述校准设备连接所述多个芯片，其中：
所述电子设备向第一ALPG发送第一控制信号，所述第一控制信号用于所述第一ALPG向第一芯片发送第一校准信号，所述第一校准信号用于所述第一芯片向所述校准设备发送所述第一校准信号，所述第一ALPG为所述多个ALPG中任一ALPG，所述第一芯片为与所述第一ALPG连接的多个芯片中除基准芯片之外的任一芯片；
所述校准设备向所述基准芯片发送所述第一校准信号；
所述电子设备根据第一延迟时间对与所述第一ALPG连接的多个芯片进行同步，所述第一延迟时间根据所述第一芯片发送所述第一校准信号的时间和所述基准芯片接收所述第一校准信号的时间确定。
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