CN113986633A - Fpga测量单元及基于fpga测量单元的通道延迟补偿方法、装置 - Google Patents

Abstract

本申请提供了一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置，测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。本申请能够对多个通道间的延迟进行精准补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准。

Description

FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、 装置

技术领域

本申请涉及软件技术领域，尤其是涉及一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置。

背景技术

在ATE设备中通常使用外部测量单元或者设备来测量每个SLOT插槽中所有信号(例如256个通道)到POGO被测设备的时间延迟偏差，为了保证测量精度，测量单元本身必须不额外引入偏差。在基于FPGA实现的测量单元中不同通道间往往会存在延迟偏差，包括走线延迟、器件延迟、采样时钟延迟等。现有技术中，为了消除基于FPGA的测量单元本身的偏差，通常在FPGA内部设置时序约束，通过该约束使FPGA内部走线优先按照设置值进行，然而这种方式约束精度较低，通常在ns数量级，无法完全消除测量单元本身引入的偏差，从而无法满足高速率、高精度应用的要求。

发明内容

本申请的目的在于提供一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置，能够对多个通道间的延迟进行精准补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准。

第一方面，本申请实施例提供一种FPGA测量单元，测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。

第二方面，本申请实施例提供一种基于FPGA测量单元的通道延迟补偿方法，方法应用于如第一方面所述的FPGA测量单元，该方法包括：针对每个通道，均执行以下步骤：通过脉冲信号发送单元向通道中的连接点发送脉冲信号，以使脉冲信号通过接收器和延迟调整模块到达采样寄存器；检测采样寄存器接收到脉冲信号时对应的第一时钟周期和第二时钟周期；第一时钟周期和第二时钟周期分别对应的采样值为0和1；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为通道对应的目标延迟时间；采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1；对通道对应的目标延迟时间进行存储；根据存储的多个通道分别对应的目标延迟时间进行通道延迟补偿。

进一步地，上述脉冲信号发送单元包括：依次连接的同步脉冲发送触发器、数据发送器和SMA接口；SMA接口连接于被测设备的连接点；通过脉冲信号发送单元向通道中的连接点发送脉冲信号的步骤，包括：通过同步脉冲发送触发器、数据发送器和SMA接口，发送与系统时钟同步的脉冲信号至通道中的连接点。

进一步地，上述采样值跳变条件包括：第二时钟周期对应的采样值跳变为0；延迟调整模块对应的延迟时间的初始值为0；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：按照指定时间间隔，增大延迟调整模块对应的延迟时间，将增大后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第二时钟周期对应的当前采样值是否为0；如果否，继续执行按照指定时间间隔，增大延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为0时的待选延迟时间确定为目标延迟时间。

进一步地，上述采样值跳变条件包括：第一时钟周期对应的采样值跳变为1；延迟调整模块对应的延迟时间的初始值为默认最大值；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：按照指定时间间隔，减小延迟调整模块对应的延迟时间，将减小后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第一时钟周期对应的当前采样值是否为1；如果否，继续执行按照指定时间间隔，减小延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为1时的待选延迟时间确定为目标延迟时间。

进一步地，上述逻辑单元还连接有存储器；对通道对应的目标延迟时间进行存储的步骤，包括：将通道对应的目标延迟时间存储于存储器中。

进一步地，上述根据存储的多个通道分别对应的目标延迟时间进行多通道延迟补偿的步骤，包括：在测量单元启动时，从存储器中加载多个通道分别对应的目标延迟时间至延迟调整模块中，以使延迟调整模块根据多个通道分别对应的目标延迟时间进行通道延迟补偿。

进一步地，上述通过脉冲信号发送单元向通道对应的连接点发送脉冲信号的步骤之后，还包括：记录脉冲信号发送时间；方法还包括：针对每个通道，根据通道对应的目标延迟时间和脉冲信号发送时间，计算通道对应的脉冲信号接收时间。

进一步地，上述根据通道对应的目标延迟时间和脉冲信号发送时间，计算通道对应的脉冲信号接收时间的步骤，包括：如果采样值跳变条件为：第二时钟周期对应的采样值跳变为0，根据以下算式计算通道对应的脉冲信号接收时间：

t1-t0＝count2*period-idelay0；

其中，t1表示脉冲信号接收时间；t0表示脉冲信号发送时间；count2表示第二时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间；

如果采样值跳变条件为：第一时钟周期对应的采样值跳变为1，根据以下算式计算通道对应的脉冲信号接收时间：

t2-t0＝count1*period+idelay0；

其中，t2表示脉冲信号接收时间；t0表示脉冲信号发送时间；count1表示第一时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间。

第三方面，本申请实施例还提供一种基于FPGA测量单元的通道延迟补偿装置，该装置应用于如第一方面所述的FPGA测量单元，该装置包括：脉冲信号发送模块，用于针对每个通道，通过脉冲信号发送单元向通道中的连接点发送脉冲信号，以使脉冲信号通过接收器和延迟调整模块到达采样寄存器；时钟周期检测模块，用于检测采样寄存器接收到脉冲信号时对应的第一时钟周期和第二时钟周期；第一时钟周期和第二时钟周期分别对应的采样值为0和1；延迟时间调整模块，用于调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为通道对应的目标延迟时间；采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1；延迟时间存储模块，用于对通道对应的目标延迟时间进行存储；通道延迟补偿模块，用于根据存储的多个通道分别对应的目标延迟时间进行通道延迟补偿。

本申请实施例提供的FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置中，FPGA测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。该测量单元通过延迟调整模块可以对各通道对应的延迟时间进行延迟补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准，从而提高测量精度。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种测试单元工作示意图；

图2为本申请实施例提供的一种测量单元的结构框图；

图3为本申请实施例提供的一种测量单元的电路结构示意图；

图4为本申请实施例提供的一种测量单元多通道延迟补偿方法的流程图；

图5为本申请实施例提供的一种延迟偏差补偿效果图；

图6为本申请实施例提供的一种测量单元多通道延迟补偿装置的结构框图。

具体实施方式

下面将结合实施例对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参见图1所示，在ATE设备中通常使用外部测量单元或者设备来测量每个SLOT插槽中所有信号到POGO连接器的时间延迟偏差，为了保证测量精度，测量单元本身必须不额外引入偏差，而在基于FPGA实现的测量单元中不同通道间往往会存在延迟偏差，包括走线延迟、器件延迟、采样时钟延迟等。为了消除测量单元本身的延迟，提高测量准确度，现有技术中通常会采用设置时序约束的方式进行处理，通过约束可以使FPGA内部走线优先按照设置值进行，然而这种方式约束精度较低，通常在ns数量级，无法完全消除测量单元本身引入的偏差的影响，从而无法满足高速率、高精度应用的要求。基于此，本申请实施例提供一种FPGA测量单元及基于FPGA测量单元的通道延迟补偿方法、装置，能够对多个通道间的延迟进行精准补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准。

为便于对本实施例进行理解，首先对本申请实施例所公开的一种测量单元进行详细介绍。

本申请实施例提供一种测量单元，参见图2所示，该测量单元包括：逻辑单元及与逻辑单元连接的脉冲信号发送单元和多个输入输出单元；输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；采样寄存器和脉冲信号发送单元连接同一系统时钟；脉冲信号发送单元与被测设备中的多个连接点连接；多个连接点分别与多个接收器一一对应连接；从一个连接点到一个采样寄存器的完整路径为一个通道；延迟调整模块用于对通道间的延迟偏差进行补偿。

该测量单元通过延迟调整模块可以对各通道对应的延迟时间进行延迟补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准，从而提高测量精度。

上述被测设备可以是连接器，通过插拨线缆进行物理走线连接，也可以是焊盘或过孔之类的，可以实现线路连接的连接部件。下面以被测设备为连接器为例进行说明，参见图3所示，图中各标号对应的器件如下：

①FPGA内部IOB模块，即上述输入输出单元，模块内部包括数据发送器TX、数据接收器RX、延迟调整模块IDELAY和采样寄存器；

②SMA接口，用于输出同步脉冲信号，可通道铜轴线缆将该信号依次连接至连接器的不同连接点，如TC0-TC255；

③连接器，信号通过物理走线与FPGA的测试通道接口相连；

④系统时钟CLK，所有信号发送采样均与该时钟同步；

⑤FPGA测试通道接口，通常包括数十路至数百路通道，通过连接器或者线缆与被测信号相连；

⑥同步脉冲发送触发器，用于发送与系统时钟同步的脉冲信号；

⑦信号接收采样寄存器，用于接收脉冲信号；

⑧IDELAY模块，自带PVT实时补偿，且支持ps级时间延迟调整；

从图3中可以看出，一个通道指的是Tpcb、Tpackage和Tiob对应的总的完整线路，也就是从TC0开始一直到采样寄存器之间的完整线路，其中，Tpcb表示走线延迟，Tpackage表示器件延迟，Tiob表示线路逻辑综合延迟，这些延迟在测量单元进行测量时会严重影响测量的准确性，因此需要通过本申请中的方法将上述多种延迟进行偏差补偿，前述测量单元的逻辑单元，即对应图中的Logic,用于执行如下实施例所提供的测量单元多通道延迟补偿方法，具体的实现过程参见下述内容。

基于上述FPGA测量单元，本申请实施例还提供一种基于FPGA测量单元的通道延迟补偿方法，该方法应用于如上一实施例所述的FPGA测量单元；参见图4所示，本实施例的方法具体包括以下步骤：

步骤S402，针对每个通道，均执行以下步骤：

步骤S4022，通过脉冲信号发送单元向通道中的连接点发送脉冲信号，以使脉冲信号通过接收器和延迟调整模块到达采样寄存器。

由图3所示的图可知，脉冲信号发送单元包括：依次连接的同步脉冲发送触发器、数据发送器和SMA接口；SMA接口连接于连接器的连接点，如TCO；通过同步脉冲发送触发器、数据发送器和SMA接口，可发送与系统时钟同步的脉冲信号至通道中的连接点。然后将脉冲信号通过输入输出单元中的接收器和延迟调整模块到达采样寄存器。

步骤S4024，检测采样寄存器接收到脉冲信号时对应的第一时钟周期和第二时钟周期；第一时钟周期和第二时钟周期分别对应的采样值为0和1。

也就是检测采样寄存器接收到脉冲信号的上升沿时间，如图5所示，上升延时间会对应前后两个时钟周期，前一个时钟周期，即上述第一时钟周期对应的采样值为0，后一个时钟周期，即上述第二时钟周期对应的采样值为1，也就是发生了从0到1的跳变，也就表明采集到了脉冲信号。如图3中，第一时钟周期和第二对应的周期数分别对应的周期数为count1和count2。

步骤S4026，调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为通道对应的目标延迟时间；采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1。

由于一个脉冲信号对应有两个时钟周期，因此可以调整延迟调整模块对应的延迟时间，以使所有通道接收到脉冲信号的时间均与其中任一个时钟周期的上升沿对齐，即采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1两种。

当采样值跳变条件为第二时钟周期对应的采样值跳变为0时，调整延迟调整模块对应的延迟时间，可以从延迟时间为0开始，逐渐按照指定时间间隔增大延迟时间，实时判断在当前增大了的延迟时间的作用下，采样值是否发生了跳变，从1变为了0，同理，当采样值跳变条件为第一时钟周期对应的采样值跳变为1时，调整延迟调整模块对应的延迟时间，可以从延迟时间为默认最大值开始，逐渐按照指定时间间隔减小延迟时间，实时判断在当前减小了的延迟时间的作用下，采样值是否发生了跳变，从0变为了1。

将满足跳变条件时的延迟时间确定为该通道对应的目标延迟时间。

步骤S4028，对通道对应的目标延迟时间进行存储。

将通道对应的目标延迟时间存储于存储器中，如FLASH，非易失性存储器中。

步骤S404，根据存储的多个通道分别对应的目标延迟时间进行通道延迟补偿。在测量单元启动时，可以从存储器中加载多个通道分别对应的目标延迟时间至延迟调整模块中，以使延迟调整模块根据多个通道分别对应的目标延迟时间进行通道延迟补偿。

本申请实施例提供的基于FPGA测量单元的通道延迟补偿方法，能够通过检测采样寄存器接收到脉冲信号的上升沿的时间，即第一时钟周期和第二时钟周期，以上述任一周期的采样值的跳变为判断条件，调整延迟时间直到满足上述判断条件，得到各通道对应的目标延迟时间，进一步可通道各通道对应的目标延迟时间进行延迟补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准，从而提高测量精度。

本申请实施例还提供另一种基于FPGA测量单元的通道延迟补偿方法，该方法在上述实施例的基础上实现；本实施例重点描述目标延迟时间的确定过程、和补偿过程。

在上述采样值跳变条件为第二时钟周期对应的采样值跳变为0的情况下；延迟调整模块对应的延迟时间的初始值设置为0；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：按照指定时间间隔，增大延迟调整模块对应的延迟时间，将增大后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第二时钟周期对应的当前采样值是否为0；如果否，继续执行按照指定时间间隔，增大延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为0时的待选延迟时间确定为目标延迟时间。

比如，延迟时间的初始值为0，假设指定时间间隔为5，如果检测到的第二时钟周期对应的当前采样值为1，那么就继续增大延迟时间，比如，将延迟时间设定为5，如果检测到的第二时钟周期对应的当前采样值还为1，就继续增大延迟时间，调整为10，然后继续检测……比如，延迟时间增大至15时，检测到的第二时钟周期对应的当前采样值跳变为0，这时，就可以确定延迟时间15为目标延迟时间。需要说明的是，为了确定更加精准的延迟时间，可以将指定时间间隔设置为较小的值。

在上述采样值跳变条件为第一时钟周期对应的采样值跳变为1的情况下；延迟调整模块对应的延迟时间的初始值可以设置为默认最大值；调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：按照指定时间间隔，减小延迟调整模块对应的延迟时间，将减小后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第一时钟周期对应的当前采样值是否为1；如果否，继续执行按照指定时间间隔，减小延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为1时的待选延迟时间确定为目标延迟时间。该过程与前述过程类似，在此不再赘述。

为了对延迟补偿的结果进行检测，在上述通过脉冲信号发送单元向通道对应的连接点发送脉冲信号的步骤之后，还可以包括以下步骤：记录脉冲信号发送时间；方法还包括：针对每个通道，根据通道对应的目标延迟时间和脉冲信号发送时间，计算通道对应的脉冲信号接收时间。比较各通道对应的脉冲信号接收时间，即可得到延迟补偿效果。

脉冲信号接收时间的具体计算方式如下：如果采样值跳变条件为：第二时钟周期对应的采样值跳变为0，根据以下算式计算通道对应的脉冲信号接收时间：

t1-t0＝count2*period-idelay0；

其中，t1表示脉冲信号接收时间；t0表示脉冲信号发送时间；count2表示第二时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间；

如果采样值跳变条件为：第一时钟周期对应的采样值跳变为1，根据以下算式计算通道对应的脉冲信号接收时间：

t2-t0＝count1*period+idelay0；

其中，t2表示脉冲信号接收时间；t0表示脉冲信号发送时间；count1表示第一时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间。

下面以图3所示的测量单元为例进行补偿过程的说明：

1，同步脉冲发送触发器发送与系统时钟同步的脉冲信号至SMA端口，并记录此时的时间，即脉冲发送时间，为t0(start)＝0；

2，通过铜轴线缆将SMA端口连接至连接器的连接点TC0，此时脉冲信号会经过Tpcb、Tpackage、Tiob和IDELAY模块最终被采样寄存器采样；

3，采样寄存器首先根据第一时钟周期count1(对应采样值为0)和第二时钟周期count2(对应采样值为1)来判断脉冲信号上升沿的粗位置；

4，然后不断调整IDELAY模块的延迟值，直到count2处采样值跳变为0，或count1处采样值跳变为1，记录此时IDELAY模块的调整值为idelay0；

5，计算得到脉冲信号到达采样寄存器的时间，即上述脉冲信号接收时间，可通过前面两种方式得到；

6，将SMA信号依次连接至连接器剩余连接点，重复上述操作，即可得到剩余所有通道对应的IDELAY的调整值为idelay1、idelay2、…、idelay255，该值即为需要补偿的延迟时间；

7，将所有通道的idelay值存储到Flash中，FPGA启动时加载该值到IDELAY模块即可保证所有通道间的延迟得到校准。

参见图5所示，举例说明了补偿最终效果，CLK0和CLK255分别表示系统时钟到连接点TC0和连接点TC255采样寄存器的时钟，由于时钟线会存在一定延迟，因此两者相位会存在一定偏差，同时由SMA输出的脉冲信号送到两个通道采样寄存器的时间也会有差异即图6中的t0与t255，此部分差异主要是由Tpcb+Tpackage+Tiob的线路偏差引起；通过前面描述的方法进行测量后分别得到两个通道的延迟补偿值idelay0和idelay255，并通过IDELAY模块补偿后，两个通道的脉冲信号的上升沿分别与各自的采样时钟count2上升沿对齐，如红色虚线脉冲所示，这样便补偿了由时钟相位偏差和线路偏差引起的通道间偏差，因此在实际测量某个SLOT单板送过来的被测信号时，测量偏差值便是真实的被测信号偏差，而不会包含测量单元本身通道间的偏差。

本申请实施例还提供的基于FPGA测量单元的通道延迟补偿方法，能够准确测量FPGA内部完整通道路径的目标延迟时间，包括物理线路延迟、逻辑器件延迟和时钟延迟，进而通道各通道对应的目标延迟时间进行延迟补偿，从而消除测量单元本身的偏差影响，完成测量单元的自校准，提高测量单元的测量精度。

基于上述方法实施例，本申请实施例还提供一种基于FPGA测量单元的通道延迟补偿装置，该装置应用于如第一个实施例所述的FPGA测量单元；参见图6所示，该装置包括：

脉冲信号发送模块602，用于针对每个通道，通过脉冲信号发送单元向通道中的连接点发送脉冲信号，以使脉冲信号通过接收器和延迟调整模块到达采样寄存器；时钟周期检测模块604，用于检测采样寄存器接收到脉冲信号时对应的第一时钟周期和第二时钟周期；第一时钟周期和第二时钟周期分别对应的采样值为0和1；延迟时间调整模块606，用于调整延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为通道对应的目标延迟时间；采样值跳变条件包括：第二时钟周期对应的采样值跳变为0，或第一时钟周期对应的采样值跳变为1；延迟时间存储模块608，用于对通道对应的目标延迟时间进行存储；通道延迟补偿模块610，用于根据存储的多个通道分别对应的目标延迟时间进行通道延迟补偿。

上述脉冲信号发送单元包括：依次连接的同步脉冲发送触发器、数据发送器和SMA接口；SMA接口连接于被测设备的连接点；上述脉冲信号发送模块602，用于通过同步脉冲发送触发器、数据发送器和SMA接口，发送与系统时钟同步的脉冲信号至通道中的连接点。

上述采样值跳变条件包括：第二时钟周期对应的采样值跳变为0；延迟调整模块对应的延迟时间的初始值为0；上述延迟时间调整模块606，用于按照指定时间间隔，增大延迟调整模块对应的延迟时间，将增大后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第二时钟周期对应的当前采样值是否为0；如果否，继续执行按照指定时间间隔，增大延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为0时的待选延迟时间确定为目标延迟时间。

上述采样值跳变条件包括：第一时钟周期对应的采样值跳变为1；延迟调整模块对应的延迟时间的初始值为默认最大值；上述延迟时间调整模块606，用于按照指定时间间隔，减小延迟调整模块对应的延迟时间，将减小后的延迟时间作为待选延迟时间；判断在待选延迟时间的作用下，第一时钟周期对应的当前采样值是否为1；如果否，继续执行按照指定时间间隔，减小延迟调整模块对应的延迟时间的步骤；如果是，将采样值跳变为1时的待选延迟时间确定为目标延迟时间。

上述逻辑单元还连接有存储器；上述延迟时间存储模块608，用于将通道对应的目标延迟时间存储于存储器中。

上述通道延迟补偿模块610，用于在测量单元启动时，从存储器中加载多个通道分别对应的目标延迟时间至延迟调整模块中，以使延迟调整模块根据多个通道分别对应的目标延迟时间进行通道延迟补偿。

上述装置还包括：时间记录模块，用于记录脉冲信号发送时间；上述装置还包括：时间计算模块，用于针对每个通道，根据通道对应的目标延迟时间和脉冲信号发送时间，计算通道对应的脉冲信号接收时间。

上述时间计算模块，还用于如果采样值跳变条件为：第二时钟周期对应的采样值跳变为0，根据以下算式计算通道对应的脉冲信号接收时间：

t1-t0＝count2*period-idelay0；

其中，t1表示脉冲信号接收时间；t0表示脉冲信号发送时间；count2表示第二时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间；

如果采样值跳变条件为：第一时钟周期对应的采样值跳变为1，根据以下算式计算通道对应的脉冲信号接收时间：

t2-t0＝count1*period+idelay0；

其中，t2表示脉冲信号接收时间；t0表示脉冲信号发送时间；count1表示第一时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间。

本申请实施例提供的装置，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置的实施例部分未提及之处，可参考前述方法实施例中相应内容。

本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质存储有计算机可执行指令，该计算机可执行指令在被处理器调用和执行时，该计算机可执行指令促使处理器实现上述方法，具体实现可参见前述方法实施例，在此不再赘述。

本申请实施例所提供的方法、装置和电子设备的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对步骤、数字表达式和数值并不限制本申请的范围。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个处理器可执行的非易失的计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种FPGA测量单元，其特征在于，所述测量单元包括：逻辑单元及与所述逻辑单元连接的脉冲信号发送单元和多个输入输出单元；所述输入输出单元包括：依次连接的接收器、延迟调整模块和采样寄存器；所述采样寄存器和所述脉冲信号发送单元连接同一系统时钟；所述脉冲信号发送单元与被测设备中的多个连接点连接；多个所述连接点分别与多个所述接收器一一对应连接；从一个所述连接点到一个所述采样寄存器的完整路径为一个通道；所述延迟调整模块用于对通道间的延迟偏差进行补偿。

2.一种基于FPGA测量单元的通道延迟补偿方法，其特征在于，所述方法应用于如权利要求1所述的FPGA测量单元，所述方法包括：

针对每个所述通道，均执行以下步骤：

通过所述脉冲信号发送单元向所述通道中的连接点发送脉冲信号，以使所述脉冲信号通过所述接收器和所述延迟调整模块到达所述采样寄存器；

检测所述采样寄存器接收到所述脉冲信号时对应的第一时钟周期和第二时钟周期；所述第一时钟周期和第二时钟周期分别对应的采样值为0和1；

调整所述延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为所述通道对应的目标延迟时间；所述采样值跳变条件包括：所述第二时钟周期对应的采样值跳变为0，或所述第一时钟周期对应的采样值跳变为1；

对所述通道对应的目标延迟时间进行存储；

根据存储的多个所述通道分别对应的目标延迟时间进行通道延迟补偿。

3.根据权利要求2所述的方法，其特征在于，所述脉冲信号发送单元包括：依次连接的同步脉冲发送触发器、数据发送器和SMA接口；所述SMA接口连接于所述被测设备的连接点；

通过所述脉冲信号发送单元向所述通道中的连接点发送脉冲信号的步骤，包括：

通过所述同步脉冲发送触发器、所述数据发送器和所述SMA接口，发送与所述系统时钟同步的脉冲信号至所述通道中的连接点。

4.根据权利要求2所述的方法，其特征在于，所述采样值跳变条件包括：所述第二时钟周期对应的采样值跳变为0；所述延迟调整模块对应的延迟时间的初始值为0；调整所述延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：

按照指定时间间隔，增大所述延迟调整模块对应的延迟时间，将增大后的延迟时间作为待选延迟时间；

判断在所述待选延迟时间的作用下，所述第二时钟周期对应的当前采样值是否为0；

如果否，继续执行所述按照指定时间间隔，增大所述延迟调整模块对应的延迟时间的步骤；

如果是，将所述采样值跳变为0时的所述待选延迟时间确定为目标延迟时间。

5.根据权利要求2所述的方法，其特征在于，所述采样值跳变条件包括：所述第一时钟周期对应的采样值跳变为1；所述延迟调整模块对应的延迟时间的初始值为默认最大值；调整所述延迟调整模块对应的延迟时间，直到满足采样值跳变条件的步骤，包括：

按照指定时间间隔，减小所述延迟调整模块对应的延迟时间，将减小后的延迟时间作为待选延迟时间；

判断在所述待选延迟时间的作用下，所述第一时钟周期对应的当前采样值是否为1；

如果否，继续执行所述按照指定时间间隔，减小所述延迟调整模块对应的延迟时间的步骤；

如果是，将所述采样值跳变为1时的所述待选延迟时间确定为目标延迟时间。

6.根据权利要求2所述的方法，其特征在于，所述逻辑单元还连接有存储器；对所述通道对应的目标延迟时间进行存储的步骤，包括：

将所述通道对应的目标延迟时间存储于所述存储器中。

7.根据权利要求6所述的方法，其特征在于，根据存储的多个所述通道分别对应的目标延迟时间进行多通道延迟补偿的步骤，包括：

在所述测量单元启动时，从所述存储器中加载多个所述通道分别对应的目标延迟时间至所述延迟调整模块中，以使所述延迟调整模块根据多个所述通道分别对应的目标延迟时间进行通道延迟补偿。

8.根据权利要求2所述的方法，其特征在于，通过所述脉冲信号发送单元向所述通道对应的连接点发送脉冲信号的步骤之后，还包括：

记录脉冲信号发送时间；

所述方法还包括：针对每个所述通道，根据所述通道对应的目标延迟时间和所述脉冲信号发送时间，计算所述通道对应的脉冲信号接收时间。

9.根据权利要求8所述的方法，其特征在于，根据所述通道对应的目标延迟时间和所述脉冲信号发送时间，计算所述通道对应的脉冲信号接收时间的步骤，包括：

如果所述采样值跳变条件为：所述第二时钟周期对应的采样值跳变为0，根据以下算式计算所述通道对应的脉冲信号接收时间：

t1-t0＝count2*period-idelay0；

其中，t1表示脉冲信号接收时间；t0表示脉冲信号发送时间；count2表示第二时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间；

如果所述采样值跳变条件为：所述第一时钟周期对应的采样值跳变为1，根据以下算式计算所述通道对应的脉冲信号接收时间：

t2-t0＝count1*period+idelay0；

其中，t2表示脉冲信号接收时间；t0表示脉冲信号发送时间；count1表示第一时钟周期对应的周期数；period表示系统时钟周期；idelay0表示目标延迟时间。

10.一种基于FPGA测量单元的通道延迟补偿装置，其特征在于，所述装置应用于如权利要求1所述的FPGA测量单元，所述装置包括：

脉冲信号发送模块，用于针对每个所述通道，通过所述脉冲信号发送单元向所述通道中的连接点发送脉冲信号，以使所述脉冲信号通过所述接收器和所述延迟调整模块到达所述采样寄存器；

时钟周期检测模块，用于检测所述采样寄存器接收到所述脉冲信号时对应的第一时钟周期和第二时钟周期；所述第一时钟周期和第二时钟周期分别对应的采样值为0和1；

延迟时间调整模块，用于调整所述延迟调整模块对应的延迟时间，直到满足采样值跳变条件，将满足条件的延迟时间作为所述通道对应的目标延迟时间；所述采样值跳变条件包括：所述第二时钟周期对应的采样值跳变为0，或所述第一时钟周期对应的采样值跳变为1；

延迟时间存储模块，用于对所述通道对应的目标延迟时间进行存储；

通道延迟补偿模块，用于根据存储的多个所述通道分别对应的目标延迟时间进行通道延迟补偿。

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