CN220207786U - 延迟偏差测量电路 - Google Patents

Abstract

本申请涉及一种延迟偏差测量电路。所述延迟偏差测量电路包括：时钟信号产生模块，用于生成多个不同相位的时钟信号，相邻所述时钟信号的相位偏差为第一预设时钟周期；测量模块，与所述时钟信号产生模块相连，用于接收多个待测信号及各所述时钟信号，并基于各所述时钟信号依次对每一所述待测信号采样，以确定各所述待测信号的相位偏差值，解决了相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题，实现了测量多通道间延迟偏差时降低测量成本以及测量复杂程度。

Description

延迟偏差测量电路

技术领域

本申请涉及校准校验技术领域，特别是涉及一种延迟偏差测量电路。

背景技术

ATE自动化测试设备，作为一种对芯片功能和性能检测的专用设备，在性能检测方面具有较高的精度标准，特别是存在与ATE设备中的数字资源版Timing校准技术，其校准精度会直接影响到设备整体的测试精度以及测试能力，校准精度一般为多通道间的时间偏差值。

目前对于多通道间的偏差值的测量方法是通过高速示波器等高成本测量设备测量，是利用机械臂等一次将被测信号与基准信号输入到专用设备，接着读取测量结果，或是通过测量过程复杂的高精度时间测量芯片进行测量，该方式是通过切换多路继电器开关，将被测信号一次引入到高精度时间测量芯片中，接着读取结果。可以看出，当前相关技术中对于多通道间偏差值测量的方法存在测量成本高或测量过程复杂、容错率低的问题，不适用于测量。基于此，针对当前相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题目前还没有提出有效的解决方案。

实用新型内容

基于此，有必要针对上述技术问题，提供一种延迟偏差测量电路。

本申请提供一种延迟偏差测量电路，包括：

时钟信号产生模块，用于生成多个不同相位的时钟信号，相邻所述时钟信号的相位偏差为第一预设时钟周期；

测量模块，与所述时钟信号产生模块相连，用于接收多个待测信号及各所述时钟信号，并基于各所述时钟信号依次对每一所述待测信号采样，以确定各所述待测信号的相位偏差值。

在其中一个实施例中，所述时钟信号产生模块包括相连的初始时钟产生单元和延迟单元，所述延迟单元与所述测量模块相连，所述初始时钟产生单元用于产生初始时钟信号，所述延迟单元用于对所述初始时钟信号进行延迟，生成多个不同相位的时钟信号。

在其中一个实施例中，所述初始时钟产生单元还与所述测量模块相连，用于接收所述测量模块的控制指令并生成对应频率的初始时钟信号。

在其中一个实施例中，还包括第一存储模块，所述第一存储模块与所述测量模块相连，用于存储所述测量模块的测量程序。

在其中一个实施例中，还包括第二存储模块，所述第二存储模块与所述测量模块相连，用于存储所述测量模块的测量结果。

在其中一个实施例中，还包括晶振模块，所述晶振模块与所述测量模块相连，用于向所述测量模块提供基准时钟信号。

在其中一个实施例中，还包括基准电压模块，所述基准电压模块与所述测量模块相连，用于接收所述测量模块的控制指令并生成对应的基准电压。

在其中一个实施例中，还包括上位机，所述上位机与所述测量模块相连。

在其中一个实施例中，所述测量模块与多个待测的数字通道相连，以接收各所述待测信号。

在其中一个实施例中，所述测量模块为FPGA芯片。

上述延迟偏差测量电路，通过时钟信号产生模块生成多个时钟信号，且相邻所述时钟信号的相位偏差为第一预设时钟周期；测量模块，与所述时钟信号产生模块相连，用于接收多个待测信号及各所述时钟信号，并基于各所述时钟信号依次对每一所述待测信号采样，以确定各所述待测信号的相位偏差值，解决了相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题，实现了测量多通道间延迟偏差时降低测量成本以及测量复杂程度。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例的延迟偏差测量电路的结构框图；

图2是本申请一实施例的数字通道的延迟偏差测量方法的流程图；

图3是本申请一实施例的数字通道的延迟偏差测量方法的采样信号示意图；

图4是本申请一实施例的数字通道的延迟偏差测量方法的相位关系表示意图；

图5是本申请一实施例的数字通道的延迟偏差测量装置的总体测量流程结构示意图；

图6是本申请一实施例的数字通道的延迟偏差测量装置的结构框图。

具体实施方式

为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。

除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块(单元)的过程、方法和系统、产品或设备并未限定于列出的步骤或模块(单元)，而可包括未列出的步骤或模块(单元)，或者可包括这些过程、方法、产品或设备固有的其他步骤或模块(单元)。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。

在本实施例中提供了一种延迟偏差测量电路，包括相连的时钟信号产生模块以及测量模块，其中：

所述时钟信号产生模块用于生成多个不同相位的时钟信号，相邻时钟信号的相位偏差为第一预设时钟周期；测量模块用于接收多个待测信号及各时钟信号，并基于各时钟信号依次对每一待测信号采样，以确定各待测信号的相位偏差值，以解决相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题，降低测量多通道间延迟偏差时测量成本以及测量复杂程度。

可以理解的，时钟信号产生模块生成N个时钟信号，N个时钟信号中每相邻的两个时钟信号都是存在延迟关系的，在本实施例中，延迟的数值可以任意设定，该第一预设时钟周期可以是1/N个时钟周期，还可以是任意设置的延迟周期长度，只需要保证第一预设时钟周期的周期长度小于1个标准时钟周期即可，基于延迟的时钟信号，可以在不需要极小的时钟信号的前提下更精确的通过对周期性信号进行采样得到通道间的延迟，因此，在本实施例中，获取N个时钟信号，且N个时钟信号中每相邻的两个信号间的延迟都为第一预设时钟周期，另外，第1个时钟信号和最后一个时钟信号间的延迟不超过1个时钟周期。

在一个实施例中，测量模块可根据各个不同相位的时钟信号的边沿对每一待测信号进行采样，其中，边沿可以是上升沿或下降沿，譬如，采用时钟信号的上升沿对待测信号进行采样。请参考图2所示，在同一时刻，时钟信号CLKS_S0的上升沿D0与待测信号TCX进行采样，此时待测信号TCX的电平状态为低电平，记为1。

示例性地，测量模块可以为FPGA芯片，负责待测信号的采样以及测量算法处理以及与主机进行通信。

在其中一个实施例中，所述时钟信号产生模块包括相连的初始时钟产生单元以及延迟单元，所述延迟单元与所述测量模块相连，所述初始时钟产生单元用于产生初始时钟信号，所述延迟单元用于对所述初始时钟信号进行延迟，产生多个不同相位的时钟信号，并发送给所述测量模块。

示例性地，参考图1，初始时钟产生单元可以为时钟PLL芯片，用于输出频率可调的采样时钟，默认200MHz，且具有极低时钟抖动性能。

示例性地，延迟偏差测量电路还包括与初始时钟产生单元相连的晶振，该晶振可以采用TCXO芯片，且频率为10MHz。在其它实施例中，也可以采用其他类型和频率的晶振，此处不做具体限制。

示例性地，延迟单元对初始时钟信号进行延迟，生成N个时钟信号，在本实施例中，延迟单元可以为DelayLine芯片，用于延迟时钟PLL芯片输出的时钟相位，然后提供给测量模块作为采样时钟，该芯片的延迟步长为10ps，即测量分辨率，最大延迟步长为1023步。可以理解的，延迟单元可以对初始时钟信号分别进行1步、2步，直到1023步的延迟，以生成N个相位不同且相邻时钟信号的相位偏差相同的时钟信号。

在其中一个实施例中，所述初始时钟产生单元还与所述测量模块相连，用于接收所述测量模块的控制指令生成对应频率的初始时钟信号。

可以理解的，参考图1，测量模块通过SPI接口配置初始时钟产生单元产生的初始时钟信号的频率，并发送控制指令给所述初始时钟产生单元，使其生成对应的初始时钟信号。

在其中一个实施例中，延迟单元还通过D[9:0]接口与测量模块相连，测量模块通过该接口配置延迟单元的延迟时间，包括延迟步数和延迟步长。

在其中一个实施例中，还包括第一存储模块，所述第一存储模块与所述测量模块相连，用于存储所述测量模块的测量程序。

可以理解的，第一存储模块存储有测量程序，并在测量模块需要使用时传输给测量模块。

示例性地，参考图1，第一存储模块可以为Bootflash芯片，通过SPI接口与测量模块相连。

在其中一个实施例中，还包括第二存储模块，所述第二存储模块与所述测量模块相连，用于存储所述测量模块的测量结果。

可以理解的，测量模块测量得到待测信号的相位偏差值后，发送给第二存储模块进行存储。

示例性地，参考图1，第二存储模块可以为Flash芯片，通过QSPI接口与测量模块相连。

在其中一个实施例中，还包括晶振模块，所述晶振模块与所述测量模块相连，用于向所述测量模块提供基准时钟信号。

示例性地，参考图1，晶振模块可以采用OSC晶振，且频率为50MHz。在其它实施例中，也可以采用其他类型和频率的晶振，此处不做具体限制。

在其中一个实施例中，还包括基准电压模块，所述基准电压模块与所述测量模块相连，用于接收所述测量模块的控制指令并生成对应的基准电压。

示例性地，参考图1，基准电压模块可以为DAC芯片，测量模块通过I2C接口配置基准电压，并发送包括数字信号的控制指令给DAC芯片，DAC芯片将数字信号转换为对应基准电压的模拟信号，并传输给测量模块，作为测量模块I/O管脚的判决电平。在其他实施例中，基准电压模块可以为其他器件，此处不作具体限定。

在其中一个实施例中，还包括上位机，所述上位机与所述测量模块相连。

可以理解的，测量模块通过SPI接口与上位机进行通信，可以接收用户通过上位机发送的控制指令，并且在测量完成后将测量结果发送给上位机，以展示给用户。

在其中一个实施例中，所述测量模块与待测的数字通道相连，用于接收待测信号。

示例性地，参考图1，测量模块通过TC[255:0]接口与POGO连接器相连，接收POGO连接器发送的待测信号。

在其中一个实施例中，还包括自校准模块，所述自校准模块与测量模块相连。

示例性地，自校准模块可以为sma座子，用于连接同轴线，对测量模块的内部的走线延迟进行校准。

本延迟偏差测量电路是为了自动化测量ATE设备中数字单板输出的256路信号到达连接器的相互时间差而设计，具体如图1所示，其基本组成如下，对外接口可以是SPI接口，负责与主机通信，还可以是其他通信接口负责与主机通信，TC[255:0]接口与被测信号对接，其余均为板内接口；其中部件主要组成部分如下描述：①测量模块，以FPGA为核心器件，负责被测信号的采样以及算法处理以及与主机进行通信；②时钟PLL芯片，输出频率可调的采样时钟，默认200MHz，具有极低时钟抖动性能；③DelayLine芯片，用于延迟PLL芯片输出的时钟相位，然后提供给FPGA作为采样时钟，该芯片延迟步长为10ps，即测量分辨率，最大延迟步长为1023步；④Flash芯片存储FPGA的测量程序相关的加载文件；⑤Flash芯片存储偏差时间的相关计算结果；⑥晶振，作为FPGA系统时钟，用于提供基准时钟，实现各路SPI和I2C等管理通道；⑦DAC芯片，输出可调的电压信号作为FPGA的I/O管脚的判决电平。

基于上述延迟偏差测量电路，测量方法在Measure Unit的FPGA内部实现，其内部实现逻辑具体为，被测信号通过I/O管脚引入芯片内部后首先会进入IODELAY模块，该模块的主要功能是调整芯片管脚到触发器FF的走线延迟和Sample Clock到不同触发器之间的延迟差异，避免引入额外延迟误差；触发器采样输出的信号由算法逻辑单元进行计算处理得出最终偏差值。测量算法的基本原理是通过测量信号的边沿与时钟上升沿之间的位置偏差大小来比较通道间的延迟差异，以图3为例：①利用Pattern Generator发送特定码型的周期性波形，具体要求为脉宽需要大于半个时钟周期且小于一个时钟周期，信号周期需要至少3个时钟周期，可根据被测信号的最大偏差来确定具体周期；②0、1、2、3、4为MeasureUnit中FPGA的不同相位采样时钟，利用DelayLine芯片来实现时钟相位调节，下图中0为初始时刻采样时钟，此时DelayLine芯片设置delay时间为0ps，1为DelayLine芯片设置delay时间为10ps后的采样时钟，2、3、4依次类推逐次增加10ps延迟；③依次使用0、1、2、3、4时钟采样，一直到所有通道均出现数据由非0转为全0停止为止，得到若干个采样信号；④根据采样结果进行计算，首先通过同一次采样数据前三位编码判断通道间的相位关系，然后加上采样次数的差就是通道间的时间差，相位关系表如图3所示；⑤以TC0为基准，第0次采样时TC255的采样编码为001，TC0为100表示TC255先于TC0一个时钟周期，同时采样次数比TC0多一次，所以最终偏差值为：T255＝T0-5ns(时钟周期)+1*10ps。

上述延迟偏差测量电路，通过时钟信号产生模块生成多个时钟信号，多个所述时钟信号的相位不同，且相邻时钟信号的相位偏差为第一预设时钟周期，通过测量模块接收多个待测信号以及多个所述时钟信号，并基于多个所述时钟信号确定多个所述待测信号的相位偏差值，解决了相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题，实现了测量多通道间延迟偏差时降低测量成本以及测量复杂程度。

本申请实施例还提供了一种应用于上述延迟偏差测量电路的数字通道的延迟偏差测量方法，图2是本申请一实施例的数字通道的延迟偏差测量方法的流程图，如图2所示，该流程包括如下步骤：

步骤S201，从待测的第一数字通道和第二数字通道的首端同步发送预设周期性波形信号。

本实施例的目的是测量两个数字通道间的延迟偏差，基于此，可以理解的，若两个数字通道间存在延迟偏差，那么两个数字通道在传输同一个信号时，同时在通道首端发出的信号在通道尾端接收的时刻是不同的。因此，本实施例首先在第一数字通道和第二数字通道的首端，同步发送预设周期性波形信号，本实施例中的预设周期性波形信号的波形是周期性变化的，另外，除了是周期性变化以外，周期性波形信号的周期长度和波长也是可以根据具体实施例进行设置的，只需要保证向第一数字通道和第二数字通道的手段发送的信号是周期性信号即可。

步骤S202，获取N个时钟信号，所述N个时钟信号中后一个时钟信号相较于前一个时钟信号的相位延迟第一预设时钟周期。

可以理解的，在上一步骤中通过向第一数字通道和第二数字通道的首端发送了预设周期性波形信号，接着，预设周期性信号会在数字通道的末端输出，接着基于从末端接收到的信号得到偏差值。但在接收到信号时，由于偏差值的单位较小，并无法直接得出两者的偏差结论，基于此，本实施例通过时钟信号对周期性波形信号进行采样，通过时钟信号进行采样得出更容易计算的信号差异，在本实施例中，首先通过时钟信号产生模块获取N个时钟信号，并且N个时钟信号中每相邻的两个时钟信号都是存在延迟关系的，在本实施例中，延迟的数值可以任意设定，该第一预设时钟周期可以是1/N个时钟周期，还可以是任意设置的延迟周期长度，只需要保证第一预设时钟周期的周期长度小于1个标准时钟周期即可，基于延迟的时钟信号，可以在不需要极小的时钟信号的前提下更精确的通过对周期性信号进行采样得到通道间的延迟，因此，在本实施例中，获取N个时钟信号，且N个时钟信号中每相邻的两个信号间的延迟都为第一预设时钟周期，另外，第1个时钟信号和最后一个时钟信号间的延迟不超过1个时钟周期。

步骤S203，基于所述N个时钟信号中的至少前P个时钟信号的上升沿，分别在所述第一数字通道的末端采样得到至少P个第一采样信号，所述至少P个第一采样信号中第P个所述第一采样信号为全零信号。

在本实施例中，通过上述实施例得到的N个时钟信号，对第一数字通道末端接收到来自第一数字通道首端发送的预设周期性波形信号进行信号采样，在本实施例中是通过时钟信号的上升沿对预设周期性波形信号进行采样，可以理解的，对第一数字通道末端进行采样时，每次采样都会得到一个第一采样信号，通过N个时钟信号可以采样到N个第一采样信号，当第一采样信号中存在至少一个全零信号和至少一个非全零信号时即可进行相位偏差值的计算，因此，通过前P个时钟信号对第一数字通道末端进行采样后，得到的至少P个第一采样信号中，至少第P个信号一定是全零信号，即可完成采样。可以理解的，第一采样信号中包括若干个采样数据，采样数据包括零值采样数据和非零值采样数据，当所述时钟信号处于上升沿时，若周期性波形信号为高电平，则采样数据为非零值，若所述周期性波形信号为非高电平，则采样数据为零值，若采样信号中的采样数据全部为零值，则采样信号为全零信号，若采样信号中的采样数据中存在非零值，则采样信号为非全零信号。

步骤S204，基于所述N个时钟信号中的至少前Q个时钟信号的上升沿，分别在所述第二数字通道的末端采样得到至少Q个第二采样信号，所述至少Q个第二采样信号包括至少一个全零信号和至少一个非全零信号所述至少Q个第二采样信号中第Q个所述第二采样信号为全零信号。

与步骤S203相同，通过N个时钟信号中至少前Q个时钟信号对第二数字通道的末端进行采样，其中，通过前Q个时钟信号得到的Q个第二采样信号中至少包括一个全零信号和至少一个非全零信号，以保证可以通过第二采样信号进行延迟偏差测量。

步骤S205，基于所述至少P个第一采样信号和所述至少Q个第二采样信号，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值，其中，N、P和Q均为为大于等于3的正整数。

在本实施例中，通过至少P个第一采样信号和至少Q个第二采样信号，进行两个通道间采样信号的比对，进一步的，通过比对的结果，确定两个通道间的相位关系，再通过两种信号中非全零信号和全零信号的数量，对相位偏差值进行计算，得到两个通道间的相位偏差值。

通过上述步骤，首先向第一数字通道和第二数字通道的首端发送预设周期性波形信号，接着获取多个相邻且延迟相同的时钟信号，第一数字通道和第二数字通道的末端进行信号采样，得到第一采样信号和第二采样信号，接着基于第一采样信号和第二采样信号计算第一数字通道和第二数字通道的相位偏差值，解决了相关技术中存在对于多通道间延迟偏差的测量存在测量成本高或测量过程复杂、容错率低的问题，实现了测量多通道间延迟偏差时降低测量成本以及测量复杂程度。

在其中一个实施例中，所述预设周期性波形信号的脉宽大于半个时钟周期，所述周期性波形的周期不少于三个时钟周期。

如图3所示，在本实施例中，为了可以保证信号的正常采样，需要将周期性波形的脉宽设置为大于半个时钟周期，基于此，在采样过程避免多个时钟周期采集到同一个波形信号的高电平，以保证在数字通道的末端通过时钟信号对预设周期性波形信号进行信号采样。另外，在本实施例中通过第一采样信号和第二采样信号判断两个通道的相位关系的前提是采样信号中至少包括三组采样数据，而采样数据的数量是由周期性波形的周期和时钟周期的比值决定的，为了保证可以得到至少三组采样数据，周期性波形的周期需要不少于三个时钟周期，以保证相位关系的判断以及对信号进行正常采样。基于此，可以提高对信号采样时的准确性以及判断相位关系时的准确率。

在另一个实施例中，所述基于所述至少P个第一采样信号和所述至少Q个第二采样信号，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值包括：基于所述至少P个第一采样信号中第R个第一采样信号和所述至少Q个第二采样信号中第R个第二采样信号，确定所述第一数字通道和所述第二数字通道末端输出的信号的相位关系，其中，R为不大于P和Q的正整数，且所述第R个第一采样信号和所述第R个第二采样信号均为非全零信号；基于所述至少P个第一采样信号中非全零信号的数量，以及所述至少Q个第二采样信号中非全零信号的数量，确定所述第一数字通道和所述第二数字通道末端输出的信号的相位偏差的第一预设时钟周期的个数；基于所述第一数字通道和所述第二数字通道末端输出的信号的相位关系，以及所述第一预设时钟周期的个数，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值。

可以理解的，在本实施例中通过经采样得到的至少P个第一采样信号和至少Q个第二采样信号等得到相位偏差值的方式为：首先基于延迟相同的时钟信号得到的第一采样信号和第二采样信号，也就是至少P个第一采样信号中的第R个第一采样信号和至少Q个第二采样信号中的第R个第二采样信号，确定第一数字通道和第二数字通道末端输出的信号的相位关系，在本实施例中，相位关系的确认方法是基于两个采样信号的值与预设的相位关系表确认，相位关系表是基于已知相位关系与已知对应信号得到的，具有参考意义；接着，当确认两者的相位关系后，基于至少P个第一采样信号中非全零信号的数量，也就是在获取第一采样信号时，当出现第一个全零信号之前的非全零信号的数量，与至少Q个第二采样信号中非全零信号的数量，确定相位偏差的时间长度，基于相位关系和时间长度，以及当前信号中的信号周期单位，通过计算获取第一数字通道和第二数字通道的末端输出的信号的相位偏差值。基于所述方法计算得到的相位偏差值，提高了获取相位偏差值的效率，减少了计算成本。

在其中一个实施例中，基于所述至少P个第一采样信号中第R个第一采样信号和所述至少Q个第二采样信号中第R个第二采样信号，确定所述第一数字通道和所述第二数字通道末端输出的信号的相位关系包括：在将所述第R个第一采样信号的二进制数值向右移一位得到的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位早一个时钟周期；在将所述第R个第一采样信号的二进制数值向左移一位得到的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位晚一个时钟周期；在所述第R个第一采样信号的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位与所述第二数字通道末端输出的信号的相位在同一个时钟周期内。

在本实施例中，如图4所示，相位关系表是通过采样信号的二进制数值移动关系确定的，将第R个第一采样信号的二进制数值向右一位移动时，也就是延后了一个时钟周期，在这种情况下第一采样信号与第二采样信号相同，也就可以认为第一数字末端输出的信号的相位是比第二数字通道末端输出的信号的相位早一个时钟周期；同理，若将第一采样信号的二进制数值向左一位移动时，也就是提前了一个时钟周期，基于此，若移动后的第一采样信号和对应的第二采样信号相同，则可以认为第一数字末端输出的信号的相位是比第二数字通道末端输出的信号的相位晚一个时钟周期；若无需移动则相同，那么可以认为第一数字通道末端输出的信号和第二数字通道末端输出的信号的相位是相同，也就是在同一个周期内的。基于这种判断方法，在通过采样信号确定通道间的相位关系时，提高了判断效率。

在另一个实施例中，所述第R个第一采样信号的二进制数值由所述第R个第一采样信号中全部采样点对应的采样值确定，以及所述第R个第二采样信号的二进制数值由所述第R个第二采样信号中全部采样点对应的采样值确定。

可以理解的，第一采样信号的二进制数值是由全部采样点对应的采样值确定。也就是说，当通过时钟信号对第一数字通道端接收到的预设周期性波形信号进行采样时，会获取到一系列采样值，其中，每个采样值是由对应采样点得到的；在本实施例中，可以是当时钟信号的每个上升沿时，确定对应周期性波形信号的状态，若是高电平则采样值为非零值，若低电平为零值，基于此，便得到第一采样信号中的若干二进制数值，基于二进制数值，可以有效表达出基于时钟信号对周期性波形信号的采样结果。使采样结果更显而易见，更易进行相位判断和偏差计算，提高了计算相位偏差时的效率。

在其中一个实施例中，所述第R个第一采样信号的二进制数值由所述第R个第一采样信号中连续的部分采样点对应的采样值确定，以及所述第R个第二采样信号的二进制数值由所述第R个第二采样信号中连续的部分采样点对应的采样值确定；其中，所述第R个第一采样信号中连续的部分采样点与所述第R个第二采样信号中连续的部分采样点的位置相互对应，并且所述第R个第一采样信号的二进制数值以及所述第R个第二采样信号的二进制数值均不等于零。

在本实施例中，确定第一采样信号的二进制数值，是由第一采样信号中连续的部分采样点对应的采样值确定；可以理解的，本实施例中的每次采样是通过时钟信号对周期性波形信号进行采样，因此，连续的采样点对应的是时钟信号中每个周期的固定采样点，通过固定采样点在周期性波形信号上进行采样，根据采样结果，得到采样值。例如在时钟信号的每个上升沿时刻，对周期性波形信号进行采样，若采样结果为高电平，则采样值为1，若采样结果为低电平，则采样值为0，因此，对于第一数字通道末端的采样和第二数字通道末端的采样是相同的采样方式。另外，由于通过两个全零的采样信号无法判断相位关系，因此用于判断相位关系的第R个第一采样信号和第二采样信号需要为非全零的采样信号，基于此，可以保证可以完成相位关系的判断。

在另一个实施例中，基于所述第一数字通道和所述第二数字通道末端输出的信号的相位关系，以及所述第一预设时钟周期的个数，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值包括：所述第一数字通道与所述第二数字通道的末端输出信号的相位偏差值等于所述第一数字通道和所述第二数字通道末端输出的信号的相位关系的代表值与所述时钟周期的乘积，加上所述第一预设时钟周期的个数与所述第一预设时钟周期的乘积。

在本实施例中，是基于总体时钟相差进行计算的，也就是基于相位关系和时钟周期的大小进行计算，接着通过第一预设时钟周期的个数与第一预设时钟周期的乘积计算具体偏差值，可以理解的，第一预设时钟周期的个数可以由负数代替，也就是说当第一采样信号中非全零信号的数量小于第二采样信号中非全零信号的数量时，第一预设时钟周期的个数为负数；接着通过相差第一预设时钟周期的个数来确定相位偏差值的具体数值，可以理解的，相差第一预设时钟周期的个数越多，偏差值越大，第一预设时钟周期越大，其偏差值也越大。基于此，可以更精确的计算相位偏差值的大小，减少计算误差。

在其中一个实施例中，若所述第一数字通道与所述第二数字通道末端输出的信号相位关系为所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位早一个时钟周期，那么所述第一数字通道和所述第二数字通道末端输出的信号的相位关系代表值为1；若所述第一数字通道与所述第二数字通道末端输出的信号相位关系为所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位晚一个时钟周期，那么所述第一数字通道和所述第二数字通道末端输出的信号的相位关系代表值为-1若所述第一数字通道与所述第二数字通道末端的信号相位关系为第一数字通道末端输出的信号的相位与所述第二数字通道末端输出的信号的相位在同一个时钟周期内，那么所述第一数字通道和所述第二数字通道末端输出信号的相位关系代表值为0。

容易理解的，若第一数字通道末端输出的信号的相位比第二数字通道末端输出的信号的相位早一个时钟周期，那么第一数字通道与第二数字通道的偏差值应当是1个时钟周期的基础上计算的，基于此，其相位代表值为1；同理，若第一数字通道末端输出的信号的相位比第二数字通道末端输出的相位晚一个时钟周期，那么第一数字通道与第二数字通道的偏差值应该是在-1个时钟周期个基础上计算的；若第一数字通道末端输出的信号的相位与第二数字通道末端输出的信号的相位在同一个时钟周期内，那么该偏差值为0个时钟周期，在这个基础上，再通过第一预设时钟周期的个数和第一预设时钟周期来计算具体偏差值，保证最终偏差值的准确计算。

在本实施例中，具体数字通道的延迟偏差测量过程如图5所示，测量装置CHK_TCT主要测量的是Pin electronc中的驱动器在多个通道(TC[255:0])之间同时发射的在POGO连接器接收到的信号的延迟偏差，通过CHK_TCT对POGO连接器接收到的信号进行并行测量，以T0为基准，计算其余通道与T0之间的偏差值。

需要说明的是，在上述流程中或者附图的流程图中示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

在本实施例中还提供了一种数字通道的延迟偏差测量装置，该装置用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。以下所使用的术语“模块”、“单元”、“子单元”等可以实现预定功能的软件和/或硬件的组合。尽管在以下实施例中所描述的装置较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。

图6是本申请一实施例的数字通道的延迟偏差测量装置的结构框图，如图6所示，该装置包括：待测信号发送模块10、时钟周期获取模块20、第一采样信号采样模块30、第二采样信号采样模块40、偏差值计算模块50。

待测信号发送模块10：用于从待测的第一数字通道和第二数字通道的首端同步发送预设周期性波形信号。

时钟周期获取模块20：用于获取N个时钟信号，所述N个时钟信号中后一个时钟信号相较于前一个时钟信号的相位延迟第一预设时钟周期。

时钟周期获取模块20：还用于所述预设周期性波形信号的脉宽大于半个时钟周期，所述周期性波形的周期不少于三个时钟周期。

第一采样信号采样模块30：用于基于所述N个时钟信号中的至少前P个时钟信号的上升沿，分别在所述第一数字通道的末端采样得到至少P个第一采样信号，所述至少P个第一采样信号中第P个所述第一采样信号为全零信号。

第二采样信号采样模块40：用于基于所述N个时钟信号中的至少前Q个时钟信号的上升沿，分别在所述第二数字通道的末端采样得到至少Q个第二采样信号，所述至少Q个第二采样信号中第Q个所述第二采样信号为全零信号。

偏差值计算模块50：用于基于所述至少P个第一采样信号和所述至少Q个第二采样信号，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值，其中，N、P和Q均为大于等3的正整数。

偏差值计算模块50：还用于基于所述至少P个第一采样信号中第R个第一采样信号和所述至少Q个第二采样信号中第R个第二采样信号，确定所述第一数字通道和所述第二数字通道末端输出的信号的相位关系，其中，R为不大于P和Q的正整数，且所述第R个第一采样信号和所述第R个第二采样信号均为非全零信号；基于所述至少P个第一采样信号中非全零信号的数量，以及所述至少Q个第二采样信号中非全零信号的数量，确定所述第一数字通道和所述第二数字通道末端输出的信号的相位偏差的第一预设时钟周期的个数；基于所述第一数字通道和所述第二数字通道末端输出的信号的相位关系，以及所述第一预设时钟周期的个数，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值。

偏差值计算模块50：还包括在将所述第R个第一采样信号的二进制数值向右移一位得到的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位早一个时钟周期；在将所述第R个第一采样信号的二进制数值向左移一位得到的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位晚一个时钟周期；在所述第R个第一采样信号的二进制数值与所述第R个第二采样信号的二进制数值相同的情况下，确定所述第一数字通道末端输出的信号的相位与所述第二数字通道末端输出的信号的相位在同一个时钟周期内。

偏差值计算模块50：还包括所述第R个第一采样信号的二进制数值由所述第R个第一采样信号中全部采样点对应的采样值确定，以及，所述第R个第二采样信号的二进制数值由所述第R个第二采样信号中全部采样点对应的采样值确定。

偏差值计算模块50：还包括所述第R个第一采样信号的二进制数值由所述第R个第一采样信号中连续的部分采样点对应的采样值确定，以及所述第R个第二采样信号的二进制数值由所述第R个第二采样信号中连续的部分采样点对应的采样值确定；其中，所述第R个第一采样信号中连续的部分采样点与所述第R个第二采样信号中连续的部分采样点的位置相互对应，并且所述第R个第一采样信号的二进制数值以及所述第R个第二采样信号的二进制数值均不等于零。

偏差值计算模块50：还包括所述第一数字通道与所述第二数字通道的末端输出信号的相位偏差值等于所述第一数字通道和所述第二数字通道末端输出的信号的相位关系的代表值与所述时钟周期的乘积，加上所述第一预设时钟周期的个数与所述第一预设时钟周期的乘积。

偏差值计算模块50：还包括若所述第一数字通道与所述第二数字通道末端输出的信号的相位关系为所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位早一个时钟周期，那么所述第一数字通道和所述第二数字通道末端输出的信号的相位关系代表值为1；若所述第一数字通道与所述第二数字通道末端输出的信号相位关系为所述第一数字通道末端输出的信号的相位比所述第二数字通道末端输出的信号的相位晚一个时钟周期，那么所述第一数字通道和所述第二数字通道末端输出的信号的相位关系代表值为-1；若所述第一数字通道与所述第二数字通道末端的信号相位关系为第一数字通道末端输出的信号的相位与所述第二数字通道末端输出的信号的相位在同一个时钟周期内，那么所述第一数字通道和所述第二数字通道末端输出信号的相位关系代表值为0。

需要说明的是，上述各个模块可以是功能模块也可以是程序模块，既可以通过软件来实现，也可以通过硬件来实现。对于通过硬件来实现的模块而言，上述各个模块可以位于同一处理器中；或者上述各个模块还可以按照任意组合的形式分别位于不同的处理器中。

在本实施例中还提供了一种电子装置，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

可选地，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

可选地，在本实施例中，上述处理器可以被设置为通过计算机程序执行以下步骤：

S1，从待测的第一数字通道和第二数字通道的首端同步发送预设周期性波形信号。

S2，获取N个时钟信号，所述N个时钟信号中后一个时钟信号相较于前一个时钟信号的相位延迟第一预设时钟周期。

S3，基于所述N个时钟信号中的至少前P个时钟信号的上升沿，分别在所述第一数字通道的末端采样得到至少P个第一采样信号，所述至少P个第一采样信号中第P个所述第一采样信号为全零信号。

S4，基于所述N个时钟信号中的至少前Q个时钟信号的上升沿，分别在所述第二数字通道的末端采样得到至少Q个第二采样信号，所述至少Q个第二采样信号中第Q个所述第二采样信号为全零信号。

S5，基于所述至少P个第一采样信号和所述至少Q个第二采样信号，确定所述第一数字通道和所述第二数字通道的末端输出的信号的相位偏差值，其中，N、P和Q均为大于等3的正整数。

需要说明的是，在本实施例中的具体示例可以参考上述实施例及可选实施方式中所描述的示例，在本实施例中不再赘述。

此外，结合上述实施例中提供的数字通道的延迟偏差测量方法，在本实施例中还可以提供一种存储介质来实现。该存储介质上存储有计算机程序；该计算机程序被处理器执行时实现上述实施例中的任意一种数字通道的延迟偏差测量方法。

应该明白的是，这里描述的具体实施例只是用来解释这个应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。

显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

“实施例”一词在本申请中指的是结合实施例描述的具体特征、结构或特性可以包括在本申请的至少一个实施例中。该短语出现在说明书中的各个位置并不一定意味着相同的实施例，也不意味着与其它实施例相互排斥而具有独立性或可供选择。本领域的普通技术人员能够清楚或隐含地理解的是，本申请中描述的实施例在没有冲突的情况下，可以与其它实施例结合。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (9)

1.一种延迟偏差测量电路，其特征在于，包括：

时钟信号产生模块，用于生成多个不同相位的时钟信号，相邻所述时钟信号的相位偏差为第一预设时钟周期；

测量模块，与所述时钟信号产生模块相连，用于接收多个待测信号及各所述时钟信号，并基于各所述时钟信号依次对每一所述待测信号采样，以确定各所述待测信号的相位偏差值；

所述时钟信号产生模块包括相连的初始时钟产生单元和延迟单元，所述延迟单元与所述测量模块相连，所述初始时钟产生单元用于产生初始时钟信号，所述延迟单元用于对所述初始时钟信号进行延迟，生成多个不同相位的时钟信号。

2.根据权利要求1所述的延迟偏差测量电路，其特征在于，所述初始时钟产生单元还与所述测量模块相连，用于接收所述测量模块的控制指令并生成对应频率的初始时钟信号。

3.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，还包括第一存储模块，所述第一存储模块与所述测量模块相连，用于存储所述测量模块的测量程序。

4.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，还包括第二存储模块，所述第二存储模块与所述测量模块相连，用于存储所述测量模块的测量结果。

5.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，还包括晶振模块，所述晶振模块与所述测量模块相连，用于向所述测量模块提供基准时钟信号。

6.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，还包括基准电压模块，所述基准电压模块与所述测量模块相连，用于接收所述测量模块的控制指令并生成对应的基准电压。

7.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，还包括上位机，所述上位机与所述测量模块相连。

8.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，所述测量模块与多个待测的数字通道相连，以接收各所述待测信号。

9.根据权利要求1-2任一项所述的延迟偏差测量电路，其特征在于，所述测量模块包括FPGA芯片。