JPH01128635A - 試験方式 - Google Patents
試験方式Info
- Publication number
- JPH01128635A JPH01128635A JP62285546A JP28554687A JPH01128635A JP H01128635 A JPH01128635 A JP H01128635A JP 62285546 A JP62285546 A JP 62285546A JP 28554687 A JP28554687 A JP 28554687A JP H01128635 A JPH01128635 A JP H01128635A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- relay device
- received signal
- frame position
- test pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 46
- 238000003780 insertion Methods 0.000 claims description 10
- 230000037431 insertion Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000010998 test method Methods 0.000 description 4
- 241000270666 Testudines Species 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多段中継伝送において、各中継装置に割り付け
られたフレーム位置の試験パターンにより各中継区間の
伝送品質を判定する試験方式に関するものである。
られたフレーム位置の試験パターンにより各中継区間の
伝送品質を判定する試験方式に関するものである。
従来、多段中継伝送における試験方式としては、各中継
装置毎に固有のアドレスを割り付け、試験器からのアド
レスにより該当する中継装置での折返しを実行していた
。
装置毎に固有のアドレスを割り付け、試験器からのアド
レスにより該当する中継装置での折返しを実行していた
。
上述した従来の試験方式は、障害区間の判定のために各
中継区間に割り付けられた固有のアドレスを付加しなけ
ればならず、ｎ段中継の場合には試験器から最大ｎ回ア
ドレスをかえて試験を実行する必要があるという問題点
があった。
中継区間に割り付けられた固有のアドレスを付加しなけ
ればならず、ｎ段中継の場合には試験器から最大ｎ回ア
ドレスをかえて試験を実行する必要があるという問題点
があった。
本発明の試験方式は、試験器にフレーム構成の試験パタ
ーン列を発生する試験パターン発生回路と、中継装置側
からの受信信号に対し同期をとる第１の同期回路と、こ
の第１の同期回路の出力および上記中継装置側からの受
信信号を入力とし各中継装置に割シ付けられ念フレーム
位置の試験パターンの誤シを検出して障害区間の判定を
行う判定回路とを有し、中継装置に試験器側からの受信
信号に対し同期をとる第２の同期回路と、この第２の同
期回路の出力および上記試験器側からの受信信号を入力
とし折返し試験状態の識別を行う識別回路と、この識別
回路の出力と上記試験器側からの受信信号および次段か
らの受信信号を入力としその中継装置にての試験パター
ンを割り付けられたフレーム位置へ挿入する挿入回路と
、上記次段からの受信信号に対し同期をとり出力を上記
挿入回路に供給する第３の同期回路とを有するものであ
る。
ーン列を発生する試験パターン発生回路と、中継装置側
からの受信信号に対し同期をとる第１の同期回路と、こ
の第１の同期回路の出力および上記中継装置側からの受
信信号を入力とし各中継装置に割シ付けられ念フレーム
位置の試験パターンの誤シを検出して障害区間の判定を
行う判定回路とを有し、中継装置に試験器側からの受信
信号に対し同期をとる第２の同期回路と、この第２の同
期回路の出力および上記試験器側からの受信信号を入力
とし折返し試験状態の識別を行う識別回路と、この識別
回路の出力と上記試験器側からの受信信号および次段か
らの受信信号を入力としその中継装置にての試験パター
ンを割り付けられたフレーム位置へ挿入する挿入回路と
、上記次段からの受信信号に対し同期をとり出力を上記
挿入回路に供給する第３の同期回路とを有するものであ
る。
本発明においては、多段中継装置の折返し試験に際し、
各中継装置に割シ付けられたフレーム位置の試験パター
ンを折返すことにより、各中継区間の伝送品質を判定す
る。
各中継装置に割シ付けられたフレーム位置の試験パター
ンを折返すことにより、各中継区間の伝送品質を判定す
る。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の実施例を示す試験器のブロック図、第
２図は本発明の実施例を示す中継装置のブロック図であ
る。そして、ＩＮｌ 、 ＩＮｚ 、 ＩＮｓは、受信
入力（受信信号）を示したものであ’） 、０ＵＴｔ
ｙＯＵ Ｔ ｚ ｓ ＯＵ Ｔ ｓは送信出力を示し之
ものである。
２図は本発明の実施例を示す中継装置のブロック図であ
る。そして、ＩＮｌ 、 ＩＮｚ 、 ＩＮｓは、受信
入力（受信信号）を示したものであ’） 、０ＵＴｔ
ｙＯＵ Ｔ ｚ ｓ ＯＵ Ｔ ｓは送信出力を示し之
ものである。
第１図において、１は試験器で、この試験器１は、フレ
ーム構成の試験パターン列を発生する試験パターン発生
回路２と、中継装置側からの受信信号に対し同期をとる
同期回路３と、この同期回路３の出力および中継装置側
からの受信信号を入力とし各中継装置に割υ付けられた
フレーム位置の試験パターンの誤りを検出して障害区間
の判定を行う判定回路４を有している。
ーム構成の試験パターン列を発生する試験パターン発生
回路２と、中継装置側からの受信信号に対し同期をとる
同期回路３と、この同期回路３の出力および中継装置側
からの受信信号を入力とし各中継装置に割υ付けられた
フレーム位置の試験パターンの誤りを検出して障害区間
の判定を行う判定回路４を有している。
第２図において、５は中継装置で、この中継装置５は、
試験器側からの受信信号に対し同期をとる同期回路６と
、この同期回路６の出力および試験器側からの受信信号
を入力とし折返し試験状態の識別を行う識別回路７と、
この識別回路７の出力と試験器側からの受信信号および
次段からの受信信号を入力としその中継装置にての試験
パターンを割り付けられた位置へ挿入する挿入回路８と
、次段からの受信信号に対し同期をとり出力を上記挿入
回路８に供給する同期回路９を有している。
試験器側からの受信信号に対し同期をとる同期回路６と
、この同期回路６の出力および試験器側からの受信信号
を入力とし折返し試験状態の識別を行う識別回路７と、
この識別回路７の出力と試験器側からの受信信号および
次段からの受信信号を入力としその中継装置にての試験
パターンを割り付けられた位置へ挿入する挿入回路８と
、次段からの受信信号に対し同期をとり出力を上記挿入
回路８に供給する同期回路９を有している。
第３図は本発明に用いる試験パターン列の一例を示す図
で、１０は試験パターンを示す。
で、１０は試験パターンを示す。
つぎに第１図および第２図に示す実施例の動作を第３図
を参照して説明する。
を参照して説明する。
まず、試験器１の試験パターン発生回路２にてフレーム
構成の試験パターン列を発生し、送信出力０ＵＴｓに出
力する。ここで、例えば、第３図に示す試験パターン１
０における亀は１番目の中継装置に対するフレーム位置
を示し、ｂは２番目の中継装置に対するフレーム位置、
ｎはｎ番目の中継装置に対するフレーム位置を示す。
構成の試験パターン列を発生し、送信出力０ＵＴｓに出
力する。ここで、例えば、第３図に示す試験パターン１
０における亀は１番目の中継装置に対するフレーム位置
を示し、ｂは２番目の中継装置に対するフレーム位置、
ｎはｎ番目の中継装置に対するフレーム位置を示す。
つぎに、中継装置５において、試験器１側からの受信入
力（受信信号） ＩＮｚに対し同期回路６で同期をとり
、識別回路７でこの中継装置に割シ付けられたフレーム
位置の試験パターンを認識することにより折返し試験状
態の識別を行うとともに挿入回路８に対しこの中継装置
に割り付けられたフレーム位置の上記試験パターンを折
返すべく制御を行う。一方、次段からの受信入力（受信
信号）ｒＮｓＫ対し同期回路９で同期をとった後、挿入
回路８は上記折返し試験状態においてはその装置に割力
付けられたフレーム位置に上記試験パターンを挿入し送
信出力０ＵＴｚに出力する。そして、次段以降の中継装
置においても同様である。
力（受信信号） ＩＮｚに対し同期回路６で同期をとり
、識別回路７でこの中継装置に割シ付けられたフレーム
位置の試験パターンを認識することにより折返し試験状
態の識別を行うとともに挿入回路８に対しこの中継装置
に割り付けられたフレーム位置の上記試験パターンを折
返すべく制御を行う。一方、次段からの受信入力（受信
信号）ｒＮｓＫ対し同期回路９で同期をとった後、挿入
回路８は上記折返し試験状態においてはその装置に割力
付けられたフレーム位置に上記試験パターンを挿入し送
信出力０ＵＴｚに出力する。そして、次段以降の中継装
置においても同様である。
つぎに、試験器１において、中継装置側からの受信入力
（受信信号）ＩＮＨに対し同期回路３で同期をとシ、判
定回路４で試験パターン列の各中継装置に割シ付けられ
たフレーム位置のデータの誤りを監視することにより、
各中継区間の伝送品質を判定する。
（受信信号）ＩＮＨに対し同期回路３で同期をとシ、判
定回路４で試験パターン列の各中継装置に割シ付けられ
たフレーム位置のデータの誤りを監視することにより、
各中継区間の伝送品質を判定する。
以上説明したように、本発明は、多段中継装置の折返し
試験に際し、各中継装置に割り付けられたフレーム位置
の試験パターンを折返すことによシ、アドレスを付加す
ることなく、また、−回の試験の実行で各中継区間の伝
送品質を判定することができる効果がある。
試験に際し、各中継装置に割り付けられたフレーム位置
の試験パターンを折返すことによシ、アドレスを付加す
ることなく、また、−回の試験の実行で各中継区間の伝
送品質を判定することができる効果がある。
第１図は本発明の実施例を示す試験器のブロック図、第
２図は本発明の実施例を示す中継装置のブロック図、第
３図は本発明に用いる試験パターン列の一例を示す図で
ある。 １・―・・試験器、２−・−・試験パターン発生回路、
３・・−−同期回路、４・・・・判定回路、５拳・・・
中継装置、６・・・・同期回路、Ｔ・・・・識別回路、
８・・・―挿入回路、９・―・・同期回路。
２図は本発明の実施例を示す中継装置のブロック図、第
３図は本発明に用いる試験パターン列の一例を示す図で
ある。 １・―・・試験器、２−・−・試験パターン発生回路、
３・・−−同期回路、４・・・・判定回路、５拳・・・
中継装置、６・・・・同期回路、Ｔ・・・・識別回路、
８・・・―挿入回路、９・―・・同期回路。
Claims (1)
- 試験器にフレーム構成の試験パターン列を発生する試験
パターン発生回路と、中継装置側からの受信信号に対し
同期をとる第１の同期回路と、この第１の同期回路の出
力および前記中継装置側からの受信信号を入力とし各中
継装置に割り付けられたフレーム位置の試験パターンの
誤りを検出して障害区間の判定を行う判定回路とを有し
、中継装置に前記試験器側からの受信信号に対し同期を
とる第２の同期回路と、この第２の同期回路の出力およ
び前記試験器側からの受信信号を入力とし折返し試験状
態の識別を行う識別回路と、この識別回路の出力と前記
試験器側からの受信信号および次段からの受信信号を入
力とし当該中継装置にての試験パターンを割り付けられ
たフレーム位置へ挿入する挿入回路と、前記次段からの
受信信号に対し同期をとり出力を前記挿入回路に供給す
る第３の同期回路とを有することを特徴とする試験方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285546A JPH01128635A (ja) | 1987-11-13 | 1987-11-13 | 試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62285546A JPH01128635A (ja) | 1987-11-13 | 1987-11-13 | 試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128635A true JPH01128635A (ja) | 1989-05-22 |
Family
ID=17692940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285546A Pending JPH01128635A (ja) | 1987-11-13 | 1987-11-13 | 試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422876A (en) * | 1993-09-07 | 1995-06-06 | Southwestern Bell Technology Resources, Inc. | Out-of-band loopback control scheme |
-
1987
- 1987-11-13 JP JP62285546A patent/JPH01128635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422876A (en) * | 1993-09-07 | 1995-06-06 | Southwestern Bell Technology Resources, Inc. | Out-of-band loopback control scheme |
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