JP2000010954A - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
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- JP2000010954A JP2000010954A JP10172431A JP17243198A JP2000010954A JP 2000010954 A JP2000010954 A JP 2000010954A JP 10172431 A JP10172431 A JP 10172431A JP 17243198 A JP17243198 A JP 17243198A JP 2000010954 A JP2000010954 A JP 2000010954A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】ＤＳＰコアのセルフテスト中に、ＤＳＰコアの
動作停止状態を判定するホールドテストが実施可能にな
るＤＳＰを提供する。 【解決手段】ＤＳＰ部２は、ホールドテスト中にＤＳＰ
コア４の動作が停止した後、一定時間が経過したらＤＳ
Ｐコア４の動作停止／再開を制御するホルト端子HALTに
動作信号を出力する入力スケジューラ８を有しているの
で、一旦停止したＤＳＰコア４の動作を再開させること
ができる。従って、動作再開時のＤＳＰコア４の内部状
態をＤＳＰコア４自身が認識することができるので、Ｄ
ＳＰコア４が正しく動作を停止しているか否かを判定す
るホールドテストを実施することが可能になる。
動作停止状態を判定するホールドテストが実施可能にな
るＤＳＰを提供する。 【解決手段】ＤＳＰ部２は、ホールドテスト中にＤＳＰ
コア４の動作が停止した後、一定時間が経過したらＤＳ
Ｐコア４の動作停止／再開を制御するホルト端子HALTに
動作信号を出力する入力スケジューラ８を有しているの
で、一旦停止したＤＳＰコア４の動作を再開させること
ができる。従って、動作再開時のＤＳＰコア４の内部状
態をＤＳＰコア４自身が認識することができるので、Ｄ
ＳＰコア４が正しく動作を停止しているか否かを判定す
るホールドテストを実施することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、膨大なディジタル
信号を高速に処理するために開発された、ディジタル信
号処理専用のプロセッサであるディジタルシグナルプロ
セッサ（以下ＤＳＰと称する。）に関し、特に、ＤＳＰ
の動作テストにおける改善に関する。
信号を高速に処理するために開発された、ディジタル信
号処理専用のプロセッサであるディジタルシグナルプロ
セッサ（以下ＤＳＰと称する。）に関し、特に、ＤＳＰ
の動作テストにおける改善に関する。
【０００２】
【従来の技術】以下で従来のＤＳＰについて説明する。
図３において、符号１０１は従来のＤＳＰである。この
ＤＳＰ１０１は、外部入力端子１１１〜１１３、ＤＳＰ
部１０２、周辺回路１０３、外部出力端子１３１〜１３
３を有している。このＤＳＰ１０１は、外部入力端子１
１１〜１１３を、ディジタルモータなどの外部装置の出
力端子に接続し、外部出力端子１３１〜１３３を外部装
置の入力端子に接続した場合には、外部装置が出力する
信号が、外部入力端子１１１〜１１３を介して周辺回路
１０３に入力され、また周辺回路１０３から出力される
信号が、外部出力端子１３１〜１３３を介して外部装置
に出力できるように構成されている。なお、図３では外
部入力端子１１１〜１１３と外部出力端子１３１〜１３
３のみを図示しているが、実際にはこれより多数の外部
入力端子や外部出力端子が設けられている。
図３において、符号１０１は従来のＤＳＰである。この
ＤＳＰ１０１は、外部入力端子１１１〜１１３、ＤＳＰ
部１０２、周辺回路１０３、外部出力端子１３１〜１３
３を有している。このＤＳＰ１０１は、外部入力端子１
１１〜１１３を、ディジタルモータなどの外部装置の出
力端子に接続し、外部出力端子１３１〜１３３を外部装
置の入力端子に接続した場合には、外部装置が出力する
信号が、外部入力端子１１１〜１１３を介して周辺回路
１０３に入力され、また周辺回路１０３から出力される
信号が、外部出力端子１３１〜１３３を介して外部装置
に出力できるように構成されている。なお、図３では外
部入力端子１１１〜１１３と外部出力端子１３１〜１３
３のみを図示しているが、実際にはこれより多数の外部
入力端子や外部出力端子が設けられている。
【０００３】周辺回路１０３は、入力された信号をＤＳ
Ｐ部１０２が処理できる形態に変換する回路であり、通
常動作時では、変換後の信号がＤＳＰ部１０２に入力さ
れ、ＤＳＰ部１０２内のＤＳＰコア１０４で演算処理が
なされた後、周辺回路１０３に出力されている。
Ｐ部１０２が処理できる形態に変換する回路であり、通
常動作時では、変換後の信号がＤＳＰ部１０２に入力さ
れ、ＤＳＰ部１０２内のＤＳＰコア１０４で演算処理が
なされた後、周辺回路１０３に出力されている。
【０００４】また、周辺回路１０３はＤＳＰ部１０２か
ら入力された演算処理結果を変換し、外部出力端子１３
１〜１３３を介して外部装置に出力しており、その結
果、ＤＳＰ１０１全体が外部装置を制御できるようにな
っている。
ら入力された演算処理結果を変換し、外部出力端子１３
１〜１３３を介して外部装置に出力しており、その結
果、ＤＳＰ１０１全体が外部装置を制御できるようにな
っている。
【０００５】このようなＤＳＰ１０１を実装する前に動
作テストを行う場合の一例として、外部装置ではなく、
不図示のテスターを外部入力端子１１１〜１１３や外部
出力端子１３１〜１３３に接続し、このテスターから所
定の信号を外部入力端子１１１〜１１３に入力し、外部
出力端子１３１〜１３３から出力される信号をテスター
で読み取り、所定の規格に適合するか否かを判定するこ
とで、ＤＳＰ１０１の動作が正常であるか否かを判定す
ることができる。
作テストを行う場合の一例として、外部装置ではなく、
不図示のテスターを外部入力端子１１１〜１１３や外部
出力端子１３１〜１３３に接続し、このテスターから所
定の信号を外部入力端子１１１〜１１３に入力し、外部
出力端子１３１〜１３３から出力される信号をテスター
で読み取り、所定の規格に適合するか否かを判定するこ
とで、ＤＳＰ１０１の動作が正常であるか否かを判定す
ることができる。
【０００６】しかしながら上記のＤＳＰ１０１の動作テ
ストにおいては、周辺回路１０３を介して信号の伝送が
なされているため、動作テストによってＤＳＰ１０１の
動作が異常であると判定されても、それはＤＳＰ部１０
２の異常によるものか周辺回路１０３の異常によるもの
かは判別できず、又、ＤＳＰ部１０２をテスターに直結
できないため、ＤＳＰ部１０２単体についての動作テス
トをすることはできないという不都合があった。
ストにおいては、周辺回路１０３を介して信号の伝送が
なされているため、動作テストによってＤＳＰ１０１の
動作が異常であると判定されても、それはＤＳＰ部１０
２の異常によるものか周辺回路１０３の異常によるもの
かは判別できず、又、ＤＳＰ部１０２をテスターに直結
できないため、ＤＳＰ部１０２単体についての動作テス
トをすることはできないという不都合があった。
【０００７】そこで、周辺回路１０３を介さずに、ＤＳ
Ｐ部１０２内でテストデータ等を生成することで、ＤＳ
Ｐ部１０２が自分自身の動作テストをするセルフテスト
が提案されている。
Ｐ部１０２内でテストデータ等を生成することで、ＤＳ
Ｐ部１０２が自分自身の動作テストをするセルフテスト
が提案されている。
【０００８】このセルフテストを実施するために、ＤＳ
Ｐ部１０２には、データ転送回路１０５と、メモリ１０
６と、データ保持回路１０７と、マルチプレクサ１２０
とが設けられている。
Ｐ部１０２には、データ転送回路１０５と、メモリ１０
６と、データ保持回路１０７と、マルチプレクサ１２０
とが設けられている。
【０００９】セルフテストでは、テストセットアップ時
に、ＤＳＰコア１０４からメモリ１０６に、テストプロ
グラムや、テストデータ生成に必要な設定情報が書き込
まれる。その後、テストの実行が開始されたら、メモリ
１０６からテストプログラム、設定情報等がＤＳＰコア
１０４に読み出される。
に、ＤＳＰコア１０４からメモリ１０６に、テストプロ
グラムや、テストデータ生成に必要な設定情報が書き込
まれる。その後、テストの実行が開始されたら、メモリ
１０６からテストプログラム、設定情報等がＤＳＰコア
１０４に読み出される。
【００１０】次いで、テストプログラムに基づきＤＳＰ
コア１０４で、通常動作時にＤＳＰコア１０４に入力さ
れるデータと同規格のテストデータや制御命令が生成さ
れてデータ転送回路１０５に出力される。データ転送回
路１０５から、テストデータと制御命令とが、データ線
群１４０内の各データ線Ｌ111、Ｌ112からマルチプレク
サ１２０にそれぞれ出力される。
コア１０４で、通常動作時にＤＳＰコア１０４に入力さ
れるデータと同規格のテストデータや制御命令が生成さ
れてデータ転送回路１０５に出力される。データ転送回
路１０５から、テストデータと制御命令とが、データ線
群１４０内の各データ線Ｌ111、Ｌ112からマルチプレク
サ１２０にそれぞれ出力される。
【００１１】マルチプレクサ１２０は、実動作時では周
辺回路１０３の出力信号線群１５０をＤＳＰコア１０４
に接続させているが、テスト動作時には、ＤＳＰコア１
０４から出力された制御命令に基づいて、データ線群１
４０をＤＳＰコア１０４に接続するように構成されてい
る。したがって、データ転送回路１０５が生成したテス
トデータは、ＤＳＰコアの入力端子IN1、IN2に入力され
る。
辺回路１０３の出力信号線群１５０をＤＳＰコア１０４
に接続させているが、テスト動作時には、ＤＳＰコア１
０４から出力された制御命令に基づいて、データ線群１
４０をＤＳＰコア１０４に接続するように構成されてい
る。したがって、データ転送回路１０５が生成したテス
トデータは、ＤＳＰコアの入力端子IN1、IN2に入力され
る。
【００１２】入力されたテストデータはＤＳＰコア１０
４で演算処理され、その演算処理結果は出力端子Ｔ1、Ｔ
2からデータ線群１６０へと出力される。データ線群１
６０へ出力された演算処理結果はデータ保持回路１０７
で一旦保持され、ＤＳＰコア１０４に設けられた入力端
子TDIに所定順序で出力され、結局、出力はＤＳＰコア
１０４に再入力される。
４で演算処理され、その演算処理結果は出力端子Ｔ1、Ｔ
2からデータ線群１６０へと出力される。データ線群１
６０へ出力された演算処理結果はデータ保持回路１０７
で一旦保持され、ＤＳＰコア１０４に設けられた入力端
子TDIに所定順序で出力され、結局、出力はＤＳＰコア
１０４に再入力される。
【００１３】入力端子TDIに入力された演算処理結果
は、ＤＳＰコア１０４内に予め保持されている正しい演
算処理結果と比較され、実行した演算処理が正しかった
かどうかが判定される。その後、新たなテストデータが
ＤＳＰコア１０４で生成され、上述した一連の演算処
理、判定処理が当初予定された回数だけ繰り返される。
この間に、全ての処理について、実行した演算処理結果
が正しい演算処理結果と等しかった場合には、そのＤＳ
Ｐ部１０２は良品であるとＤＳＰコア１０４自身で判定
される。そして、かかる判定結果がデータ線Ｌrから不
図示の外部回路へと出力されることにより、セルフテス
トが終了する。
は、ＤＳＰコア１０４内に予め保持されている正しい演
算処理結果と比較され、実行した演算処理が正しかった
かどうかが判定される。その後、新たなテストデータが
ＤＳＰコア１０４で生成され、上述した一連の演算処
理、判定処理が当初予定された回数だけ繰り返される。
この間に、全ての処理について、実行した演算処理結果
が正しい演算処理結果と等しかった場合には、そのＤＳ
Ｐ部１０２は良品であるとＤＳＰコア１０４自身で判定
される。そして、かかる判定結果がデータ線Ｌrから不
図示の外部回路へと出力されることにより、セルフテス
トが終了する。
【００１４】このように、セルフテストは、周辺回路１
０３を介さずに、ＤＳＰ部１０２のテストをすることが
できるので、テスターを使用する動作テストの際にはで
きなかったＤＳＰ部１０２のみのテストを行うことがで
きるという利点がある。
０３を介さずに、ＤＳＰ部１０２のテストをすることが
できるので、テスターを使用する動作テストの際にはで
きなかったＤＳＰ部１０２のみのテストを行うことがで
きるという利点がある。
【００１５】しかしながら、ＤＳＰコア１０４には、Ｄ
ＳＰコア１０４の動作停止／続行の制御端子であるホル
ト端子HALTがあり、ＤＳＰ１０１がホルト端子HALTによ
って動作を正常に停止できるかどうかを判定するテスト
(以下でホールドテストと称する。)がある。
ＳＰコア１０４の動作停止／続行の制御端子であるホル
ト端子HALTがあり、ＤＳＰ１０１がホルト端子HALTによ
って動作を正常に停止できるかどうかを判定するテスト
(以下でホールドテストと称する。)がある。
【００１６】セルフテストによってホールドテストを行
おうとする場合、ホルト端子HALTとデータ転送回路１０
５とをマルチプレクサ１２０を介して接続し、ＤＳＰコ
ア１０４がデータ転送回路１０５を介して停止信号を出
力し、ホルト端子HALTに入力することになるが、一旦ホ
ルト端子HALTに停止信号が入力されると、ＤＳＰコア１
０４自身の動作が停止し、その結果、ＤＳＰコア１０４
自身が停止状態の良否を判断できなくなるばかりでな
く、再起動すらできなくなってしまう。
おうとする場合、ホルト端子HALTとデータ転送回路１０
５とをマルチプレクサ１２０を介して接続し、ＤＳＰコ
ア１０４がデータ転送回路１０５を介して停止信号を出
力し、ホルト端子HALTに入力することになるが、一旦ホ
ルト端子HALTに停止信号が入力されると、ＤＳＰコア１
０４自身の動作が停止し、その結果、ＤＳＰコア１０４
自身が停止状態の良否を判断できなくなるばかりでな
く、再起動すらできなくなってしまう。
【００１７】
【発明が解決しようとする課題】本発明は、このような
従来の技術の課題を解決するために創作されたものであ
り、その目的は、コアのセルフテストが可能なＤＳＰに
おいて、コアが自分自身を停止させた後に、コアの動作
を再開させることで、コアの停止状態の良否を判定する
ことができるディジタルシグナルプロセッサを提供する
ことにある。
従来の技術の課題を解決するために創作されたものであ
り、その目的は、コアのセルフテストが可能なＤＳＰに
おいて、コアが自分自身を停止させた後に、コアの動作
を再開させることで、コアの停止状態の良否を判定する
ことができるディジタルシグナルプロセッサを提供する
ことにある。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載のディジタルシグナルプロセッサ
は、ディジタル信号を処理するためのプロセッサ部と、
上記プロセッサ部のセルフテストのためのデータを保持
するメモリ部と、上記プロセッサ部が出力する当該プロ
セッサ部用のセルフテスト制御データを入力して当該セ
ルフテスト制御データを上記プロセッサ部に供給するデ
ータ転送回路部と、上記プロセッサ部から出力される制
御信号を入力して所定の時間が経過すると上記プロセッ
サ部に対して動作制御信号を供給する動作制御回路部
と、外部入力端子と上記データ転送回路部と上記プロセ
ッサ部のデータ入力端子との間に設けられており、上記
外部入力端子又は上記データ転送回路部から供給される
データの何れか一方を選択して上記データ入力端子に出
力する第１の切換回路部と、外部入力端子と上記データ
転送回路部と上記動作制御回路部と上記プロセッサ部の
動作停止端子との間に設けられており、上記外部入力端
子、上記データ転送回路部又は上記動作制御回路部から
供給される信号のうちの１つを選択して上記動作停止端
子に出力する第２の切換回路部とを有し、セルフテスト
時において上記プロセッサ部が当該プロセッサ部の動作
停止を指示する信号を上記データ転送回路部及び上記第
２の切換回路部を介して上記動作停止端子に入力する
と、上記動作制御回路部は上記プロセッサ部から出力さ
れる上記制御信号に応答して所定時間経過後に上記動作
制御信号を上記第２の切換回路部を介して上記動作停止
端子に出力して上記プロセッサ部を動作状態に復帰させ
るように構成されている。
に、請求項１に記載のディジタルシグナルプロセッサ
は、ディジタル信号を処理するためのプロセッサ部と、
上記プロセッサ部のセルフテストのためのデータを保持
するメモリ部と、上記プロセッサ部が出力する当該プロ
セッサ部用のセルフテスト制御データを入力して当該セ
ルフテスト制御データを上記プロセッサ部に供給するデ
ータ転送回路部と、上記プロセッサ部から出力される制
御信号を入力して所定の時間が経過すると上記プロセッ
サ部に対して動作制御信号を供給する動作制御回路部
と、外部入力端子と上記データ転送回路部と上記プロセ
ッサ部のデータ入力端子との間に設けられており、上記
外部入力端子又は上記データ転送回路部から供給される
データの何れか一方を選択して上記データ入力端子に出
力する第１の切換回路部と、外部入力端子と上記データ
転送回路部と上記動作制御回路部と上記プロセッサ部の
動作停止端子との間に設けられており、上記外部入力端
子、上記データ転送回路部又は上記動作制御回路部から
供給される信号のうちの１つを選択して上記動作停止端
子に出力する第２の切換回路部とを有し、セルフテスト
時において上記プロセッサ部が当該プロセッサ部の動作
停止を指示する信号を上記データ転送回路部及び上記第
２の切換回路部を介して上記動作停止端子に入力する
と、上記動作制御回路部は上記プロセッサ部から出力さ
れる上記制御信号に応答して所定時間経過後に上記動作
制御信号を上記第２の切換回路部を介して上記動作停止
端子に出力して上記プロセッサ部を動作状態に復帰させ
るように構成されている。
【００１９】また、請求項２に記載のディジタルシグナ
ルプロセッサは、請求項１に記載のディジタルシグナル
プロセッサであって、上記プロセッサ部から出力される
上記セルフテスト制御データに基づくテスト結果情報を
保持するデータ保持回路部を有する。
ルプロセッサは、請求項１に記載のディジタルシグナル
プロセッサであって、上記プロセッサ部から出力される
上記セルフテスト制御データに基づくテスト結果情報を
保持するデータ保持回路部を有する。
【００２０】さらに、請求項３に記載のディジタルシグ
ナルプロセッサは、請求項２に記載のディジタルシグナ
ルプロセッサであって、上記プロセッサ部は、セルフテ
ストにおける動作停止状態の内部状態情報を上記動作制
御回路部から出力される上記動作制御信号に応じた動作
復帰後に上記データ保持回路部に出力する。
ナルプロセッサは、請求項２に記載のディジタルシグナ
ルプロセッサであって、上記プロセッサ部は、セルフテ
ストにおける動作停止状態の内部状態情報を上記動作制
御回路部から出力される上記動作制御信号に応じた動作
復帰後に上記データ保持回路部に出力する。
【００２１】また、請求項４に記載のディジタルシグナ
ルプロセッサは、請求項２又は３に記載のディジタルシ
グナルプロセッサであって、上記プロセッサ部は、上記
データ保持回路部から出力されるセルフテスト結果情報
を入力し、当該セルフテスト結果情報と予め期待される
テスト結果とを比較して当該比較結果を外部に出力す
る。
ルプロセッサは、請求項２又は３に記載のディジタルシ
グナルプロセッサであって、上記プロセッサ部は、上記
データ保持回路部から出力されるセルフテスト結果情報
を入力し、当該セルフテスト結果情報と予め期待される
テスト結果とを比較して当該比較結果を外部に出力す
る。
【００２２】さらに、請求項５に記載のディジタルシグ
ナルプロセッサは、請求項１、２、３又は４に記載のデ
ィジタルシグナルプロセッサであって、上記プロセッサ
部と外部とのインターフェースとなる周辺回路部を有す
る。
ナルプロセッサは、請求項１、２、３又は４に記載のデ
ィジタルシグナルプロセッサであって、上記プロセッサ
部と外部とのインターフェースとなる周辺回路部を有す
る。
【００２３】本発明のディジタルシグナルプロセッサに
よれば、セルフテストの一つであるホールド（動作停
止）テストにおいて、コア（プロセッサ部）が自分自身
に動作停止信号を出力することによりコアの動作が停止
しても、その後動作制御回路が動作制御信号を動作停止
端子に入力させることでコアの動作を再開させることが
できる。このため、停止後コアを再起動することができ
なかったことでコアの動作停止状態を認識できなかった
従来と異なり、コアの停止状態の良否を判定するホール
ドテストを実施することが可能になる。
よれば、セルフテストの一つであるホールド（動作停
止）テストにおいて、コア（プロセッサ部）が自分自身
に動作停止信号を出力することによりコアの動作が停止
しても、その後動作制御回路が動作制御信号を動作停止
端子に入力させることでコアの動作を再開させることが
できる。このため、停止後コアを再起動することができ
なかったことでコアの動作停止状態を認識できなかった
従来と異なり、コアの停止状態の良否を判定するホール
ドテストを実施することが可能になる。
【００２４】なお、本発明では、コアが動作停止端子に
動作停止信号を入力することによりコアの動作が停止し
た後に、動作停止端子に動作制御信号を出力するまでの
時間をデータ列などに基づいて調整することも可能であ
る。このように構成することで、コアの動作を停止させ
る時間を調整することができるので、様々な停止時間に
ついてのコアのホールドテストを行うことが可能にな
る。
動作停止信号を入力することによりコアの動作が停止し
た後に、動作停止端子に動作制御信号を出力するまでの
時間をデータ列などに基づいて調整することも可能であ
る。このように構成することで、コアの動作を停止させ
る時間を調整することができるので、様々な停止時間に
ついてのコアのホールドテストを行うことが可能にな
る。
【００２５】また、本発明では、セルフテストの結果を
示すセルフテスト結果信号と、予め期待されるセルフテ
ストのテスト結果とを比較し、その比較結果を外部に出
力するので、外部からコアの良否を容易に認識できる。
示すセルフテスト結果信号と、予め期待されるセルフテ
ストのテスト結果とを比較し、その比較結果を外部に出
力するので、外部からコアの良否を容易に認識できる。
【００２６】
【発明の実施の形態】以下、本実施形態のＤＳＰについ
て説明する。図１において、符号１は本実施形態のＤＳ
Ｐである。このＤＳＰ１は、外部入力端子１１〜１３
と、ＤＳＰ部２と、周辺回路３と、外部出力端子３１〜
３３を有している。ここで、図１には外部入力端子１１
〜１３と外部出力端子３１〜３３についてのみ図示して
いるが、実際にはこれより多数の外部入力端子や外部出
力端子が設けられているものとする。
て説明する。図１において、符号１は本実施形態のＤＳ
Ｐである。このＤＳＰ１は、外部入力端子１１〜１３
と、ＤＳＰ部２と、周辺回路３と、外部出力端子３１〜
３３を有している。ここで、図１には外部入力端子１１
〜１３と外部出力端子３１〜３３についてのみ図示して
いるが、実際にはこれより多数の外部入力端子や外部出
力端子が設けられているものとする。
【００２７】ＤＳＰ部２は、ＤＳＰコア４と、マルチプ
レクサ２０とを有している。このマルチプレクサ２０
は、切換スイッチ２１〜２３を有している。外部入力端
子１１〜１３は周辺回路３に接続されており、周辺回路
３とマルチプレクサ２０とは、データ線群５０で接続さ
れている。マルチプレクサ２０の切換スイッチ２１、２
２、２３は、ＤＳＰコア４の入力端子IN1,IN2、ホルト
端子ＨＡＬＴにそれぞれ接続されている。ＤＳＰコア４
の出力端子Ｔ1、Ｔ2、ＴHはデータ線群６０で周辺回路
３と接続され、周辺回路３と外部出力端子３１〜３３と
が接続されている。
レクサ２０とを有している。このマルチプレクサ２０
は、切換スイッチ２１〜２３を有している。外部入力端
子１１〜１３は周辺回路３に接続されており、周辺回路
３とマルチプレクサ２０とは、データ線群５０で接続さ
れている。マルチプレクサ２０の切換スイッチ２１、２
２、２３は、ＤＳＰコア４の入力端子IN1,IN2、ホルト
端子ＨＡＬＴにそれぞれ接続されている。ＤＳＰコア４
の出力端子Ｔ1、Ｔ2、ＴHはデータ線群６０で周辺回路
３と接続され、周辺回路３と外部出力端子３１〜３３と
が接続されている。
【００２８】上記したようなＤＳＰ１では、通常動作時
には、外部入力端子１１，１２、外部出力端子３１、３
２と、図示しないディジタルモータ等の外部装置の出力
端子、入力端子とがそれぞれ接続され、外部装置の出力
端子から外部入力端子１１，１２へと所定の信号が出力
されて周辺回路３に入力される。この信号は、周辺回路
３でＤＳＰ部２が処理できる形態に変換された後に、デ
ータ線群５０のデータ線Ｌ21、Ｌ22を介して、切換スイ
ッチ２１，２２に出力される。通常動作時には切換スイ
ッチ２１、２２は、各入力端子IN1、IN2とデータ線
Ｌ21、Ｌ22とをそれぞれ接続するように動作するので、
各データ線Ｌ21、Ｌ22の信号は、入力端子IN1、IN2にそ
れぞれ入力される。
には、外部入力端子１１，１２、外部出力端子３１、３
２と、図示しないディジタルモータ等の外部装置の出力
端子、入力端子とがそれぞれ接続され、外部装置の出力
端子から外部入力端子１１，１２へと所定の信号が出力
されて周辺回路３に入力される。この信号は、周辺回路
３でＤＳＰ部２が処理できる形態に変換された後に、デ
ータ線群５０のデータ線Ｌ21、Ｌ22を介して、切換スイ
ッチ２１，２２に出力される。通常動作時には切換スイ
ッチ２１、２２は、各入力端子IN1、IN2とデータ線
Ｌ21、Ｌ22とをそれぞれ接続するように動作するので、
各データ線Ｌ21、Ｌ22の信号は、入力端子IN1、IN2にそ
れぞれ入力される。
【００２９】そして、入力端子IN1、IN2に入力された信
号に対してＤＳＰコア４で所定の演算処理がなされた後
に、出力端子Ｔ1、Ｔ2からデータ線群６０のデータ線Ｌ
31、Ｌ32に出力され、周辺回路３に入力される。周辺回
路３に入力された信号は、周辺回路３で外部装置の駆動
に必要な形態に変換され、外部出力端子３１、３２から
不図示の外部装置の入力端子へと出力される。その結果
として、ＤＳＰ１全体で外部装置の制御がなされる。
号に対してＤＳＰコア４で所定の演算処理がなされた後
に、出力端子Ｔ1、Ｔ2からデータ線群６０のデータ線Ｌ
31、Ｌ32に出力され、周辺回路３に入力される。周辺回
路３に入力された信号は、周辺回路３で外部装置の駆動
に必要な形態に変換され、外部出力端子３１、３２から
不図示の外部装置の入力端子へと出力される。その結果
として、ＤＳＰ１全体で外部装置の制御がなされる。
【００３０】上記したようなＤＳＰ１のＤＳＰ部２単体
のセルフテストを行うために、本実施形態のＤＳＰ１に
は、上述した構成に加えて、データ転送回路５と、メモ
リ６と、データ保持回路７とを有している。
のセルフテストを行うために、本実施形態のＤＳＰ１に
は、上述した構成に加えて、データ転送回路５と、メモ
リ６と、データ保持回路７とを有している。
【００３１】データ転送回路５は、入力側がＤＳＰコア
４と接続されており、出力側はデータ線群４０を介して
マルチプレクサ２０と接続されている。また、メモリ６
はＤＳＰコア４とデータの入出力が可能なように接続さ
れている。さらに、データ保持回路７は、入力側がデー
タ線群６０と接続されるとともに、出力側がＤＳＰコア
４の入力端子TDI に接続されている。
４と接続されており、出力側はデータ線群４０を介して
マルチプレクサ２０と接続されている。また、メモリ６
はＤＳＰコア４とデータの入出力が可能なように接続さ
れている。さらに、データ保持回路７は、入力側がデー
タ線群６０と接続されるとともに、出力側がＤＳＰコア
４の入力端子TDI に接続されている。
【００３２】このような構成を有するＤＳＰ１でセルフ
テストを実施するには、テストセットアップ時に、外部
から入力されるデータにより、ＤＳＰコア４を介して、
テストプログラムやテストデータ生成に必要な設定情報
などがメモリ６に書き込まれる。その後、セルフテスト
の実行が開始されたら、メモリ６からテストプログラム
や、各種の設定情報等がＤＳＰコア４に読み出される。
テストを実施するには、テストセットアップ時に、外部
から入力されるデータにより、ＤＳＰコア４を介して、
テストプログラムやテストデータ生成に必要な設定情報
などがメモリ６に書き込まれる。その後、セルフテスト
の実行が開始されたら、メモリ６からテストプログラム
や、各種の設定情報等がＤＳＰコア４に読み出される。
【００３３】次いで、テストプログラム等に基づき、Ｄ
ＳＰコア４で、通常動作時にＤＳＰコア４に入力される
データと同規格のテストデータと、制御命令が生成さ
れ、データ転送回路５へと出力される。
ＳＰコア４で、通常動作時にＤＳＰコア４に入力される
データと同規格のテストデータと、制御命令が生成さ
れ、データ転送回路５へと出力される。
【００３４】そして、データ転送回路５から、テストデ
ータと、マルチプレクサ２０の制御命令とがデータ線群
４０内の各データ線Ｌ11、Ｌ12からマルチプレクサ２０
の切換スイッチ２１、２２にそれぞれ出力される。
ータと、マルチプレクサ２０の制御命令とがデータ線群
４０内の各データ線Ｌ11、Ｌ12からマルチプレクサ２０
の切換スイッチ２１、２２にそれぞれ出力される。
【００３５】切換スイッチ２１、２２は通常動作時に
は、各データ線Ｌ21、Ｌ22を入力端子IN1,IN2にそれぞ
れ接続するように動作するが、セルフテストの際には、
データ転送回路５から出力された制御命令に従って、各
データ線Ｌ11、Ｌ12を入力端子IN1、IN2にそれぞれ接続
するように動作する。これにより、各データ線Ｌ11、Ｌ
12のテストデータは、入力端子IN1、IN2からそれぞれＤ
ＳＰコア４に入力される。
は、各データ線Ｌ21、Ｌ22を入力端子IN1,IN2にそれぞ
れ接続するように動作するが、セルフテストの際には、
データ転送回路５から出力された制御命令に従って、各
データ線Ｌ11、Ｌ12を入力端子IN1、IN2にそれぞれ接続
するように動作する。これにより、各データ線Ｌ11、Ｌ
12のテストデータは、入力端子IN1、IN2からそれぞれＤ
ＳＰコア４に入力される。
【００３６】入力端子IN1、IN2から入力されたテストデ
ータはＤＳＰコア４で所定の演算処理がなされ、この演
算処理結果は出力端子Ｔ1、Ｔ2からデータ線群６０のデ
ータ線Ｌ31、Ｌ32へと出力される。データ線Ｌ31、Ｌ32
にはデータ保持回路７が接続されているので、データ線
Ｌ31、Ｌ32に出力された演算処理結果はデータ保持回路
７で一時保持されて出力される。従って、データ線
Ｌ31、Ｌ32に出力された演算処理結果は、データ保持回
路７で一時保持された後に、ＤＳＰコア４の出力結果を
取り込む入力端子TDIに出力され、ＤＳＰコア４に入力
される。
ータはＤＳＰコア４で所定の演算処理がなされ、この演
算処理結果は出力端子Ｔ1、Ｔ2からデータ線群６０のデ
ータ線Ｌ31、Ｌ32へと出力される。データ線Ｌ31、Ｌ32
にはデータ保持回路７が接続されているので、データ線
Ｌ31、Ｌ32に出力された演算処理結果はデータ保持回路
７で一時保持されて出力される。従って、データ線
Ｌ31、Ｌ32に出力された演算処理結果は、データ保持回
路７で一時保持された後に、ＤＳＰコア４の出力結果を
取り込む入力端子TDIに出力され、ＤＳＰコア４に入力
される。
【００３７】入力端子TDIに入力された実行された演算
処理結果は、ＤＳＰコア４内に予め保持されている正し
い演算処理結果と比較され、実際の演算処理が正しかっ
たかどうかが判定される。その後、上述した一連の演算
処理、判定処理が当初予定された回数だけ繰り返され
る。この間に、全ての判定処理について、実行された演
算処理結果が正しい演算処理結果と等しかった場合に
は、そのＤＳＰ部２は良品であるとＤＳＰコア４自身で
判定される。そして、かかる判定結果がデータ線Ｌ rか
ら不図示の外部回路へと出力されることでセルフテスト
が終了する。こうしてセルフテストにより、ＤＳＰ部２
単体の動作をテストすることが可能になる。
処理結果は、ＤＳＰコア４内に予め保持されている正し
い演算処理結果と比較され、実際の演算処理が正しかっ
たかどうかが判定される。その後、上述した一連の演算
処理、判定処理が当初予定された回数だけ繰り返され
る。この間に、全ての判定処理について、実行された演
算処理結果が正しい演算処理結果と等しかった場合に
は、そのＤＳＰ部２は良品であるとＤＳＰコア４自身で
判定される。そして、かかる判定結果がデータ線Ｌ rか
ら不図示の外部回路へと出力されることでセルフテスト
が終了する。こうしてセルフテストにより、ＤＳＰ部２
単体の動作をテストすることが可能になる。
【００３８】そして、上記したような本実施形態のＤＳ
Ｐ１で、セルフテストにおいてＤＳＰコア４の動作を停
止させるステップを有するホールドテストを行うため、
本実施形態のＤＳＰ１には、ＤＳＰコア４にＤＳＰコア
４自身の停止と再起動とを制御するホルト端子HALTが設
けられている。そして、このホルト端子HALTに外部入力
端子１３から周辺回路３を介して、停止信号が入力され
るとＤＳＰコア４の動作が停止し、その状態においてホ
ルト端子ＨＡＬＴに動作信号が入力されるとＤＳＰコア
４が動作可能になるように構成されている。さらに、マ
ルチプレクサ２０には、ホルト端子HALTに接続される切
換スイッチ２３が設けられている。
Ｐ１で、セルフテストにおいてＤＳＰコア４の動作を停
止させるステップを有するホールドテストを行うため、
本実施形態のＤＳＰ１には、ＤＳＰコア４にＤＳＰコア
４自身の停止と再起動とを制御するホルト端子HALTが設
けられている。そして、このホルト端子HALTに外部入力
端子１３から周辺回路３を介して、停止信号が入力され
るとＤＳＰコア４の動作が停止し、その状態においてホ
ルト端子ＨＡＬＴに動作信号が入力されるとＤＳＰコア
４が動作可能になるように構成されている。さらに、マ
ルチプレクサ２０には、ホルト端子HALTに接続される切
換スイッチ２３が設けられている。
【００３９】また、ＤＳＰ１には、入力スケジューラ８
が設けられており、この入力スケジューラ８の出力側と
切換スイッチ２３とは、データ線Ｌ41を介して接続され
ている。
が設けられており、この入力スケジューラ８の出力側と
切換スイッチ２３とは、データ線Ｌ41を介して接続され
ている。
【００４０】図２に示す、ホルト端子HALTに入力される
信号のタイミングチャートを参照しながら、上記したＤ
ＳＰ１で行うホールドテストについて説明する。まず、
テストセットアップのときにテストプログラムや各種の
設定情報に加えて、動作停止後再開時のＤＳＰコア４の
内部状態に関する所定の規格を、ＤＳＰコア４からメモ
リ６に予め書き込んでおく。
信号のタイミングチャートを参照しながら、上記したＤ
ＳＰ１で行うホールドテストについて説明する。まず、
テストセットアップのときにテストプログラムや各種の
設定情報に加えて、動作停止後再開時のＤＳＰコア４の
内部状態に関する所定の規格を、ＤＳＰコア４からメモ
リ６に予め書き込んでおく。
【００４１】次いで、テスト開始時刻（図２の時刻
ｔ1）に、メモリ６からテストプログラム等の設定情報
が、ＤＳＰコア４に読み出され、ＤＳＰコア４でテスト
データが生成され、データ転送回路５にテストデータ、
制御命令、動作信号が出力される。ＤＳＰコア４から出
力されるテストデータはデータ転送回路５からデータ線
群４０のデータ線Ｌ11、Ｌ12へと出力され、動作信号が
データ線Ｌ13へと出力される。
ｔ1）に、メモリ６からテストプログラム等の設定情報
が、ＤＳＰコア４に読み出され、ＤＳＰコア４でテスト
データが生成され、データ転送回路５にテストデータ、
制御命令、動作信号が出力される。ＤＳＰコア４から出
力されるテストデータはデータ転送回路５からデータ線
群４０のデータ線Ｌ11、Ｌ12へと出力され、動作信号が
データ線Ｌ13へと出力される。
【００４２】切換スイッチ２１〜２３は、通常動作時に
は各データ線Ｌ21〜Ｌ23を、入力端子IN1、IN2とホルト
端子HALTに、それぞれ接続するように動作するが、テス
ト開始時刻ｔ1には、データ転送回路５から出力された
制御命令に基づいて、各データ線Ｌ11〜Ｌ13を、入力端
子IN1、IN2とホルト端子HALTに、それぞれ接続するよう
に動作する。従って、テスト開始時刻ｔ1以降は、各デ
ータ線Ｌ11、Ｌ12に出力されたテストデータはそれぞれ
入力端子IN1、IN2からＤＳＰコア４へ入力される。又、
データ線Ｌ13に出力された動作信号は、ホルト端子HALT
に入力される。
は各データ線Ｌ21〜Ｌ23を、入力端子IN1、IN2とホルト
端子HALTに、それぞれ接続するように動作するが、テス
ト開始時刻ｔ1には、データ転送回路５から出力された
制御命令に基づいて、各データ線Ｌ11〜Ｌ13を、入力端
子IN1、IN2とホルト端子HALTに、それぞれ接続するよう
に動作する。従って、テスト開始時刻ｔ1以降は、各デ
ータ線Ｌ11、Ｌ12に出力されたテストデータはそれぞれ
入力端子IN1、IN2からＤＳＰコア４へ入力される。又、
データ線Ｌ13に出力された動作信号は、ホルト端子HALT
に入力される。
【００４３】次に、ＤＳＰコア４は、入力端子IN1、IN2
から入力されたテストデータに対して所定の演算処理を
行なって、出力端子Ｔ1、Ｔ2から出力する。このような
演算処理が数回行われた後、所定の時刻(時刻ｔ2)でＤ
ＳＰコア４の動作が停止させられるものとすると、その
時刻ｔ2でＤＳＰコア４から、データ転送回路５を介し
てデータ線Ｌ13に、停止信号が出力される。この停止信
号は切換スイッチ２３へと出力される。切換スイッチ２
３は、時刻ｔ2ではデータ線Ｌ13とホルト端子HALTとの
接続状態を維持しているので、停止信号はホルト端子HA
LTに入力され、ＤＳＰコア４は、その動作を停止する。
から入力されたテストデータに対して所定の演算処理を
行なって、出力端子Ｔ1、Ｔ2から出力する。このような
演算処理が数回行われた後、所定の時刻(時刻ｔ2)でＤ
ＳＰコア４の動作が停止させられるものとすると、その
時刻ｔ2でＤＳＰコア４から、データ転送回路５を介し
てデータ線Ｌ13に、停止信号が出力される。この停止信
号は切換スイッチ２３へと出力される。切換スイッチ２
３は、時刻ｔ2ではデータ線Ｌ13とホルト端子HALTとの
接続状態を維持しているので、停止信号はホルト端子HA
LTに入力され、ＤＳＰコア４は、その動作を停止する。
【００４４】その時刻ｔ2では、ＤＳＰコア４の出力端
子HAから入力スケジューラ８へ、動作信号の出力準備を
開始させる旨の制御命令が出力される。この制御命令が
出力されると、入力スケジューラ８は、自身に接続され
ている不図示の水晶発振器から出力されるクロックのカ
ウントを開始する。
子HAから入力スケジューラ８へ、動作信号の出力準備を
開始させる旨の制御命令が出力される。この制御命令が
出力されると、入力スケジューラ８は、自身に接続され
ている不図示の水晶発振器から出力されるクロックのカ
ウントを開始する。
【００４５】そして、クロックのカウントを開始してか
ら、所定のクロック数がカウントされたら、その時刻
（図２の時刻ｔ3）で、入力スケジューラ８は、動作信
号と、切換スイッチ２３の制御命令とをデータ線Ｌ41を
介して切換スイッチ２３に出力する。この所定のクロッ
ク数は、入力スケジューラ８に接続された不図示の専用
レジスタに保持されているデータ列によって定まる。本
実施形態では、時刻ｔ2から数えて１５個目のクロック
がカウントされたときに動作信号と制御命令とを出力す
るものとする。
ら、所定のクロック数がカウントされたら、その時刻
（図２の時刻ｔ3）で、入力スケジューラ８は、動作信
号と、切換スイッチ２３の制御命令とをデータ線Ｌ41を
介して切換スイッチ２３に出力する。この所定のクロッ
ク数は、入力スケジューラ８に接続された不図示の専用
レジスタに保持されているデータ列によって定まる。本
実施形態では、時刻ｔ2から数えて１５個目のクロック
がカウントされたときに動作信号と制御命令とを出力す
るものとする。
【００４６】入力スケジューラ８から制御命令が出力さ
れると、切換スイッチ２３は、この制御命令に従って、
データ線Ｌ41をホルト端子HALTと接続するように動作す
る。これにより、データ線Ｌ41に出力された動作信号は
ホルト端子HALTに入力され、ＤＳＰコア４は動作を再開
する。
れると、切換スイッチ２３は、この制御命令に従って、
データ線Ｌ41をホルト端子HALTと接続するように動作す
る。これにより、データ線Ｌ41に出力された動作信号は
ホルト端子HALTに入力され、ＤＳＰコア４は動作を再開
する。
【００４７】動作再開後、ＤＳＰコア４では、動作再開
時のＤＳＰコア４の内部状態を示すデータが生成され
て、各出力端子Ｔ1、Ｔ2からデータ線群６０のデータ線
Ｌ31、Ｌ32へと出力される。このデータ(以下出力結果
データと称する)は、データ保持回路７に一旦保持され
た後に、入力端子TDIからＤＳＰコア４に入力される。
時のＤＳＰコア４の内部状態を示すデータが生成され
て、各出力端子Ｔ1、Ｔ2からデータ線群６０のデータ線
Ｌ31、Ｌ32へと出力される。このデータ(以下出力結果
データと称する)は、データ保持回路７に一旦保持され
た後に、入力端子TDIからＤＳＰコア４に入力される。
【００４８】そしてＤＳＰコア４は、メモリ６から動作
停止後再開時のＤＳＰコア４の内部規格を読み出し、出
力結果データと比較して、ＤＳＰコア４の動作停止中の
内部状態が、所定規格に適合しているか否かを判断し
て、停止状態が正常であったか否かを判断する。その
後、ＤＳＰコア４はこの判断結果をデータ線Ｌrから不
図示の外部回路へと出力することでテストが終了する。
停止後再開時のＤＳＰコア４の内部規格を読み出し、出
力結果データと比較して、ＤＳＰコア４の動作停止中の
内部状態が、所定規格に適合しているか否かを判断し
て、停止状態が正常であったか否かを判断する。その
後、ＤＳＰコア４はこの判断結果をデータ線Ｌrから不
図示の外部回路へと出力することでテストが終了する。
【００４９】以上説明したように、本実施形態のＤＳＰ
１では、ＤＳＰコア４の動作停止中にも動作し続け、Ｄ
ＳＰコア４が動作を停止する時刻ｔ2から一定時間が経
過した時刻ｔ3に、動作信号をホルト端子HALTに出力す
る入力スケジューラ８がＤＳＰ部２内に設けられている
ので、セルフテスト中に一旦停止したＤＳＰコア４の動
作を再開させることができる。
１では、ＤＳＰコア４の動作停止中にも動作し続け、Ｄ
ＳＰコア４が動作を停止する時刻ｔ2から一定時間が経
過した時刻ｔ3に、動作信号をホルト端子HALTに出力す
る入力スケジューラ８がＤＳＰ部２内に設けられている
ので、セルフテスト中に一旦停止したＤＳＰコア４の動
作を再開させることができる。
【００５０】従って、動作再開後に、ＤＳＰコア４自身
が動作再開後の内部状態を認識することができ、かかる
内部状態が正常であるか否かを判断することができるの
で、従来のＤＳＰでは実施できなかったホールドテスト
を実施することが可能になる。
が動作再開後の内部状態を認識することができ、かかる
内部状態が正常であるか否かを判断することができるの
で、従来のＤＳＰでは実施できなかったホールドテスト
を実施することが可能になる。
【００５１】なお、本実施形態では、不図示の水晶発振
器を用いて、水晶発振器が生成するクロックを入力スケ
ジューラ８がカウントし、そのカウント数に基づいて動
作信号を出力するタイミングを決定しているが、本発明
はこれに限られるものではなく、何らかの手段で、ＤＳ
Ｐコア４の動作が停止してから所定の時間が経過したた
後に、動作信号を出力できるように構成されていればよ
い。
器を用いて、水晶発振器が生成するクロックを入力スケ
ジューラ８がカウントし、そのカウント数に基づいて動
作信号を出力するタイミングを決定しているが、本発明
はこれに限られるものではなく、何らかの手段で、ＤＳ
Ｐコア４の動作が停止してから所定の時間が経過したた
後に、動作信号を出力できるように構成されていればよ
い。
【００５２】また、本実施形態では、ＤＳＰコア４の動
作が停止する時刻ｔ2から時刻ｔ3までの時間(以下で動
作停止時間ＷLと称する）を、水晶発振器から出力され
るクロック１５個分の時間としているが、本発明はこれ
に限らず、動作停止時間ＷLは、専用レジスタに保持さ
れるデータ列を変化させることで調整が可能であって、
テストの内容に応じていかようにも設定することができ
る。従って、ＤＳＰコア４の停止時間を様々に変化させ
ながらホールドテストを実行することが可能になる。
作が停止する時刻ｔ2から時刻ｔ3までの時間(以下で動
作停止時間ＷLと称する）を、水晶発振器から出力され
るクロック１５個分の時間としているが、本発明はこれ
に限らず、動作停止時間ＷLは、専用レジスタに保持さ
れるデータ列を変化させることで調整が可能であって、
テストの内容に応じていかようにも設定することができ
る。従って、ＤＳＰコア４の停止時間を様々に変化させ
ながらホールドテストを実行することが可能になる。
【００５３】さらに、本実施形態では、マルチプレクサ
２０を設けており、ＤＳＰ部２の外部からの信号を伝送
するデータ線群５０と、ＤＳＰコア４からの信号を伝送
するデータ線群４０とのいずれか一方を入力端子IN1、I
N2、ホルト端子HALTに接続させているが、本発明はこれ
に限らず、入力端子IN1、IN2とホルト端子HALTとに、Ｄ
ＳＰ部２の外部又はＤＳＰコア４のいずれからも信号を
入力することができるように構成されていればよい。
２０を設けており、ＤＳＰ部２の外部からの信号を伝送
するデータ線群５０と、ＤＳＰコア４からの信号を伝送
するデータ線群４０とのいずれか一方を入力端子IN1、I
N2、ホルト端子HALTに接続させているが、本発明はこれ
に限らず、入力端子IN1、IN2とホルト端子HALTとに、Ｄ
ＳＰ部２の外部又はＤＳＰコア４のいずれからも信号を
入力することができるように構成されていればよい。
【００５４】また、ＤＳＰコア４とデータ転送回路５，
メモリ６、データ保持回路７及び入力スケジューラ８と
の間のデータの入出力は、直列的なものであってもよい
し、並列的なものであってもよい。
メモリ６、データ保持回路７及び入力スケジューラ８と
の間のデータの入出力は、直列的なものであってもよい
し、並列的なものであってもよい。
【００５５】
【発明の効果】本発明のディジタルシグナルプロセッサ
では、コアの動作が停止するステップを有するセルフテ
ストを実施することができる。
では、コアの動作が停止するステップを有するセルフテ
ストを実施することができる。
【００５６】また、セルフテスト中にコアの動作が停止
している時間を任意に設定することができるので、様々
なテスト条件に対応したホールドテストをすることが可
能になる。
している時間を任意に設定することができるので、様々
なテスト条件に対応したホールドテストをすることが可
能になる。
【図１】：本発明の実施形態のディジタルシグナルプロ
セッサの構成図
セッサの構成図
【図２】：本実施形態のホルト端子に入力される信号の
状態を説明する図
状態を説明する図
【図３】：従来のディジタルシグナルプロセッサの構成
図
図
１…ＤＳＰ（ディジタルシグナルプロセッサ） ２…
ＤＳＰ部 ３…周辺回路 ４…ＤＳＰコア(コア)
５…データ転送回路 ６…メモリ ７…データ保
持回路 ８…入力スケジューラ(動作制御回路) ２３…
切換スイッチ(切換回路) IN1,IN2…入力端子(データ入
力端子) Ｔ1、Ｔ2…出力端子(データ出力端子) HALT
…ホルト端子(制御入力端子)
ＤＳＰ部 ３…周辺回路 ４…ＤＳＰコア(コア)
５…データ転送回路 ６…メモリ ７…データ保
持回路 ８…入力スケジューラ(動作制御回路) ２３…
切換スイッチ(切換回路) IN1,IN2…入力端子(データ入
力端子) Ｔ1、Ｔ2…出力端子(データ出力端子) HALT
…ホルト端子(制御入力端子)
Claims (5)
- 【請求項１】ディジタル信号を処理するためのプロセッ
サ部と、 上記プロセッサ部のセルフテストのためのデータを保持
するメモリ部と、 上記プロセッサ部が出力する当該プロセッサ部用のセル
フテスト制御データを入力して当該セルフテスト制御デ
ータを上記プロセッサ部に供給するデータ転送回路部
と、 上記プロセッサ部から出力される制御信号を入力して所
定の時間が経過すると上記プロセッサ部に対して動作制
御信号を供給する動作制御回路部と、 外部入力端子と上記データ転送回路部と上記プロセッサ
部のデータ入力端子との間に設けられており、上記外部
入力端子又は上記データ転送回路部から供給されるデー
タの何れか一方を選択して上記データ入力端子に出力す
る第１の切換回路部と、 外部入力端子と上記データ転送回路部と上記動作制御回
路部と上記プロセッサ部の動作停止端子との間に設けら
れており、上記外部入力端子、上記データ転送回路部又
は上記動作制御回路部から供給される信号のうちの１つ
を選択して上記動作停止端子に出力する第２の切換回路
部と、 を有し、セルフテスト時において上記プロセッサ部が当
該プロセッサ部の動作停止を指示する信号を上記データ
転送回路部及び上記第２の切換回路部を介して上記動作
停止端子に入力すると、上記動作制御回路部は上記プロ
セッサ部から出力される上記制御信号に応答して所定時
間経過後に上記動作制御信号を上記第２の切換回路部を
介して上記動作停止端子に出力して上記プロセッサ部を
動作状態に復帰させるディジタルシグナルプロセッサ。 - 【請求項２】上記プロセッサ部から出力される上記セル
フテスト制御データに基づくセルフテスト結果情報を保
持するデータ保持回路部を有する請求項１に記載のディ
ジタルシグナルプロセッサ。 - 【請求項３】上記プロセッサ部は、セルフテストにおけ
る動作停止状態の内部状態情報を上記動作制御回路部か
ら出力される上記動作制御信号に応じた動作復帰後に上
記データ保持回路部に出力する請求項２に記載のディジ
タルシグナルプロセッサ。 - 【請求項４】上記プロセッサ部は、上記データ保持回路
部から出力されるセルフテスト結果情報を入力し、当該
セルフテスト結果情報と予め期待されるテスト結果とを
比較して当該比較結果を外部に出力する請求項２又３に
記載のディジタルシグナルプロセッサ。 - 【請求項５】上記プロセッサ部と外部とのインターフェ
ースとなる周辺回路部を有する請求項１、２、３又は４
に記載のディジタルシグナルプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17243198A JP4226108B2 (ja) | 1998-06-19 | 1998-06-19 | ディジタルシグナルプロセッサ及びプロセッサのセルフテスト方法 |
| US09/337,291 US6425102B1 (en) | 1998-06-19 | 1999-06-21 | Digital signal processor with halt state checking during self-test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17243198A JP4226108B2 (ja) | 1998-06-19 | 1998-06-19 | ディジタルシグナルプロセッサ及びプロセッサのセルフテスト方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000010954A true JP2000010954A (ja) | 2000-01-14 |
| JP2000010954A5 JP2000010954A5 (ja) | 2005-10-13 |
| JP4226108B2 JP4226108B2 (ja) | 2009-02-18 |
Family
ID=15941857
Family Applications (1)
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|---|---|---|---|
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