SU1603390A1

SU1603390A1 - Устройство дл контрол цифровых узлов

Info

Publication number: SU1603390A1
Application number: SU874256907A
Authority: SU
Inventors: Игорь Львович Воронов; Василий Николаевич Шуть
Original assignee: И.Л.Воронов и В.Н.Шуть
Priority date: 1987-06-04
Filing date: 1987-06-04
Publication date: 1990-10-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл контрол цифровых узлов. Цель изобретени - расширение функциональных возможностей за счет обеспечени контрол цифровых узлов с двунаправленными входами/выходами. Устройство содержит генератор тестов 15, блок пам ти 3 эталона, две разр дные схемы сравнени 9, 10, две группы триггеров 11, 12, контактный узел 1, блок усилителей 2, дешифратор результа 13, дешифратор 4, три группы шинных формирователей 6, 7, 8, элемент НЕ 5. 1 ил.

Description

.J.

.. nril

-Дг-1

Ш гл

(Л

lie.

О

Л

и

JVT;

|Ь

а о со со со

Фиг.1

Изобретение относитс к вычислительной технике и может быть использовано дл контрол цифровых узлов.

Цель изобретени - расширение функциональных возможностей за счет обеснечени контрол цифровых узлов с двунаправленными входами/выходами

На фиг.1 показана блок-схема устройства; на фиг.2 - структура разр дной схемы сравнени .

Устройство (фиг.1) содержит контактный узел 1, блок 2 усилителей, блок 3 пам ти эталона с двунаправленными выводами, дешифратор 4, элемент НЕ 5, шинные формирователи 6-8 разр дные схемы 9 и 10 сравнени , группы триггеров 11, 12, дешифратор 13 результата, контролируемый цифровой узел 14, генератор 15 тестов. Схема сравнени (фиг.2) содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16, элемент 17 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18.

Устройство работает следующим образом .

Узел 1 помещаетс на контрочиру- емую цифровую схему, котора установлена на разъеме логической платы Затем на его входы подаютс контролирующие тесты дл данной платы. При этом генератором тестов может быть как устройство тестового контрол , работающее по заранее составленной контролирующей программе, так и непосредственно само, готовое изделие цифровой техники.

На входы контролируемого цифрового узла поступают двоичные наборы, вл ющиес производными входных наборов .

Усилители обеспечивают съем со всех выводов контролируемой цифровой схемы сигналов, которые поступают на входы блока 2, служащих дл уменьшени емкостной и активной нагрузки на провер емый узел. Сигналы с выходов блока 2 поступают непосредственно или через формирователи 6 на входы блока 3.

На каждом тестовом наборе двоичные сигналы, поступающие на выводы блока 3, вл ю1циес его входами, одновременно поступают также и на информационные входы соответствующего дешифратора 4. Дешифратор 4 необходим дл определени состо ни входов/выходов блока 3. В случае, если двоичный набор на входах блока 3 оп0

G

ределлет состо ние входов/выходов как входов, то на выходе дешифратора 4 вырабатываетс 1, котора передаетс на управл ющий вход первого фор мировател 6 и открывает его дл передачи информации с соответствующих выходов блока 2 на входы/выходы блока 3. Одновременно О с выхода элемента 5 поступает на управл ющие входы формирователей 7 и 8, перевод их в третье состо ние.

В случае, если двоичный набор на входах блока 3 определ ет состо ние

, входов/выходов блока 3 как выходов, на выходе дешифратора А по вл етс О, который передаетс на управл ющий вход первого формировател 6 и переводит его в третье состо ние,

0 т.е. отключает его от входов/выходов блока 3. С выхода элемента 5 1 поступает на управл ющие входы второго 7 и третьего 8 формирователей и открывает их. В результате через

5 третий формирователь 8 информаци с входов/выходов блока 3 поступает на первые входы схем 10 сравнени , а на вторые входы этих схем сравнени поступает через второй формирователь 7 информаци с соответствующих выводов блока 2 от контролируемой цифровой схемы.

С выходов блока 3 двоична информаци поступает на первые входы схем 9 сравнени , на вторые входы которых

5 поступает информаци с соответствующих выходов контролируемой цифровой схемы через узел 1 и блок 2.

Кажда из схем сравнени первой 9 и второй 10 групп работает следующим образом. В процессе контрол врем смены информации на выходах эталонного и контролируемого блоков может несколько отличатьс друг от друга, причем смена двоичной инфор мации на выходах эталонного блока 3 происходит несколько позже, чем на выходах контролируемого блока. Поэтому в схемах 9, 10 сравнени предусмотрено вырабатывание сигнала синхронизации, позвол ющего однозначно определ ть наличие или отсутствие совпадени сигналов контролируемого и эталонного блоков. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 18 осуществл 5 вт посто нное сравнение сигналов от эталонного блока, поступающих на его первый вход, и сигналов от конт ролируемой схемы, поступакнцих на второй вход. На выходе элемента ИСКQ

0

Л10ЧАЮ1НЕЕ ИЛИ 18 будет 1 в случае несовпадени сигналов на его входах. Сигнал от выхода эталонного блока поступает также на первый вход элемента ИСКЛЮЧАГЛЦЕЕ И.Ш1 16 и через элемент 17 задержки на его второй вход. В результате на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16 формируетс короткий синхронизирующий импульс при каждой смене логического уровн сигнала от выхода Эталонного блока.

К установочному входу каждого из триггеров 11 и 12 подключен первый выход соответствующей схемы 9 или 10 сравнени .

Таким образом, при кавдой смене информации на выходе блока 3 вырабатываетс синхроимпульс, и триггеры устанавливаютс в единичное состо ние , если в момент прохождени заднего фронта синхроимпульса на выходе схем 9 или 10 присутствует 1, т.е. состо ние соответствующих выходов контролируемой цифровой схемы и эталона различно. € выхода триггеров 11 и 12 1 поступает через элемент ИЛИ 13 на вход элемента 14.

Claims

Формула изобретени

Устройство дл контрол цифровых узлов, содержащее генератор тестов, блок пам ти эталона, две разр дные схемы сравнени , две группы триггеров , причем выходы блока па ти эта- лона соединены с первой группой входом первой разр дной . схемы сравнени , выходы Равно и Неравно которой соединены с установочными и сбросовыми входами соответствующих триггеров первой группы, входы синхронизации которых соединены с входом синхронизации устройства, выходы генератора тестов вл ютс , выходами устройства дл подключени к входам контролируемого цифрового узла, отличающеес тем.

5

0

5

0

5

0

5

что, с целью расплфени функциональных возможностей за счет обеспечени контрол цифровых узлов с двунаправленными входами/выходами оно содержит контактны11 узел,, блок усилителей, дешифратор результата, дешифратор, три группы шинных формирователей и элемент НЕ, причем входы контактного узла вл ютс входами устройства дл подключени к выходам контролируемого узла, выходы контактного узла соединены с входами блока усилителей, выходы триггеров первой и второй групп соединены с информационными входами дешифратора результата , выход которого вл етс выходом ошибки устройства, перва группа выходов блока усилителей соединена с группой информационных входов блока пам ти эталона и информационными входами дешифратора, выход которого соединен с входом элемента НЕ и управл ющими входами шинных формирователей первой группы, выход элемента НЕ соеданен с управл ющими входами шинных формирователей второй и третьей групп, втора группа выходов блока усилителей соединена с информационными входами шинных формирователей первой и второй групп, выходы шинных формирователей первой группы соединены с входами шинных формирователей третьей группы и адресными входами блока пам ти эталона , втора группа входов первой схемы сравнени соединена с третьей группой выходов блокп усипетелей,выходы шинных формирователей второй группы соединены с первой группой входов второй разр дной схемы сравнени , втора группа входов которой соединена с выходами шинных формирователей третьей группы, входы начальной установки триггеров первой и второй групп соединены с входами сброса устройства.

18

17

Фие. 2