JPH04263543A - データ回線のクロック遅延調整と回線断の監視回路 - Google Patents
データ回線のクロック遅延調整と回線断の監視回路Info
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- JPH04263543A JPH04263543A JP3024318A JP2431891A JPH04263543A JP H04263543 A JPH04263543 A JP H04263543A JP 3024318 A JP3024318 A JP 3024318A JP 2431891 A JP2431891 A JP 2431891A JP H04263543 A JPH04263543 A JP H04263543A
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- Japan
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- circuit
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- 238000012544 monitoring process Methods 0.000 title claims description 7
- 238000001514 detection method Methods 0.000 claims description 20
- 238000010586 diagram Methods 0.000 description 7
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
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Landscapes
- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回線の導通試
験に係り、特に其の回線の導通試験時の， クロックと
データとの位相外れを無くす為の， クロックの遅延調
整と回線断の監視回路に関する。
験に係り、特に其の回線の導通試験時の， クロックと
データとの位相外れを無くす為の， クロックの遅延調
整と回線断の監視回路に関する。
【０００２】近年のディジタル伝送システムでは、クロ
ックとデータとの位相外れを無くす為に， クロックの
遅延時間を自由に設定できるような調整機能と，回線が
断となった時に外部へ通告できるような検出機能とを具
えることが要求されている。
ックとデータとの位相外れを無くす為に， クロックの
遅延時間を自由に設定できるような調整機能と，回線が
断となった時に外部へ通告できるような検出機能とを具
えることが要求されている。
【０００３】
【従来の技術】従来のクロックの遅延回路は、図６に示
す如く、遅延線路ＤＬに例えば １０ 本の順次に遅延
量が大きくなる出力線Ｌ１〜Ｌ１０を設け、該１０本の
出力線が共通の１つの出力端ＯＵＴ に，Ｈ 状態と
Ｌ状態の他に高インピーダンス状態の所謂３ステートの
ワイヤドＯＲ等で接続されており、入力クロックＣＫ０
を任意時間だけ遅延させて出力クロックＣＫ１ とし
，並列に伝送される入力データＤと位相を合わせ同期さ
せて出力していた。
す如く、遅延線路ＤＬに例えば １０ 本の順次に遅延
量が大きくなる出力線Ｌ１〜Ｌ１０を設け、該１０本の
出力線が共通の１つの出力端ＯＵＴ に，Ｈ 状態と
Ｌ状態の他に高インピーダンス状態の所謂３ステートの
ワイヤドＯＲ等で接続されており、入力クロックＣＫ０
を任意時間だけ遅延させて出力クロックＣＫ１ とし
，並列に伝送される入力データＤと位相を合わせ同期さ
せて出力していた。
【０００４】
【発明が解決しようとする課題】従って遅延線路ＤＬの
途中で， 例えば一本のワイヤドＯＲが障害となり，
伝送回線が断となると、この従来のクロックの遅延回路
は動作しなくなり、その障害の原因を短時間で究明する
事が出来ず，該遅延回路を多くの時間を費やして修復せ
ねばならないといった欠点を生じていた。
途中で， 例えば一本のワイヤドＯＲが障害となり，
伝送回線が断となると、この従来のクロックの遅延回路
は動作しなくなり、その障害の原因を短時間で究明する
事が出来ず，該遅延回路を多くの時間を費やして修復せ
ねばならないといった欠点を生じていた。
【０００５】本発明の目的は、入力のクロックとデータ
の位相外れと回線の断との障害に対し，その原因を短時
間で究明する事が可能な位相調整用のクロックの遅延回
路と回線断の監視回路とを提供することにある。
の位相外れと回線の断との障害に対し，その原因を短時
間で究明する事が可能な位相調整用のクロックの遅延回
路と回線断の監視回路とを提供することにある。
【０００６】
【課題を解決するための手段】この目的は、図１の原理
図を参照し、入力データのクロックＣＫ０に対し所定の
順次大きくなる遅延を与えて出力する複数ｎ の出力線
Ｌ１〜Ｌ ｎ をもつ遅延回路１ と、該遅延回路の複
数ｎ の出力線の１つを外部からの切替信号で選択する
切替式回路２ と、該遅延回路の直前で入力データの断
を検出する遅延直前の断検出回路３−１ と、該切替式
回路の直後のデータの断を検出する切替直後の断検出回
路３−２ とを具え、該切替式回路２ により遅延回路
の複数ｎ の出力線の適当な１つを選択して入力データ
と其のクロックとの位相外れを無くして出力し、該遅延
直前の断検出回路３−１ の出力と切替直後の断検出回
路３−２の出力により， 回線断の位置が遅延回路１
の前か後かを知るようにした本発明の構成によって達成
される。
図を参照し、入力データのクロックＣＫ０に対し所定の
順次大きくなる遅延を与えて出力する複数ｎ の出力線
Ｌ１〜Ｌ ｎ をもつ遅延回路１ と、該遅延回路の複
数ｎ の出力線の１つを外部からの切替信号で選択する
切替式回路２ と、該遅延回路の直前で入力データの断
を検出する遅延直前の断検出回路３−１ と、該切替式
回路の直後のデータの断を検出する切替直後の断検出回
路３−２ とを具え、該切替式回路２ により遅延回路
の複数ｎ の出力線の適当な１つを選択して入力データ
と其のクロックとの位相外れを無くして出力し、該遅延
直前の断検出回路３−１ の出力と切替直後の断検出回
路３−２の出力により， 回線断の位置が遅延回路１
の前か後かを知るようにした本発明の構成によって達成
される。
【０００７】
【作用】本発明では、入力のクロックとデータに位相外
れが生じた場合、切替式回路２ が、遅延回路１ の入
力クロックＣＫ０に対し所定の順次大きくなる遅延を与
えて出力する複数ｎ の出力線Ｌ１〜Ｌｎ の１つを，
外部からの切替信号により選択して， 出力クロック
の位相をデータの位相に一致させて出力する。又回線断
が生じた場合、遅延直前の断検出回路３−１ は、遅延
回路１ の直前の入力データの断を検出し， 切替直後
の断検出回路３−２が切替式回路の直後のデータの断を
検出する。従って、遅延直前の断検出回路３−１の出力
と切替直後の断検出回路３−２の出力により回線断の位
置が遅延回路１ の前か後かを知ることが出来る。
れが生じた場合、切替式回路２ が、遅延回路１ の入
力クロックＣＫ０に対し所定の順次大きくなる遅延を与
えて出力する複数ｎ の出力線Ｌ１〜Ｌｎ の１つを，
外部からの切替信号により選択して， 出力クロック
の位相をデータの位相に一致させて出力する。又回線断
が生じた場合、遅延直前の断検出回路３−１ は、遅延
回路１ の直前の入力データの断を検出し， 切替直後
の断検出回路３−２が切替式回路の直後のデータの断を
検出する。従って、遅延直前の断検出回路３−１の出力
と切替直後の断検出回路３−２の出力により回線断の位
置が遅延回路１ の前か後かを知ることが出来る。
【０００８】
【実施例】図２は本発明の実施例のクロックの遅延調整
と回線断の監視回路のブロック図であり、図３はその動
作を説明するための切替符号と遅延時間の対応例の表で
ある。そして図４は其の一例の遅延調整の調整前と調整
後のクロックとデータの位相関係を示す。図２の中、図
１で示したものと同一のものは同一の記号で示してある
。１１は遅延回路１ の遅延部であり， ディレイライ
ンＤＬと１１本の出力Ｌ１〜Ｌ１１ から成る。 切
替式回路２ は、遅延部１１からの１１本の出力Ｌ１〜
Ｌ１１ をセレクタＡＳ１５１Ｎに入力し其の１つを選
択するもので、其の選択操作には、外部からの切替の４
ビット符号 ＡＢＣＤ を使う。その４ビットの切替符
号 ＡＢＣＤ は， 図示しないが例えばスイッチかカ
ウンタを使用して作り， 図３の表は、それらの切替符
号と遅延時間との対応表である。図４は、その一例の切
替符号 ＡＢＣＤ が，０００１に設定され遅延時間が
２．７ｎｓの時の， 遅延調整の調整前と調整後のク
ロックＣＫとデータＤの位相関係を示す。また、図２の
３−１の遅延直前の断検出回路は、断検出部３−１ の
如く、３−２ の切替直後の断検出回路は、断検出部３
−２ の如く構成されて，何れも検出器ＬＳ１２３ を
使用し，入力端１ の断の時に，出力端４ から検出信
号を得て外部へ通告する。 図２の ３−Ａはリセッ
ト部であり， ＩＣ素子 ＭＢ３７７１ を使用し，
断検出部３−１，３−２ の入力端３ へ所謂パワーオ
ンリセットを掛けて， 回路の電源のオン時に各回路を
初期状態に設定する。
と回線断の監視回路のブロック図であり、図３はその動
作を説明するための切替符号と遅延時間の対応例の表で
ある。そして図４は其の一例の遅延調整の調整前と調整
後のクロックとデータの位相関係を示す。図２の中、図
１で示したものと同一のものは同一の記号で示してある
。１１は遅延回路１ の遅延部であり， ディレイライ
ンＤＬと１１本の出力Ｌ１〜Ｌ１１ から成る。 切
替式回路２ は、遅延部１１からの１１本の出力Ｌ１〜
Ｌ１１ をセレクタＡＳ１５１Ｎに入力し其の１つを選
択するもので、其の選択操作には、外部からの切替の４
ビット符号 ＡＢＣＤ を使う。その４ビットの切替符
号 ＡＢＣＤ は， 図示しないが例えばスイッチかカ
ウンタを使用して作り， 図３の表は、それらの切替符
号と遅延時間との対応表である。図４は、その一例の切
替符号 ＡＢＣＤ が，０００１に設定され遅延時間が
２．７ｎｓの時の， 遅延調整の調整前と調整後のク
ロックＣＫとデータＤの位相関係を示す。また、図２の
３−１の遅延直前の断検出回路は、断検出部３−１ の
如く、３−２ の切替直後の断検出回路は、断検出部３
−２ の如く構成されて，何れも検出器ＬＳ１２３ を
使用し，入力端１ の断の時に，出力端４ から検出信
号を得て外部へ通告する。 図２の ３−Ａはリセッ
ト部であり， ＩＣ素子 ＭＢ３７７１ を使用し，
断検出部３−１，３−２ の入力端３ へ所謂パワーオ
ンリセットを掛けて， 回路の電源のオン時に各回路を
初期状態に設定する。
【０００９】図５は本発明の他の実施例の回路を示すも
のであり，図２と異なるものは、回線断の検出機能のみ
であり，主としてトランジスタＴｒと検出器ＬＳ２７９
から成り、伝送回線として多数の回線を設けた場合に
は、各回線に此の実施例の回路で断検出機能を設けるこ
とが可能であり， 且つ外部からの動作停止のマスク機
能も付加してあるので、何れの回線が断となったか，そ
の原因究明が容易に可能であり、該マスク機能を使えば
誤って入力断しても出力を可能とすることが出来る。
のであり，図２と異なるものは、回線断の検出機能のみ
であり，主としてトランジスタＴｒと検出器ＬＳ２７９
から成り、伝送回線として多数の回線を設けた場合に
は、各回線に此の実施例の回路で断検出機能を設けるこ
とが可能であり， 且つ外部からの動作停止のマスク機
能も付加してあるので、何れの回線が断となったか，そ
の原因究明が容易に可能であり、該マスク機能を使えば
誤って入力断しても出力を可能とすることが出来る。
【００１０】
【発明の効果】以上説明した如く、本発明によれば、回
線のクロックとデータの位相外れを無くす為のクロック
の遅延調整に障害が起きた時や回線断が生じた時の障害
原因の究明が、従来は大変だったのに比べ、容易となる
効果が得られる。
線のクロックとデータの位相外れを無くす為のクロック
の遅延調整に障害が起きた時や回線断が生じた時の障害
原因の究明が、従来は大変だったのに比べ、容易となる
効果が得られる。
【図１】 本発明のデータ回線のクロック遅延調整と
回線断の監視回路の基本構成を示す原理図、
回線断の監視回路の基本構成を示す原理図、
【図２】
本発明の実施例の構成を示すブロック図、
本発明の実施例の構成を示すブロック図、
【図３】
本発明の実施例の動作を説明するための切替符号と遅
延時間の対応表、
本発明の実施例の動作を説明するための切替符号と遅
延時間の対応表、
【図４】 本発明の実施例の動作を説明するための遅
延調整の調整前と調整後のクロックとデータの位相関係
図、
延調整の調整前と調整後のクロックとデータの位相関係
図、
【図５】 本発明の別の実施例の回線断の監視回路の
ブロック図、
ブロック図、
【図６】 従来のデータ回線のクロック遅延回路のブ
ロック図である。
ロック図である。
１は遅延回路、２は切替式回路、３−１ は遅延直前の
断検出回路、３−２ は切替直後の断検出回路である。
断検出回路、３−２ は切替直後の断検出回路である。
Claims (1)
- 【請求項１】 入力データのクロック（ＣＫ０）に対
し所定の順次大きくなる遅延を与えて出力する複数（ｎ
） の出力線をもつ遅延回路（１）と、該遅延回路の複
数（ｎ）の出力線の１つを，外部からの切替信号で選択
する切替式回路（２）と、該遅延回路の直前で入力デー
タの断を検出する遅延直前の断検出回路（３−１） と
、該切替式回路の直後のデータの断を検出する切替直後
の断検出回路（３−２）とを具え、該切替式回路（２）
により遅延回路（１）の複数（ｎ）の出力線の適当な１
つを選択して入力データと其のクロックとの位相外れを
無くして出力し、該遅延直前の断検出回路（３−１）の
出力と該切替直後の断検出回路（３−２）の出力により
， 回線断の位置が該遅延回路（１）の前か後かを知る
ようにしたことを特徴とするデータ回線のクロック遅延
調整と回線断の監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024318A JP2979669B2 (ja) | 1991-02-19 | 1991-02-19 | データ回線のクロック遅延調整と回線断の監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024318A JP2979669B2 (ja) | 1991-02-19 | 1991-02-19 | データ回線のクロック遅延調整と回線断の監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04263543A true JPH04263543A (ja) | 1992-09-18 |
| JP2979669B2 JP2979669B2 (ja) | 1999-11-15 |
Family
ID=12134838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024318A Expired - Lifetime JP2979669B2 (ja) | 1991-02-19 | 1991-02-19 | データ回線のクロック遅延調整と回線断の監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979669B2 (ja) |
-
1991
- 1991-02-19 JP JP3024318A patent/JP2979669B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2979669B2 (ja) | 1999-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990817 |