SU1411754A1 - Устройство дл контрол логических блоков - Google Patents
Устройство дл контрол логических блоков Download PDFInfo
- Publication number
- SU1411754A1 SU1411754A1 SU864190388A SU4190388A SU1411754A1 SU 1411754 A1 SU1411754 A1 SU 1411754A1 SU 864190388 A SU864190388 A SU 864190388A SU 4190388 A SU4190388 A SU 4190388A SU 1411754 A1 SU1411754 A1 SU 1411754A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- information
- output
- block
- register
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Изобретение относитс к тестовому контролю цифровых узлов радиоаппаратуры . Целью изобретени вл етс расширение класса решаемых задач за счет контрол трех состо ний выводов контролируемого блока. Устройство содержит контролирующий блок 1, блок 2 пам ти, блок 3 распределени информации , регистр 4 информации, регистр 5 контактов, коммутатор 6 контактов, блок 7 разв зки, блок 8 сравнени , вход 9 тактовых сигналов, триггер 10, блок 11 регистров и выход 12 неисправности . 1 ил., 1 табл. S
Description
(Л
сд
Изобретение относитс к вычислительной технике и может быть использовано в аппаратуре контрол цифровых микросхем и типовых элементов замены ЭВМ..
ЦеЛь изобретени - расширение функциональных возможностей за счет контрол трех состо ний выводов контролируемого блока.IQ
На чертеже приведена структурна схема устройства.
Устройство содержит контролируемый блок 1, блок 2 пам ти, блок 3 распределени информации, регистр 4 5 информации регистр 5 контактов, ком- мутатор 6 контактов, блок 7 потенциального согласовани , блок 8 сравнени , вход 9 тактовых сигналов устройства , D-триггер 10, блок И элемен- 20 тов разв зки и выход 12 неисправности устройства.
Информаци , необходима дл контрол , хранитс в блоке 2 пам ти в виде слов разр дностью К+2, где К - ко- 25 личество контактов контролируемого блока 1, а дополнительные два разр да каждого слова вл ютс служебными и содержат информацию о записи данного слова в регистр 5 контактов, ре- 30 гистр 4 информации или в триггер 10.
Синхронизирующие входы в регистр 5 контактов, регистр 4 информации, триггер 10, блок 8 сравнени не показаны .
Вначале записываетс информаци в регистр 5 контактов. Данна информаци определ ет входы и выходы контролируемого блока 1, при этом выходы коммутатора 6 контактов, соответству- о ющие выходам контролируемого блока 2, перевод тс -в высокоимпедансное .состо ние , а остальные каналы коммутатора 6 работают в режиме повторител .
Информаци следующего слова посту- дс пает в регистр 4 информации или в триггер 10. При этом выходы коммутатора 6 контактов, соответствующие выходам контролируемого блока 2, перевод тс в высокоимпедансное состо ние;, а остальные каналы коммутатора 6 ра отают в режиме повторител .
Информаци следующего слова постуает в регистр 4 информации в триггер 10. Тестова информаци записыаетс в регистр 4 информации, из коорого она поступает в блок 8 сравени и через коммутатор 6 контактов а входы контролируемого блока 1.
35
50
55
IQ
5 20
25 30
о
с
35
0
Контролируемый блок 1 в результате воздействи входных сигналов вы- рабатьтает соответствующие выходные сигналы, и те и другие поступают через блок 7 потенциального согласовани в блок В сравнени , на второй вход которого поступают сигналы с регистра 4.
Устройство работает в два этапа: при нулевом состо нии триггера и при единичном.
Соответственно этому ожиданию реакци состо ний блока 7 по выходам контролируемого блока 1 кодируетс Лог.О и Лог.Г. Блок 7 логического согласовани воспринимает третье состо ние на выходах контролируемого блока 1 как Лог.О или как Лог.1 в зависимости от состо ни триггера 10, так как сигнал с выхода триггера 10 через элементы блока 11 разв зки поступает на вход блока 7. В качестве элементов разв зки используютс резисторы, сопротивлени которых долу- ны быть достаточно большими дл того, чтобы не искажать уровни логических сигналов на выходах контролируемого блока 1 и коммутатора 6 контактов.. Соответственно большим должно быть и входное сопротивление блока 7.
Если на выходе контролируемого блока по вл етс Лог,О или лог. f то он и определ ет в данном случае состо ние блока 7 независимо от состо ни триггера 10
На первом этапе в триггер 10 записываетс нуль и производитс прогон теста. На втором этапе в триггер 10 записываетс единица и извбдитс прогон подобного теста, отличающегос от предыдущего только кодировкой третьего состо ни . Если на выводах контролируемого блока 1 вместо третьего-СОСТОЯНИЯ по вл етс уровень Лог.1, то это обнар ужйва- етс блоком 8 сравнени на первом этапе, если уровень Лог.О, то на втором этапе.
В общем случае при проверке в два этапа логику обнаружени неисправностей можно представить таблицей.
Примечание. Знаком + в таблице отмечены случаи, когда устройство фиксирует неисправность.
Claims (1)
- Формула изобретениУстройство дл ко трол логических блоков, содержащее блок пам ти, блок распределени информации, регистр информации, регистр контактов, блок потенциального согласовани , блок сравнени , причем тактовый вход устройства соединен с синхронизи ую- щим входом блока распределени информации , ин юрмационные входы которого соединены с выходами блока пам ти, тактовый выход блока распределени10ЗО 5информации и выход признаков входов- выходов соединены соответствекно с информационными входами регистра информации и регистра контактов соответственно , выход регистра контактов соединен с управл ющим входом коммутатора контактов, выход которого вл етс выходом устройства дл подключени к выводам контролируемого блока, а также соединен с входом блока потенциального согласовани , выход которого соединен с первым входом блока сравнени , второй вход которого соединен с первым входом блока сравнени , второй вход которого объединен информационно с входом коммутатора контактовJ а выход блока сравнени вл етс выходом неисправности устройства, отличающеес тем, что, с целью расширени класса решаемых задач за счет контрол трех состо ний выводов контролируемого блока, в него введены триггер и блок элементов разв зки, причем D-вход триггера соединен с третьим вьпсодом152025признака тестируемого входа блока распределени информацииj а выход триггера подключен к первым выводам блока элементов разв зки, вторые выводы которых подключены к информационному выходу коммутатора контактов , информационный вход которого соединен с выходом регистра информации .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864190388A SU1411754A1 (ru) | 1986-11-17 | 1986-11-17 | Устройство дл контрол логических блоков |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864190388A SU1411754A1 (ru) | 1986-11-17 | 1986-11-17 | Устройство дл контрол логических блоков |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1411754A1 true SU1411754A1 (ru) | 1988-07-23 |
Family
ID=21283997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864190388A SU1411754A1 (ru) | 1986-11-17 | 1986-11-17 | Устройство дл контрол логических блоков |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1411754A1 (ru) |
-
1986
- 1986-11-17 SU SU864190388A patent/SU1411754A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 1013960, кл. G 06 F М/26, 1981. Авторское свидетельство СССР 1012265, кл. G 06 F 11/26, 1981. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR0155180B1 (ko) | 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 | |
RU2191396C2 (ru) | Тестовый режим высокого импеданса для jtag | |
EP0315157A3 (en) | Semiconductor memory system | |
US5105100A (en) | Easily and quickly testable master-slave flipflop circuit | |
US4945540A (en) | Gate circuit for bus signal lines | |
KR870005389A (ko) | 정보 기억장치 | |
JPS63263480A (ja) | 半導体集積論理回路 | |
EP0377455B1 (en) | Test mode switching system for LSI | |
US3568147A (en) | Transient filter system | |
SU1411754A1 (ru) | Устройство дл контрол логических блоков | |
US4283720A (en) | Apparatus for monitoring the operation of electronic equipment | |
US3814920A (en) | Employing variable clock rate | |
KR850003006A (ko) | 데이타 처리 시스템의 시험 및 보수 방법과 장치 | |
GB840956A (en) | Switching matrices employing radiation-emissive and radiation-sensitive devices | |
US6570515B2 (en) | Decoder for reducing test time for detecting defective switches in a digital-to-analog converter | |
US3256513A (en) | Method and circuit arrangement for improving the operating reliability of electronically controlled telecom-munication switching systems | |
JPH041371B2 (ru) | ||
SU1156273A1 (ru) | Трехканальна резервированна вычислительна система | |
US5267250A (en) | Circuit arrangement for detection of an erroneous selection signal supplied to selection means | |
SU868745A1 (ru) | Устройство дл сопр жени | |
SU771656A1 (ru) | Устройство дл ввода-вывода информации | |
SU1102070A1 (ru) | Резервированное трехканальное мажоритарное устройство | |
SU1275416A1 (ru) | Устройство дл ввода-вывода информации | |
SU966904A1 (ru) | Распределитель импульсов | |
SU1599860A2 (ru) | Устройство дл контрол функционировани логических блоков |