KR850003006A - 데이타 처리 시스템의 시험 및 보수 방법과 장치 - Google Patents

데이타 처리 시스템의 시험 및 보수 방법과 장치 Download PDF

Info

Publication number
KR850003006A
KR850003006A KR1019840006181A KR840006181A KR850003006A KR 850003006 A KR850003006 A KR 850003006A KR 1019840006181 A KR1019840006181 A KR 1019840006181A KR 840006181 A KR840006181 A KR 840006181A KR 850003006 A KR850003006 A KR 850003006A
Authority
KR
South Korea
Prior art keywords
register
processing system
data processing
cells
register cells
Prior art date
Application number
KR1019840006181A
Other languages
English (en)
Inventor
엘. 킹 제임스
Original Assignee
루이스피. 엘빈저
허니웰 인포오메이숀시스템즈 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루이스피. 엘빈저, 허니웰 인포오메이숀시스템즈 인코오포레이티드 filed Critical 루이스피. 엘빈저
Publication of KR850003006A publication Critical patent/KR850003006A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2268—Logging of test results

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Communication Control (AREA)

Abstract

내용 없음

Description

데이타 처리 시스템의 시험 및 보수 방법과 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 데이타 처리 시스템 소자들과 관련 시험 및 보수장치 소자들에 대한 블록선도. 제3도는 본 발명에 따른 데이타 처리 시스템 캐비넷의 소자들에 대한 블록선도. 제4도는 본 발명에 따른 논리 보오드웃 소자들에 대한 블록선도.

Claims (13)

  1. 데이타 처리 시스템용의 시험 및 보수 장치에 있어서, 상기 데이타 처리 시스템의 제1관련 레지스터 군으로부터 데이타 신호를 수신하도록 되어 있는 제1군의 복수 레지스터 셀들과, 상기 데이타 처리 시스템의 제2관련 레지스터 군으로 부터 메이타 신호를 인가하도록 되어 있는 제2군의 복수 레지스터셀들로 이루어진 복수의 결합된 레이스터 셀들과, 상기 데이타 처리 시스템의 동작에 무관하게 상기 복수레지스터 셀들로/로 부터 데이타 신호를 시프트 시키기 위하여 외부 제어 신호에 응답하는 수단과, 상기 복수의 레지스터 셀들 로/로 부터 데이타 신호를 시프트 시키는 동안에 상기 제1군의 레지스터 셀들에 의한 데이타 신호의 수신을 방지함과 동시에 데이타 신호를 상기 제2군의 셀들로 인가하는 것을 방지하기 위한 수단을 구비하는 것을 특징으로 하는 데이타처리 시스템 시험 및 보수 장치.
  2. 제1항에 있어서, 상기 복수의 결합된 레지스터 셀들이 직렬 구성으로 결합되어 있는 시험 및 보수 장치.
  3. 제1항에 있어서, 상기 복수의 레지스터 셀들중 선택된 것이 상기 데이타처리 시스템에서의 소정의 조건발생을 지시하는 데이타 신호를 수신하도록 되어 있는 시험 및 보수장치.
  4. 제1항에 있어서, 상기 복수의 레지스터 셀의 제3군이 미리 선택된 데이타신호군을 기억할 수 있으며, 시프트 동작후 상기 제2군의 셀들에 상기 데이타 신호를 인가하는 것을 방지하기 위한 수단을 작동시키는 상기 데이타 신호군의 부존재가 완성되도록 되어 있는 시험 및 보수 장치.
  5. 제1항에 있어서, 보수 처리기를 아울러 구비하며, 이 보수처리기는 미리 설정된 데이타 신호를 상기 복수의 레지스터로 놓고 또한 상기 복수의 레지스터에 기억된 데이타 신호를 수신하도록 되어 있는 시험 및 보수장치.
  6. 데이타 처리 시스템을 시험하고 제어하는 방법에 있어서, 상기 데이타 처리 시스템의 레지스터 셀로 부터 데이타 신호를 수신하는 제1군의 레지스터 셀들과, 데이타 처리 시스템의 레지스터 셀들에 데이타 신호를 인가하는 제2군의 레지스터 셀들로 이루어진 복수의 레지스터 셀들을 상기 데이타 처리 시스템에 제공하고, 상기 데이타 신호로의 제어신호 유입이 행하여 질때 소정의 데이타 신호를 상기 복수의 레지스터셀들에 유입시키고 상기 데이타 처리 시스템의 상태에 대한 판단이 행하여 질때 상기 복수의 레지스터셀로부터 데이타 신호를 이동시키고, 상기 복수의 셀들에 유입하고 또 그로부터 이동시킬 동안에 상기 데이타 처리 시스템과 상기 복수의 셀들 사이에 데이타 신호가 전달되는 것을 방지하는 것으로 이루어질 데이타처리 시스템의 시험 및 제어방법.
  7. 데이타처리 시스템에 사용하기 위한 마이크로팩에 있어서, 정상적인 데이타 처리 동작을 수행하기 위한 소자와, 관련 레지스터 소자로 부터 데이타 신호를 수신하도록 되어 있는 제1군의 레지스터 셀들, 관련 레지스터 소자에 데이타 신호를 인가하도록 되어 있는 제2군의 레지스터 셀들 및 상기 데이타 처리 시스템의 동작과 무관하게 복수의 직렬 레지스터셀들을 통해 데이타 신호를 시프트 시키기 위한 수단으로 구성된 상기 데이타 처리 시스템의 다른 구성요소로 부터 데이타 신호를 수신하고 또한 그것에 데이타 신호를 전달하도록 되어 있는 복수의 직렬 레지스터 셀들과, 데이타 신호가 상기 복수의 직렬 레지스터를통해 시프트 되고 있을때 상기 레지스터 소자들과 상기 복수의 레지스터 셀들 사이에서 데이타 신호가 전달되는 것을 방지하기 위하여 응답하는 수단을 구비하는 것을 특징으로 하는 데이타 처리 시스템용의 마이크로팩.
  8. 제7항에 있어서, 상태 정보를 포함하고 있는 복수의 레지스터 소자들에 결합된 상기 복수의 직렬레지스터 셀들 중 제1레지스터 셀을 아울러 구비하며, 상기 상태 정보 레지스터 소자들은 상기 데이타처리 시스템에서 최소한 하나의 선정된 조건이 발생하는 것에 응답하여 하나의 신호를 상기 제1레지스터 셀에 인가하도록 되어 있는 데이타 처리 시스템용어의 마이크로팩.
  9. 데이타 처리 시스템의 동작동안 제어 레지스터 제어 신호로 변경시키는 방법에 있어서,
    가. 그 내부에 기억되어 있는 데이타 신호를 관련 제어 레지스터 셀에 인가하는 직렬 배열의 레지스터셀들을 제공하는 단계.
    나. 상기 직렬 배열의 레지스터 셀들을 상기 관련레지스터 셀들로 부터 전기적으로 분리시키는 단계.
    다. 선정된 순서의 데이타 신호를 상기 직렬 배열의 레지스터셀로 시프트 시키는 단계.
    라. 상기 직렬 배열의 레지스터 셀을 상기 관련 레지스터셀들과 전기적으로 결합시키는 단계로 이루어진 것을 특징으로 하는 제어 레지스터에서의 제어 신호 변경방법.
  10. 제9항에 있어서, 상기 직렬 배열의 레지스터가 상기 데이타 처리 시스템의 상태 레지스터로 부터 데이타 신호를 수신하도록 결합된 복수의 레지스터 셀들을 구비하며, 상기 상태 레지스터 신호는 데이타 신호가 상기 레지스터 셀들의 직렬 배열에서 시프트될 때 상기 복수의 레지스터 셀들로부터 전기적으로 분리되는 제어 레지스터에서의 제어 신호 변경방법.
  11. 데이타 처리 시스템과 함께 상용하기 위한 시험 및 보수 장치에 있어서, 상기 데이타 처리 시스템의 레지스터 셀들에 결합되어, 상기 데이타처리 시스템의 관련 레지스터 셀들로부터 데이타 신호를 수신하는 복수의 제1레지스터 셀들과, 상기 데이타 처리 시스템의 레지스터 셀들에 결합되어, 데이타를 상기 데이타처리 시스템의 관련레지스터 셀들에 인가하는 복수의 제2레지스터 셀들과, 소정의 데이타 신호를 상기 복수의 제2레지스터 셀들에 유입시키고 또한 상기 복수의 제2레지스터셀들로 부터 데이타 신호를 수신하기 위한 수단과, 데이타 신호 유입 및 수신용 수단이 데이타 신호를 전달하고 있을 때 상기 데이타 처리시스템과 상기 복수의 제1 및 제2레지스터 사이에서 데이타 신호가 전달되는 것을 방지하기 위한 수단을 구비하는 것을 특징을 하는 시험 및 보수장치.
  12. 제11항에 있어서, 상기 복수의 제1레지스터 및 상기 복수의 제2레지스터가 직렬 구성으로 결합되고, 상기 복수의 제1 및 제2 레지스터에 데이타 신호를 유입시키고 또 그로부터 데이타 신호를 수신하기 위한 상기 수단이 상기데이타 신호를 상기 직렬 구성부에서 시프트 시키도록 동작하는 시험 및 보수장치.
  13. 제11항에 있어서, 상기 복수의 제2레지스터 셀들이 데이타 처리 시스템을 위한 구성을 특정화하는데 사용될 수 있는 시험 및 보수 장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
KR1019840006181A 1983-10-06 1984-10-05 데이타 처리 시스템의 시험 및 보수 방법과 장치 KR850003006A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US53935583A 1983-10-06 1983-10-06
US539355 1983-10-06

Publications (1)

Publication Number Publication Date
KR850003006A true KR850003006A (ko) 1985-05-28

Family

ID=24150874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840006181A KR850003006A (ko) 1983-10-06 1984-10-05 데이타 처리 시스템의 시험 및 보수 방법과 장치

Country Status (6)

Country Link
EP (1) EP0145866A3 (ko)
JP (1) JPS60151755A (ko)
KR (1) KR850003006A (ko)
AU (1) AU3338184A (ko)
FI (1) FI843878L (ko)
NO (1) NO843375L (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4581738A (en) * 1983-10-06 1986-04-08 Honeywell Information Systems Inc. Test and maintenance method and apparatus for a data processing system
GB8518859D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
GB8518860D0 (en) * 1985-07-25 1985-08-29 Int Computers Ltd Digital integrated circuits
JPS63291134A (ja) * 1987-05-22 1988-11-29 Toshiba Corp 論理集積回路
US5267246A (en) * 1988-06-30 1993-11-30 International Business Machines Corporation Apparatus and method for simultaneously presenting error interrupt and error data to a support processor
KR920001079B1 (ko) * 1989-06-10 1992-02-01 삼성전자 주식회사 직렬데이타 통로가 내장된 메모리소자의 테스트방법
US5428623A (en) * 1993-07-01 1995-06-27 Tandem Computers Incorporated Scannable interface to nonscannable microprocessor
GB9421977D0 (en) * 1994-10-31 1994-12-21 Inmos Ltd A scan latch and test method therefor

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3790885A (en) * 1972-03-27 1974-02-05 Ibm Serial test patterns for mosfet testing
JPS5352029A (en) * 1976-10-22 1978-05-12 Fujitsu Ltd Arithmetic circuit unit
US4312066A (en) * 1979-12-28 1982-01-19 International Business Machines Corporation Diagnostic/debug machine architecture

Also Published As

Publication number Publication date
FI843878A0 (fi) 1984-10-03
AU3338184A (en) 1985-04-18
EP0145866A2 (en) 1985-06-26
JPS60151755A (ja) 1985-08-09
EP0145866A3 (en) 1988-01-27
NO843375L (no) 1985-04-09
FI843878L (fi) 1985-04-07

Similar Documents

Publication Publication Date Title
KR870005533A (ko) 비데오 신호용 영상 운동 검출기
KR850003007A (ko) 데이타 처리 시스템의 시험 및 보수 방법과 장치
EP0242255A3 (en) Circuit testing system
KR830010420A (ko) 키보드 코딩 장치
KR870005389A (ko) 정보 기억장치
KR850003006A (ko) 데이타 처리 시스템의 시험 및 보수 방법과 장치
JPS5713530A (en) Data transfer fault processing system
EP0661551A2 (en) Method and apparatus for controlling a plurality of systems via a boundary-scan port during testing
KR900014902A (ko) 고속 집적 회로 테스팅을 위한 방법 및 장치
KR910009090A (ko) 동기 벡터 프로세서내의 비디오 신호를 연속 프로세싱하기 위한 회로 및 이의 작동방법
ATE25161T1 (de) Einrichtung zur funktionspruefung eines mehrrechnersystems.
JPS6447972A (en) Memory ic testing circuit
JPS57164497A (en) Controlling device of address fail memory
SU1411754A1 (ru) Устройство дл контрол логических блоков
SU993266A2 (ru) Устройство дл тестового контрол цифровых узлов электронно-вычислительных машин
JPS55146556A (en) Data collating system
SU860076A1 (ru) Устройство дл отладки тестов
JPS6453399A (en) Semiconductor memory device
JPS55135760A (en) Connector for wiring test unit
SU694863A1 (ru) Устройство дл тестового контрол цифровых узлов электронных вычислительных машин
JPS61815A (ja) シ−ケンス回路の異常個所発見装置
US5432793A (en) Response expander board
JPS5634196A (en) Memory test method
JPS5953583B2 (ja) 切替装置
JPS57111759A (en) Data transfer fault detecting system

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid