SU860076A1 - Устройство дл отладки тестов - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ТЕСТОВ

I

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано а аппаратуре контрол  цифровых узлов электронных вы ислительных машин.

Известно устройство дл  контрол  субблоков в вычислительных системах, содержащее блок сопр жени , блок пам ти и многоканальную схему несовпадени  l}.

Недостаток известного устройства заключаетс  в низкой достоверности контрол  вследствие невозможности отладки тестов.

Наиболее близким к предлагаемому  вл етс  многоканальное устройство дл  контрол  цифровых узлов, содержащее .блок пам ти, выходы которого соединены со входами регистра, соединенног вькодами со входами блока сопр жени 

Это устройство осуществл ет контроль цифрсэвого узла посредством задани  на его входы тестовых наборов и анализа результатов, снимаемых с выходов контролируемого цифрового узла.

Недостаток устройства - низка  ,достоверность контрол  вследствие невозможности отладки и проверки количества используемых тестов методом

имитации возможных неисправностей контролируемого цифрового узла.

Цель изобретени  - повышение достоверности контрол .

Поставленна  цель достигаетс  тем, что в устройство дл  отладди тестов, содержащее блок пам ти, группа выходов которого соединена с группой входов регистра,перва  группа выходов которо10 го соединена с группой входов первого коммутатора, введены первый и второй адаптеры, блок входных воздействий дешифратор и второй коммутатор, группа выходов которого соединена с груп15 пой входов первого адаптера,группа входов которого  вл етс  группой выходов устройства, перва  группа входов второго коммутатора соединена с группой выходов первого коммутатораJ втора  группа входов - через второй

20 адаптер с группой выходов контролируемого узла, треть  группа входов через последовательно включенные блок выходных дефектов и дешифратор

25 со второй группой выходов регистра. На чертеже приведена блок-схема устройства.

К штатному разъему вычислительной системы 1 подключены через адаптер 2 выходы многоканального устройства

30

3 тестового контрол   вл ющиес  выходами второго коммутатора 4, включающего управл емые каналы 5. Управл ющий вход каждого из каналов 5  вл етс  первым входом коммутатора 4 и соединен с соответству;ощим выходом первого коммутатора 6, предназначенного дл  коммутации на входы вычислительной системы 1 сигналов разного уровн  и длительности. Второй вход каждого канала 5  вл етс  вторыми входами коммутатора 4 и соединен через адаптер 7 с вькодами контролируемого узла 8, третий вход каждого канала 5 - третьим входомкоммутатора 4 и соединен с выходом блока 9 выходных дефектов позвол ющего имитировать типовые дефекты на выходах контролируемого узла 8. Входы формировател  9 соединены с выходами дешифратора 10, предназначенного дл  расшифровки кода типового дефекта, записанного в регистре 11, первые выходы которого соединены со входами первого коммутатора 6, вторые выходы - со входами дешифратора 10,а входы- - с выходами блока 12 пам ти хран щего специальные тесты дл  отладки тестов при контроле узла 8 с помощью вычислительной системы 1.

Устройство работает следующим образом .

В штатный разъем вычислительной системы 1 взамен контролируемого узла 8 подключаетс  адаптером 2 многоканальное устройство 3 тестового контрол , ко второму адаптеру 7 которого подключаетс  контролируемый узел 8. Блок 12 пам ти вьщает на регистр 11 первый тестовый набор, задающий характер первого дефекта:номер канала, в котором имитируетс  дефект, и вид коммутируемого дефекта . Номер канала задаетс  состо нием логическа  1 в первых разр дах регистра 11, св занных с первыгл коммутатором 6, а вид дефекта (обрыв, короткое замыкание, дребезг, неполный уровень, сигнал заданной длительности и т.д.) задаетс  кодом из вторых разр дов регистра 11, св занных с дешифратором 10. Установившийс  на регистре 11 код воздействует на первый коммутатор 6, который управл ет каналами 5 коммутатора 4 таким образом, что если в первых разр дах регистра 11 установлены нули, то соответствугадие им каналы З.настpoeH J на передачу в вычислительную 1 сигналов, поступающих от контактов контролируемого узла 8, если же в каком-либо разр де из первых разр дов регистра 11 находитс  единица, то соответствующий ему канал 5 настраиваетс  на передачу в вычислительную систему 1 дефектного сигнала, поступающего от блока 9 выходных дефектов. Код со вторых разр дов регистра 11 поступает на дешифратор 10, где дешифруетс  и в виде управл ющего сигнала задает на входе блока 9 выходных дефектов один из имеющихс  в наборе видов дефекта . Блок 9 выходных дефектов форJ мирует выбранный дефект, и воздействует на соответствующий канал 5. После выполнени  подготовки к контролю вычислительна  система 1 задает тест на провер емый узел 8 при наличии

введенного дефекта. Если вычислительна  систама 1 при прохождении теста самоконтрол  обнаруживает заданный дефект, то блок 12 пам ти выдает следующий тестовый набор, задающий характер второго дефекта и т.д. Если

5 вычислительна  система 1 при прохождении теста самоконтрол  не обнаруживает заданный дефект, то корректируетс  сам тест самоконтрол . Затем устройство 3 повтор ет приведенную

0 процедуру дл  всех последующих тестовых наборов. После завершени  проверки устройство 3 повтор ет указанную процедуру дл  всех контролируемых узлов 8 вычислительной системы 1.

5 Таким образом, за счет введени  коммутатора 4, блока 9 выходных дефектов и дешифратора 10 устройство отладки тестов осуществл ет комплексную отладку тестов самоконтрол  вычислительной системы 1 при автоматической дистанционной имитации типовых дефектов различного вида в контролируемом узле 8, что повышает достоверность саглого контрол .

Claims (2)

1.Авторское свидетельство СССР 399861, кл. G 06 F 11/00, 1973.

2.Авторское свидетельство СССР 390526, кл. G 06 F 11/04, 1973.