JP3738736B2 - ユートピアバスセルカウンタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ユートピア バス（ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ＆Ｏｐｅｒａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）Ｂｕｓ）セルカウンタ回路に関し、特に、ユートピア レベル２ バスにおいて送受信されているセル数をカウントする回路に係り、ユートピア レベル２ バスを用いる装置を評価する際に、セル ロス等の不具合を調査する上で重要なセルカウント機能を有し、セルカウント機能を有するＩＣも存在するが、それらのほとんどが総セル数のみをカウントするものであるが、ユートピア バス マスタと他のスレーブ間で送受信されているセルをＰＨＹ毎にモニタする機能を有するユートピアバス セルカウンタ回路に関するものである。
【０００２】
【発明の原理】
図１は本発明の動作原理を説明するためのブロック図である。
【０００３】
図１において、ユートピア バス コントローラ（ＵＴＯＰＩＡ Ｂｕｓ Ｃｏｎｔｒｏｌｌｅｒ）１０と各ＰＨＹ１１、１２、１３間でユートピア レベル２ バス（ＵＴＯＰＩＡ Ｌｅｖｅｌ２ Ｂｕｓ）４０を用いてセル送受信が行われている。ユートピア バス コントローラ１０はユートピア バス（ＵＴＯＰＩＡ Ｂｕｓ）マスタであり、各ＰＨＹ１１、１２、１３がスレーブとなる。ユートピア バス コントローラ１０から各ＰＨＹ１１、１２、１３への送信セル数はＴＸセルカウンタ回路２０によりカウントされる。
【０００４】
ＴＸセルカウンタ回路２０は送信セル数をＰＨＹ毎にカウントすることができる。ＴＸセルカウンタ回路２０はユートピア レベル２ バス４０におけるＴＸＡＤＤＲ［４：０］４２およびＴＸＣＬＫ４１よりＴＸＡＤＤＲラッチ（Ｌａｔｃｈ）回路２１においてＡＤＲ＿Ｌ［４：０］３１を生成し、このＡＤＲ＿Ｌ［４：０］３１はコンペア（Ｃｏｍｐａｒｅ）回路２２においてＰＨＹアドレス“Ｎ”と比較され、この比較結果はＣｏｍｐ＿Ｎ＿Ｂ信号３２でイネーブル（Ｅｎａｂｌｅ）信号生成回路２３へ出力される。
【０００５】
コンペア回路２２による比較結果が一致すれば“Ｌ”にアサートされる。イネーブル信号生成回路２３ではＴＸＥＮＢ＿Ｂ４３が有効であるときにＴＸＳＯＣ４４がアサートされるとＣｏｍｐ＿Ｎ＿Ｂ３２でアサートされたアドレス用のカウンタ２４へＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３３を出力する。カウンタ回路２４ではＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３３がアサートされるたびにカウントアップし、その結果をＣｏｕｎｔ＿Ｎ信号３４で出力する。これにより各ＰＨＹ毎に送信セルをカウントすることができる。
【０００６】
【従来の技術】
従来、ユートピア レベル２ バスをインタフェースとして持つＩＣの中にはセルをカウントする機能を有するものが存在するが、しかしそのほとんどが送受信される総セル数をカウントするものであり、ＰＨＹ毎（ＴＸＡＤＤＲ／ＲＸＡＤＤＲ）に送受信セル数をカウントするものはほとんどない。
【０００７】
また、セルカウント機能を持たないものも存在するが、ユートピア バスを用いた装置の評価において、セル ロス等の確認を行う際にセルカウンタの機能は極めて重要である。
【０００８】
セル ロスが発生した場合には、発生する場所を特定したり、ＰＨＹ毎のセルカウントによって誤ったＰＨＹに対するセル送信等のソフト的なシーケンスによる不具合に対しても原因調査を促進させることができる。
【０００９】
セルカウンタ回路では、セル送信が行われているＰＨＹを特定する機能を有し、ユートピア バス マスタと各ＰＨＹ間の送受信セル数をＰＨＹ毎にカウントすることができる。誤動作を避けるためにＴＸＥＮＢ＿Ｂが有効なときにＴＸＳＯＣがアサートされた回数をカウントする。この回路により、ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることが可能となる。
【００１０】
【発明が解決しようとする課題】
本発明は、従来における以上の経緯に鑑みてなされたものであり、従って本発明の目的は、セル送信が行われているＰＨＹを特定する機能を有し、ユートピアバス マスタと各ＰＨＹ間の送受信セル数をＰＨＹ毎にカウントすることができ、誤動作を避けるためにＴＸＥＮＢ＿Ｂが有効なときにＴＸＳＯＣがアサートされた回数をカウントし、この回路により、ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることを可能とした新規なユートピア バス セルカウンタ回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によれば、ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＴＸセルカウンタ回路を設け、該ＴＸセルカウンタ回路によりユートピア レベル２ バスにおけるＴＸＥＮＢ＿Ｂが有効であるときに、ＴＸＳＯＣがアサートされた回数をカウントすることでユートピア レベル２ バス上のすべてのセルをカウントするユートピア バス セルカウンタ回路が得られる。
【００１２】
本発明によれば、また、ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＴＸセルカウンタ回路を設け、該ＴＸセルカウンタ回路によりユートピア レベル２ バスにおける送信されたＰＨＹ アドレスを検出することで送受信されたセル数をＰＨＹ毎にカウントするユートピア バス セルカウンタ回路が得られる。
【００１３】
前記ＴＸセルカウンタ回路は、前記ユートピア レベル２ バスにおけるＴＸＡＤＤＲ［４：０］信号及びＴＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＴＸＡＤＤＲラッチ回路と、該ＴＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹアドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを備えている。
【００１４】
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＴＸＥＮＢ信号が有効であるときにＴＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力する。
【００１５】
前記コンペア回路、前記イネーブル信号生成回路及び前記カウンタ回路はそれぞれ前記ＰＨＹに対応して該ＰＨＹと同数個設けられている。
【００１６】
本発明に係るユートピア バス セルカウンタ回路はまた、ユートピア バスコントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＲＸセルカウンタ回路を設け、該ＲＸセルカウンタ回路によりユートピア レベル２ バスにおけるＲＸＥＮＢ＿Ｂが有効であるときに、ＲＸＳＯＣがアサートされた回数をカウントし、前記ＲＸセルカウンタ回路により前記ユートピア レベル２ バスにおける送信したＰＨＹ アドレスを検出することで、送受信されたセル数をＰＨＹごとにカウントすることを特徴としている。
【００１７】
前記ＲＸセルカウンタ回路は、前記ユートピア レベル２ バスにおけるＲＸＡＤＤＲ［４：０］信号及びＲＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＲＸＡＤＤＲラッチ回路と、該ＲＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹアドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを備えている。
【００１８】
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＲＸＥＮＢ信号が有効であるときにＲＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力することを特徴としている。
【００１９】
前記コンペア回路と前記イネーブル信号生成回路との間に遅延回路を設けることができる。
【００２０】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【００２１】
【第１の実施の形態】
図２は、本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【００２２】
【第１の実施の形態の構成】
図２において、各ＰＨＹ１１、１２、１３にそれぞれ固有アドレス“０”、“１”、“２”を割り当てるものとする。
【００２３】
図２を参照するに、ＴＸセルカウンタ回路２０は、ＴＸＡＤＤＲラッチ（Ｌａｔｃｈ）回路２１及びコンペア回路２２１、２２２、２２３、イネーブル信号生成回路２３１、２３２、２３３、カウンタ回路２４１、２４２、２４３を有し、ユートピア レベル２ バス４０からの信号により、各アドレス毎にセルカウントを行っている。
【００２４】
ＴＸＡＤＤＲラッチ回路２１では、ＴＸＡＤＤＲ［４：０］４２をＴＸＣＬＫ信号４１の立ち上がりでラッチした信号ＡＤＲ＿Ｌ［４：０］３１に変換し、コンペア回路２２１、２２２、２２３へ出力する。
【００２５】
コンペア回路２２１、２２２、２２３では信号ＡＤＲ＿Ｌ［４：０］３１と割り当てられたアドレス“Ｎ”（Ｎ＝０〜２）と比較し、その比較の結果をＣｏｍｐ＿０＿Ｂ、Ｃｏｍｐ＿１＿Ｂ、Ｃｏｍｐ＿２＿Ｂ信号３２１、３２２、３２３としてイネーブル信号生成回路２３１、２３２、２３３へそれぞれ出力する。
【００２６】
イネーブル信号生成回路２３１、２３２、２３３では、Ｃｏｍｐ＿０＿Ｂ、Ｃｏｍｐ＿１＿Ｂ、Ｃｏｍｐ＿２＿Ｂ信号３２１、３２２、３２３およびＴＸＥＮＢ＿Ｂ信号４３、ＴＸＳＯＣ信号４４よりカウントアップの可否を判断し、ＴＸＣＬＫ信号４１の立ち下がりでＣｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１、Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３を出力する。
【００２７】
Ｃｏｍｐ＿０＿Ｂ信号３２１またはＣｏｍｐ＿１＿Ｂ信号３２２またはＣｏｍｐ＿２＿Ｂ信号３２３＝“０”で、且つＴＸＥＮＢ＿Ｂ＝“０”で、且つＴＸＳＯＣ＝“１”の時にカウンタ回路２４１、２４２、２４３のカウントアップが可能となる。カウンタ回路２４１、２４２、２４３では、ＴＸＣＬＫ信号４１の立ち上がりでＣｏｍｐ＿ｅｎｂ＿０＿ＢまたはＣｏｍｐ＿ｅｎｂ＿１＿ＢまたはＣｏｍｐ＿ｅｎｂ＿２＿Ｂ＝“０”のときにのみカウントアップする。
【００２８】
各カウンタ回路は、カウント数Ｃｏｕｎｔ＿０、Ｃｏｕｎｔ＿１、Ｃｏｕｎｔ＿２信号３４１、３４２、３４３を出力し、それによって送信セル数を確認することができる。ＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２１、２２２、２２３により実際に送信されるアドレスを判別できるために、各アドレス毎に送信されたセルをカウントすることができる。
【００２９】
【第１の実施の形態の動作】
次に、本発明による第１の実施の形態の動作について図２及び図３を用いて説明する。
【００３０】
図３は本発明による第１の実施の形態の動作タイミングを示すタイミングチャートである。
【００３１】
ユートピア バス コントローラ１０はＴＸＣＬＫ信号４１に同期して動作する。ユートピア バス コントローラ１０は、ＴＸＡＤＤＲ［４：０］信号４２を出力し、どのスレーブにセルを送信するかを示す。ＴＸＥＮＢ＿Ｂ信号４３をネゲート時に、送信したいＰＨＹのアドレスをＴＸＡＤＤＲ［４：０］信号４２に出力する。出力後に、次のＴＸＣＬＫ信号４１の立ち上がりでＴＸＥＮＢ＿Ｂ信号４３をアサートすると同時にＴＸＳＯＣ信号４４をアサートし、ＴＸＤＡＴＡ［７：０］信号４５に有効なセルを出力する。
【００３２】
各ＰＨＹ１１、１２、１３は、ＴＸＡＤＤＲ［４：０］信号４２及びＴＸＥＮＢ＿Ｂ信号４３により、自分宛ての送信セルであることを認識すると、ＴＸＳＯＣ信号４４がアサートされたタイミングから有効セルとしてＴＸＤＡＴＡ［７：０］信号４５を受信する。
【００３３】
ユートピア バス コントローラ１０と各ＰＨＹ１１、１２、１３間で送信されているセルをカウントするためにＴＸセルカウンタ回路２０が用いられる。
【００３４】
ＴＸセルカウンタ回路２０ではユートピア バス コントローラ１０から出力されるＴＸＡＤＤＲ［４：０］信号４２を取り込みＴＸＡＤＤＲラッチ回路２１においてＴＸＣＬＫ信号４１の立ち上がりのタイミングでラッチする。そのラッチされた値を各コンペア回路２２１、２２２、２２３でそれぞれ各ＰＨＹ１１、１２、１３のアドレス“０”、“１”、“２”と比較する。これらの比較結果をＣｏｍｐ＿０＿Ｂ信号３２１、Ｃｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３にそれぞれ示す。
【００３５】
これらの比較結果が一致していれば“Ｌ”に駆動し、一致していなければ“Ｈ”となる。
【００３６】
イネーブル信号生成回路２３１、２３２、２３３では、入力されるＣｏｍｐ＿０＿Ｂ信号３２１、Ｃｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３、およびＴＸＥＮＢ＿Ｂ信号４３、ＴＸＳＯＣ信号４４からカウンタを有効にする信号Ｃｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１、Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３をそれぞれ生成する。
【００３７】
ＴＸＣＬＫ信号４１の立ち下がりのタイミングにおいて、Ｃｏｍｐ＿０＿Ｂ＝“Ｌ”、且つＴＸＥＮＢ＿Ｂ＝“Ｌ”、且つＴＸＳＯＣ＝“Ｈ”であれば、Ｃｏｕｎｔ＿ｅｎｂ＿０＿Ｂ信号３３１は“Ｌ”を駆動する。駆動時間はＴＸＣＬＫ信号４１の１ＣＬＫ分である。
【００３８】
Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３についても同様にＣｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３から生成される。
【００３９】
カウンタ回路２４１はＣｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１が“Ｌ”に駆動される毎にカウンタ値を１ずつ増やす。
【００４０】
カウンタ回路２４２についてのＣｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、カウンテ回路２４３についてのＣｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３についても同様である。
【００４１】
ユートピア バス コントローラ１０は複数のアドレスを順次出力し、各ＰＨＹ１１、１２、１３のそれぞれにセルを送信しているためにＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２１、２２２、２２３により送信されるＰＨＹのアドレスを特定し、ＰＨＹ毎にセルをカウントすることができる。
【００４２】
また、イネーブル信号生成回路２３１、２３２、２３３では、ＴＸＳＯＣ信号４４だけではなくＴＸＥＮＢ＿Ｂ信号４３が有効になっていることを確認してセルカウントを行うようにカウンタを制御している。
【００４３】
また、ユートピア バス コントローラ１０からユートピア レベル２ バスを使用して複数のセルを同時に出力することはなく、１セルずつ送信されるので、ユートピア バス上のすべてのセルをカウントすることができる。
【００４４】
【第２の実施の形態】
次に、本発明による第２の実施の形態について図面を参照しながら詳細に説明する。
【００４５】
本発明による叙上の第１の実施の形態では、ユートピア レベル２ バスにおいて、ユートピア バス コントローラ１０から各ＰＨＹ１１、１２、１３へのセル送信（ＴＸ）について記述したが、第２の実施の形態としては、各ＰＨＹ１１、１２、１３からユートピア バス コントローラ１０へのセル送信（ＲＸ）について図４、図５を用いて説明する。
【００４６】
図４は本発明による第２の実施の形態の一実施例を示すブロック構成図であり、図５は本発明による第２の実施の形態の動作タイミングを示すタイミングチャートである。
【００４７】
図４において、ユートピア レベル２ バス上で送受信されているセルをカウントする場合に、ＲＸにおいてもＴＸと同様に、ＲＸＥＮＢ＿Ｂ信号７３およびＲＸＳＯＣ信号７４を使用しなければならない。しかし、ＲＸにおいてＴＸと異なる点はＲＸＳＯＣ信号７４が出力されるタイミングである。ＲＸでは、ＲＸＥＮＢ＿Ｂ信号７３がアサートされたことをＰＨＹが確認し、その後にＲＸＳＯＣ信号７４を出力する。従って、セルを送信しているＰＨＹを特定するために、ＲＸＡＤＤＲ［４：０］信号７２をラッチするタイミングをＲＸＣＬＫ信号７１の１ＣＬＫ分ずらす遅延回路５５が追加されている。
【００４８】
その他のＲＸＡＤＤＲラッチ回路５１、コンペア回路５２、イネーブル信号生成回路５３、カウンタ回路５４については叙上の第１の実施の形態であるＴＸとほとんど同じである。
【００４９】
すなわち、ＲＸＡＤＤＲラッチ回路５１において、ＲＸＣＬＫ信号７１の立ち上がりでＲＸＡＤＤＲ［４：０］信号７２をラッチし、コンペア回路５２で各ＰＨＹのアドレス“０”、“１”、“２”と比較し、Ｃｏｍｐ＿Ｎ＿Ｂ信号６２を出力する。
【００５０】
前述のようにＲＸでは、ＰＨＹがＲＸＥＮＢ＿Ｂ信号７３のアサートを確認した後にＲＸＳＯＣ信号７４をアサートするので、ＥＮＢ＿Ｂ信号とＳＯＣ信号のアサートタイミングはＴＸと異なる。そのために、遅延回路５５において各Ｃｏｍｐ＿Ｎ＿Ｂ信号６２をＲＸＣＬＫ信号７１の１ＣＬＫ分遅延させてＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号６５を作ることで、ＲＸＳＯＣ信号７４と位相を合わせてイネーブル信号生成回路５３へ入力する。
【００５１】
さらにＲＸＥＮＢ＿Ｂ信号７３とＲＸＳＯＣ信号７４のアサートタイミングにずれが生じるが、ＲＸＥＮＢ＿Ｂ信号７３はセルが送信されている間は常にアサートされた状態であるために、回路の変更の必要ない。
【００５２】
イネーブル信号生成回路５３より出力されるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号６３を各カウンタ回路５４へ入力し、セルをカウントする。
【００５３】
図５と図３を比べたときに、ＲＸＥＮＢ＿Ｂ信号７３をアサート後に、ＲＸＣＬＫ信号７１で１ＣＬＫ分遅れてＲＸＳＯＣ信号７４がアサートされる。本回路はＰＨＹ毎にセルをカウントする機能を有するために、アドレスを識別する信号Ｃｏｍｐ＿Ｎ＿Ｂ信号６２とＲＸＳＯＣ信号７４の位相を一致させる必要がある。
【００５４】
そのために、ＲＸセルカウンタ回路５０においてＣｏｍｐ＿Ｎ＿Ｂ信号６２をＲＸＣＬＫ信号７１の１ＣＬＫ分遅延させる。これにより、ユートピア バスコントローラ１０と各ＰＨＹ１１、１２、１３間で送受信されているセルをすべてモニタすることができる。
【００５５】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【００５６】
ユートピア バス コントローラ１０と各ＰＨＹ１１、１２、１３間でのセル送受信に影響を及ぼさずに、送受信されているセル数をＰＨＹ毎に正確にカウントすることができる。ＴＸセルカウンタ回路２０はユートピア バス ラインに対してはすべて受信信号であるために、影響を及ぼすことはない。
【００５７】
また、ＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２により送信されるＰＨＹを特定することができるために、ＰＨＹ毎に送受信セル数をカウントすることが可能となる。
【００５８】
さらに、ＴＸＳＯＣ信号４４およびＴＸＥＮＢ＿Ｂ信号４３が共に有効である場合にのみ、且つＴＸＣＬＫ信号４１の変化点でのみにカウントを行うために、ノイズ等によるバス ラインの変化には影響されにくく正確なカウントを行うことができる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するためのブロック図である。
【図２】本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【図３】本発明による第１の実施の形態の動作タイミングを示すタイミングチャートである。
【図４】本発明による第２の実施の形態の一実施例を示すブロック構成図である。
【図５】本発明による第２の実施の形態の動作タイミングを示すタイミングチャートである。
【符号の説明】
１０…ユートピア バス コントローラ
１１、１２、１３…ＰＨＹ
２０…ＴＸセルカウンタ回路
２１…ＴＸＡＤＤＲラッチ回路
２２（２２１、２２２、２２３）…コンペア回路
２３（２３１、２３２、２３３）…イネーブル信号生成回路
２４（２４１、２４２、２４３）…カウンタ回路
４０…ユートピア レベル２ バス
５０…ＲＸセルカウンタ回路
５１…ＲＸＡＤＤＲラッチ回路
５２…コンペア回路
５３…イネーブル信号生成回路
５４…カウンタ回路
５５…遅延回路
７０…ユートピア レベル２ バス
【発明の属する技術分野】
本発明は、ユートピア バス（ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｓｔ＆Ｏｐｅｒａｔｉｏｎｓ Ｉｎｔｅｒｆａｃｅ ｆｏｒ ＡＴＭ）Ｂｕｓ）セルカウンタ回路に関し、特に、ユートピア レベル２ バスにおいて送受信されているセル数をカウントする回路に係り、ユートピア レベル２ バスを用いる装置を評価する際に、セル ロス等の不具合を調査する上で重要なセルカウント機能を有し、セルカウント機能を有するＩＣも存在するが、それらのほとんどが総セル数のみをカウントするものであるが、ユートピア バス マスタと他のスレーブ間で送受信されているセルをＰＨＹ毎にモニタする機能を有するユートピアバス セルカウンタ回路に関するものである。
【０００２】
【発明の原理】
図１は本発明の動作原理を説明するためのブロック図である。
【０００３】
図１において、ユートピア バス コントローラ（ＵＴＯＰＩＡ Ｂｕｓ Ｃｏｎｔｒｏｌｌｅｒ）１０と各ＰＨＹ１１、１２、１３間でユートピア レベル２ バス（ＵＴＯＰＩＡ Ｌｅｖｅｌ２ Ｂｕｓ）４０を用いてセル送受信が行われている。ユートピア バス コントローラ１０はユートピア バス（ＵＴＯＰＩＡ Ｂｕｓ）マスタであり、各ＰＨＹ１１、１２、１３がスレーブとなる。ユートピア バス コントローラ１０から各ＰＨＹ１１、１２、１３への送信セル数はＴＸセルカウンタ回路２０によりカウントされる。
【０００４】
ＴＸセルカウンタ回路２０は送信セル数をＰＨＹ毎にカウントすることができる。ＴＸセルカウンタ回路２０はユートピア レベル２ バス４０におけるＴＸＡＤＤＲ［４：０］４２およびＴＸＣＬＫ４１よりＴＸＡＤＤＲラッチ（Ｌａｔｃｈ）回路２１においてＡＤＲ＿Ｌ［４：０］３１を生成し、このＡＤＲ＿Ｌ［４：０］３１はコンペア（Ｃｏｍｐａｒｅ）回路２２においてＰＨＹアドレス“Ｎ”と比較され、この比較結果はＣｏｍｐ＿Ｎ＿Ｂ信号３２でイネーブル（Ｅｎａｂｌｅ）信号生成回路２３へ出力される。
【０００５】
コンペア回路２２による比較結果が一致すれば“Ｌ”にアサートされる。イネーブル信号生成回路２３ではＴＸＥＮＢ＿Ｂ４３が有効であるときにＴＸＳＯＣ４４がアサートされるとＣｏｍｐ＿Ｎ＿Ｂ３２でアサートされたアドレス用のカウンタ２４へＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３３を出力する。カウンタ回路２４ではＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３３がアサートされるたびにカウントアップし、その結果をＣｏｕｎｔ＿Ｎ信号３４で出力する。これにより各ＰＨＹ毎に送信セルをカウントすることができる。
【０００６】
【従来の技術】
従来、ユートピア レベル２ バスをインタフェースとして持つＩＣの中にはセルをカウントする機能を有するものが存在するが、しかしそのほとんどが送受信される総セル数をカウントするものであり、ＰＨＹ毎（ＴＸＡＤＤＲ／ＲＸＡＤＤＲ）に送受信セル数をカウントするものはほとんどない。
【０００７】
また、セルカウント機能を持たないものも存在するが、ユートピア バスを用いた装置の評価において、セル ロス等の確認を行う際にセルカウンタの機能は極めて重要である。
【０００８】
セル ロスが発生した場合には、発生する場所を特定したり、ＰＨＹ毎のセルカウントによって誤ったＰＨＹに対するセル送信等のソフト的なシーケンスによる不具合に対しても原因調査を促進させることができる。
【０００９】
セルカウンタ回路では、セル送信が行われているＰＨＹを特定する機能を有し、ユートピア バス マスタと各ＰＨＹ間の送受信セル数をＰＨＹ毎にカウントすることができる。誤動作を避けるためにＴＸＥＮＢ＿Ｂが有効なときにＴＸＳＯＣがアサートされた回数をカウントする。この回路により、ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることが可能となる。
【００１０】
【発明が解決しようとする課題】
本発明は、従来における以上の経緯に鑑みてなされたものであり、従って本発明の目的は、セル送信が行われているＰＨＹを特定する機能を有し、ユートピアバス マスタと各ＰＨＹ間の送受信セル数をＰＨＹ毎にカウントすることができ、誤動作を避けるためにＴＸＥＮＢ＿Ｂが有効なときにＴＸＳＯＣがアサートされた回数をカウントし、この回路により、ユートピア レベル２ バス上の送受信セル数を、ＰＨＹ毎に正確にカウントすることを可能とした新規なユートピア バス セルカウンタ回路を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によれば、ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＴＸセルカウンタ回路を設け、該ＴＸセルカウンタ回路によりユートピア レベル２ バスにおけるＴＸＥＮＢ＿Ｂが有効であるときに、ＴＸＳＯＣがアサートされた回数をカウントすることでユートピア レベル２ バス上のすべてのセルをカウントするユートピア バス セルカウンタ回路が得られる。
【００１２】
本発明によれば、また、ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＴＸセルカウンタ回路を設け、該ＴＸセルカウンタ回路によりユートピア レベル２ バスにおける送信されたＰＨＹ アドレスを検出することで送受信されたセル数をＰＨＹ毎にカウントするユートピア バス セルカウンタ回路が得られる。
【００１３】
前記ＴＸセルカウンタ回路は、前記ユートピア レベル２ バスにおけるＴＸＡＤＤＲ［４：０］信号及びＴＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＴＸＡＤＤＲラッチ回路と、該ＴＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹアドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを備えている。
【００１４】
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＴＸＥＮＢ信号が有効であるときにＴＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力する。
【００１５】
前記コンペア回路、前記イネーブル信号生成回路及び前記カウンタ回路はそれぞれ前記ＰＨＹに対応して該ＰＨＹと同数個設けられている。
【００１６】
本発明に係るユートピア バス セルカウンタ回路はまた、ユートピア バスコントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＲＸセルカウンタ回路を設け、該ＲＸセルカウンタ回路によりユートピア レベル２ バスにおけるＲＸＥＮＢ＿Ｂが有効であるときに、ＲＸＳＯＣがアサートされた回数をカウントし、前記ＲＸセルカウンタ回路により前記ユートピア レベル２ バスにおける送信したＰＨＹ アドレスを検出することで、送受信されたセル数をＰＨＹごとにカウントすることを特徴としている。
【００１７】
前記ＲＸセルカウンタ回路は、前記ユートピア レベル２ バスにおけるＲＸＡＤＤＲ［４：０］信号及びＲＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＲＸＡＤＤＲラッチ回路と、該ＲＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹアドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを備えている。
【００１８】
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＲＸＥＮＢ信号が有効であるときにＲＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力することを特徴としている。
【００１９】
前記コンペア回路と前記イネーブル信号生成回路との間に遅延回路を設けることができる。
【００２０】
【発明の実施の形態】
次に、本発明をその好ましい各実施の形態について図面を参照しながら詳細に説明する。
【００２１】
【第１の実施の形態】
図２は、本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【００２２】
【第１の実施の形態の構成】
図２において、各ＰＨＹ１１、１２、１３にそれぞれ固有アドレス“０”、“１”、“２”を割り当てるものとする。
【００２３】
図２を参照するに、ＴＸセルカウンタ回路２０は、ＴＸＡＤＤＲラッチ（Ｌａｔｃｈ）回路２１及びコンペア回路２２１、２２２、２２３、イネーブル信号生成回路２３１、２３２、２３３、カウンタ回路２４１、２４２、２４３を有し、ユートピア レベル２ バス４０からの信号により、各アドレス毎にセルカウントを行っている。
【００２４】
ＴＸＡＤＤＲラッチ回路２１では、ＴＸＡＤＤＲ［４：０］４２をＴＸＣＬＫ信号４１の立ち上がりでラッチした信号ＡＤＲ＿Ｌ［４：０］３１に変換し、コンペア回路２２１、２２２、２２３へ出力する。
【００２５】
コンペア回路２２１、２２２、２２３では信号ＡＤＲ＿Ｌ［４：０］３１と割り当てられたアドレス“Ｎ”（Ｎ＝０〜２）と比較し、その比較の結果をＣｏｍｐ＿０＿Ｂ、Ｃｏｍｐ＿１＿Ｂ、Ｃｏｍｐ＿２＿Ｂ信号３２１、３２２、３２３としてイネーブル信号生成回路２３１、２３２、２３３へそれぞれ出力する。
【００２６】
イネーブル信号生成回路２３１、２３２、２３３では、Ｃｏｍｐ＿０＿Ｂ、Ｃｏｍｐ＿１＿Ｂ、Ｃｏｍｐ＿２＿Ｂ信号３２１、３２２、３２３およびＴＸＥＮＢ＿Ｂ信号４３、ＴＸＳＯＣ信号４４よりカウントアップの可否を判断し、ＴＸＣＬＫ信号４１の立ち下がりでＣｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１、Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３を出力する。
【００２７】
Ｃｏｍｐ＿０＿Ｂ信号３２１またはＣｏｍｐ＿１＿Ｂ信号３２２またはＣｏｍｐ＿２＿Ｂ信号３２３＝“０”で、且つＴＸＥＮＢ＿Ｂ＝“０”で、且つＴＸＳＯＣ＝“１”の時にカウンタ回路２４１、２４２、２４３のカウントアップが可能となる。カウンタ回路２４１、２４２、２４３では、ＴＸＣＬＫ信号４１の立ち上がりでＣｏｍｐ＿ｅｎｂ＿０＿ＢまたはＣｏｍｐ＿ｅｎｂ＿１＿ＢまたはＣｏｍｐ＿ｅｎｂ＿２＿Ｂ＝“０”のときにのみカウントアップする。
【００２８】
各カウンタ回路は、カウント数Ｃｏｕｎｔ＿０、Ｃｏｕｎｔ＿１、Ｃｏｕｎｔ＿２信号３４１、３４２、３４３を出力し、それによって送信セル数を確認することができる。ＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２１、２２２、２２３により実際に送信されるアドレスを判別できるために、各アドレス毎に送信されたセルをカウントすることができる。
【００２９】
【第１の実施の形態の動作】
次に、本発明による第１の実施の形態の動作について図２及び図３を用いて説明する。
【００３０】
図３は本発明による第１の実施の形態の動作タイミングを示すタイミングチャートである。
【００３１】
ユートピア バス コントローラ１０はＴＸＣＬＫ信号４１に同期して動作する。ユートピア バス コントローラ１０は、ＴＸＡＤＤＲ［４：０］信号４２を出力し、どのスレーブにセルを送信するかを示す。ＴＸＥＮＢ＿Ｂ信号４３をネゲート時に、送信したいＰＨＹのアドレスをＴＸＡＤＤＲ［４：０］信号４２に出力する。出力後に、次のＴＸＣＬＫ信号４１の立ち上がりでＴＸＥＮＢ＿Ｂ信号４３をアサートすると同時にＴＸＳＯＣ信号４４をアサートし、ＴＸＤＡＴＡ［７：０］信号４５に有効なセルを出力する。
【００３２】
各ＰＨＹ１１、１２、１３は、ＴＸＡＤＤＲ［４：０］信号４２及びＴＸＥＮＢ＿Ｂ信号４３により、自分宛ての送信セルであることを認識すると、ＴＸＳＯＣ信号４４がアサートされたタイミングから有効セルとしてＴＸＤＡＴＡ［７：０］信号４５を受信する。
【００３３】
ユートピア バス コントローラ１０と各ＰＨＹ１１、１２、１３間で送信されているセルをカウントするためにＴＸセルカウンタ回路２０が用いられる。
【００３４】
ＴＸセルカウンタ回路２０ではユートピア バス コントローラ１０から出力されるＴＸＡＤＤＲ［４：０］信号４２を取り込みＴＸＡＤＤＲラッチ回路２１においてＴＸＣＬＫ信号４１の立ち上がりのタイミングでラッチする。そのラッチされた値を各コンペア回路２２１、２２２、２２３でそれぞれ各ＰＨＹ１１、１２、１３のアドレス“０”、“１”、“２”と比較する。これらの比較結果をＣｏｍｐ＿０＿Ｂ信号３２１、Ｃｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３にそれぞれ示す。
【００３５】
これらの比較結果が一致していれば“Ｌ”に駆動し、一致していなければ“Ｈ”となる。
【００３６】
イネーブル信号生成回路２３１、２３２、２３３では、入力されるＣｏｍｐ＿０＿Ｂ信号３２１、Ｃｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３、およびＴＸＥＮＢ＿Ｂ信号４３、ＴＸＳＯＣ信号４４からカウンタを有効にする信号Ｃｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１、Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３をそれぞれ生成する。
【００３７】
ＴＸＣＬＫ信号４１の立ち下がりのタイミングにおいて、Ｃｏｍｐ＿０＿Ｂ＝“Ｌ”、且つＴＸＥＮＢ＿Ｂ＝“Ｌ”、且つＴＸＳＯＣ＝“Ｈ”であれば、Ｃｏｕｎｔ＿ｅｎｂ＿０＿Ｂ信号３３１は“Ｌ”を駆動する。駆動時間はＴＸＣＬＫ信号４１の１ＣＬＫ分である。
【００３８】
Ｃｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、Ｃｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３についても同様にＣｏｍｐ＿１＿Ｂ信号３２２、Ｃｏｍｐ＿２＿Ｂ信号３２３から生成される。
【００３９】
カウンタ回路２４１はＣｏｍｐ＿ｅｎｂ＿０＿Ｂ信号３３１が“Ｌ”に駆動される毎にカウンタ値を１ずつ増やす。
【００４０】
カウンタ回路２４２についてのＣｏｍｐ＿ｅｎｂ＿１＿Ｂ信号３３２、カウンテ回路２４３についてのＣｏｍｐ＿ｅｎｂ＿２＿Ｂ信号３３３についても同様である。
【００４１】
ユートピア バス コントローラ１０は複数のアドレスを順次出力し、各ＰＨＹ１１、１２、１３のそれぞれにセルを送信しているためにＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２１、２２２、２２３により送信されるＰＨＹのアドレスを特定し、ＰＨＹ毎にセルをカウントすることができる。
【００４２】
また、イネーブル信号生成回路２３１、２３２、２３３では、ＴＸＳＯＣ信号４４だけではなくＴＸＥＮＢ＿Ｂ信号４３が有効になっていることを確認してセルカウントを行うようにカウンタを制御している。
【００４３】
また、ユートピア バス コントローラ１０からユートピア レベル２ バスを使用して複数のセルを同時に出力することはなく、１セルずつ送信されるので、ユートピア バス上のすべてのセルをカウントすることができる。
【００４４】
【第２の実施の形態】
次に、本発明による第２の実施の形態について図面を参照しながら詳細に説明する。
【００４５】
本発明による叙上の第１の実施の形態では、ユートピア レベル２ バスにおいて、ユートピア バス コントローラ１０から各ＰＨＹ１１、１２、１３へのセル送信（ＴＸ）について記述したが、第２の実施の形態としては、各ＰＨＹ１１、１２、１３からユートピア バス コントローラ１０へのセル送信（ＲＸ）について図４、図５を用いて説明する。
【００４６】
図４は本発明による第２の実施の形態の一実施例を示すブロック構成図であり、図５は本発明による第２の実施の形態の動作タイミングを示すタイミングチャートである。
【００４７】
図４において、ユートピア レベル２ バス上で送受信されているセルをカウントする場合に、ＲＸにおいてもＴＸと同様に、ＲＸＥＮＢ＿Ｂ信号７３およびＲＸＳＯＣ信号７４を使用しなければならない。しかし、ＲＸにおいてＴＸと異なる点はＲＸＳＯＣ信号７４が出力されるタイミングである。ＲＸでは、ＲＸＥＮＢ＿Ｂ信号７３がアサートされたことをＰＨＹが確認し、その後にＲＸＳＯＣ信号７４を出力する。従って、セルを送信しているＰＨＹを特定するために、ＲＸＡＤＤＲ［４：０］信号７２をラッチするタイミングをＲＸＣＬＫ信号７１の１ＣＬＫ分ずらす遅延回路５５が追加されている。
【００４８】
その他のＲＸＡＤＤＲラッチ回路５１、コンペア回路５２、イネーブル信号生成回路５３、カウンタ回路５４については叙上の第１の実施の形態であるＴＸとほとんど同じである。
【００４９】
すなわち、ＲＸＡＤＤＲラッチ回路５１において、ＲＸＣＬＫ信号７１の立ち上がりでＲＸＡＤＤＲ［４：０］信号７２をラッチし、コンペア回路５２で各ＰＨＹのアドレス“０”、“１”、“２”と比較し、Ｃｏｍｐ＿Ｎ＿Ｂ信号６２を出力する。
【００５０】
前述のようにＲＸでは、ＰＨＹがＲＸＥＮＢ＿Ｂ信号７３のアサートを確認した後にＲＸＳＯＣ信号７４をアサートするので、ＥＮＢ＿Ｂ信号とＳＯＣ信号のアサートタイミングはＴＸと異なる。そのために、遅延回路５５において各Ｃｏｍｐ＿Ｎ＿Ｂ信号６２をＲＸＣＬＫ信号７１の１ＣＬＫ分遅延させてＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号６５を作ることで、ＲＸＳＯＣ信号７４と位相を合わせてイネーブル信号生成回路５３へ入力する。
【００５１】
さらにＲＸＥＮＢ＿Ｂ信号７３とＲＸＳＯＣ信号７４のアサートタイミングにずれが生じるが、ＲＸＥＮＢ＿Ｂ信号７３はセルが送信されている間は常にアサートされた状態であるために、回路の変更の必要ない。
【００５２】
イネーブル信号生成回路５３より出力されるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号６３を各カウンタ回路５４へ入力し、セルをカウントする。
【００５３】
図５と図３を比べたときに、ＲＸＥＮＢ＿Ｂ信号７３をアサート後に、ＲＸＣＬＫ信号７１で１ＣＬＫ分遅れてＲＸＳＯＣ信号７４がアサートされる。本回路はＰＨＹ毎にセルをカウントする機能を有するために、アドレスを識別する信号Ｃｏｍｐ＿Ｎ＿Ｂ信号６２とＲＸＳＯＣ信号７４の位相を一致させる必要がある。
【００５４】
そのために、ＲＸセルカウンタ回路５０においてＣｏｍｐ＿Ｎ＿Ｂ信号６２をＲＸＣＬＫ信号７１の１ＣＬＫ分遅延させる。これにより、ユートピア バスコントローラ１０と各ＰＨＹ１１、１２、１３間で送受信されているセルをすべてモニタすることができる。
【００５５】
【発明の効果】
本発明は以上の如く構成され、作用するものであり、本発明によれば以下に示すような効果が得られる。
【００５６】
ユートピア バス コントローラ１０と各ＰＨＹ１１、１２、１３間でのセル送受信に影響を及ぼさずに、送受信されているセル数をＰＨＹ毎に正確にカウントすることができる。ＴＸセルカウンタ回路２０はユートピア バス ラインに対してはすべて受信信号であるために、影響を及ぼすことはない。
【００５７】
また、ＴＸＡＤＤＲラッチ回路２１及びコンペア回路２２により送信されるＰＨＹを特定することができるために、ＰＨＹ毎に送受信セル数をカウントすることが可能となる。
【００５８】
さらに、ＴＸＳＯＣ信号４４およびＴＸＥＮＢ＿Ｂ信号４３が共に有効である場合にのみ、且つＴＸＣＬＫ信号４１の変化点でのみにカウントを行うために、ノイズ等によるバス ラインの変化には影響されにくく正確なカウントを行うことができる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するためのブロック図である。
【図２】本発明による第１の実施の形態の一実施例を示すブロック構成図である。
【図３】本発明による第１の実施の形態の動作タイミングを示すタイミングチャートである。
【図４】本発明による第２の実施の形態の一実施例を示すブロック構成図である。
【図５】本発明による第２の実施の形態の動作タイミングを示すタイミングチャートである。
【符号の説明】
１０…ユートピア バス コントローラ
１１、１２、１３…ＰＨＹ
２０…ＴＸセルカウンタ回路
２１…ＴＸＡＤＤＲラッチ回路
２２（２２１、２２２、２２３）…コンペア回路
２３（２３１、２３２、２３３）…イネーブル信号生成回路
２４（２４１、２４２、２４３）…カウンタ回路
４０…ユートピア レベル２ バス
５０…ＲＸセルカウンタ回路
５１…ＲＸＡＤＤＲラッチ回路
５２…コンペア回路
５３…イネーブル信号生成回路
５４…カウンタ回路
５５…遅延回路
７０…ユートピア レベル２ バス
Claims (4)
- ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＴＸセルカウンタ回路を設け、該ＴＸセルカウンタ回路によりユートピア レベル２ バスにおける送信されたＰＨＹ アドレスを検出することで、送受信されたセル数をＰＨＹ毎にカウントするユートピア バス セルカウンタ回路であって、
前記ＴＸセルカウンタ回路は、前記ユートピア レベル２バスにおけるＴＸＡＤＤＲ［４：０］信号及びＴＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＴＸＡＤＤＲラッチ回路と、該ＴＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹアドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを有し、
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＴＸＥＮＢ信号が有効であるときにＴＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力する、
ことを特徴とたユートピア バス セルカウンタ回路。 - 前記コンペア回路、前記イネーブル信号生成回路及び前記カウンタ回路をそれぞれ前記ＰＨＹに対応して該ＰＨＹと同数個設けたことを更に特徴とする請求項１に記載のユートピア バス セルカウンタ回路。
- ユートピア バス コントローラと複数のＰＨＹ間でユートピア レベル２ バスを用いてセルの送受信が実行されるシステムにおいて、前記ユートピア バス コントローラと前記ＰＨＹとの間にＲＸセルカウンタ回路を設け、該ＲＸセルカウンタ回路によりユートピア レベル２ バスにおけるＲＸＥＮＢ＿Ｂが有効であるときに、ＲＸＳＯＣがアサートされた回数をカウントし、前記ＲＸセルカウンタ回路により前記ユートピア レベル２ バスにおける送信したＰＨＹ アドレスを検出することで、送受信されたセル数をＰＨＹ毎にカウントするユートピア バス セルカウンタ回路であって、前記ＲＸセルカウンタ回路は、前記ユートピア レベル２ バスにおけるＲＸＡＤＤＲ［４：０］信号及びＲＸＣＬＫ信号によりＡＤＲ＿Ｌ［４：０］信号を生成するＲＸＡＤＤＲラッチ回路と、該ＲＸＡＤＤＲラッチ回路により生成された前記ＡＤＲ＿Ｌ［４：０］信号と前記各ＰＨＹのＰＨＹ アドレスとを比較して比較結果であるＣｏｍｐ＿Ｎ＿Ｂ信号を出力するコンペア回路と、前記Ｃｏｍｐ＿Ｎ＿Ｂ信号を入力し該Ｃｏｍｐ＿Ｎ＿Ｂ信号が一致すればアサートされてイネーブル信号であるＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力するイネーブル信号生成回路と、前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号が入力される度ごとにカウントアップされてＣｏｕｎｔ＿Ｎ信号を出力するカウンタ回路とを有し、
前記イネーブル信号生成回路は、前記ユートピア レベル２ バスにおけるＲＸＥＮＢ信号が有効であるときにＲＸＳＯＣ信号がアサートされると前記Ｃｏｍｐ＿Ｎ＿Ｂ信号でアサートされたアドレス用のカウンタ回路に前記Ｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号を出力する、
ことを特徴としたユートピア バス セルカウンタ回路。 - 前記コンペア回路と前記イネーブル信号生成回路との間に遅延回路を設けたことを更に特徴とする請求項３に記載のユートピア バス セルカウンタ回路。
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2003
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