JP2000013404A - Ｔｄｍ／ａｔｍ変換装置 - Google Patents
Ｔｄｍ／ａｔｍ変換装置Info
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- JP2000013404A JP2000013404A JP18697698A JP18697698A JP2000013404A JP 2000013404 A JP2000013404 A JP 2000013404A JP 18697698 A JP18697698 A JP 18697698A JP 18697698 A JP18697698 A JP 18697698A JP 2000013404 A JP2000013404 A JP 2000013404A
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Abstract
(57)【要約】
【課題】割込み処理時間増加等による割込みアンダーラ
ンを簡単且つ確実に検出することが可能なＴＤＭ／ＡＴ
Ｍ変換装置を提供する。 【解決手段】ＴＤＭデータを受けるＦＩＦＯの７、その
読出しデータを受けるＤＳＰインタフェース６、ＡＴＭ
回線１に接続されるＤＳＰ２を有し、ＦＩＦＯ７の書込
みカウンタ９と読出しカウンタ８とのアドレス一致検出
回路１０を付加する。
ンを簡単且つ確実に検出することが可能なＴＤＭ／ＡＴ
Ｍ変換装置を提供する。 【解決手段】ＴＤＭデータを受けるＦＩＦＯの７、その
読出しデータを受けるＤＳＰインタフェース６、ＡＴＭ
回線１に接続されるＤＳＰ２を有し、ＦＩＦＯ７の書込
みカウンタ９と読出しカウンタ８とのアドレス一致検出
回路１０を付加する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＤＭ（時分割多
重）信号とＡＴＭ（非同期転送モード）信号とを変換す
るＴＤＭ／ＡＴＭ変換装置に関する。
重）信号とＡＴＭ（非同期転送モード）信号とを変換す
るＴＤＭ／ＡＴＭ変換装置に関する。
【０００２】
【従来の技術】ＤＳＰ（デジタル信号処理用プロセッ
サ）を用いてＴＤＭデータをＡＴＭ回線に送出する用途
がある。ここで、ＤＳＰとは、音声や画像信号等のアナ
ログ信号を０、１の電気信号にコード化（デジタル化）
して実時間（リアルタイム）処理する専用プロセッサで
ある。ＤＳＰは、デジタル音楽やデジテル映像の高速処
理向けに専用化されたプロセッサである。デジタルデー
タの処理に頻繁に使われる数値演算を高速で処理するこ
とがてきる。また、プログラム蓄積型の為、ハードウェ
アに比べ柔軟性があり、携帯機器の心臓部となってい
る。
サ）を用いてＴＤＭデータをＡＴＭ回線に送出する用途
がある。ここで、ＤＳＰとは、音声や画像信号等のアナ
ログ信号を０、１の電気信号にコード化（デジタル化）
して実時間（リアルタイム）処理する専用プロセッサで
ある。ＤＳＰは、デジタル音楽やデジテル映像の高速処
理向けに専用化されたプロセッサである。デジタルデー
タの処理に頻繁に使われる数値演算を高速で処理するこ
とがてきる。また、プログラム蓄積型の為、ハードウェ
アに比べ柔軟性があり、携帯機器の心臓部となってい
る。
【０００３】ＡＴＭに関する従来技術として、特開平５
−１３６８１６号公報及び特開平２−１８１５５０公報
がある。前者は、データ受信部、データ送信部、バッフ
ァメモリ、バッファメモリ制御用エリア、ＣＰＵ（中央
演算装置）から成るパケットセル化装置が、データ端末
とＡＴＭ回線間に接続されるデータパケットのＡＴＭセ
ル化方式を図示している。
−１３６８１６号公報及び特開平２−１８１５５０公報
がある。前者は、データ受信部、データ送信部、バッフ
ァメモリ、バッファメモリ制御用エリア、ＣＰＵ（中央
演算装置）から成るパケットセル化装置が、データ端末
とＡＴＭ回線間に接続されるデータパケットのＡＴＭセ
ル化方式を図示している。
【０００４】このデータパケットのＡＴＭセル化方式
は、パケットをデータ受信部で受信するとバッファメモ
リに蓄積していく。パケットを全て受信しなくても、送
信するセルを構成可能な量のデータがメモリに蓄積され
る為にＣＰＵに割り込み通知する。ＣＰＵは、メモリ制
御用エリアを読み、処理フラグが未処理である制御情報
があると、その制御情報で示されているアドレスに書込
まれているデータからセルを構成してデータ処理に書き
替えデータ送信部に通知する。データ送信部は、構成さ
れたセルをメモリからＡＴＭ回線に送信する。これによ
りパケットを受信し終わった後にセルを送出し始めるの
ではなく、パケットを受信しながらセルを送出できる。
従って、パケットの分割・転送に要する時間を短くする
ことができる。
は、パケットをデータ受信部で受信するとバッファメモ
リに蓄積していく。パケットを全て受信しなくても、送
信するセルを構成可能な量のデータがメモリに蓄積され
る為にＣＰＵに割り込み通知する。ＣＰＵは、メモリ制
御用エリアを読み、処理フラグが未処理である制御情報
があると、その制御情報で示されているアドレスに書込
まれているデータからセルを構成してデータ処理に書き
替えデータ送信部に通知する。データ送信部は、構成さ
れたセルをメモリからＡＴＭ回線に送信する。これによ
りパケットを受信し終わった後にセルを送出し始めるの
ではなく、パケットを受信しながらセルを送出できる。
従って、パケットの分割・転送に要する時間を短くする
ことができる。
【０００５】
【発明が解決しようとする課題】上述した従来技術で
は、データ端末から送られて来たパケットをバッファメ
モリに蓄積し、セルが構成できる量のデータが溜まると
ＣＰＵの割り込み動作によってこのパケットを処理して
いる。バッファを使用することでデータを蓄積しながら
処理できる為、一般的に一定のデータ列を短時間でＡＴ
Ｍセルに変換する方法としてバッファを使用する変換方
式を採用している。
は、データ端末から送られて来たパケットをバッファメ
モリに蓄積し、セルが構成できる量のデータが溜まると
ＣＰＵの割り込み動作によってこのパケットを処理して
いる。バッファを使用することでデータを蓄積しながら
処理できる為、一般的に一定のデータ列を短時間でＡＴ
Ｍセルに変換する方法としてバッファを使用する変換方
式を採用している。
【０００６】ＴＤＭデータの如く周期が固定化したデー
タ列を処理する場合ＣＰＵへの割込みによるＣＰＵの処
理時間が重要となってくる。ＣＰＵの割込みの競合が発
性すると、バッファへのアクセスが遅れ、次の割込みま
での間にＣＰＵがデータ処理しきれず（これをアンダー
ランという）、この時、タイムスロットのずれが生じデ
ータがエラーとなる。そして、この割込みアンダーラン
が原因でデータエラーが発生したことを検出する回路を
追加することにより、不具合箇所を特定する必要があ
る。特に、ファームウェアの機能追加等により処理時間
が増加した場合に割込みアンダーランが発生する可能性
がある。従来技術の如く、バッファをデータ処理の高速
化の為に使用するだけでは機能が不十分である。
タ列を処理する場合ＣＰＵへの割込みによるＣＰＵの処
理時間が重要となってくる。ＣＰＵの割込みの競合が発
性すると、バッファへのアクセスが遅れ、次の割込みま
での間にＣＰＵがデータ処理しきれず（これをアンダー
ランという）、この時、タイムスロットのずれが生じデ
ータがエラーとなる。そして、この割込みアンダーラン
が原因でデータエラーが発生したことを検出する回路を
追加することにより、不具合箇所を特定する必要があ
る。特に、ファームウェアの機能追加等により処理時間
が増加した場合に割込みアンダーランが発生する可能性
がある。従来技術の如く、バッファをデータ処理の高速
化の為に使用するだけでは機能が不十分である。
【０００７】そこで、本発明の目的は、ファームウェア
の割込み処理時間増加等による割込みアンダーランを検
出する回路を追加して、不具合原因を特定することによ
り、ハードウエアとファームウエアの整合をとるＴＤＭ
／ＡＴＭ変換装置を提供することにある。
の割込み処理時間増加等による割込みアンダーランを検
出する回路を追加して、不具合原因を特定することによ
り、ハードウエアとファームウエアの整合をとるＴＤＭ
／ＡＴＭ変換装置を提供することにある。
【０００８】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるＴＤＭ／ＡＴＭ変換装置は、次のよ
うな特徴的な構成を備えている。
めに、本発明によるＴＤＭ／ＡＴＭ変換装置は、次のよ
うな特徴的な構成を備えている。
【０００９】（１）ＴＤＭデータを受けるＦＩＦＯと、
該ＦＩＦＯの読出しデータを受けるＤＳＰインタフェー
スと、該ＤＳＰインタフェースに接続され割込み要求信
号を受けるＤＳＰとを有するＤＴＭ／ＡＴＭ変換装置に
おいて、前記ＦＩＦＯの書込みカウンタと読出しカウン
タのアドレスを常時比較するアドレス一致検出回路を設
け、前記アドレス一致検出回路の出力に基づいて割込み
アンダーラン検出を行うＴＤＭ／ＡＴＭ変換装置。
該ＦＩＦＯの読出しデータを受けるＤＳＰインタフェー
スと、該ＤＳＰインタフェースに接続され割込み要求信
号を受けるＤＳＰとを有するＤＴＭ／ＡＴＭ変換装置に
おいて、前記ＦＩＦＯの書込みカウンタと読出しカウン
タのアドレスを常時比較するアドレス一致検出回路を設
け、前記アドレス一致検出回路の出力に基づいて割込み
アンダーラン検出を行うＴＤＭ／ＡＴＭ変換装置。
【００１０】（２）前記アドレス一致検出回路は、アド
レスが一致すると、前記書込みカウンタ及び前記読出し
カウンタをリセットする上記（１）のＴＤＭ／ＡＴＭ変
換装置。
レスが一致すると、前記書込みカウンタ及び前記読出し
カウンタをリセットする上記（１）のＴＤＭ／ＡＴＭ変
換装置。
【００１１】（３）前記書込みカウンタと前記読出しカ
ウンタとは異なるカンウト値からカウントするよう位相
差を有する上記（１）または（２）のＴＤＭ／ＡＴＭ変
換装置。
ウンタとは異なるカンウト値からカウントするよう位相
差を有する上記（１）または（２）のＴＤＭ／ＡＴＭ変
換装置。
【００１２】（４）前記ＦＩＦＯのバッファの深さは、
前記書込みカウンタと前記読出しカウンタとの位相差に
より決定する上記（３）のＴＤＭ／ＡＴＭ変換装置。
前記書込みカウンタと前記読出しカウンタとの位相差に
より決定する上記（３）のＴＤＭ／ＡＴＭ変換装置。
【００１３】（５）前記書込みカウンタは、Ｈ／Ｗ Ｃ
ＬＫをクロックとして動作することを特徴とする上記
（１）乃至（４）のいずれかのＴＤＭ／ＡＴＭ変換装
置。
ＬＫをクロックとして動作することを特徴とする上記
（１）乃至（４）のいずれかのＴＤＭ／ＡＴＭ変換装
置。
【００１４】（６）前記アドレス一致検出回路の出力を
受けるレジスタラッチ及び表示素子を付加した上記
（１）のＴＤＭ／ＡＴＭ変換装置。
受けるレジスタラッチ及び表示素子を付加した上記
（１）のＴＤＭ／ＡＴＭ変換装置。
【００１５】
【発明の実施の形態】以下、本発明のＴＤＭ／ＡＴＭ変
換装置の好適実施形態例を添付図を参照して詳細に説明
する。
換装置の好適実施形態例を添付図を参照して詳細に説明
する。
【００１６】図１は、本発明のＴＤＭ／ＡＴＭ変換装置
の好適実施形態例のブロック図である。また、図２は、
図１の装置における割込みアンダーランの発生原因説明
図である。図３は図１のＴＤＭ／ＡＴＭ変換装置の動作
説明用タイミングチャートである。
の好適実施形態例のブロック図である。また、図２は、
図１の装置における割込みアンダーランの発生原因説明
図である。図３は図１のＴＤＭ／ＡＴＭ変換装置の動作
説明用タイミングチャートである。
【００１７】先ず、図１を参照して本発明のＴＤＭ／Ａ
ＴＭ変換装置の構成を説明する。圧縮された音声データ
であるＴＤＭデータ１２がＦＩＦＯ（ファーストイン
ファーストアウト 先入れ先出し）メモリ７に入力され
る。入力されたＴＤＭデータ１２はＨ／Ｗ（ハードウエ
ア）ＣＬＫ１３をクロックするカウンタ９でＦＩＦＯメ
モリ７に書込まれる。
ＴＭ変換装置の構成を説明する。圧縮された音声データ
であるＴＤＭデータ１２がＦＩＦＯ（ファーストイン
ファーストアウト 先入れ先出し）メモリ７に入力され
る。入力されたＴＤＭデータ１２はＨ／Ｗ（ハードウエ
ア）ＣＬＫ１３をクロックするカウンタ９でＦＩＦＯメ
モリ７に書込まれる。
【００１８】ＤＳＰ／インタフェース６は、Ｈ／Ｗ Ｃ
ＬＫ１３から割込み要求信号５の立ち上がりを生成し、
この割込み要求信号５を受けたＤＳＰ２は、ファームウ
エアにより、ＦＩＦＯ７からの読出しデータ１１をアド
レスバス３とデータバス４により取込む。データを取込
んだタイミングで、ＤＳＰインタフェース６において、
割込み要求信号５の立ち上がりが生成される。ＤＳＰ２
は、読込んだデータをＡＴＭセルに組み立てて、ＡＴＭ
回線１に送出する。ＤＳＰインタフェース６で生成され
た割込み要求信号５は読出しカウンタ８のクロックとし
て渡され、ＦＩＦＯ７のデータが読出される。
ＬＫ１３から割込み要求信号５の立ち上がりを生成し、
この割込み要求信号５を受けたＤＳＰ２は、ファームウ
エアにより、ＦＩＦＯ７からの読出しデータ１１をアド
レスバス３とデータバス４により取込む。データを取込
んだタイミングで、ＤＳＰインタフェース６において、
割込み要求信号５の立ち上がりが生成される。ＤＳＰ２
は、読込んだデータをＡＴＭセルに組み立てて、ＡＴＭ
回線１に送出する。ＤＳＰインタフェース６で生成され
た割込み要求信号５は読出しカウンタ８のクロックとし
て渡され、ＦＩＦＯ７のデータが読出される。
【００１９】書込みカウンタ９と読出しカウンタ８は、
相互にカウント値をずらせることにより、ＦＩＦＯ７を
バッファとして使用する。割込みアンダーランが規定数
以上発生すると、両カウント値が一致するので、このア
ドレスを常時アドレス一致検出回路１０で監視し、割込
みアンダーラン検出１４を出力する。
相互にカウント値をずらせることにより、ＦＩＦＯ７を
バッファとして使用する。割込みアンダーランが規定数
以上発生すると、両カウント値が一致するので、このア
ドレスを常時アドレス一致検出回路１０で監視し、割込
みアンダーラン検出１４を出力する。
【００２０】図２を参照して、割込みアンダーランの発
生を説明する。ＤＳＰインタフェース６が出力する割込
み要求信号５は、一定周期で発生するのが普通である
（図２（ａ）参照）。割込みの立ち上がりから次の立ち
上がりまでの時間にＤＳＰ２がＦＩＦＯ７から読出しデ
ータ１１を取込む場合には、アンダーランは発生しな
い。しかし、図２（ｂ）に示す如く、他の割込みによる
競合が起きたとき、ファームウエアはこの時間内にデー
タを取込むことができない場合があり、この割込み要求
信号５の周期が変化し、アンダーランが生じる。即ち、
図２（ｂ）中、Ａ、Ｂ、Ｄ、Ｅはアンダーランのない正
常状態であるが、Ｃはアンダーランが生じる場合を示
す。
生を説明する。ＤＳＰインタフェース６が出力する割込
み要求信号５は、一定周期で発生するのが普通である
（図２（ａ）参照）。割込みの立ち上がりから次の立ち
上がりまでの時間にＤＳＰ２がＦＩＦＯ７から読出しデ
ータ１１を取込む場合には、アンダーランは発生しな
い。しかし、図２（ｂ）に示す如く、他の割込みによる
競合が起きたとき、ファームウエアはこの時間内にデー
タを取込むことができない場合があり、この割込み要求
信号５の周期が変化し、アンダーランが生じる。即ち、
図２（ｂ）中、Ａ、Ｂ、Ｄ、Ｅはアンダーランのない正
常状態であるが、Ｃはアンダーランが生じる場合を示
す。
【００２１】次に、図３のタイミングチャートを参照し
て、図１のＴＤＭ／ＡＴＭ変換装置の動作を説明する。
この動作例では、ＦＩＦＯ７のバッファ量は４ビットと
している。また、図３は、ＴＤＭからＡＴＭへの変換動
作である。ＡＴＭからＴＤＭへの変換も同様である。図
３中、（ａ）はＨ／Ｗ ＣＬＫ１３、（ｂ）はＴＤＭデ
ータ１２、（ｃ）は書込みカウンタ９、（ｄ）は、割込
み要求信号５、（ｅ）は読出しカウンタ８、（ｆ）はＦ
ＩＦＯ７、（ｇ）は読出しデータ１１、そして（ｈ）は
割込みアンダーラン検出１４を示す。
て、図１のＴＤＭ／ＡＴＭ変換装置の動作を説明する。
この動作例では、ＦＩＦＯ７のバッファ量は４ビットと
している。また、図３は、ＴＤＭからＡＴＭへの変換動
作である。ＡＴＭからＴＤＭへの変換も同様である。図
３中、（ａ）はＨ／Ｗ ＣＬＫ１３、（ｂ）はＴＤＭデ
ータ１２、（ｃ）は書込みカウンタ９、（ｄ）は、割込
み要求信号５、（ｅ）は読出しカウンタ８、（ｆ）はＦ
ＩＦＯ７、（ｇ）は読出しデータ１１、そして（ｈ）は
割込みアンダーラン検出１４を示す。
【００２２】割込みアンダーランが４回発生すると、Ｆ
ＩＦＯ７の書込みカウンタ９と読出しカンウタ８が一致
する。この場合「０」で一致する。このとき、アンダー
ラン検出となる両カウンタ８、９が一致すると、両カウ
ンタ８、９にリセットがかかり、書込みカウンタ８は
「０」読出し、カウント「４」からカウント開始し、４
ビット蓄積されてから正常にデータが読みだされる。即
ち、図３（ｄ）の割込み要求信号５中に割込みアンダー
ラン、、及びが発生すると、４番目のアンダー
ラン発生時に割込みアンダーラン検出１４を示す図３
（ｈ）の波形中にアンダーラン／検出出力が発生する。
ＩＦＯ７の書込みカウンタ９と読出しカンウタ８が一致
する。この場合「０」で一致する。このとき、アンダー
ラン検出となる両カウンタ８、９が一致すると、両カウ
ンタ８、９にリセットがかかり、書込みカウンタ８は
「０」読出し、カウント「４」からカウント開始し、４
ビット蓄積されてから正常にデータが読みだされる。即
ち、図３（ｄ）の割込み要求信号５中に割込みアンダー
ラン、、及びが発生すると、４番目のアンダー
ラン発生時に割込みアンダーラン検出１４を示す図３
（ｈ）の波形中にアンダーラン／検出出力が発生する。
【００２３】このように割込みアンダーラン／検出を行
うことにより、割込みの競合によるデータエラーとして
特定できる。これは、ＤＳＰのファームウエア機能追加
等において割込み処理数が増加した場合や、割込み処理
数が現状のままであるが処理時間が増加した場合など、
ハードウエアとファームウエアとの整合をとる手段とし
て有効である。
うことにより、割込みの競合によるデータエラーとして
特定できる。これは、ＤＳＰのファームウエア機能追加
等において割込み処理数が増加した場合や、割込み処理
数が現状のままであるが処理時間が増加した場合など、
ハードウエアとファームウエアとの整合をとる手段とし
て有効である。
【００２４】尚、割込みアンダーラン検出１４は、外部
にレジスタを配置して、これに接続し、ファームウエア
がアラームとして収集したり、ラッチを使用してＬＥＤ
に表示されたりすることが可能である。斯かる付加機能
または構成の追加により、本発明のＴＤＭ／ＡＴＭ変換
装置を一層有効にすることが可能である。
にレジスタを配置して、これに接続し、ファームウエア
がアラームとして収集したり、ラッチを使用してＬＥＤ
に表示されたりすることが可能である。斯かる付加機能
または構成の追加により、本発明のＴＤＭ／ＡＴＭ変換
装置を一層有効にすることが可能である。
【００２５】以上、本発明のＴＤＭ／ＡＴＭ変換装置の
好適実施形態例について詳述したが、本発明の要旨を逸
脱することなく種々の変形変更が可能であることが理解
できよう。
好適実施形態例について詳述したが、本発明の要旨を逸
脱することなく種々の変形変更が可能であることが理解
できよう。
【００２６】
【発明の効果】上述の説明から理解される如く、本発明
のＴＤＭ／ＡＴＭ変換装置によると、割込みアンダーラ
ンで発生したタイムスロットのずれによるデータエラー
を簡単な回路の付加により容易に検出できる。また、そ
の為に必要とするＦＩＦＯのバッファ量も小さくてよ
い。更に、アンダーラン検出にレジスタ、ラッチ及び表
示素子等を付加することに機能向上が可能である。
のＴＤＭ／ＡＴＭ変換装置によると、割込みアンダーラ
ンで発生したタイムスロットのずれによるデータエラー
を簡単な回路の付加により容易に検出できる。また、そ
の為に必要とするＦＩＦＯのバッファ量も小さくてよ
い。更に、アンダーラン検出にレジスタ、ラッチ及び表
示素子等を付加することに機能向上が可能である。
【図１】本発明のＴＤＭ／ＡＴＭ変換装置の好適実施形
態例の構成を示すブロック図である。
態例の構成を示すブロック図である。
【図２】ＴＤＭ／ＡＴＭ変換装置において、割込みアン
ダーラン発生理由を説明する波形図である。
ダーラン発生理由を説明する波形図である。
【図３】図１に示すＴＤＭ／ＡＴＭ変換装置の各部の動
作説明用タイミングチャートである。
作説明用タイミングチャートである。
１ ＡＴＭ回線 ２ ＤＳＰ ６ ＤＳＰインタフェース ７ ＦＩＦＯ ８ 読出しカウンタ ９ 書込みカウンタ １０ アドレス一致検出回路
Claims (6)
- 【請求項１】ＴＤＭデータを受けるＦＩＦＯと、該ＦＩ
ＦＯの読出しデータを受けるＤＳＰインタフェースと、
該ＤＳＰインタフェースに接続され割込み要求信号を受
けるＤＳＰとを有するＤＴＭ／ＡＴＭ変換装置におい
て、 前記ＦＩＦＯの書込みカウンタと読出しカウンタのアド
レスを常時比較するアドレス一致検出回路を設け、前記
アドレス一致検出回路の出力に基づいて割込みアンダー
ラン検出を行うことを特徴とするＴＤＭ／ＡＴＭ変換装
置。 - 【請求項２】前記アドレス一致検出回路は、アドレスが
一致すると前記書込みカウンタ及び前記読出しカウンタ
をリセットすることを特徴とする請求項１に記載のＴＤ
Ｍ／ＡＴＭ変換装置。 - 【請求項３】前記書込みカウンタと前記読出しカウンタ
とは異なるカンウト値からカウントするよう位相差を有
することを特徴とする請求項１または２に記載のＴＤＭ
／ＡＴＭ変換装置。 - 【請求項４】前記ＦＩＦＯのバッファの深さは、前記書
込みカウンタと前記読出しカウンタとの位相差により決
定することを特徴とする請求項３に記載のＴＤＭ／ＡＴ
Ｍ変換装置。 - 【請求項５】前記書込みカウンタは、Ｈ／Ｗ ＣＬＫを
クロックとして動作することを特徴とする請求項１乃至
４のいずれかに記載のＴＤＭ／ＡＴＭ変換装置。 - 【請求項６】前記アドレス一致検出回路の出力を受ける
レジスタラッチ及び表示素子を付加したことを特徴とす
る請求項１に記載のＴＤＭ／ＡＴＭ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18697698A JP2000013404A (ja) | 1998-06-17 | 1998-06-17 | Ｔｄｍ／ａｔｍ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18697698A JP2000013404A (ja) | 1998-06-17 | 1998-06-17 | Ｔｄｍ／ａｔｍ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013404A true JP2000013404A (ja) | 2000-01-14 |
Family
ID=16198028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18697698A Pending JP2000013404A (ja) | 1998-06-17 | 1998-06-17 | Ｔｄｍ／ａｔｍ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000013404A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2379586A (en) * | 2001-09-06 | 2003-03-12 | Zarlink Semiconductor Ltd | Processing requests for service using FIFO queues |
-
1998
- 1998-06-17 JP JP18697698A patent/JP2000013404A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2379586A (en) * | 2001-09-06 | 2003-03-12 | Zarlink Semiconductor Ltd | Processing requests for service using FIFO queues |
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