JPH10285234A - 信号処理回路およびその方法 - Google Patents
信号処理回路およびその方法Info
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- JPH10285234A JPH10285234A JP9083138A JP8313897A JPH10285234A JP H10285234 A JPH10285234 A JP H10285234A JP 9083138 A JP9083138 A JP 9083138A JP 8313897 A JP8313897 A JP 8313897A JP H10285234 A JPH10285234 A JP H10285234A
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- signal processing
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0078—Avoidance of errors by organising the transmitted data in a format specifically designed to deal with errors, e.g. location
- H04L1/0083—Formatting with frames or packets; Protocol or part of protocol for error control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】シリアルインタフェースの分割パケットの受信
時に、先頭のパケットを判断して格納することができ、
またパケット抜けが生じた時に正常なデータ格納を実現
できる信号処理回路およびその方法を提供する。 【解決手段】リンクコア１０１を介してＩＥＥＥ１３９
４シリアルバスＢＳを、たとえば分割されて伝送されて
きた分割パケットのＣＩＰヘッダ１の第１クワドレット
に設定されているＤＢＣの値とＦＮの値とＤＢＳとの値
を用いて、先頭パケットの判断、パケット抜けが生じ途
中パケットがこない場合にそのパケット抜けを判断し、
正常パケットのＦＩＦＯ１１０への格納処理を行う。
時に、先頭のパケットを判断して格納することができ、
またパケット抜けが生じた時に正常なデータ格納を実現
できる信号処理回路およびその方法を提供する。 【解決手段】リンクコア１０１を介してＩＥＥＥ１３９
４シリアルバスＢＳを、たとえば分割されて伝送されて
きた分割パケットのＣＩＰヘッダ１の第１クワドレット
に設定されているＤＢＣの値とＦＮの値とＤＢＳとの値
を用いて、先頭パケットの判断、パケット抜けが生じ途
中パケットがこない場合にそのパケット抜けを判断し、
正常パケットのＦＩＦＯ１１０への格納処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルシリア
ルインターフェースに用いられる信号処理回路およびそ
の方法に関するものである。
ルインターフェースに用いられる信号処理回路およびそ
の方法に関するものである。
【０００２】
【従来の技術】近年、マルチメディア・データ転送のた
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈ ＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌ Ｂｕｓが規
格化された。
めのインターフェースとして、高速データ転送、リアル
タイム転送を実現するＩＥＥＥ（The Institute of Ele
ctrical and Electronic Engineers) １３９４、Ｈｉｇ
ｈ ＰｅｒｆｏｒｍａｎｃｅＳｉｒｉａｌ Ｂｕｓが規
格化された。
【０００３】このＩＥＥＥ１３９４シリアルインタフェ
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。
ースのデータ転送には、従来のRequest,Acknoledgeの要
求、受信確認を行うアシンクロナス（Asynchronous) 転
送と、あるノードから１２５μｓに１回必ずデータが送
られるアイソクロナス(Isochronous) 転送がある。
【０００４】このように、２つの転送モードを有するＩ
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
ＥＥＥ１３９４シリアルインタフェースでのデータは、
パケット単位で転送が行われる。
【０００５】図４は、アイソクロナス通信における１ソ
ースパケットのバイトサイズを示す図である。図４
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
４（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。
ースパケットのバイトサイズを示す図である。図４
（Ａ）はＤＶＢ(Digital Video Broadcast) 仕様時、図
４（Ｂ）はＤＳＳ(Digital Satelite System) 仕様時の
パケットサイズを示している。
【０００６】ＤＶＢ仕様時のソースパケットサイズは、
図４（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。
図４（Ａ）に示すように、４バイトのソースパケットヘ
ッダ（ＳＰＨ；Source Packet Header）と１８８バイト
のデータの１９２バイトである。
【０００７】これに対して、ＤＳＳ仕様時のソースパケ
ットサイズは、図４（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。
ットサイズは、図４（Ｂ）に示すように、４バイトのソ
ースパケットヘッダ（ＳＰＨ）、１０バイトの付加デー
タ、および１３０バイトのデータの１４４バイトであ
る。付加バイトはソースパケットヘッダとデータとの間
に挿入される。なお、ＩＥＥＥ１３９４規格では、取り
扱う最小データの単位は１クワドレット(quadlet)（＝
４バイト＝３２ビット）であるため、トランスポートス
トリームデータと付加データの合計が３２ビット単位で
構成できる設定であることが必要である。ただし、デフ
ォルトでは付加バイトなしで設定される。
【０００８】図５は、ＩＥＥＥ１３９４規格のアイソク
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。
ロナス通信でデータを送信させるときの元のデータと、
実際に送信されるパケットとの対応関係の一例を示す図
である。
【０００９】図５に示すように、元のデータであるソー
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。
スパケットは、４バイトのソースパケットヘッダと、デ
ータ長を調整するためのパディングデータを付加された
後、所定の数のデータブロックに分割される。なお、パ
ケットを転送するときのデータの単位が１クワドレット
（４バイト）であることから、データブロックや各種ヘ
ッダなどのバイト長は、全て４の倍数に設定される。
【００１０】図６は、ソースパケットヘッダのフォーマ
ットを示す図である。図６に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。
ットを示す図である。図６に示すように、ソースパケッ
トヘッダのうち、２５ビットには、たとえば上述したＤ
ＶＢ方式等のディジタル衛星放送等で利用されているＭ
ＰＥＧ(Moving Picture Experts Group)−ＴＳ(Transpo
rt Stream)データをアイソクロナス通信で送信するとき
に、ジッタを抑制するために利用されるタイムスタンプ
(TimeStamp)が書き込まれる。
【００１１】そして、このようなパケットヘッダやＣＩ
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。
Ｐ(Common Isochronous Packet) ヘッダ等のデータが、
所定の数のデータブロックに付加されることによりパケ
ットが生成される。
【００１２】図７はアイソクロナス通信用パケットの基
本構成例を示す図である。図７に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。
本構成例を示す図である。図７に示すように、アイソク
ロナス通信のパケットは、第１クワドレットが１３９４
ヘッダ(Header)、第２クワドレットがヘッダＣＲＣ(Hea
der-CRC)、第３クワドレットがＣＩＰヘッダ１（CIP-He
ader1)、第４クワドレットがＣＩＰヘッダ２（CIP-Head
er2)、第５クワドレットがソースパケットヘッダ（ＳＰ
Ｈ）で、第６クワドレット以降がデータ領域である。そ
して、最後のクワドレットがデータＣＲＣ(Data-CRC)で
ある。
【００１３】１３９４ヘッダは、データ長を表すdata-l
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。
engt、このパケット転送されるチャネルの番号（０〜６
３のいずれか）を示すchannel 、処理のコードを表すtc
ode、および各アプリケーションで規定される同期コー
ドｓｙにより構成されている。ヘッダＣＲＣは、パケッ
トヘッダの誤り検出符号である。
【００１４】ＣＩＰヘッダ１は、送信ノード番号のため
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。
のＳＩＤ(Source node ID)領域、データブロックの長さ
のためのＤＢＳ(Data Block Size) 領域、パケット化に
おけるデータの分割数のためのＦＮ(Fraction Number)
領域、パディグデータのクワドレット数のためのＱＰＣ
(Quadlet Padding Count) 領域、ソースパケットヘッダ
の有無を表すフラグのためのＳＰＨ領域、アイソクロナ
スパケットの数を検出するカウンタのためのＤＢＣ（Da
ta Block Continuty Counter）領域により構成されてい
る。なお、ＤＢＳ領域は、１アイソクロナスパケットで
転送するクワドレット数を表す。
【００１５】ＣＩＰヘッダ２は、転送されるデータの種
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。
類を表す信号フォーマットのためのＦＭＴ領域、および
信号フォーマットに対応して利用されるＦＤＦ(Format
Dependent Field)領域により構成されている。
【００１６】ＳＰＨヘッダは、トランスポートストリー
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。
ムパケットが到着した軸に固定の遅延値を加えた値が設
定されるタイムスタンプ領域を有している。また、デー
タＣＲＣは、データフィールドの誤り検出符号である。
【００１７】上述した構成を有するパケットの送受信を
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤのデータ転送をコントロールするリンク・レイ
ヤ回路とにより構成される。
行うＩＥＥＥ１３９４シリアルインタフェースの信号処
理回路は、主としてＩＥＥＥ１３９４シリアルバスを直
接ドライブするフィジカル・レイヤ回路と、フィジカル
・レイヤのデータ転送をコントロールするリンク・レイ
ヤ回路とにより構成される。
【００１８】
【発明が解決しようとする課題】上述したＩＥＥＥ１３
９４シリアルインタフェースにおけるアイソクロナス通
信系では、たとえば図８に示すように、アプリケーショ
ンである側ＭＰＥＧトランスポータ(Transporter) １に
リンク・レイヤ回路２が接続され、リンク・レイヤ回路
２はフィジカル・レイヤ回路３を介してシリアルインタ
フェースバスＢＳに接続されている。そして、ＩＥＥＥ
１３９４シリアルインタフェースのデータ転送では、送
信データおよび受信データは一旦リンク・レイヤ回路２
に設けられたＦＩＦＯ（First-In First-Out）メモリ
（以下、単にＦＩＦＯという）等の記憶装置に格納され
る。実際には、アシンクロナスパケット用ＦＩＦＯとア
イソクロナスパケット用ＦＩＦＯとは別個に設けられ
る。
９４シリアルインタフェースにおけるアイソクロナス通
信系では、たとえば図８に示すように、アプリケーショ
ンである側ＭＰＥＧトランスポータ(Transporter) １に
リンク・レイヤ回路２が接続され、リンク・レイヤ回路
２はフィジカル・レイヤ回路３を介してシリアルインタ
フェースバスＢＳに接続されている。そして、ＩＥＥＥ
１３９４シリアルインタフェースのデータ転送では、送
信データおよび受信データは一旦リンク・レイヤ回路２
に設けられたＦＩＦＯ（First-In First-Out）メモリ
（以下、単にＦＩＦＯという）等の記憶装置に格納され
る。実際には、アシンクロナスパケット用ＦＩＦＯとア
イソクロナスパケット用ＦＩＦＯとは別個に設けられ
る。
【００１９】ところで、上述したように通常のＭＰＥＧ
のトランスポートストリームデータの１ソースパケット
を分割して送信することがある。この場合、受信側で
は、分割されて送られてくるパケットの中からソースパ
ケットの先頭のパケットを判断してＦＩＦＯへ格納しは
じめなければならない。また、分割されて送られてくる
ことから、もし送信途中のパケットがノイズ、その他の
要因で抜けたとき、正常なデータの格納ができなくな
る。しかし、現在のＩＥＥＥ１３９４シリアルインタフ
ェースの信号処理回路では、分割されて送信された受信
パケットの処理系システムが確立されていない。
のトランスポートストリームデータの１ソースパケット
を分割して送信することがある。この場合、受信側で
は、分割されて送られてくるパケットの中からソースパ
ケットの先頭のパケットを判断してＦＩＦＯへ格納しは
じめなければならない。また、分割されて送られてくる
ことから、もし送信途中のパケットがノイズ、その他の
要因で抜けたとき、正常なデータの格納ができなくな
る。しかし、現在のＩＥＥＥ１３９４シリアルインタフ
ェースの信号処理回路では、分割されて送信された受信
パケットの処理系システムが確立されていない。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、シリアルインタフェースの分割
パケットの受信時に、先頭のパケットを判断して格納す
ることができ、またパケット抜けが生じた時に正常なデ
ータ格納を実現できる信号処理回路およびその方法を提
供することにある。
のであり、その目的は、シリアルインタフェースの分割
パケットの受信時に、先頭のパケットを判断して格納す
ることができ、またパケット抜けが生じた時に正常なデ
ータ格納を実現できる信号処理回路およびその方法を提
供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信されるパケ
ットデータを受信してアプリケーション側へ出力する信
号処理回路であって、受信した分割パケットから所望の
パケットを選択する手段を有する。
め、本発明は、あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信されるパケ
ットデータを受信してアプリケーション側へ出力する信
号処理回路であって、受信した分割パケットから所望の
パケットを選択する手段を有する。
【００２２】また、本発明は、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理回路であって、受信した分割パケットに
付加された上記制御情報のあらかじめ決められたビット
情報から先頭パケットをであるか否かを判断する受信回
路を有する。
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理回路であって、受信した分割パケットに
付加された上記制御情報のあらかじめ決められたビット
情報から先頭パケットをであるか否かを判断する受信回
路を有する。
【００２３】また、本発明は、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す第１の制御情報お
よび分割パケット数を示す第２の制御情報が付加された
パケットデータを受信してアプリケーション側へ出力す
る信号処理回路であって、受信した分割パケットに付加
された上記第１の制御情報と（第２の制御情報の値をべ
き数とする２のべき乗から１を減じた値）との論理積を
とり、その結果が０である受信パケットを先頭パケット
と判断する受信回路を有する。
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す第１の制御情報お
よび分割パケット数を示す第２の制御情報が付加された
パケットデータを受信してアプリケーション側へ出力す
る信号処理回路であって、受信した分割パケットに付加
された上記第１の制御情報と（第２の制御情報の値をべ
き数とする２のべき乗から１を減じた値）との論理積を
とり、その結果が０である受信パケットを先頭パケット
と判断する受信回路を有する。
【００２４】また、本発明は、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理回路であって、受信した分割パケットに
付加された上記制御情報から次に受信されるパケットの
制御情報の値を予測する予測手段と、今回受信したパケ
ットの制御情報値と上記予測手段により予測された予測
値と比較し、不一致の場合にはパケット抜けが生じたも
のと判別する判別手段とを有する。
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理回路であって、受信した分割パケットに
付加された上記制御情報から次に受信されるパケットの
制御情報の値を予測する予測手段と、今回受信したパケ
ットの制御情報値と上記予測手段により予測された予測
値と比較し、不一致の場合にはパケット抜けが生じたも
のと判別する判別手段とを有する。
【００２５】また、本発明は、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理方法であって、受信した分割パケットに
付加された上記制御情報から次に受信されるパケットの
制御情報の値を予測し、今回受信したパケットの制御情
報値と予測した予測値と比較し、不一致の場合にはパケ
ット抜けと判別する。
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信してアプリケーション側へ出
力する信号処理方法であって、受信した分割パケットに
付加された上記制御情報から次に受信されるパケットの
制御情報の値を予測し、今回受信したパケットの制御情
報値と予測した予測値と比較し、不一致の場合にはパケ
ット抜けと判別する。
【００２６】また、本発明は、あらかじめ決められた時
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信して一旦記憶手段に格納して
アプリケーション側へ出力する信号処理方法であって、
受信した分割パケットに付加された上記制御情報から次
に受信されるパケットの制御情報の値を予測し、今回受
信したパケットの制御情報値と予測した予測値と比較
し、不一致の場合にはパケット抜けと判別し、上記パケ
ット抜けが生じたものと判別した場合に、今回の受信デ
ータを受信したときに格納前のポインター位置が上記記
憶手段のバンク先頭であった場合には今回受信したデー
タは全て格納し、格納前のポインター位置が先頭バンク
でなかった場合には、前回正常に格納されたソースパケ
ットが格納されている次のアドレスから次のソースパケ
ットを格納する。
間サイクルでシリアルインタフェースバスを分割されて
送信され、かつ送信パケット数を示す制御情報が付加さ
れたパケットデータを受信して一旦記憶手段に格納して
アプリケーション側へ出力する信号処理方法であって、
受信した分割パケットに付加された上記制御情報から次
に受信されるパケットの制御情報の値を予測し、今回受
信したパケットの制御情報値と予測した予測値と比較
し、不一致の場合にはパケット抜けと判別し、上記パケ
ット抜けが生じたものと判別した場合に、今回の受信デ
ータを受信したときに格納前のポインター位置が上記記
憶手段のバンク先頭であった場合には今回受信したデー
タは全て格納し、格納前のポインター位置が先頭バンク
でなかった場合には、前回正常に格納されたソースパケ
ットが格納されている次のアドレスから次のソースパケ
ットを格納する。
【００２７】本発明の信号処理回路によれば、たとえば
受信回路で、受信した分割パケットに付加された制御情
報のあらかじめ決められたビット情報から先頭パケット
であるか否かが判断される。たとえば、受信した分割パ
ケットに付加された上記第１の制御情報と（第２の制御
情報の値をべき数とする２のべき乗から１を減じた値）
との論理積がとられ、その結果が０である受信パケット
が先頭パケットとして判断される。
受信回路で、受信した分割パケットに付加された制御情
報のあらかじめ決められたビット情報から先頭パケット
であるか否かが判断される。たとえば、受信した分割パ
ケットに付加された上記第１の制御情報と（第２の制御
情報の値をべき数とする２のべき乗から１を減じた値）
との論理積がとられ、その結果が０である受信パケット
が先頭パケットとして判断される。
【００２８】また、本発明の信号処理回路によれば、予
測手段で、受信した分割パケットに付加された制御情報
から次に受信されるパケットの制御情報の値が予測され
る。そして、判別手段において、今回受信したパケット
の制御情報値と予測手段により予測された予測値とが比
較され、比較の結果、不一致の場合にはパケット抜けが
生じたものと判別される。
測手段で、受信した分割パケットに付加された制御情報
から次に受信されるパケットの制御情報の値が予測され
る。そして、判別手段において、今回受信したパケット
の制御情報値と予測手段により予測された予測値とが比
較され、比較の結果、不一致の場合にはパケット抜けが
生じたものと判別される。
【００２９】また、本発明の信号処理方法によれば、受
信した分割パケットに付加された制御情報から次に受信
されるパケットの制御情報の値が予測され、今回受信し
たパケットの制御情報値と予測した予測値が比較され
る。比較の結果、不一致の場合にはパケット抜けと判別
される。そして、パケット抜けが生じたものと判別した
場合に、今回の受信データを受信したときに格納前のポ
インター位置が記憶手段のバンク先頭であった場合には
今回受信したデータは全て格納され、格納前のポインタ
ー位置が先頭バンクでなかった場合には、前回正常に格
納されたソースパケットが格納されている次のアドレス
から次のソースパケットが格納される。
信した分割パケットに付加された制御情報から次に受信
されるパケットの制御情報の値が予測され、今回受信し
たパケットの制御情報値と予測した予測値が比較され
る。比較の結果、不一致の場合にはパケット抜けと判別
される。そして、パケット抜けが生じたものと判別した
場合に、今回の受信データを受信したときに格納前のポ
インター位置が記憶手段のバンク先頭であった場合には
今回受信したデータは全て格納され、格納前のポインタ
ー位置が先頭バンクでなかった場合には、前回正常に格
納されたソースパケットが格納されている次のアドレス
から次のソースパケットが格納される。
【００３０】
【発明の実施の形態】第１実施形態 図１は、ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。
用される本発明に係るＭＰＥＧ用信号処理回路の第１の
実施形態を示すブロック構成図である。
【００３１】この信号処理回路は、リンク・レイヤ回路
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。
１０、フィジカル・レイヤ回路２０、ホストコンピュー
タとしてのＣＰＵ３０により構成されている。また、４
０はＭＰＥＧトランスポータを示している。
【００３２】リンク・レイヤ回路１０は、ＣＰＵ３０の
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナ
ス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resol
ver)１０５、アイソクロナス通信用送信前処理回路(TXO
PRE)１０６、アイソクロナス通信用送信後処理回路(TXO
PRO)１０７、アイソクロナス通信用受信前処理回路(TXI
PRE)１０８、アイソクロナス通信用受信前処理回路(TXI
PRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、およびコンフィギュレーションレジスタ（Config
uration Register、以下ＣＦＲという）１１１により構
成されている。
制御の下、アシンクロナス転送およびとアイソクロナス
転送の制御、並びにフィジカル・レイヤ回路２０の制御
を行う。具体的には、図１に示すように、リンクコア(L
ink Core))１０１、ホストインタフェース回路（Host I
/F）１０２、アプリケーションインタフェース回路（AP
I/F) １０３、送信用ＦＩＦＯ（AT-FIFO)１０４ａ、受
信用ＦＩＦＯ（AR-FIFO)１０４ｂからなるアシンクロナ
ス通信用ＦＩＦＯ１０４、セルフＩＤ用リゾルバ(Resol
ver)１０５、アイソクロナス通信用送信前処理回路(TXO
PRE)１０６、アイソクロナス通信用送信後処理回路(TXO
PRO)１０７、アイソクロナス通信用受信前処理回路(TXI
PRE)１０８、アイソクロナス通信用受信前処理回路(TXI
PRO)１０９、アイソクロナス通信用ＦＩＦＯ(I-FIFO)１
１０、およびコンフィギュレーションレジスタ（Config
uration Register、以下ＣＦＲという）１１１により構
成されている。
【００３３】図１の回路おいて、ホストインタフェース
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。
回路１０２、送信用ＦＩＦＯ１０４ａ、アシンクロナス
通信の受信用ＦＩＦＯ１０４ｂおよびリンクコア１０１
によりアシンクロナス通信系回路が構成される。そし
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信前処理回路１０９、ＦＩＦＯ１１０お
よびリンクコア１０１によりアイソクロナス通信系回路
が構成される。
【００３４】リンクコア１０１は、アシンクロナス通信
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。
用パケットおよびアイソクロナス通信用パケットの送信
回路、受信回路、これらパケットのＩＥＥＥ１３９４シ
リアルバスＢＳを直接ドライブするフィジカル・レイヤ
回路２０とのインタフェース回路、１２５μｓ毎にリセ
ットされるサイクルタイマ、サイクルモニタやＣＲＣ回
路から構成されている。そして、たとえばサイクルタイ
マ等の時間データ等はＣＦＲ１１１を通してアイソクロ
ナス通信系処理回路に供給される。
【００３５】ホストインタフェース回路１０２は、主と
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。
してホストコンピュータとしてのＣＰＵ３０と送信用Ｆ
ＩＦＯ１０４ａ、受信用ＦＩＦＯ１０４ｂとのアシンク
ロナス通信用パケットの書き込み、読み出し等の調停、
並びに、ＣＰＵ３０とＣＦＲ１１１との各種データの送
受信の調停を行う。たとえばＣＰＵ３０からは、アイソ
クロナス通信用パケットのＳＰＨ（ソースパケットヘッ
ダ）に設定されるタイムスタンプ用遅延時間Txdelay が
ホストインタフェース１０２を通してＣＦＲ１１１にセ
ットされる。
【００３６】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。
３９４シリアルバスＢＳに伝送させるアシンクロナス通
信用パケットが格納され、受信用ＦＩＦＯ１０４ｂには
ＩＥＥＥ１３９４シリアルバスＢＳを伝送されてきたア
シンクロナス通信用パケットが格納される。
【００３７】アプリケーションインタフェース回路１０
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。
３は、ＭＰＥＧトランスポータ４０とアイソクロナス通
信用送信前処理回路１０６およびアイソクロナス通信用
受信前処理回路１０９とのクロック信号や制御信号等を
含むＭＰＥＧトランスポートストリームデータの送受信
の調停を行う。
【００３８】リゾルバ１０５は、ＩＥＥＥ１３９４シリ
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。
アルバスＢＳを伝送されてきたセルフＩＤパケットを解
析し、ＣＦＲ１１１に格納する。
【００３９】送信前処理回路１０６、アプリケーション
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。
インタフェース回路１０３を介してＭＰＥＧトランスポ
ータ４０によるＭＰＥＧトランスポートストリームデー
タを受けて、ＩＥＥＥ１３９４規格のアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長を
調整し、かつ４バイトのソースパケットヘッダ（ＳＰ
Ｈ）を付加し、ＦＩＦＯ１１０に格納する。
【００４０】ソースパケットヘッダを付加するときに受
信側のデータ出力時間を決定するタイムスタンプを設定
するが、この設定は以下のように行われる。まず、ＭＰ
ＥＧトランスポータ４０からパケットの最終データを受
け取ったタイミングで内部のサイクルレジスタの値をラ
ッチする。次に、ＣＰＵ３０からホストインタフェース
１０２を介してＣＦＲ１１１にセットされた遅延時間Tx
delay を上記サイクルレジスタの値に加算する。そし
て、加算した値をタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入（設定）する。
信側のデータ出力時間を決定するタイムスタンプを設定
するが、この設定は以下のように行われる。まず、ＭＰ
ＥＧトランスポータ４０からパケットの最終データを受
け取ったタイミングで内部のサイクルレジスタの値をラ
ッチする。次に、ＣＰＵ３０からホストインタフェース
１０２を介してＣＦＲ１１１にセットされた遅延時間Tx
delay を上記サイクルレジスタの値に加算する。そし
て、加算した値をタイムスタンプとして、受け取ったパ
ケットのソースパケットヘッダに挿入（設定）する。
【００４１】図２は、ソースパケットヘッダにおけるタ
イムスタンプの具体的な構成を説明するための図であ
る。図２に示すように、受信側のデータ出力時間を決定
するためのタイムスタンプは、２５ビットで現時刻を表
す。すなわち、タイムスタンプは２５ビットで構成さ
れ、下位１２ビットがサイクルオフセットＣＯ(cycle-o
ffset)領域、上位１３ビットがサイクルカウントＣＣ(c
ycle-count) 領域として割り当てられている。サイクル
オフセットは０〜３０７１（１２ｂ １０１１１１１１
１１１１）の１２５μｓをカウントし（クロックＣＬＫ
＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９
９９（１３ｂ １１１１１００１１１１１１）の１秒を
カウントするものである。したがって、原則として、タ
イムスタンプの下位１２ビットは３０７２以上を示すこ
とはなく、上位１３ビットは８０００以上を示すことは
ない。
イムスタンプの具体的な構成を説明するための図であ
る。図２に示すように、受信側のデータ出力時間を決定
するためのタイムスタンプは、２５ビットで現時刻を表
す。すなわち、タイムスタンプは２５ビットで構成さ
れ、下位１２ビットがサイクルオフセットＣＯ(cycle-o
ffset)領域、上位１３ビットがサイクルカウントＣＣ(c
ycle-count) 領域として割り当てられている。サイクル
オフセットは０〜３０７１（１２ｂ １０１１１１１１
１１１１）の１２５μｓをカウントし（クロックＣＬＫ
＝２４．５７６ＭＨｚ）、サイクルカウントは０〜７９
９９（１３ｂ １１１１１００１１１１１１）の１秒を
カウントするものである。したがって、原則として、タ
イムスタンプの下位１２ビットは３０７２以上を示すこ
とはなく、上位１３ビットは８０００以上を示すことは
ない。
【００４２】送信後処理回路１０７は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダを含むデータに対し
て図７に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコア１０１の送信回路に出力す
る。
に格納されたソースパケットヘッダを含むデータに対し
て図７に示すように、１３９４ヘッダ、ＣＩＰヘッダ
１，２を付加してリンクコア１０１の送信回路に出力す
る。
【００４３】具体的には、図７に示すように、データ長
を表すdata-lengt、このパケット転送されるチャネルの
番号（０〜６３のいずれか）を示すchannel 、処理のコ
ードを表すtcode 、および各アプリケーションで規定さ
れる同期コードｓｙにより構成した１３９４ヘッダ、送
信ノード番号のためのＳＩＤ(Source node ID)領域、デ
ータブロックの長さのためのＤＢＳ(Data Block Size)
領域、パケット化におけるデータの分割数のためのＦＮ
(Fraction Number) 領域、パディグデータのクワドレッ
ト数のためのＱＰＣ(Quadlet Padding Count) 領域、ソ
ースパケットヘッダの有無を表すフラグのためのＳＰＨ
領域、アイソクロナスパケットの数を検出するカウンタ
のためのＤＢＣ（Data Block Continuty Counter）領域
により構成したＣＩＰヘッダ１、並びに転送されるデー
タの種類を表す信号フォーマットのためのＦＭＴ領域、
および信号フォーマットに対応して利用されるＦＤＦ(F
ormat Dependent Field)領域により構成したＣＩＰヘッ
ダ２を付加する。
を表すdata-lengt、このパケット転送されるチャネルの
番号（０〜６３のいずれか）を示すchannel 、処理のコ
ードを表すtcode 、および各アプリケーションで規定さ
れる同期コードｓｙにより構成した１３９４ヘッダ、送
信ノード番号のためのＳＩＤ(Source node ID)領域、デ
ータブロックの長さのためのＤＢＳ(Data Block Size)
領域、パケット化におけるデータの分割数のためのＦＮ
(Fraction Number) 領域、パディグデータのクワドレッ
ト数のためのＱＰＣ(Quadlet Padding Count) 領域、ソ
ースパケットヘッダの有無を表すフラグのためのＳＰＨ
領域、アイソクロナスパケットの数を検出するカウンタ
のためのＤＢＣ（Data Block Continuty Counter）領域
により構成したＣＩＰヘッダ１、並びに転送されるデー
タの種類を表す信号フォーマットのためのＦＭＴ領域、
および信号フォーマットに対応して利用されるＦＤＦ(F
ormat Dependent Field)領域により構成したＣＩＰヘッ
ダ２を付加する。
【００４４】なお、以上のヘッダの各内容の中で、デー
タブロックの長さのためのデータブロックサイズＤＢＳ
と、パケット化におけるデータの分割数のためのフラク
ションナンバーと、１つのソースパケットサイズＳＰＳ
とは、次の関係式を満足する。
タブロックの長さのためのデータブロックサイズＤＢＳ
と、パケット化におけるデータの分割数のためのフラク
ションナンバーと、１つのソースパケットサイズＳＰＳ
とは、次の関係式を満足する。
【数１】 ＳＰＳ＝ＤＢＳ×ＦＮ …（１）
【００４５】また、アイソクロナスパケットの数を検出
するカウンタのためのＤＢＣは、データブロックを１つ
送る毎に１カウントアップして送信される。
するカウンタのためのＤＢＣは、データブロックを１つ
送る毎に１カウントアップして送信される。
【００４６】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＳを、たと
えば分割されて伝送されてきたアイソクロナス通信用パ
ケットを受けて、受信パケットの１３９４ヘッダ、ＣＩ
Ｐヘッダ１，２等の内容を解析し、データを復元してソ
ースパケットヘッダとデータをＦＩＦＯ１１０に格納す
る。そして、ヘッダの解析処理を行って、分割パケット
のＣＩＰヘッダ１の第１クワドレットに設定されている
ＤＢＣの値とＦＮの値とＤＢＳとの値を用いて、先頭パ
ケットの判断、パケット抜けが生じ途中パケットがこな
い場合にそのパケット抜けを判断し、正常パケットのＦ
ＩＦＯ１１０への格納処理を行う。
１を介してＩＥＥＥ１３９４シリアルバスＢＳを、たと
えば分割されて伝送されてきたアイソクロナス通信用パ
ケットを受けて、受信パケットの１３９４ヘッダ、ＣＩ
Ｐヘッダ１，２等の内容を解析し、データを復元してソ
ースパケットヘッダとデータをＦＩＦＯ１１０に格納す
る。そして、ヘッダの解析処理を行って、分割パケット
のＣＩＰヘッダ１の第１クワドレットに設定されている
ＤＢＣの値とＦＮの値とＤＢＳとの値を用いて、先頭パ
ケットの判断、パケット抜けが生じ途中パケットがこな
い場合にそのパケット抜けを判断し、正常パケットのＦ
ＩＦＯ１１０への格納処理を行う。
【００４７】図３は、受信前処理回路１０８における先
頭パケットの検出およびパケット抜け検出等を行う検出
回路の構成例を示すブロック図である。この検出回路１
０８０は、図３に示すように、リンクコア１０１からの
受信データＲＤＴおよび書き込みパルスＷＲを受けてＣ
ＩＰヘッダ１を抽出し、受信データのＤＢＣの値を出力
するＣＩＰヘッダ１抽出回路１０８１、ＤＢＳ（ＣＩＰ
ヘッダ１のＤＢＳ領域の値）個の書き込みパルスを受け
るたびにカウントアップ信号Ｓ１０８２を出力するＤＢ
Ｓカウンタ（Ｑレジスタ）１０８２、ＣＩＰヘッダ１抽
出回路１０８１から出力されたＤＢＣの値を保持するＢ
レジスタ１０８３、カウントアップ信号Ｓ１０８２を受
けるとＢレジスタ１０８３の値に＋１しするＤＢカウン
トアップ回路１０８４、ＤＢＣカウントアップ回路１０
８４のカウントアップ値が次のパケットのＤＢＣの期待
値として格納されるＡレジスタ１０８５、Ｂレジスタ１
０８３の値とＡレジスタ１０８５の値を比較して一致す
る場合にはパケットが連続であると判断し、不一致の場
合には不連続であると判断して判断結果を示す信号Ｓ１
０８６を出力するＤＢＣ連続／不連続判別回路１０８
６、Ｂレジスタ１０８３の値と（２のＦＮ乗−１）との
論理積をとるアンドゲート１０８７、およびアンドゲー
ト１０８７の論理積の結果が格納されるＴレジスタ１０
８８により構成される。
頭パケットの検出およびパケット抜け検出等を行う検出
回路の構成例を示すブロック図である。この検出回路１
０８０は、図３に示すように、リンクコア１０１からの
受信データＲＤＴおよび書き込みパルスＷＲを受けてＣ
ＩＰヘッダ１を抽出し、受信データのＤＢＣの値を出力
するＣＩＰヘッダ１抽出回路１０８１、ＤＢＳ（ＣＩＰ
ヘッダ１のＤＢＳ領域の値）個の書き込みパルスを受け
るたびにカウントアップ信号Ｓ１０８２を出力するＤＢ
Ｓカウンタ（Ｑレジスタ）１０８２、ＣＩＰヘッダ１抽
出回路１０８１から出力されたＤＢＣの値を保持するＢ
レジスタ１０８３、カウントアップ信号Ｓ１０８２を受
けるとＢレジスタ１０８３の値に＋１しするＤＢカウン
トアップ回路１０８４、ＤＢＣカウントアップ回路１０
８４のカウントアップ値が次のパケットのＤＢＣの期待
値として格納されるＡレジスタ１０８５、Ｂレジスタ１
０８３の値とＡレジスタ１０８５の値を比較して一致す
る場合にはパケットが連続であると判断し、不一致の場
合には不連続であると判断して判断結果を示す信号Ｓ１
０８６を出力するＤＢＣ連続／不連続判別回路１０８
６、Ｂレジスタ１０８３の値と（２のＦＮ乗−１）との
論理積をとるアンドゲート１０８７、およびアンドゲー
ト１０８７の論理積の結果が格納されるＴレジスタ１０
８８により構成される。
【００４８】以下に、ソースパケット先頭の検出、パケ
ット抜け検出にもかかわるＤＢＣカウント処理、並びに
それに基づくＦＩＦＯへの格納位置のリセット処理、お
よびパケット抜けが起こった場合（ＤＢＣの不連続を検
出した場合）の処理の具体的な処理手順について順をお
って説明する。
ット抜け検出にもかかわるＤＢＣカウント処理、並びに
それに基づくＦＩＦＯへの格納位置のリセット処理、お
よびパケット抜けが起こった場合（ＤＢＣの不連続を検
出した場合）の処理の具体的な処理手順について順をお
って説明する。
【００４９】ＤＢＣカウント処理 ここで行う処理の１つに、次のパケットのＤＢＣ期待値
を求めることがある。この処理は、ソースパケット先頭
の検出、パケット抜け検出にもかかわる。以下に、具体
的な処理手順を示す。
を求めることがある。この処理は、ソースパケット先頭
の検出、パケット抜け検出にもかかわる。以下に、具体
的な処理手順を示す。
【００５０】ＣＩＰヘッダ１の１クワドレット目が書
き込まれたら、その中のＤＢＣをＡレジスタ１０８５お
よびＢレジスタ１０８３に格納する。また、Ｑレジスタ
１０８２をリセットする。
き込まれたら、その中のＤＢＣをＡレジスタ１０８５お
よびＢレジスタ１０８３に格納する。また、Ｑレジスタ
１０８２をリセットする。
【００５１】ＣＩＰヘッダ（２クワドレット目）に続
くデータが１クワドレット書き込まれるたびにＱレジス
タ１０８２の値に＋１して、ＤＢＳと比較する。比較の
結果、等しい場合には、Ａレジスタ１０８５の値を＋１
し、Ｑレジスタ１０８２をリセットする。また、Ｂレジ
スタの値１０８３と（２のＦＮ乗−１）との論理積の結
果をＴレジスタ１０８９に格納する。そして、この論理
積が０であることにより、ソースパケットの先頭である
ことを判断する。具体的には、ＤＢＳカウンタ（Ｑレジ
スタ）１０８２でＤＢＳ個の書き込みパルスを受けると
カウントアップ信号Ｓ１０８２を出力し、ＤＢカウント
アップ回路１０８４でこのカウントアップ信号Ｓ１０８
２を受けてＢレジスタ１０８３の値に＋１し、そのカウ
ントアップ値を次のパケットのＤＢＣの期待値としてＡ
レジスタ１０８５に格納する。また、アンドゲート１０
８８でＢレジスタ１０８３の値と（２のＦＮ乗−１）と
の論理積をとり、論理積の結果がＴレジスタ１０８９に
格納される。この論理積が０であることにより、ソース
パケットの先頭であることを判断する。なお、ここで検
出したソースパケットの先頭は、データ−ＣＲＣのチェ
ック前であるため間違っている場合もあり得るが、その
ときは、データ−ＣＲＣエラーとしてそのバンクがエラ
ーパケットになるので問題ない。以上の処理をパケット
の終わりまで繰り返す。
くデータが１クワドレット書き込まれるたびにＱレジス
タ１０８２の値に＋１して、ＤＢＳと比較する。比較の
結果、等しい場合には、Ａレジスタ１０８５の値を＋１
し、Ｑレジスタ１０８２をリセットする。また、Ｂレジ
スタの値１０８３と（２のＦＮ乗−１）との論理積の結
果をＴレジスタ１０８９に格納する。そして、この論理
積が０であることにより、ソースパケットの先頭である
ことを判断する。具体的には、ＤＢＳカウンタ（Ｑレジ
スタ）１０８２でＤＢＳ個の書き込みパルスを受けると
カウントアップ信号Ｓ１０８２を出力し、ＤＢカウント
アップ回路１０８４でこのカウントアップ信号Ｓ１０８
２を受けてＢレジスタ１０８３の値に＋１し、そのカウ
ントアップ値を次のパケットのＤＢＣの期待値としてＡ
レジスタ１０８５に格納する。また、アンドゲート１０
８８でＢレジスタ１０８３の値と（２のＦＮ乗−１）と
の論理積をとり、論理積の結果がＴレジスタ１０８９に
格納される。この論理積が０であることにより、ソース
パケットの先頭であることを判断する。なお、ここで検
出したソースパケットの先頭は、データ−ＣＲＣのチェ
ック前であるため間違っている場合もあり得るが、その
ときは、データ−ＣＲＣエラーとしてそのバンクがエラ
ーパケットになるので問題ない。以上の処理をパケット
の終わりまで繰り返す。
【００５２】データ−ＣＲＣが正常ならば、ＤＢＣの
期待値をＡレジスタに更新する。なお、この場合、ＤＢ
Ｃ連続性チェックスキップフラグがセットされている場
合にはリセットする。また、現行のＤＢＣの値を示すＢ
レジスタの値が次の期待値を示すＡレジスタの値が不一
致の場合には、後述するＤＢＣの不連続エラー処理を行
う。データ−ＣＲＣが異常ならば、データ−ＣＲＣエラ
ー処理を行う。なお、ＣＦＲ１１１のＣＩＰヘッダの領
域は、データ−ＣＲＣが正常になった時点で更新され
る。
期待値をＡレジスタに更新する。なお、この場合、ＤＢ
Ｃ連続性チェックスキップフラグがセットされている場
合にはリセットする。また、現行のＤＢＣの値を示すＢ
レジスタの値が次の期待値を示すＡレジスタの値が不一
致の場合には、後述するＤＢＣの不連続エラー処理を行
う。データ−ＣＲＣが異常ならば、データ−ＣＲＣエラ
ー処理を行う。なお、ＣＦＲ１１１のＣＩＰヘッダの領
域は、データ−ＣＲＣが正常になった時点で更新され
る。
【００５３】格納位置のリセット処 理について 分割伝送の通信開始時などでは、パケットバンク（ＦＩ
ＦＯ１１０のバンク）の先頭に正しくソースパケットの
先頭が格納されなくなる。そこで、上述したＤＢＣカウ
ント処理で説明したデータ−ＣＲＣが正常で、ＤＢＣの
期待値がＡレジスタに更新された後で、ＦＩＦＯ１１０
への書き込みポインターがパケットバンクの先頭に位置
し、ＤＢＣの値（Ｂレジスタの値）と（２のＦＮ乗−
１）との論理積の結果が０でない、という条件が成り立
つ場合には、次のリセット処理を行う。すなわち、ＤＢ
Ｃ連続性チェックスキップフラグをセットし、以後の受
信において、ＦＩＦＯ１１０への受信データの格納は、
ソースパケットの先頭がくるまで行わない。なお、ソー
スパケットの先頭を含まないために受信パケットを全て
捨てるときには、ＤＢＣ連続チェックスキップフラグを
再セットする。受信開始時には、最初の受信データのソ
ースパケット先頭のものとは限らないので、まず、上記
リセット処理を行う。
ＦＯ１１０のバンク）の先頭に正しくソースパケットの
先頭が格納されなくなる。そこで、上述したＤＢＣカウ
ント処理で説明したデータ−ＣＲＣが正常で、ＤＢＣの
期待値がＡレジスタに更新された後で、ＦＩＦＯ１１０
への書き込みポインターがパケットバンクの先頭に位置
し、ＤＢＣの値（Ｂレジスタの値）と（２のＦＮ乗−
１）との論理積の結果が０でない、という条件が成り立
つ場合には、次のリセット処理を行う。すなわち、ＤＢ
Ｃ連続性チェックスキップフラグをセットし、以後の受
信において、ＦＩＦＯ１１０への受信データの格納は、
ソースパケットの先頭がくるまで行わない。なお、ソー
スパケットの先頭を含まないために受信パケットを全て
捨てるときには、ＤＢＣ連続チェックスキップフラグを
再セットする。受信開始時には、最初の受信データのソ
ースパケット先頭のものとは限らないので、まず、上記
リセット処理を行う。
【００５４】パケット抜けが起こっ た場合 この処理は、データ−ＣＲＣが正常になってから実行さ
れる。すなわち、この処理が始まったときには、ＦＩＦ
Ｏ１１０には今回の受信データの全てが格納されてい
る。ここでの処理は、今回の受信データを最初に格納し
たＦＩＦＯ位置がパケットバンクの先頭か否かで次の２
つにわかれる。 １）格納前のポインター位置がバンク先頭であった場合 データ−ＣＲＣが正常であるので、今回格納したデータ
は全て有効なデータである。しかし、手前にパケット抜
けがある。ここで、最初に格納したバンクのＤＢＣ不連
続マークをセットし、パケット抜けの処理を始める。 ２）格納前のポインター位置がバンク先頭でなかった場
合 パケット抜けが確認されたソースパケット全てをすて
る。すなわち、前回正常に格納されたソースパケットが
格納されている次のＦＩＦＯアドレスからつぎのソース
パケットを格納する手続きに入る。なお、格納前のポイ
ンター位置については、前述のＤＢＣカウント処理にお
けるＢレジスタと（２のＦＮ乗−１）の論理積が０なら
バンク先頭と見なしてよい。
れる。すなわち、この処理が始まったときには、ＦＩＦ
Ｏ１１０には今回の受信データの全てが格納されてい
る。ここでの処理は、今回の受信データを最初に格納し
たＦＩＦＯ位置がパケットバンクの先頭か否かで次の２
つにわかれる。 １）格納前のポインター位置がバンク先頭であった場合 データ−ＣＲＣが正常であるので、今回格納したデータ
は全て有効なデータである。しかし、手前にパケット抜
けがある。ここで、最初に格納したバンクのＤＢＣ不連
続マークをセットし、パケット抜けの処理を始める。 ２）格納前のポインター位置がバンク先頭でなかった場
合 パケット抜けが確認されたソースパケット全てをすて
る。すなわち、前回正常に格納されたソースパケットが
格納されている次のＦＩＦＯアドレスからつぎのソース
パケットを格納する手続きに入る。なお、格納前のポイ
ンター位置については、前述のＤＢＣカウント処理にお
けるＢレジスタと（２のＦＮ乗−１）の論理積が０なら
バンク先頭と見なしてよい。
【００５５】また、受信前処理回路１０８は、上述した
ヘッダの解析処理において、ＣＩＰヘッダ１の第１クワ
ドレットに設定されているＤＢＣ領域のデータから、受
信したソースパケットが正常な連続データであるか不連
続であるかを判断するが、その判断結果は、たとえば図
２に示すように、ソースパケットヘッダの上位７ビット
にうちの最上位ビットから２ビット目のビット３０に割
り当てられたエラービットＥＲＭにセットする。具体的
には、正常の場合には、ソースパケットヘッダの上位７
ビットにうちの最上位ビットから２ビット目のビット３
０に割り当てられたエラービットＥＲＭは「０」に保持
する。一方、不連続であると判断した場合には、このエ
ラービットＥＲＭを「１」にセットする。なお、エラー
ビットＥＲＭを設定（書き込みを行う）前には、ソース
パケットヘッダの上位７ビットの情報は、ＣＦＲ１１１
（レジスタＳＰＨ−ＲＳＶ）に格納するために退避され
る。
ヘッダの解析処理において、ＣＩＰヘッダ１の第１クワ
ドレットに設定されているＤＢＣ領域のデータから、受
信したソースパケットが正常な連続データであるか不連
続であるかを判断するが、その判断結果は、たとえば図
２に示すように、ソースパケットヘッダの上位７ビット
にうちの最上位ビットから２ビット目のビット３０に割
り当てられたエラービットＥＲＭにセットする。具体的
には、正常の場合には、ソースパケットヘッダの上位７
ビットにうちの最上位ビットから２ビット目のビット３
０に割り当てられたエラービットＥＲＭは「０」に保持
する。一方、不連続であると判断した場合には、このエ
ラービットＥＲＭを「１」にセットする。なお、エラー
ビットＥＲＭを設定（書き込みを行う）前には、ソース
パケットヘッダの上位７ビットの情報は、ＣＦＲ１１１
（レジスタＳＰＨ−ＲＳＶ）に格納するために退避され
る。
【００５６】受信後処理回路１０９は、ＦＩＦＯ１１０
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。
そして、このＦＩＦＯ１１０の読み出し時に、エラービ
ットＥＲＭが「１」にセットされている場合には、すな
わちＤＢＣ不連続マークがセットされているパケットを
出力する場合には、まずエラービットをリセットし、た
とえばダミーのエラーパケットを１つ出力する。なお、
このエラーパケットはＤＢＣの不連続を示すために、Ｆ
ＩＦＯにないパケットを挿入するものである。なお、次
のデータ読み出しは、もはやＤＢＣ不連続マークはセッ
トされていないことから、ＦＩＦＯ１１０から通常通り
行う。
に格納されたソースパケットヘッダのタイムスタンプの
時間データを読み出し、読み出したタイムスタンプデー
タ（ＴＳ）とリンクコア１０１内にあるサイクルタイマ
によるサイクルタイム（ＣＴ）を比較し、サイクルタイ
ムＣＴがタイムスタンプデータＴＳより大きい場合に
は、ＦＩＦＯ１１０に格納されているソースパケットヘ
ッダを除くデータをアプリケーションインタフェース回
路１０３を介し、ＭＰＥＧ用トランスポートストリーム
データとしてＭＰＥＧトランスポータ４０に出力する。
そして、このＦＩＦＯ１１０の読み出し時に、エラービ
ットＥＲＭが「１」にセットされている場合には、すな
わちＤＢＣ不連続マークがセットされているパケットを
出力する場合には、まずエラービットをリセットし、た
とえばダミーのエラーパケットを１つ出力する。なお、
このエラーパケットはＤＢＣの不連続を示すために、Ｆ
ＩＦＯにないパケットを挿入するものである。なお、次
のデータ読み出しは、もはやＤＢＣ不連続マークはセッ
トされていないことから、ＦＩＦＯ１１０から通常通り
行う。
【００５７】以上説明したように、本実施形態によれ
ば、リンクコア１０１を介してＩＥＥＥ１３９４シリア
ルバスＢＳを、たとえば分割されて伝送されてきた分割
パケットのＣＩＰヘッダ１の第１クワドレットに設定さ
れているＤＢＣの値とＦＮの値とＤＢＳとの値を用い
て、先頭パケットの判断、パケット抜けが生じ途中パケ
ットがこない場合にそのパケット抜けを判断し、正常パ
ケットのＦＩＦＯ１１０への格納処理を行う受信前処理
回路１０８を設けたので、シリアルインタフェースの分
割パケットの受信時に、先頭のパケットを判断して格納
することができ、またパケット抜けが生じた時に正常な
データ格納を実現できる利点がある。
ば、リンクコア１０１を介してＩＥＥＥ１３９４シリア
ルバスＢＳを、たとえば分割されて伝送されてきた分割
パケットのＣＩＰヘッダ１の第１クワドレットに設定さ
れているＤＢＣの値とＦＮの値とＤＢＳとの値を用い
て、先頭パケットの判断、パケット抜けが生じ途中パケ
ットがこない場合にそのパケット抜けを判断し、正常パ
ケットのＦＩＦＯ１１０への格納処理を行う受信前処理
回路１０８を設けたので、シリアルインタフェースの分
割パケットの受信時に、先頭のパケットを判断して格納
することができ、またパケット抜けが生じた時に正常な
データ格納を実現できる利点がある。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
受信側は分割されて送られてくるパケットの中からソー
スパケットの先頭のパケットを判断して記憶手段に格納
することができる。また、分割されて送られてくる途中
でパケットが抜けたとき正常のなデータ格納ができる利
点がある。
受信側は分割されて送られてくるパケットの中からソー
スパケットの先頭のパケットを判断して記憶手段に格納
することができる。また、分割されて送られてくる途中
でパケットが抜けたとき正常のなデータ格納ができる利
点がある。
【図１】ＩＥＥＥ１３９４シリアルインタフェースに適
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
用される本発明に係るＭＰＥＧ用信号処理回路の一実施
形態を示すブロック構成図である。
【図２】タイムスタンプの具体的な構成を説明するため
の図である。
の図である。
【図３】本発明に係る先頭パケットの検出およびパケッ
ト抜け検出等を行う検出回路の構成例を示すブロック図
である。
ト抜け検出等を行う検出回路の構成例を示すブロック図
である。
【図４】アイソクロナス通信における１ソースパケット
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。
のバイトサイズを示す図であって、（Ａ）はＤＶＢ仕様
時、（Ｂ）はＤＳＳ仕様時のパケットサイズを示す図で
ある。
【図５】ＩＥＥＥ１３９４規格のアイソクロナス通信で
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。
データを送信させるときの元のデータと、実際に送信さ
れるパケットとの対応関係の一例を示す図である。
【図６】ソースパケットヘッダのフォーマットを示す図
である。
である。
【図７】アイソクロナス通信用パケットの基本構成例を
示す図である。
示す図である。
【図８】ＩＥＥＥ１３９４シリアルインタフェースにお
けるアイソクロナス通信系回路の基本構成を示すブロッ
ク図である。
けるアイソクロナス通信系回路の基本構成を示すブロッ
ク図である。
１０…リンク・レイヤ回路、１０１…リンクコア(Link
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、
送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXO
ut1)、１０７…アイソクロナス通信用送信後処理回路(T
XOut2)、１０８…アイソクロナス通信用受信前処理回路
(TXIn1) 、１０９…アイソクロナス通信用受信前処理回
路(TXIn2) 、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、４０…ＭＰＥＧトランスポータ。
Core))、１０２…ホストインタフェース回路（Host I/
F）、１０３２…アプリケーションインタフェース回路
（AP I/F) 、１０４…アシンクロナス通信用ＦＩＦＯ、
送信用ＦＩＦＯ（AT-FIFO)、１０４ｂ…受信用ＦＩＦＯ
（AR-FIFO)、１０５…セルフＩＤ用リゾルバ(Resolve
r)、１０６…アイソクロナス通信用送信前処理回路(TXO
ut1)、１０７…アイソクロナス通信用送信後処理回路(T
XOut2)、１０８…アイソクロナス通信用受信前処理回路
(TXIn1) 、１０９…アイソクロナス通信用受信前処理回
路(TXIn2) 、１１０…アイソクロナス通信用ＦＩＦＯ(I
-FIFO)、１１１…コンフィギュレーションレジスタ（Ｃ
ＦＲ）、２０…フィジカル・レイヤ回路、３０…ＣＰ
Ｕ、４０…ＭＰＥＧトランスポータ。
Claims (7)
- 【請求項１】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信されるパケ
ットデータを受信してアプリケーション側へ出力する信
号処理回路であって、 受信した分割パケットから所望のパケットを選択する手
段を有する信号処理回路。 - 【請求項２】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信され、かつ
送信パケット数を示す制御情報が付加されたパケットデ
ータを受信してアプリケーション側へ出力する信号処理
回路であって、 受信した分割パケットに付加された上記制御情報のあら
かじめ決められたビット情報から先頭パケットをである
か否かを判断する受信回路を有する信号処理回路。 - 【請求項３】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信され、かつ
送信パケット数を示す第１の制御情報および分割パケッ
ト数を示す第２の制御情報が付加されたパケットデータ
を受信してアプリケーション側へ出力する信号処理回路
であって、 受信した分割パケットに付加された上記第１の制御情報
と（第２の制御情報の値をべき数とする２のべき乗から
１を減じた値）との論理積をとり、その結果が０である
受信パケットを先頭パケットと判断する受信回路を有す
る信号処理回路。 - 【請求項４】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信され、かつ
送信パケット数を示す制御情報が付加されたパケットデ
ータを受信してアプリケーション側へ出力する信号処理
回路であって、 受信した分割パケットに付加された上記制御情報から次
に受信されるパケットの制御情報の値を予測する予測手
段と、 今回受信したパケットの制御情報値と上記予測手段によ
り予測された予測値と比較し、不一致の場合にはパケッ
ト抜けが生じたものと判別する判別手段とを有する信号
処理回路。 - 【請求項５】 受信データが格納される記憶手段を有
し、 上記パケット抜けが生じたものと判別した場合に、今回
の受信データを受信したときに格納前のポインター位置
が上記記憶手段のバンク先頭であった場合には今回受信
したデータは全て格納し、格納前のポインター位置が先
頭バンクでなかった場合には、前回正常に格納されたソ
ースパケットが格納されている次のアドレスから次のソ
ースパケットを格納する受信回路を有する請求項４記載
の信号処理回路。 - 【請求項６】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信され、かつ
送信パケット数を示す制御情報が付加されたパケットデ
ータを受信してアプリケーション側へ出力する信号処理
方法であって、 受信した分割パケットに付加された上記制御情報から次
に受信されるパケットの制御情報の値を予測し、 今回受信したパケットの制御情報値と予測した予測値と
比較し、不一致の場合にはパケット抜けと判別するを有
する信号処理方法。 - 【請求項７】 あらかじめ決められた時間サイクルでシ
リアルインタフェースバスを分割されて送信され、かつ
送信パケット数を示す制御情報が付加されたパケットデ
ータを受信して一旦記憶手段に格納してアプリケーショ
ン側へ出力する信号処理方法であって、 受信した分割パケットに付加された上記制御情報から次
に受信されるパケットの制御情報の値を予測し、 今回受信したパケットの制御情報値と予測した予測値と
比較し、不一致の場合にはパケット抜けと判別し、 上記パケット抜けが生じたものと判別した場合に、今回
の受信データを受信したときに格納前のポインター位置
が上記記憶手段のバンク先頭であった場合には今回受信
したデータは全て格納し、 格納前のポインター位置が先頭バンクでなかった場合に
は、前回正常に格納されたソースパケットが格納されて
いる次のアドレスから次のソースパケットを格納する請
求項５記載の信号処理方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08313897A JP3731283B2 (ja) | 1997-04-01 | 1997-04-01 | 信号処理回路およびその方法 |
| US09/049,808 US6381240B1 (en) | 1997-04-01 | 1998-03-27 | Signal processing circuit and method of signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08313897A JP3731283B2 (ja) | 1997-04-01 | 1997-04-01 | 信号処理回路およびその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285234A true JPH10285234A (ja) | 1998-10-23 |
| JP3731283B2 JP3731283B2 (ja) | 2006-01-05 |
Family
ID=13793851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08313897A Expired - Fee Related JP3731283B2 (ja) | 1997-04-01 | 1997-04-01 | 信号処理回路およびその方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6381240B1 (ja) |
| JP (1) | JP3731283B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002046939A1 (fr) * | 2000-12-04 | 2002-06-13 | Sony Corporation | Procede et dispositif de transfert de donnees et procede et dispositif d'interface de communication |
| JP2002540702A (ja) * | 1999-03-25 | 2002-11-26 | トムソン ライセンシング ソシエテ アノニム | データバスを介して受信されたデータを管理する方法及び、その方法を実行するための装置 |
| JP2003204367A (ja) * | 2001-12-18 | 2003-07-18 | Hewlett Packard Co <Hp> | 進行中のトランザクションを使用した情報の送信 |
| US7236836B1 (en) | 1999-09-29 | 2007-06-26 | Victor Company Of Japan, Ltd. | System for signal processing and signal transmission |
| US8170061B2 (en) | 2007-03-29 | 2012-05-01 | Fujitsu Limited | Communication device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6711178B1 (en) * | 1998-09-08 | 2004-03-23 | Cisco Technology, Inc. | Enhanced claw packing protocol |
| US6697381B1 (en) * | 2000-03-09 | 2004-02-24 | L3 Communications | Packet channel architecture |
| DE10227165A1 (de) * | 2002-06-18 | 2004-01-29 | Siemens Ag | Verfahren und Anordnung zur Codierung bzw. Decodierung einer Folge digitaler Daten |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528595A (en) * | 1974-06-09 | 1996-06-18 | U.S. Robotics, Inc. | Modem input/output signal processing techniques |
| US4641304A (en) * | 1986-06-06 | 1987-02-03 | Rca Corporation | Announced retransmission random access system |
| US5671226A (en) * | 1995-02-09 | 1997-09-23 | Mitsubishi Denki Kabushiki Kaisha | Multimedia information processing system |
-
1997
- 1997-04-01 JP JP08313897A patent/JP3731283B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-27 US US09/049,808 patent/US6381240B1/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540702A (ja) * | 1999-03-25 | 2002-11-26 | トムソン ライセンシング ソシエテ アノニム | データバスを介して受信されたデータを管理する方法及び、その方法を実行するための装置 |
| US7236836B1 (en) | 1999-09-29 | 2007-06-26 | Victor Company Of Japan, Ltd. | System for signal processing and signal transmission |
| WO2002046939A1 (fr) * | 2000-12-04 | 2002-06-13 | Sony Corporation | Procede et dispositif de transfert de donnees et procede et dispositif d'interface de communication |
| JP2002169767A (ja) * | 2000-12-04 | 2002-06-14 | Sony Corp | データ転送方法、データ転送装置、通信インターフェース方法および通信インターフェース装置 |
| US7174395B2 (en) | 2000-12-04 | 2007-02-06 | Sony Corporation | Communication interface method and device utilizing direct memory access data transfer |
| JP2003204367A (ja) * | 2001-12-18 | 2003-07-18 | Hewlett Packard Co <Hp> | 進行中のトランザクションを使用した情報の送信 |
| JP4536317B2 (ja) * | 2001-12-18 | 2010-09-01 | ヒューレット・パッカード・カンパニー | 進行中のトランザクションを使用した情報の送信 |
| US8170061B2 (en) | 2007-03-29 | 2012-05-01 | Fujitsu Limited | Communication device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6381240B1 (en) | 2002-04-30 |
| JP3731283B2 (ja) | 2006-01-05 |
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