JP2002169767A - データ転送方法、データ転送装置、通信インターフェース方法および通信インターフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 非同期通信において、外部バスと内部バスと
の間で効率の良いデータ転送を行なえる。 【解決手段】 非同期通信により外部バスから取得した
パケットを第１のメモリ手段に格納する。第１のメモリ
手段のパケットを内部バスを通じて第２のメモリ手段に
転送する。第２のメモリ手段に格納されたパケットを分
解して得たデータを内部信号処理系に転送する。また、
逆に内部信号処理系からのデータをパケット化して第２
のメモリ手段に転送し、第３のメモリ手段に転送する。
第１のメモリ手段と第２のメモリ手段との間における転
送、および第２のメモリ手段と第３のメモリ手段との間
における転送は、ＤＭＡ転送とする。ＤＭＡ転送の最初
の単位データが、パケットの先頭であるか否かを示す先
頭情報と、最後の単位データが、パケットの最後である
か否かを示す最後情報とを、ＤＭＡ転送のための制御レ
ジスタに設定する。制御レジスタの設定に従ってＤＭＡ
転送を実行して、先頭情報と最後情報とをＤＭＡ転送の
転送先で反映させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、ＩＥＥ
Ｅ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒ
ｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉ
ｎｅｅｒｓ，Ｉｎｃ．）１３９４バス規格のシリアルバ
スと、電子機器の内部回路との間におけるデータ転送に
用いて好適なデータ伝送方法および装置、通信インター
フェース方法および装置に関する。

【０００２】

【従来の技術】デジタルデータをやり取りするためのシ
リアルバス規格として、ＩＥＥＥ１３９４バス規格が知
られている。ＩＥＥＥ１３９４バス規格では、同期通信
であるアイソクロナス（Ｉｓｏｃｈｒｏｎｏｕｓ）伝送
と、非同期通信のアシンクロナス（Ａｓｙｎｃｈｒｏｎ
ｏｕｓ）伝送とがあり、ＩＥＥＥ１３９４−１９９５規
格では、ビデオデータやオーディオデータなどのように
リアルタイム伝送のためには、アイソクロナス伝送を用
い、その他のステートデータや制御データなどの伝送の
ためには、アシンクロナス伝送が用いられるように定め
れている。

【０００３】図２０は、従来のＩＥＥＥ１３９４インタ
ーフェース装置の一例のブロック図である。この例のイ
ンターフェース装置は、ＩＣ化された構成のものであ
る。

【０００４】この例のインターフェース装置１０は、Ｉ
ＥＥＥ１３９４バスに接続するための物理レイヤ回路１
１と、リンクコア回路１２と、非同期送信ＦＩＦＯ
（（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ１
３と、非同期受信ＦＩＦＯメモリ１４と、コンフィギュ
レーションレジスタ１５と、ホストバスインターフェー
ス部１６と、アイソクロナス送信ＦＩＦＯメモリ１７
と、アイソクロナス送受信ＦＩＦＯメモリ１８と、暗号
回路１９と、アプリケーションインターフェース部２０
とを備える。

【０００５】リンクコア回路１２は、送信器２１と、受
信器２２と、サイクルタイマー２３と、ＣＲＣ（Ｃｙｃ
ｌｉｃ Ｒｅｄａｎｄｕｎｃｙ Ｃｈｅｃｋ）回路２４
と、サイクルモニタ回路２５とを備える。

【０００６】ホストバスインターフェース部１６は、電
子機器に搭載されたときに、その電子機器内部のＣＰＵ
をホストコンピュータとして接続されるようにするため
のもので、ホストコンピュータは、このホストバスイン
ターフェース部１６を介して、非同期送信ＦＩＦＯメモ
リ１３、非同期受信ＦＩＦＯメモリ１４、コンフィギュ
レーションレジスタ１５をアクセスして非同期通信を行
なう。

【０００７】そして、インターフェース装置１０は、ア
イソクロナス通信用として、アイソクロナス送信ＦＩＦ
Ｏメモリ１７と、アイソクロナス送受信ＦＩＦＯメモリ
１８との２個のＦＩＦＯメモリを内蔵しており、２チャ
ンネル同時送受信、アイソクロナス同時送受信が可能で
ある。そして、暗号回路１９の存在により、２つのＦＩ
ＦＯメモリ１７および１８のそれぞれについて暗号化処
理が可能である。

【０００８】そして、アプリケーションインターフェー
ス部２０は、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ
Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）２トランスポートスト
リームや、ＩＥＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｔｅｃｈｎｉｃａｌ Ｃｏｍｍｉｓｓｉｏ
ｎ）９５８オーディオストリームなどをアイソクロナス
パケットとして通信することができるための機能を持
つ。

【０００９】

【発明が解決しようとする課題】ところで、新たな拡張
されたＩＥＥＥ１３９４バス規格（１３９４ａ）におい
ては、非同期のアシンクロナス伝送によってもビデオデ
ータやオーディオデータが伝送可能とされる。これはア
シンクロナスストリームと呼ばれる。

【００１０】上述したように、従来のインターフェース
装置１０においては、アシンクロナス通信においては、
電子機器の内部のＣＰＵがホストコンピュータとして働
き、非同期送信ＦＩＦＯメモリ１３、非同期受信ＦＩＦ
Ｏメモリ１４、コンフィギュレーションレジスタ１５を
アクセスして非同期通信を行なうようにしている。

【００１１】このため、アシンクロナスストリームにつ
いても、同様にホストコンピュータのアクセスにより非
同期通信を行なうようにすると、データサイズが大きい
場合など、ホストコンピュータの負担が非常に重くなっ
てしまう。

【００１２】また、アシンクロナスストリームを取り扱
うＩＥＥＥ１３９４インターフェース回路では、ＩＥＥ
Ｅ１３９４バスから取り込んだパケットデータを、上述
のように、一旦、受信用バッファメモリに取り込み、そ
の取り込んだパケットデータを別のメモリに転送した
後、パケット分解して、内部信号処理系に転送すると共
に、内部信号処理系からのデータを所定のメモリに取り
込み、パケット化した後、送信用バッファメモリに転送
し、その送信用バッファメモリからＩＥＥＥ１３９４バ
スに送出するようにする必要がある。

【００１３】この場合に、ＩＥＥＥ１３９４バス規格で
は、例えば５１２バイト〜２０４８バイトのデータ量か
らなるパケット単位でデータ伝送するので、例えば、静
止画のデータをアシンクロナスストリームとして伝送す
る場合には、通常は、複数個のパケットのデータとされ
て伝送されることとなる。

【００１４】そして、ＩＥＥＥ１３９４バス規格では、
インターフェース装置１０内では、データは、Ｑｕａｄ
ｌｅｔ（４バイト）単位で送受信する必要があるが、上
述のようにメモリからメモリへのデータ転送に当って、
どこからどこまでがパケットであるのかを指定する方法
が従来は存在しない。そのため、メモリ間のデータ転送
に有効な方法が要望される。

【００１５】この発明は、以上のような問題を解決でき
るデータ伝送方法および装置、また、通信インターフェ
ース方法および装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明によるデータ転送方法は、所定数の
データからなる単位データの複数個からなるパケット
を、第１のメモリ手段から第２のメモリ手段に、前記単
位データの所定数毎にＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）転送するデータ転送方法であっ
て、前記第１のメモリ手段から前記第２のメモリにＤＭ
Ａ転送する最初の前記単位データが、パケットの先頭で
あるか否かを示す先頭情報と、前記第１のメモリ手段か
ら前記第２のメモリにＤＭＡ転送する最後の前記単位デ
ータが、パケットの最後であるか否かを示す最後情報と
を、前記ＤＭＡ転送のための制御用レジスタに設定し、
その制御用レジスタの設定に従って前記ＤＭＡ転送を実
行すると共に、前記先頭情報がパケットの先頭であると
設定されているとき、および前記最後情報がパケットの
最後であると設定されているとき、そのことを前記ＤＭ
Ａ転送の転送先で反映させることを特徴とする。

【００１７】上述の構成の請求項１の発明によれば、メ
モリ間は、ＤＭＡ転送により高速にデータ転送が行なわ
れると共に、そのＤＭＡ転送は所定データ数の単位デー
タ毎に行われ、しかも、その単位データ毎のＤＭＡ転送
のための制御用レジスタには、転送する最初の単位デー
タがパケットの先頭であるか、また、転送する最後の単
位データがパケットの最後尾であるかの指示情報が設定
可能であるので、パケット単位のデータの取り扱いが容
易となる。

【００１８】また、請求項２の発明は、請求項１におい
て、転送元の前記メモリ手段に格納されている前記パケ
ットの先頭および／または最後を示す情報を付加して前
記ＤＭＡ転送するか否かを指示する付加転送指示情報
を、前記制御用レジスタに設定することを特徴とする。

【００１９】上述の構成の請求項２の発明によれば、転
送元のメモリ手段に格納されているパケットの先頭およ
び／または最後を示す情報を付加してＤＭＡ転送するこ
とができるので、ＤＭＡ転送後のパケット単位の伝送が
さらに可能になる。

【００２０】また、請求項４の発明によるデータ転送装
置は、所定数のデータからなる単位データの複数個から
なるパケットを、第１のメモリ手段から第２のメモリ手
段に、前記単位データの所定数毎にＤＭＡ（Ｄｉｒｅｃ
ｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するデータ転送
装置であって、前記ＤＭＡ転送のための制御用レジスタ
と、前記ＤＭＡ転送の最初の前記単位データがパケット
の先頭であるか否かを示す先頭情報と、最後の前記単位
データがパケットの最後であるか否かを示す最後情報と
を、前記制御用レジスタに設定する設定手段と、前記制
御用レジスタの設定に従って前記ＤＭＡを実行すると共
に、前記先頭情報がパケットの先頭であると設定されて
いるとき、また前記最後情報がパケットの最後であると
設定されているとき、そのことを前記ＤＭＡ転送の転送
先で反映させる手段と、を備えることを特徴とする。

【００２１】上述の構成の請求項４の発明によれば、メ
モリ間は、ＤＭＡ転送により高速にデータ転送が行なわ
れると共に、そのＤＭＡ転送は所定データ数の単位デー
タ毎に行われ、しかも、その単位データ毎のＤＭＡ転送
のための制御用レジスタには、転送する最初の単位デー
タがパケットの先頭であるか、また、転送する最後の単
位データがパケットの最後尾であるかの指示情報が設定
可能であるので、パケット単位のデータの取り扱いが容
易となる。

【００２２】また、請求項５の発明は、請求項４におい
て、前記設定手段は、転送元の前記メモリ手段に格納さ
れている前記パケットの先頭および／または最後を示す
情報を付加して転送するか否かを指示する付加転送指示
情報を、前記制御用レジスタに設定することを特徴とす
る。

【００２３】上述の構成の請求項５の発明によれば、転
送元のメモリ手段に格納されているパケットの先頭およ
び／または最後を示す情報を付加してＤＭＡ転送するこ
とができるので、ＤＭＡ転送後のパケット単位の伝送が
さらに可能になる。

【００２４】また、請求項７の発明による通信インター
フェース方法は、非同期通信により外部バスから取得し
たパケットを第１のメモリ手段に格納し、前記第１のメ
モリ手段に格納されたパケットを内部バスを通じて第２
のメモリ手段に転送し、前記第２のメモリ手段に格納さ
れたパケットを分解して得たデータを内部信号処理系に
転送するようにすると共に、前記内部信号処理系からの
データをパケット化して前記第２のメモリ手段に格納
し、前記第２のメモリ手段に格納したパケット化データ
を第３のメモリ手段に前記内部バスを通じて転送し、前
記第３のメモリ手段から、前記外部バスに非同期で送り
出すようにする通信インターフェース方法であって、前
記第１のメモリ手段と前記第２のメモリ手段との間にお
ける転送、および前記第２のメモリ手段と前記第３のメ
モリ手段との間における転送は、ＤＭＡ転送とすること
を特徴とする。

【００２５】この請求項７の発明によれば、非同期通信
により外部バスを通じて送られてきたパケットは第１の
メモリ手段に格納された後、ＤＭＡ転送により内部バス
を通じて第２のメモリに転送される。そして、第２のメ
モリ手段に格納されたデータがパケット分解された後、
内部信号処理系に転送される。また、内部信号処理系か
らのデータはパケット化されて第２のメモリ手段に格納
され、その第２のメモリ手段からＤＭＡ転送により第３
のメモリ手段に内部バスを通じて転送される。そして、
第３のメモリ手段から外部バスに非同期で送り出され
る。内部メモリ手段間のデータ転送は、ＤＭＡ転送であ
るので、高速転送が可能であると共に、制御部の制御に
関係なく、転送が可能となり、制御部の負担が軽くな
る。

【００２６】また、請求項８の発明は、請求項７におい
て、前記ＤＭＡ転送は、所定数のデータからなる単位デ
ータの所定数毎に行なうものであって、前記第１のメモ
リ手段と前記第２のメモリ手段との間、あるいは前記第
２のメモリと前記第３のメモリ手段との間におけるＤＭ
Ａ転送の最初の前記単位データが、パケットの先頭であ
るか否かを示す先頭情報と、最後の前記単位データが、
パケットの最後であるか否かを示す最後情報とを、前記
ＤＭＡ転送のための制御用レジスタに設定し、その制御
用レジスタの設定に従って前記ＤＭＡ転送を実行すると
共に、前記先頭情報がパケットの先頭であると設定され
ているとき、および前記最後情報がパケットの最後であ
ると設定されているとき、そのことを前記ＤＭＡ転送の
転送先で反映させることを特徴とする。

【００２７】請求項８の発明によれば、メモリ間は、Ｄ
ＭＡ転送により高速にデータ転送が行なわれると共に、
そのＤＭＡ転送は所定データ数の単位データ毎に行わ
れ、しかも、その単位データ毎のＤＭＡ転送のための制
御用レジスタには、転送する最初の単位データがパケッ
トの先頭であるか、また、転送する最後の単位データが
パケットの最後尾であるかの指示情報が設定可能である
ので、パケット単位のデータの取り扱いが容易となる。

【００２８】また、請求項９の発明は、請求項８におい
て、転送元の前記メモリ手段に格納されている前記パケ
ットの先頭および／または最後を示す情報を付加して前
記ＤＭＡ転送するか否かを指示する付加転送指示情報
を、前記制御用レジスタに設定することを特徴とする。

【００２９】この請求項９の発明によれば、転送元のメ
モリ手段に格納されているパケットの先頭および／また
は最後を示す情報を付加してＤＭＡ転送することができ
るので、ＤＭＡ転送後のパケット単位の伝送がさらに可
能になる。

【００３０】請求項１０の発明は、請求項７〜請求項９
のいずれかにおいて、前記外部バスは、ＩＥＥＥ（Ｔｈ
ｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ
ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒ
ｓ，Ｉｎｃ．）１３９４バス規格のシリアルバスである
ことを特徴とする。

【００３１】この請求項１０の発明によれば、ＩＥＥＥ
１３９４バスを外部バスとしたデータ転送であって、非
同期のアシンクロナスストリームのデータ転送が良好に
行われる。

【００３２】請求項１３の発明による通信インターフェ
ース装置は、内部バスと、前記内部バスと外部バスとの
間に設けられ、非同期通信により外部バスから取得した
パケットを格納するための第１のメモリ手段と、前記内
部バスと内部信号処理系との間に設けられる第２のメモ
リ手段と、前記内部バスと、前記外部バスとの間に設け
られ、非同期通信により前記外部バスにパケットを送出
するための第３のメモリ手段と、前記第１のメモリ手段
と前記第２のメモリ手段との間における転送、および前
記第２のメモリ手段と前記第３のメモリ手段との間にお
ける転送を、ＤＭＡ転送により実行するためのＤＭＡコ
ントローラと、前記ＤＭＡ転送を制御するための制御情
報が格納される制御用レジスタと、前記第２のメモリ手
段に転送されたパケットを分解して、前記第２のメモリ
手段に再格納すると共に、前記第２のメモリ手段に格納
された前記内部信号処理系からのデータをパケット化し
て、前記第２のメモリ手段に再格納する手段と、を備え
ることを特徴とする。

【００３３】この請求項１３の発明によれば、非同期通
信により外部バスを通じて送られてきたパケットは第１
のメモリ手段に格納された後、ＤＭＡ転送により内部バ
スを通じて第２のメモリに転送される。そして、第２の
メモリ手段に格納されたデータがパケット分解された
後、内部信号処理系に転送される。また、内部信号処理
系からのデータはパケット化されて第２のメモリ手段に
格納され、その第２のメモリ手段からＤＭＡ転送により
第３のメモリ手段に内部バスを通じて転送される。そし
て、第３のメモリ手段から外部バスに非同期で送り出さ
れる。

【００３４】したがって、通信インターフェース装置内
におけるメモリ間のデータ転送は、ＤＭＡコントローラ
の制御に基づくＤＭＡ転送により行われるので、高速転
送が可能であると共に、通信インターフェース装置内の
制御部は、そのＤＭＡ転送の間は他のジョブを実行する
ことができるなど、制御部の負担が軽くなる。

【００３５】請求項１４の発明は、請求項１３におい
て、前記ＤＭＡ転送は、所定数のデータからなる単位デ
ータの所定数毎に行なうものであって、前記制御用レジ
スタに、前記ＤＭＡ転送の最初の前記単位データが、パ
ケットの先頭であるか否かを示す先頭情報と、最後の前
記単位データが、パケットの最後であるか否かを示す最
後情報とを、設定する設定手段を備えると共に、前記Ｄ
ＭＡコントローラは、前記制御用レジスタの設定に従っ
て前記ＤＭＡ転送を実行すると共に、前記先頭情報がパ
ケットの先頭であると設定されているとき、および前記
最後情報がパケットの最後であると設定されていると
き、そのことを前記ＤＭＡ転送の転送先で反映させるこ
とを特徴とする。

【００３６】この請求項１４の発明によれば、メモリ間
は、ＤＭＡ転送により高速にデータ転送が行なわれると
共に、そのＤＭＡ転送は所定データ数の単位データ毎に
行われ、しかも、その単位データ毎のＤＭＡ転送のため
の制御用レジスタには、転送する最初の単位データがパ
ケットの先頭であるか、また、転送する最後の単位デー
タがパケットの最後尾であるかの指示情報が設定可能で
あるので、パケット単位のデータの取り扱いが容易とな
る。

【００３７】また、請求項１５の発明は、請求項１４に
おいて、前記設定手段は、転送元の前記メモリ手段に格
納されている前記パケットの先頭および／または最後を
示す情報を付加して前記ＤＭＡ転送するか否かを指示す
る付加転送指示情報を、前記制御用レジスタに設定する
ことを特徴とする。

【００３８】この請求項１５の発明によれば、転送元の
メモリ手段に格納されているパケットの先頭および／ま
たは最後を示す情報を付加してＤＭＡ転送することがで
きるので、ＤＭＡ転送後のパケット単位の伝送がさらに
可能になる。

【００３９】請求項１６の発明は、請求項１３〜請求項
１５のいずれかにおいて、前記外部バスは、ＩＥＥＥ１
３９４バス規格のシリアルバスであることを特徴とす
る。

【００４０】この請求項１６の発明によれば、ＩＥＥＥ
１３９４バスを外部バスとしたデータ転送であって、非
同期のアシンクロナスストリームのデータ転送が良好に
行われる。

【００４１】

【発明の実施の形態】以下、この発明の実施の形態を、
図を参照しながら説明する。図１は、この発明による通
信インターフェース装置の実施の形態のブロック図であ
る。

【００４２】この図１の実施の形態は、映像機器などの
電子機器の内部に搭載されるＩＥＥＥ１３９４インター
フェース装置１００の場合の構成例であって、ＩＣ化回
路として構成された場合の例である。

【００４３】この実施の形態のＩＥＥＥ１３９４インタ
ーフェース装置１００は、外部バスであるＩＥＥＥ１３
９４規格のシリアルバス（以下、単にＩＥＥＥ１３９４
バスという）２００と、電子機器の内部信号処理系３０
０および電子機器の内部のホストコンピュータのバス
（ホストバス）４００との間におけるインターフェース
処理を行なうものである。なお、この図１の構成例は、
主として非同期通信としてのアシンクロナス通信の部分
を主として示している。

【００４４】図１において、ＩＥＥＥ１３９４インター
フェース装置１００は、物理レイヤ回路およびリンクコ
ア回路を含む外部バスインターフェース部１０１により
ＩＥＥＥ１３９４バス２００に接続されている。

【００４５】また、インターフェース装置１００は、内
部バス１０２と１０３とを備えている。これら内部バス
１０２と１０３とは、コンフィギュレーションレジスタ
１２４を介して接続されている。このコンフィギュレー
ションレジスタ１２４には、後述するＤＭＡ制御用レジ
スタや、その他のレジスタを含む。

【００４６】外部インターフェース部１０１と、内部バ
ス１０２との間には、非同期送信バッファメモリ１１１
と、非同期受信バッファメモリ１１２とが接続される。
また、内部バス１０２には、ストリームペイロードメモ
リ１１３と、ストリームパケットメモリ１１４とが接続
される。これらのメモリ１１１〜１１４は、この例で
は、全てＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏ
ｕｔ）メモリで構成されている。なお、以下の説明にお
いては、非同期送信バッファ１１１はＭＴＦ、非同期受
信バッファ１１２はＭＲＦ、ストリームペイロードメモ
リ１１３はペイロードＦＩＦＯ、ストリームパケットメ
モリ１１４はパケットＦＩＦＯと称することとする。

【００４７】これらのＦＩＦＯメモリ１１１〜１１４間
のデータ転送は、後述するようにＤＭＡ転送とされるも
ので、そのためのＤＭＡコントローラ１１５が内部バス
１０２に接続されて設けられている。

【００４８】パケットＦＩＦＯ１１４は、ヘッダ付加／
分離部１１６に接続されており、パケットＦＩＦＯ１１
４に取り込まれたパケットからヘッダを分離し、また、
パケットＦＩＦＯに取り込まれたデータにヘッダを付加
するようにされる。ヘッダ付加／分離部１１６は、レジ
スタ１２４に接続されている。

【００４９】内部バス１０３には、ＣＰＵ１２１と、プ
ログラムＲＯＭ１２２と、ワークＲＡＭ１２３が、コン
フィギュレーションレジスタ１２４と共に接続されてい
る。内部バス１０３と、電子機器の内部のホストバス４
００との間には、ホストバスインターフェース部１０４
が接続されている。

【００５０】さらに、ペイロードＦＩＦＯ１１３と、内
部信号処理系３００との間には、システムインターフェ
ース部１０５が接続されている。これは、従来のアプリ
ケーションインターフェース部に対応するものである。
なお、この例の場合には、内部信号処理系３００には、
システムインターフェース部１０５を通じてアイソクロ
ナス通信によって伝送されてくるビデオデータやオーデ
ィオデータなどが送られる場合もある。また、内部信号
処理系３００からアイソクロナス通信を行なうデータも
システムインターフェース部１０５を通じて送られてく
る。

【００５１】このため、図１の例においては、このアイ
ソクロナス通信のためのバッファとしてのアイソクロナ
ス送受信ＦＩＦＯメモリ１３０が設けられている。そし
て、システムインターフェース部１０５に対して、アイ
ソクロナス通信のときには、アイソクロナスＦＩＦＯ１
３０側に、アシンクロナス通信の時には、ペイロードＦ
ＩＦＯ１１３側に、それぞれ切り換え接続されるように
するスイッチ回路１４０が設けられている。なお、アイ
ソクロナス送受信ＦＩＦＯメモリ１３０は、図の例では
１個として示したが、実際的には、従来例と同様に２個
のＦＩＦＯメモリが設けられているものである。

【００５２】コンフィギュレーションレジスタ１２４
は、ＭＴＦ書き込み用レジスタと、ＤＭＡ制御用レジス
タを含む。

【００５３】ＭＴＦ書き込み用レジスタは、ＣＰＵ１２
１からＭＴＦ１１１に転送データを書き込む際に用いる
レジスタであって、パケット先頭レジスタと、パケット
最後レジスタと、パケット中間レジスタとの３個のレジ
スタからなる。パケット先頭レジスタに書き込まれたデ
ータは、パケットの先頭として扱われ、パケット最後レ
ジスタに書き込まれたデータは、パケットの最後として
扱われ、また、パケット中間レジスタに書き込まれたデ
ータは、パケットの中間のデータとして扱われる。

【００５４】ＤＭＡ制御用レジスタは、ＤＭＡコントロ
ーラ１１５がＤＭＡ転送を実行する際に参照するレジス
タであって、ＣＰＵ１２１によって、そのレジスタに制
御データが書き込まれて設定される。

【００５５】この実施の形態の場合、ＤＭＡ転送は、ペ
イロードＦＩＦＯ１１３を中心として考え、このペイロ
ードＦＩＦＯ１１３からの送信、このペイロードＦＩＦ
Ｏへの受信のＤＭＡ転送を想定することにより、必要な
全てのＤＭＡ転送を定義するようにしている。

【００５６】すなわち、この実施の形態で行われる全て
のＤＭＡ転送を図示すると、図２に示すようなものとな
り、ペイロードＦＩＦＯ１１３からの送信のＤＭＡ転送
として、ＭＴＦ１１１へのＤＭＡ転送（図２のＤＭＡ
）と、パケットＦＩＦＯ１１４へのＤＭＡ転送（図２
のＤＭＡ）との２つを考え、また、ペイロードＦＩＦ
Ｏ１１３の受信のＤＭＡ転送として、ＭＲＦ１１２から
のＤＭＡ転送（図２のＤＭＡ）と、パケットＦＩＦＯ
１１４からのＤＭＡ転送（図２のＤＭＡ）との２つを
考えれば、全てのＤＭＡ転送が含まれることになる。

【００５７】このような観点から、この実施の形態で
は、ＤＭＡ制御用レジスタは、ペイロードＦＩＦＯ１１
３についての送信用制御レジスタおよび受信用制御レジ
スタと、送信用ＤＭＡ転送データ数レジスタおよび受信
用ＤＭＡ転送データ数レジスタとを含むものとされてい
る。

【００５８】ペイロードＦＩＦＯ１１３の送信用制御レ
ジスタおよび受信用制御レジスタの制御データの内容の
例を図３に示す。また、送信用ＤＭＡ転送データ数レジ
スタおよび受信用ＤＭＡ転送データ数レジスタの内容の
例を図４に示す。

【００５９】図４（Ａ）は、送信用ＤＭＡ転送データ数
レジスタに設定される制御データを示すものであって、
ＤＭＡ＿ＮｏＴｘは、ペイロードＦＩＦＯ１１３からＤ
ＭＡ転送される単位データ（Ｑｕａｄｌｅｔデータ）の
数を示している。また、図４（Ｂ）は、受信用ＤＭＡ転
送データ数レジスタに設定される制御データを示すもの
であって、ＤＭＡ＿ＮｏＲｘは、ＤＭＡ転送される単位
データ（Ｑｕａｄｌｅｔデータ）の数を示している。

【００６０】図３（Ａ）は、ＣＰＵ１２１によって送信
用制御レジスタに設定される制御データを示すものであ
る。この制御データは、１６ビットからなるもので、そ
のうち、最初の１ビット「ＳｅｌｅｃｔＴｘ」は、前記
２つの送信のＤＭＡ転送のいずれのＤＭＡ転送であるか
を設定するビットで、ＳｅｌｅｃｔＴｘ＝“１”のと
き、ペイロードＦＩＦＯ１１３→パケットＦＩＦＯ１１
４の方向のＤＭＡ転送を行なうことを指示し、Ｓｅｌｅ
ｃｔＴｘ＝“０”のとき、ペイロードＦＩＦＯ１１３→
ＭＴＦ１１１の方向のＤＭＡ転送を行なうことを指示す
るものである。

【００６１】次の１ビット「ＤＭＡ＿ＳｔａｒｔＴｘ」
は、このビットに“１”が書き込まれることで、ペイロ
ードＦＩＦＯ１１３→パケットＦＩＦＯ１１４／ＭＲＦ
１１２間で、前述したＤＭＡ＿ＮｏＴｘで指定される数
のＱｕａｄｌｅｔデータのＤＭＡ転送が開始される。こ
のビット「ＤＭＡ＿ＳｔａｒｔＴｘ」は、転送終了時に
はクリアされて“０”とされ、また、転送処理中にこの
ビットに“０”を書き込むことで、転送処理を即時中止
することができる。

【００６２】また、「ＴｘＦＩＦＯＮｏ」の２ビット
は、ペイロードＦＩＦＯ１１３からＤＭＡ転送を行なう
転送先のＭＴＦ１１１を指定する。すなわち、ＭＴＦ１
１１は、複数個のＦＩＦＯメモリからなるので、その複
数個のＦＩＦＯメモリのうちのどのＦＩＦＯメモリに転
送するかを指定する。このビット「ＴｘＦＩＦＯＮｏ」
は、「ＳｅｌｅｃｔＴｘ」＝“０”のときにのみ有効で
ある。

【００６３】その次の１ビット「ＴｘＤＣＴｏｐ」は、
これが“１”であるときに、ＤＭＡ転送の最初の単位デ
ータ（Ｑｕａｄｌｅｔデータ）がパケットの先頭である
ことを示す。なお、このビット「ＴｘＤＣＴｏｐ」が
“１”であるときには、ＤＭＡ転送先でも、ＤＭＡ転送
の最初の単位データ（Ｑｕａｄｌｅｔデータ）がパケッ
トの先頭であることを反映する。

【００６４】次の１ビット「ＴｘＤＣＥｎｄ」は、これ
が“１”であるときに、ＤＭＡ転送の最後の単位データ
（Ｑｕａｄｌｅｔデータ）がパケットの最後であること
を示す。なお、このビット「ＴｘＤＣＥｎｄ」が“１”
であるときには、ＤＭＡ転送先でも、ＤＭＡ転送の最後
の単位データ（Ｑｕａｄｌｅｔデータ）がパケットの最
後であることを反映する。

【００６５】その次の１ビット「ＴｘＣｏｐｙＤＣ」
は、これが“１”であるときに、送信元のＤＣ情報（Ｔ
ｏｐ（先頭）、Ｅｎｄ（最後））を転送先に送ることを
指示する。

【００６６】最後の１ビット「ＩｎＤＭＡＴｘ」は、こ
れが“１”であるときに、ＤＭＡ転送処理中であること
を示す。このビット「ＩｎＤＭＡＴｘ」は、ＤＭＡ転送
の開始でセットされ、ＤＭＡ転送の終了（中止を含む）
でクリアされる。

【００６７】図３（Ｂ）は、ＣＰＵ１２１によって受信
用制御レジスタに設定される制御データを示すものであ
る。この制御データも、１６ビットからなるもので、そ
のうち、最初の１ビット「ＳｅｌｅｃｔＲｘ」は、前記
２つの受信のＤＭＡ転送のいずれのＤＭＡ転送であるか
を設定するビットで、ＳｅｌｅｃｔＲｘ＝“１”のと
き、パケットＦＩＦＯ１１４→ペイロードＦＩＦＯ１１
３の方向のＤＭＡ転送を行なうことを指示し、Ｓｅｌｅ
ｃｔＲｘ＝“０”のとき、ＭＲＦ１１２→ペイロードＦ
ＩＦＯ１１３の方向のＤＭＡ転送を行なうことを指示す
るものである。

【００６８】次の１ビット「ＤＭＡ＿ＳｔａｒｔＲｘ」
は、このビットに“１”が書き込まれることで、パケッ
トＦＩＦＯ１１４／ＭＲＦ１１２→ペイロードＦＩＦＯ
１１３間で、前述したＤＭＡ＿ＮｏＲｘで指定される数
のＱｕａｄｌｅｔデータのＤＭＡ転送が開始される。こ
のビット「ＤＭＡ＿ＳｔａｒｔＲｘ」は、転送終了時に
はクリアされて“０”とされ、また、転送処理中にこの
ビットに“０”を書き込むことで、転送処理を即時中止
することができる。

【００６９】「ＲｘＤＣＴｏｐ」のビットは、これが
“１”であるときに、ＤＭＡ転送の最初の単位データ
（Ｑｕａｄｌｅｔデータ）がパケットの先頭であること
を示す。なお、このビット「ＲｘＤＣＴｏｐ」が“１”
であるときには、ＤＭＡ転送先でも、ＤＭＡ転送の最初
の単位データ（Ｑｕａｄｌｅｔデータ）がパケットの先
頭であることを反映する。

【００７０】次の１ビット「ＲｘＤＣＥｎｄ」は、これ
が“１”であるときに、ＤＭＡ転送の最後の単位データ
（Ｑｕａｄｌｅｔデータ）がパケットの最後であること
を示す。なお、このビット「ＲｘＤＣＥｎｄ」が“１”
であるときには、ＤＭＡ転送先でも、ＤＭＡ転送の最後
の単位データ（Ｑｕａｄｌｅｔデータ）がパケットの最
後であることを反映する。

【００７１】その次の１ビット「ＲｘＣｏｐｙＤＣ」
は、これが“１”であるときに、送信元にあるパケット
の先頭および最後を示す情報（これを以下ＤＣ情報とい
う）を転送先に送ることを指示していることを示す。

【００７２】最後の１ビット「ＩｎＤＭＡＲｘ」は、こ
れが“１”であるときに、ＤＭＡ転送処理中であること
を示す。このビット「ＩｎＤＭＡＲｘ」は、ＤＭＡ転送
の開始でセットされ、ＤＭＡ転送の終了（中止を含む）
でクリアされる。

【００７３】図５に、ＦＩＦＯメモリ１１１、１１２、
１１３、１１４の格納データの構造について示す。すな
わち、各ＦＩＦＯメモリ１１１〜１１４には、Ｑｕａｄ
ｌｅｔデータ単位でデータが格納されるが、各Ｑｕａｄ
ｌｅｔデータ単位毎に、パケットの先頭または最後を示
す情報ＤＣ＿ＴｏｐまたはＤＣ＿ＥｎｄからなるＤＣ情
報が付加されている。前述したＤＭＡ転送に際してのパ
ケットの先頭または最後の反映は、このＤＣ情報の書き
込みである。

【００７４】以上のような構成のＩＥＥＥ１３９４イン
ターフェース装置の動作について、以下に説明する。

【００７５】まず、アイソクロナス通信を行なうときに
は、スイッチ回路１４０がアイソクロナスＦＩＦＯメモ
リ１３０側に切り換えられる。そして、ＩＥＥＥ１３９
４バス２００から受信したアイソクロナスパケットが、
外部インターフェース部１０１を通じて取り込まれ、ア
イソクロナスＦＩＦＯメモリ１３０に格納され、パケッ
ト分解される。そして、アイソクロナスＦＩＦＯメモリ
１３０から読み出されたデータは、スイッチ回路１４０
およびシステムインターフェース部１０５を通じて内部
信号処理系３００に転送される。

【００７６】また、内部信号処理系３００からのデータ
は、システムインターフェース部１０５およびスイッチ
回路１４０を通じてアイソクロナスＦＩＦＯメモリ１３
０に転送されて格納される。そして、このアイソクロナ
スＦＩＦＯメモリ１３０のデータがアイソクロナスパケ
ットとされ、外部インターフェース部１０１を通じてＩ
ＥＥＥ１３９４バス２００に送出される。

【００７７】次に、非同期通信（アシンクロナス通信）
について説明する。この実施の形態においては、非同期
通信を行なう場合であって、データが例えば静止画デー
タなどのように、データサイズが大きいものの場合に
は、アシンクロナスストリームのデータ通信を行なう。
その他の制御データやステートデータの通信の場合に
は、従来と同様の非同期通信を行なう。

【００７８】ＩＥＥＥ１３９４インターフェース装置１
００から送信するデータをアシンクロナスストリームと
するか、その他の非同期通信によるものとするかは、例
えば、ホストバス４００を通じてホストコンピュータか
ら指示され、ＣＰＵ１２１が制御する。この場合、ホス
トコンピュータは、非同期通信により送信しようとする
データのデータサイズを判別し、データサイズが大きい
場合には、アシンクロナスストリームによる通信を行な
うように指示する。

【００７９】なお、例えば静止画データ、オーディオデ
ータなどというように、アシンクロナスストリームによ
る通信を行なうデータの種類を、予め定めておき、アシ
ンクロナス通信により送信しようとする際に、ホストコ
ンピュータが、データの種類を判別し、その判別結果に
基づいてアシンクロナスストリームによる通信を行なう
かどうかを指示するようにしても良い。

【００８０】受信したデータがアシンクロナスストリー
ムのものか、それ以外かは、パケットヘッダにより判別
することができる。

【００８１】そして、ＩＥＥＥ１３９４インターフェー
ス装置１００において、アシンクロナスストリームのデ
ータを取り扱うときには、つまり、データサイズが大き
い場合や予め定められた種類のデータの場合には、ＦＩ
ＦＯメモリ１１１〜１１４間では、ＤＭＡ転送を行なう
ようにする。

【００８２】このＩＥＥＥ１３９４インターフェース装
置１００における非同期通信によりアシンクロナススト
リームのデータ送受の流れの概要を、説明する。

【００８３】この実施の形態のインターフェース装置１
００においては、アシンクロナスストリームにおいて
は、ＭＰＥＧ（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐ
ｅｒｔｓ Ｇｒｏｕｐ）２方式やＤＶ（Ｄｉｇｉｔａｌ
Ｖｉｄｅｏ）方式により圧縮された動画ビデオ信号
や、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ
Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）方式により圧縮された静
止画ビデオ信号が、所定の大きさのパケット単位で伝送
されるものとしている。

【００８４】前述した図２は、この場合のデータの流れ
を説明するための図でもある。まず、ＩＥＥＥ１３９４
バス２００からのデータを受信する場合の流れについて
説明する。なお、ＩＥＥＥ１３９４インターフェース装
置１００は、電子機器５００内に設けられ、内部信号処
理系３００、ホストバス４００およびホストコンピュー
タは、この電子機器５００の内部に設けられるものであ
る。

【００８５】ＩＥＥＥ１３９４バス２００を通じて送ら
れてきたアシンクロナスストリームは、外部インターフ
ェース部１０１を通じてＭＲＦ１１２に格納される。こ
のＭＲＦ１１２に格納されたパケットデータは、ＤＭＡ
コントローラ１１５の制御に基づき、ペイロードＦＩＦ
Ｏ１１３にＤＭＡ転送される。このときのＤＭＡ転送
は、４バイト単位、つまりＱｕａｄｌｅｔデータ単位で
行なわれる。後述する他のＤＭＡ転送においても、全て
Ｑｕａｄｌｅｔデータ単位で行なわれるものである。

【００８６】次に、ペイロードＦＩＦＯ１１３に格納さ
れたパケットデータは、ＤＭＡコントローラ１１５の制
御に基づき、パケットＦＩＦＯ１１４にＤＭＡ転送され
る。パケットＦＩＦＯ１１４に格納されたデータについ
ては、ヘッダ付加／分離部１１６でパケットヘッダが分
離され、それがレジスタ１２４を通じてＣＰＵ１２１に
より解釈されるようにされている。

【００８７】そして、パケット分解されたデータは、パ
ケットＦＩＦＯ１１４からペイロードＦＩＦＯ１１３に
ＤＭＡ転送される。そして、ペイロードＦＩＦＯ１１３
からスイッチ回路１４０およびシステムインターフェー
ス部１０５を通じて内部信号処理系３００に転送され
る。

【００８８】ＦＩＦＯメモリ１１１〜１１４間のＤＭＡ
転送は、１パケットで終了させる必要はなく、複数個の
パケットをまとめて１単位としてＤＭＡ転送することも
できるし、１パケットを分割したものの単位でＤＭＡ転
送することもできる。

【００８９】ＤＭＡ転送時におけるＤＭＡコントローラ
１１５の制御動作を、以下に、図６〜図１１を参照しな
がら説明する。図６〜図８は、ペイロードＦＩＦＯ１１
３からの送信の場合のＤＭＡ転送のためのＤＭＡコント
ローラ１１５の制御動作のフローチャートである。ま
た、図９〜図１１は、ペイロードＦＩＦＯ１１３が受信
側となる場合のＤＭＡ転送のためのＤＭＡコントローラ
１１５の制御動作のフローチャートである。

【００９０】まず、図６〜図８の送信の場合について説
明する。ＤＭＡコントローラ１１５は、送信用の制御用
レジスタの「ＤＭＡ＿ｓｔａｒｔＴｘ」のビットを参照
する（ステップＳ１０１）。そして、ビット「ＤＭＡ＿
ｓｔａｒｔＴｘ」が“１”になったことを確認すると、
ペイロードＦＩＦＯ１１３から送信する方向のＤＭＡ転
送を行なうものと認識して、送信用ＤＭＡ転送データレ
ジスタの「ＤＭＡ＿ＮｏＴｘ」を参照し、ＤＭＡ転送す
るＱｕａｄｌｅｔデータ数を確認する（ステップＳ１０
２）。

【００９１】次に、送信用の制御用レジスタの「Ｓｅｌ
ｅｃｔＴｘ」のビットを参照し（ステップＳ１０３）、
ビット「ＳｅｌｅｃｔＴｘ」が“０”であれば、「Ｔｘ
ＦＩＦＯＮｏ」を参照して、送信先のＭＴＦ１１１のＦ
ＩＦＯを確認し（ステップＳ１０４）、ペイロードＦＩ
ＦＯ１１３からＭＴＦ１１１に向けたＤＭＡ転送を開始
するようにする（ステップＳ１０５）。

【００９２】一方、ビット「ＳｅｌｅｃｔＴｘ」が
“１”であれば、ペイロードＦＩＦＯ１１３からパケッ
トＦＩＦＯ１１４に向けたＤＭＡ転送を開始するように
する（ステップＳ１０６）。

【００９３】そして、ステップＳ１０５およびステップ
Ｓ１０６の後には、送信用の制御用レジスタの「ＴｘＣ
ｏｐｙＤＣ」のビットを参照し（ステップＳ１０７）、
このビット「ＴｘＣｏｐｙＤＣ」が“１”であれば、転
送元のＤＣ情報をＱｕａｄｌｅｔデータと共に、転送先
に転送することを意味すると認識して、図７に示す処理
を行い、ビット「ＴｘＣｏｐｙＤＣ」が“０”であれ
ば、転送元のＤＣ情報は転送先に転送しないことを意味
すると認識して、図８に示す処理を行う。

【００９４】ビット「ＴｘＣｏｐｙＤＣ」が“１”であ
ったときには、図７に示すように、送信用の制御用レジ
スタの「ＴｘＤＣＴｏｐ」のビットを参照し（ステップ
Ｓ１１１）、このビット「ＴｘＤＣＴｏｐ」が“１”で
あれば、ＤＭＡ転送の最初のＱｕａｄｌｅｔデータをパ
ケットの先頭と認識して転送し、そのことを転送先にも
反映させる（ステップＳ１１２）。ビット「ＴｘＤＣＴ
ｏｐ」が“０”であれば、ＤＭＡ転送の最初のＱｕａｄ
ｌｅｔデータを、ＤＣ情報と共にＤＭＡ転送する（ステ
ップＳ１１３）。

【００９５】また、ステップＳ１１２およびステップＳ
１１３の後には、ステップＳ１１４に進み、ＤＭＡ転送
しようとするデータが最後のＱｕａｄｌｅｔデータであ
るかどうか判別し、最後でなければ、ステップＳ１１３
に戻り、そのＱｕａｄｌｅｔデータを、ＤＣ情報と共に
ＤＭＡ転送する。

【００９６】ステップＳ１１４でＤＭＡ転送しようとす
るデータが最後のＱｕａｄｌｅｔデータであると判別し
たときには、送信用の制御用レジスタの「ＴｘＤＣＥｎ
ｄ」のビットを参照し（ステップＳ１１５）、このビッ
ト「ＴｘＤＣＥｎｄ」が“１”であれば、ＤＭＡ転送の
最後のＱｕａｄｌｅｔデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる（ステップ
Ｓ１１６）。ビット「ＴｘＤＣＥｎｄ」が“０”であれ
ば、ＤＭＡ転送の最後のＱｕａｄｌｅｔデータを、ＤＣ
情報と共にＤＭＡ転送する（ステップＳ１１７）。こう
して、送信用ＤＭＡ転送データレジスタの「ＤＭＡ＿Ｎ
ｏＴｘ」で示される、Ｑｕａｄｌｅｔデータ数のＤＭＡ
転送が終了したら、処理を終了する。

【００９７】ビット「ＴｘＣｏｐｙＤＣ」が“０”であ
ったときには、図８に示すように、送信用の制御用レジ
スタの「ＴｘＤＣＴｏｐ」のビットを参照し（ステップ
Ｓ１２１）、このビット「ＴｘＤＣＴｏｐ」が“１”で
あれば、ＤＭＡ転送の最初のＱｕａｄｌｅｔデータをパ
ケットの先頭と認識して転送し、そのことを転送先にも
反映させる（ステップＳ１２２）。ビット「ＴｘＤＣＴ
ｏｐ」が“０”であれば、ＤＭＡ転送の最初のＱｕａｄ
ｌｅｔデータをＤＭＡ転送する（ステップＳ１１３）。
このとき、転送元のＤＣ情報は転送しない。

【００９８】また、ステップＳ１２２およびステップＳ
１２３の後には、ステップＳ１２４に進み、ＤＭＡ転送
しようとするデータが最後のＱｕａｄｌｅｔデータであ
るかどうか判別し、最後でなければ、ステップＳ１２３
に戻り、そのＱｕａｄｌｅｔデータをＤＭＡ転送する。

【００９９】ステップＳ１２４でＤＭＡ転送しようとす
るデータが最後のＱｕａｄｌｅｔデータであると判別し
たときには、送信用の制御用レジスタの「ＴｘＤＣＥｎ
ｄ」のビットを参照し（ステップＳ１２５）、このビッ
ト「ＴｘＤＣＥｎｄ」が“１”であれば、ＤＭＡ転送の
最後のＱｕａｄｌｅｔデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる（ステップ
Ｓ１２６）。ビット「ＴｘＤＣＥｎｄ」が“０”であれ
ば、ＤＭＡ転送の最後のＱｕａｄｌｅｔデータをＤＭＡ
転送する（ステップＳ１２７）。このとき、転送元のＤ
Ｃ情報は転送しない。

【０１００】こうして、送信用ＤＭＡ転送データレジス
タの「ＤＭＡ＿ＮｏＴｘ」で示される、Ｑｕａｄｌｅｔ
データ数のＤＭＡ転送が終了したら、処理を終了する。

【０１０１】次に、図９〜図１１の受信の場合について
説明する。ＤＭＡコントローラ１１５は、受信用の制御
用レジスタの「ＤＭＡ＿ｓｔａｒｔＲｘ」のビットを参
照する（ステップＳ１３１）。そして、ビット「ＤＭＡ
＿ｓｔａｒｔＲｘ」が“１”になったことを確認する
と、ペイロードＦＩＦＯ１１３が受信する方向のＤＭＡ
を行なうものと認識して、受信用ＤＭＡ転送データレジ
スタの「ＤＭＡ＿ＮｏＲｘ」を参照し、ＤＭＡ転送する
Ｑｕａｄｌｅｔデータ数を確認する（ステップＳ１３
２）。

【０１０２】次に、受信用の制御用レジスタの「Ｓｅｌ
ｅｃｔＲｘ」のビットを参照し（ステップＳ１３３）、
ビット「ＳｅｌｅｃｔＲｘ」が“０”であれば、ＭＲＦ
１１２からペイロードＦＩＦＯ１１３に向けたＤＭＡ転
送を開始するようにする（ステップＳ１３４）。

【０１０３】一方、ビット「ＳｅｌｅｃｔＲｘ」が
“１”であれば、パケットＦＩＦＯ１１４からペイロー
ドＦＩＦＯ１１３に向けたＤＭＡ転送を開始するように
する（ステップＳ１３５）。

【０１０４】そして、ステップＳ１３４およびステップ
Ｓ１３５の後には、受信用の制御用レジスタの「ＲｘＣ
ｏｐｙＤＣ」のビットを参照し（ステップＳ１３６）、
このビット「ＲｘＣｏｐｙＤＣ」が“１”であれば、転
送元のＤＣ情報をＱｕａｄｌｅｔデータと共に、転送先
に転送することを意味すると認識して、図１０に示す処
理を行い、ビット「ＲｘＣｏｐｙＤＣ」が“０”であれ
ば、転送元のＤＣ情報は転送先に転送しないことを意味
すると認識して、図１１に示す処理を行う。

【０１０５】ビット「ＲｘＣｏｐｙＤＣ」が“１”であ
ったときには、図１０に示すように、受信用の制御用レ
ジスタの「ＲｘＤＣＴｏｐ」のビットを参照し（ステッ
プＳ１４１）、このビット「ＲｘＤＣＴｏｐ」が“１”
であれば、ＤＭＡ転送の最初のＱｕａｄｌｅｔデータを
パケットの先頭と認識して転送し、そのことを転送先に
も反映させる（ステップＳ１４２）。ビット「ＲｘＤＣ
Ｔｏｐ」が“０”であれば、ＤＭＡ転送の最初のＱｕａ
ｄｌｅｔデータを、ＤＣ情報と共にＤＭＡ転送する（ス
テップＳ１４３）。

【０１０６】また、ステップＳ１４２およびステップＳ
１４３の後には、ステップＳ１４４に進み、ＤＭＡ転送
しようとするデータが最後のＱｕａｄｌｅｔデータであ
るかどうか判別し、最後でなければ、ステップＳ１４３
に戻り、そのＱｕａｄｌｅｔデータを、ＤＣ情報と共に
ＤＭＡ転送する。

【０１０７】ステップＳ１４４でＤＭＡ転送しようとす
るデータが最後のＱｕａｄｌｅｔデータであると判別し
たときには、受信用の制御用レジスタの「ＲｘＤＣＥｎ
ｄ」のビットを参照し（ステップＳ１４５）、このビッ
ト「ＲｘＤＣＥｎｄ」が“１”であれば、ＤＭＡ転送の
最後のＱｕａｄｌｅｔデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる（ステップ
Ｓ１４６）。ビット「ＲｘＤＣＥｎｄ」が“０”であれ
ば、ＤＭＡ転送の最後のＱｕａｄｌｅｔデータを、ＤＣ
情報と共にＤＭＡ転送する（ステップＳ１４７）。こう
して、受信用ＤＭＡ転送データレジスタの「ＤＭＡ＿Ｎ
ｏＲｘ」で示される、Ｑｕａｄｌｅｔデータ数のＤＭＡ
転送が終了したら、処理を終了する。

【０１０８】ＤＭＡ転送制御用レジスタのビット「Ｒｘ
ＣｏｐｙＤＣ」が“０”であったときには、図１１に示
すように、受信用の制御用レジスタの「ＲｘＤＣＴｏ
ｐ」のビットを参照し（ステップＳ１５１）、このビッ
ト「ＲｘＤＣＴｏｐ」が“１”であれば、ＤＭＡ転送の
最初のＱｕａｄｌｅｔデータをパケットの先頭と認識し
て転送し、そのことを転送先にも反映させる（ステップ
Ｓ１５２）。ビット「ＲｘＤＣＴｏｐ」が“０”であれ
ば、ＤＭＡ転送の最初のＱｕａｄｌｅｔデータをＤＭＡ
転送する（ステップＳ１４３）。このとき、転送元のＤ
Ｃ情報は転送しない。

【０１０９】また、ステップＳ１５２およびステップＳ
１５３の後には、ステップＳ１５４に進み、ＤＭＡ転送
しようとするデータが最後のＱｕａｄｌｅｔデータであ
るかどうか判別し、最後でなければ、ステップＳ１５３
に戻り、そのＱｕａｄｌｅｔデータをＤＭＡ転送する。

【０１１０】ステップＳ１５４でＤＭＡ転送しようとす
るデータが最後のＱｕａｄｌｅｔデータであると判別し
たときには、受信用の制御用レジスタの「ＲｘＤＣＥｎ
ｄ」のビットを参照し（ステップＳ１５５）、このビッ
ト「ＲｘＤＣＥｎｄ」が“１”であれば、ＤＭＡ転送の
最後のＱｕａｄｌｅｔデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる（ステップ
Ｓ１５６）。ビット「ＲｘＤＣＥｎｄ」が“０”であれ
ば、ＤＭＡ転送の最後のＱｕａｄｌｅｔデータをＤＭＡ
転送する（ステップＳ１５７）。このとき、転送元のＤ
Ｃ情報は転送しない。

【０１１１】こうして、受信用ＤＭＡ転送データレジス
タの「ＤＭＡ＿ＮｏＲｘ」で示される、Ｑｕａｄｌｅｔ
データ数のＤＭＡ転送が終了したら、処理を終了する。

【０１１２】以上説明したようなＤＭＡ制御用レジスタ
の設定情報を用いてＤＭＡ転送を行なうようにしたこと
により、外部バスとしてのＩＥＥＥ１３９４バス２００
と、ＩＥＥＥ１３９４インターフェース装置１００の内
部バス１０２、１０３との間でパケットのやり取りを行
なう際の処理時間の短縮および制御用のＣＰＵ１２１、
延いては電子機器５００のホストコンピュータの負荷の
軽減を実現することができる。

【０１１３】そして、その際に、制御用レジスタの「Ｔ
ｘＤＣＴｏｐ」、「ＴｘＤＣＥｎｄ」、「ＲｘＤＣＴｏ
ｐ」、「ＲｘＤＣＥｎｄ」、「ＴｘＣｏｐｙＤＣ」、
「ＲｘＣｏｐｙＤＣ」の情報を用いることにより、 元の一つのパケットをそのまま一つのパケットとし
て、 元の一つのパケットを複数個のパケットとして 複数個のパケットを複数個のパケットとして、 元の複数個のパケットをそのまま複数個のパケットと
して、 複数個のパケットを１個のパケットとして、 ＤＭＡ伝送することができる。

【０１１４】次に、以上説明したＤＭＡ転送を用いると
共に、前述したＭＴＦ書き込み用レジスタの３個のレジ
スタへのＣＰＵ１２１による書き込みデータ転送との組
み合わせによるデータの転送（ＩＥＥＥ１３９４バス２
００への送出の場合）のいくつかの方法について、図１
２〜図１７を参照しながら説明する。

【０１１５】なお、図１２〜図１７において、「ＭＴＦ
Ｗｒｉｔｅ１」「ＭＴＦＷｒｉｔｅ２」「ＭＴＦＷｒｉ
ｔｅ３」は、前述したＭＴＦ書き込み用レジスタで、レ
ジスタ「ＭＴＦＷｒｉｔｅ１」はパケット先頭レジス
タ、レジスタ「ＭＴＦＷｒｉｔｅ２」はパケット中間レ
ジスタ、「ＭＴＦＷｒｉｔｅ３」はパケット最後レジス
タである。

【０１１６】図１２に示す非同期データの転送方法は、
上述したＤＭＡ転送を用いずに、ＭＴＦ書き込み用レジ
スタのみを用いてパケットを転送する場合の例である。
すなわち、この例の場合には、ＣＰＵ１２１は、まずパ
ケットの先頭のＱｕａｄｌｅｔデータを、ＭＴＦ書き込
み用レジスタの「ＭＴＦＷｒｉｔｅ１」に書き込む。す
ると、ＭＴＦ１１１には、それがパケットの先頭として
転送される。

【０１１７】次に、パケットの２番目以降のＱｕａｄｌ
ｅｔデータを、ＭＴＦ書き込み用レジスタの「ＭＴＦＷ
ｒｉｔｅ２」に順次に書き込み、転送を行なう。つま
り、１つのＱｕａｄｌｅｔデータを「ＭＴＦＷｒｉｔｅ
２」に書き込み、ＭＴＦ１１１に転送したら、次のＱｕ
ａｄｌｅｔデータを「ＭＴＦＷｒｉｔｅ２」に書き込
み、ＭＴＦ１１１に転送するというようにして、パケッ
トの中間のＱｕａｄｌｅｔデータを順次にＭＴＦ１１１
に転送する。

【０１１８】そして、パケットの最後のＱｕａｄｌｅｔ
データは、ＭＴＦ書き込み用レジスタの「ＭＴＦＷｒｉ
ｔｅ３」に書き込む。すると、ＭＴＦ１１１には、それ
がパケットの最後として転送される。パケットの最後の
ＱｕａｄｌｅｔデータのＭＴＦ１１１への転送が終了す
ると、ＭＴＦ１１１からデータが外部インターフェース
部１０１を通じてＩＥＥＥ１３９４バス２００に送出さ
れる。

【０１１９】次に、ＤＭＡ転送のみによってペイロード
ＦＩＦＯ１１３からＭＴＦ１１１に転送する場合を図１
３を参照して説明する。この例の場合には、ＣＰＵ１２
１により、ＤＭＡ制御用レジスタの送信用レジスタのビ
ット「ＳｅｌｅｃｔＴｘ」は“０”に設定され、また、
「ＴｘＤＣＴｏｐ」および「ＴｘＤＣＥｎｄ」の各ビッ
トは、共に“１”に設定される。さらに、ＣＰＵ１２１
により、ＤＭＡ転送するＱｕａｄｌｅｔデータの数が、
ＤＭＡ転送データ数レジスタの送信用レジスタに、「Ｄ
ＭＡ＿ＮｏＴｘ」として設定される。

【０１２０】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
されると、ＤＭＡコントローラ１１５によりペイロード
ＦＩＦＯ１１３からＭＴＦ１１１へのＤＭＡ転送が上述
したようにＱｕａｄｌｅｔデータ単位で実行される。こ
のとき、ＤＭＡ転送の最初のＱｕａｄｌｅｔデータがパ
ケットの先頭として転送され、転送先であるＭＴＦ１１
１にも、それが反映される。

【０１２１】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送されると、それがパケットの最後のデータであ
るとされ、転送先であるＭＴＦ１１１にも、それが反映
される。そして、この最後のデータの転送が終了する
と、ＭＴＦ１１１からデータが外部インターフェース部
１０１を通じてＩＥＥＥ１３９４バス２００に送出され
る。

【０１２２】次に、図１４に示す非同期データの転送方
法は、パケットヘッダはＭＴＦ書き込み用レジスタ「Ｍ
ＴＦＷｒｉｔｅ１」および「ＭＴＦＷｒｉｔｅ２」を用
いてＭＴＦ１１１に転送し、パケットのペイロードデー
タ（データフィールド、以下同じ）は、ペイロードＦＩ
ＦＯ１１３からＭＴＦ１１１にＤＭＡ転送する方法であ
る。そして、この図１４の方法では、ＤＭＡ転送の最後
のＱｕａｄｌｅｔデータをパケットの最後として転送す
るようにする。

【０１２３】この例の場合には、ＣＰＵ１２１は、ま
ず、パケットの先頭（パケットヘッダの先頭）のＱｕａ
ｄｌｅｔデータを、ＭＴＦ書き込み用レジスタの「ＭＴ
ＦＷｒｉｔｅ１」に書き込む。すると、ＭＴＦ１１１に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの２番目以降のＱｕａｄｌｅｔデータを、
ＭＴＦ書き込み用レジスタの「ＭＴＦＷｒｉｔｅ２」に
順次に書き込み、パケットヘッダのＭＴＦ１１１への転
送を行なう。

【０１２４】また、ＣＰＵ１２１により、ＤＭＡ制御用
レジスタの送信用レジスタのビット「ＳｅｌｅｃｔＴ
ｘ」は“０”に設定され、また、「ＴｘＤＣＴｏｐ」の
ビットは“０”とされ、また、「ＴｘＤＣＥｎｄ」のビ
ットは“１”に設定される。さらに、ＣＰＵ１２１によ
り、ＤＭＡ転送するＱｕａｄｌｅｔデータの数が、ＤＭ
Ａ転送データ数レジスタの送信用レジスタに、「ＤＭＡ
＿ＮｏＴｘ」として設定される。この設定は、パケット
ヘッダの転送の前でも後でもよい。

【０１２５】そして、前述したパケットヘッダの転送が
終了した後、ＤＭＡ制御用レジスタの送信用レジスタの
ビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”にされる。
すると、ＤＭＡコントローラ１１５により、ペイロード
ＦＩＦＯ１１３からのＤＭＡ転送が上述したようにＱｕ
ａｄｌｅｔデータ単位で実行される。このとき、「Ｔｘ
ＤＣＴｏｐ」＝“０”であるので、ＤＭＡ転送の最初の
Ｑｕａｄｌｅｔデータはパケットの先頭とは扱われな
い。

【０１２６】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送されると、「ＴｘＤＣＥｎｄ」＝“１”である
ので、それがパケットの最後のデータであるとされ、転
送先であるＭＴＦ１１１にも、それが反映される。そし
て、この最後のデータの転送が終了すると、ＭＴＦ１１
１からデータが外部インターフェース部１０１を通じて
ＩＥＥＥ１３９４バス２００に送出される。

【０１２７】次に、図１５に示す非同期データの転送方
法においては、パケットヘッダはＭＴＦ書き込み用レジ
スタ「ＭＴＦＷｒｉｔｅ１」および「ＭＴＦＷｒｉｔｅ
２」を用いてＭＴＦ１１１に転送し、パケットのペイロ
ードデータは、ペイロードＦＩＦＯ１１３からＭＴＦ１
１１にＤＭＡ転送する。そして、パケットの最後のＱｕ
ａｄｌｅｔデータは、ＭＴＦ書き込み用レジスタ「ＭＴ
ＦＷｒｉｔｅ３」を用いて転送する方法である。

【０１２８】この例の場合には、ＣＰＵ１２１は、ま
ず、パケットの先頭（パケットヘッダの先頭）のＱｕａ
ｄｌｅｔデータを、ＭＴＦ書き込み用レジスタの「ＭＴ
ＦＷｒｉｔｅ１」に書き込む。すると、ＭＴＦ１１１に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの２番目以降のＱｕａｄｌｅｔデータを、
ＭＴＦ書き込み用レジスタの「ＭＴＦＷｒｉｔｅ２」に
順次に書き込み、パケットヘッダのＭＴＦ１１１への転
送を行なう。

【０１２９】また、ＣＰＵ１２１により、ＤＭＡ制御用
レジスタの送信用レジスタのビット「ＳｅｌｅｃｔＴ
ｘ」は“０”に設定され、また、「ＴｘＤＣＴｏｐ」お
よび「ＴｘＤＣＥｎｄ」のビットは、それぞれ“０”に
設定される。さらに、ＣＰＵ１２１により、ＤＭＡ転送
するＱｕａｄｌｅｔデータの数が、ＤＭＡ転送データ数
レジスタの送信用レジスタに、「ＤＭＡ＿ＮｏＴｘ」と
して設定される。以上の設定は、パケットヘッダの転送
の前でも後でもよい。

【０１３０】そして、前記パケットヘッダの転送が終了
した後、ＤＭＡ制御用レジスタの送信用レジスタのビッ
ト「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”にされる。する
と、ＤＭＡコントローラ１１５により、ペイロードＦＩ
ＦＯ１１３からのＤＭＡ転送が上述したようにＱｕａｄ
ｌｅｔデータ単位で実行される。このとき、ＤＭＡ転送
の最初および最後のＱｕａｄｌｅｔデータは、パケット
の先頭および最後とは扱われない。

【０１３１】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、ＣＰＵ１２１により、ＭＴＦ書き込
み用レジスタ「ＭＴＦＷｒｉｔｅ３」にパケットの最後
のＱｕａｄｌｅｔデータが書き込まれ、ＭＴＦ１１１に
転送される。そして、この最後のデータの転送が終了す
ると、ＭＴＦ１１１からデータが外部インターフェース
部１０１を通じてＩＥＥＥ１３９４バス２００に送出さ
れる。

【０１３２】次に、図１６に示す非同期データの転送方
法は、パケットヘッダはＭＴＦ書き込み用レジスタ「Ｍ
ＴＦＷｒｉｔｅ１」および「ＭＴＦＷｒｉｔｅ２」を用
いてＭＴＦ１１１に転送し、パケットのペイロードデー
タは、ペイロードＦＩＦＯ１１３からＭＴＦ１１１に、
複数回（図１６の例では３回）のＤＭＡ転送によって転
送する方法である。そして、複数回のＤＭＡ転送の最後
のＱｕａｄｌｅｔデータをパケットの最後として転送す
るようにする。

【０１３３】この例の場合には、ＣＰＵ１２１は、ま
ず、パケットの先頭（パケットヘッダの先頭）のＱｕａ
ｄｌｅｔデータを、ＭＴＦ書き込み用レジスタの「ＭＴ
ＦＷｒｉｔｅ１」に書き込む。すると、ＭＴＦ１１１に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの２番目以降のＱｕａｄｌｅｔデータを、
ＭＴＦ書き込み用レジスタの「ＭＴＦＷｒｉｔｅ２」に
順次に書き込み、パケットヘッダの転送を行なう。

【０１３４】そして、ＣＰＵ１２１により、第１回目の
ＤＭＡ転送のために、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＳｅｌｅｃｔＴｘ」は“０”に設定さ
れ、また、「ＴｘＤＣＴｏｐ」および「ＴｘＤＣＥｎ
ｄ」のビットは、それぞれ“０”に設定される。さら
に、ＣＰＵ１２１により、第１回目にＤＭＡ転送するＱ
ｕａｄｌｅｔデータの数が、ＤＭＡ転送データ数レジス
タの送信用レジスタに、「ＤＭＡ＿ＮｏＴｘ」として設
定される。この第１回目のＤＭＡ転送のための設定は、
パケットヘッダの転送の前でも後でもよい。

【０１３５】そして、前記パケットヘッダの転送が終了
した後、ＤＭＡ制御用レジスタの送信用レジスタのビッ
ト「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”にされる。する
と、ＤＭＡコントローラ１１５により、ペイロードＦＩ
ＦＯ１１３からのＤＭＡ転送が上述したようにＱｕａｄ
ｌｅｔデータ単位で実行される。このとき、「ＴｘＤＣ
Ｔｏｐ」＝“０”、「ＴｘＤＣＥｎｄ」＝“０”である
ので、ＤＭＡ転送の最初および最後のＱｕａｄｌｅｔデ
ータは、パケットの先頭および最後とは扱われない。

【０１３６】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、第２回目のＤＭＡ転送のために、Ｃ
ＰＵ１２１により、ＤＭＡ制御用レジスタの送信用レジ
スタのビット「ＳｅｌｅｃｔＴｘ」は“０”に設定さ
れ、また、「ＴｘＤＣＴｏｐ」および「ＴｘＤＣＥｎ
ｄ」のビットは、それぞれ“０”に設定される（第１回
目の設定と同じであるので、この設定は不要としてもよ
い）。さらに、ＣＰＵ１２１により、第２回目にＤＭＡ
転送するＱｕａｄｌｅｔデータの数が、ＤＭＡ転送デー
タ数レジスタの送信用レジスタに、「ＤＭＡ＿ＮｏＴ
ｘ」として設定される。

【０１３７】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
される。すると、ＤＭＡコントローラ１１５により、ペ
イロードＦＩＦＯ１１３からの第２回目のＤＭＡ転送が
上述したようにＱｕａｄｌｅｔデータ単位で実行され
る。このときも、ＤＭＡ転送の最初および最後のＱｕａ
ｄｌｅｔデータは、パケットの先頭および最後とは扱わ
れない。

【０１３８】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、第３回目のＤＭＡ転送のために、Ｃ
ＰＵ１２１により、ＤＭＡ制御用レジスタの送信用レジ
スタのビット「ＳｅｌｅｃｔＴｘ」は“０”に設定さ
れ、また、「ＴｘＤＣＴｏｐ」のビットは“０”および
「ＴｘＤＣＥｎｄ」のビットは“１”に設定される（第
２回目の設定とは「ＴｘＤＣＥｎｄ」のビットのみが異
なるので、この「ＴｘＤＣＥｎｄ」のビットのみを設定
するようにしててもよい）。さらに、ＣＰＵ１２１によ
り、第３回目にＤＭＡ転送するＱｕａｄｌｅｔデータの
数が、ＤＭＡ転送データ数レジスタの送信用レジスタ
に、「ＤＭＡ＿ＮｏＴｘ」として設定される。

【０１３９】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
される。すると、ＤＭＡコントローラ１１５により、ペ
イロードＦＩＦＯ１１３からの第２回目のＤＭＡ転送が
上述したようにＱｕａｄｌｅｔデータ単位で実行され
る。

【０１４０】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送されると、「ＴｘＤＣＥｎｄ」＝“１”である
ので、それがパケットの最後のデータであるとされ、転
送先であるＭＴＦ１１１にも、それが反映される。そし
て、この最後のデータの転送が終了すると、ＭＴＦ１１
１からデータが外部インターフェース部１０１を通じて
ＩＥＥＥ１３９４バス２００に送出される。

【０１４１】次に、図１７に示す非同期データの転送方
法は、パケットヘッダをＭＴＦ書き込み用レジスタ「Ｍ
ＴＦＷｒｉｔｅ１」および「ＭＴＦＷｒｉｔｅ２」を用
いてＭＴＦ１１１に転送し、パケットのペイロードデー
タは、ペイロードＦＩＦＯ１１３からＭＴＦ１１１に、
複数回（図１６の例では３回）のＤＭＡ転送によって転
送する。そして、パケットの最後のＱｕａｄｌｅｔデー
タは、ＭＴＦ書き込み用レジスタ「ＭＴＦＷｒｉｔｅ
３」を用いて転送する。

【０１４２】この例の場合には、ＣＰＵ１２１は、ま
ず、パケットの先頭（パケットヘッダの先頭）のＱｕａ
ｄｌｅｔデータを、ＭＴＦ書き込み用レジスタの「ＭＴ
ＦＷｒｉｔｅ１」に書き込む。すると、ＭＴＦ１１１に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの２番目以降のＱｕａｄｌｅｔデータを、
ＭＴＦ書き込み用レジスタの「ＭＴＦＷｒｉｔｅ２」に
順次に書き込み、パケットヘッダの転送を行なう。

【０１４３】そして、ＣＰＵ１２１により、第１回目の
ＤＭＡ転送のために、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＳｅｌｅｃｔＴｘ」は“０”に設定さ
れ、また、「ＴｘＤＣＴｏｐ」および「ＴｘＤＣＥｎ
ｄ」のビットは、それぞれ“０”に設定される。さら
に、ＣＰＵ１２１により、第１回目にＤＭＡ転送するＱ
ｕａｄｌｅｔデータの数が、ＤＭＡ転送データ数レジス
タの送信用レジスタに、「ＤＭＡ＿ＮｏＴｘ」として設
定される。この第１回目のＤＭＡ転送のための設定は、
パケットヘッダの転送の前でも後でもよい。

【０１４４】そして、前記パケットヘッダの転送が終了
した後、ＤＭＡ制御用レジスタの送信用レジスタのビッ
ト「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”にされる。する
と、ＤＭＡコントローラ１１５により、ペイロードＦＩ
ＦＯ１１３からＭＴＦ１１１へのＤＭＡ転送が上述した
ようにＱｕａｄｌｅｔデータ単位で実行される。このと
き、ＤＭＡ転送の最初および最後のＱｕａｄｌｅｔデー
タは、パケットの先頭および最後とは扱われない。

【０１４５】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、第２回目のＤＭＡ転送のための制御
用レジスタの設定が、ＣＰＵ１２１により行われる。こ
の例の場合には、ＣＰＵ１２１により、第２回目にＤＭ
Ａ転送するＱｕａｄｌｅｔデータの数が、ＤＭＡ転送デ
ータ数レジスタの送信用レジスタに、「ＤＭＡ＿ＮｏＴ
ｘ」として設定される。

【０１４６】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
される。すると、ＤＭＡコントローラ１１５により、ペ
イロードＦＩＦＯ１１３からの第２回目のＤＭＡ転送が
上述したようにＱｕａｄｌｅｔデータ単位で実行され
る。このときも、ＤＭＡ転送の最初および最後のＱｕａ
ｄｌｅｔデータは、パケットの先頭および最後とは扱わ
れない。

【０１４７】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、第３回目のＤＭＡ転送のための制御
用レジスタの設定が、ＣＰＵ１２１により行われる。こ
の例の場合には、ＣＰＵ１２１により、第３回目にＤＭ
Ａ転送するＱｕａｄｌｅｔデータの数が、ＤＭＡ転送デ
ータ数レジスタの送信用レジスタに、「ＤＭＡ＿ＮｏＴ
ｘ」として設定される。

【０１４８】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
される。すると、ＤＭＡコントローラ１１５により、ペ
イロードＦＩＦＯ１１３からの第２回目のＤＭＡ転送が
上述したようにＱｕａｄｌｅｔデータ単位で実行され
る。このときも、ＤＭＡ転送の最初および最後のＱｕａ
ｄｌｅｔデータは、パケットの先頭および最後とは扱わ
れない。

【０１４９】そして、「ＤＭＡ＿ＮｏＴｘ」で示される
数のＱｕａｄｌｅｔデータの最後のＱｕａｄｌｅｔデー
タが転送された後、ＣＰＵ１２１により、ＭＴＦ書き込
み用レジスタ「ＭＴＦＷｒｉｔｅ３」にパケットの最後
のＱｕａｄｌｅｔデータが書き込まれ、ＭＴＦ１１１に
転送される。そして、この最後のデータの転送が終了す
ると、ＭＴＦ１１１からデータが外部インターフェース
部１０１を通じてＩＥＥＥ１３９４バス２００に送出さ
れる。

【０１５０】図１８および図１９は、制御用レジスタの
ビット「ＴｘＣｏｐｙＤＣ」，「ＲｘＣｏｐｙＤＣ」の
使用例を示すための図である。

【０１５１】図１８の例は、パケットＦＩＦＯ１１４に
格納されている複数個のパケットを１回のＤＭＡ転送
で、ペイロードＦＩＦＯ１１３に転送する場合に、転送
元のＤＣ情報は送らずにＤＭＡ転送する状態を示すもの
である。この場合には、ＣＰＵ１２１により、ＤＭＡ制
御用レジスタの受信用レジスタのビット「Ｓｅｌｅｃｔ
Ｒｘ」は“０”に設定され、「ＲｘＤＣＴｏｐ」のビッ
トおよび「ＲｘＤＣＥｎｄ」のビットは“０”に設定さ
れ、また、「ＲｘＣｏｐｙＤＣ」のビットは“０”とさ
れる。さらに、ＣＰＵ１２１により、ＤＭＡ転送するＱ
ｕａｄｌｅｔデータの数が、ＤＭＡ転送データ数レジス
タの送信用レジスタに、「ＤＭＡ＿ＮｏＴｘ」として設
定される。

【０１５２】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
されると、パケットＦＩＦＯ１１４からＱｕａｄｌｅｔ
データ毎にペイロードＦＩＦＯ１１３にＤＭＡ転送され
る。このとき、「ＲｘＣｏｐｙＤＣ」＝“０”であるの
で、パケットＦＩＦＯ１１４に格納されているＤＣ情報
はペイロードＦＩＦＯ１１３には転送されない。

【０１５３】図１９の例は、パケットＦＩＦＯ１１４に
格納されている複数個のパケットを１回のＤＭＡ転送
で、ペイロードＦＩＦＯ１１３に転送する場合に、転送
元のＤＣ情報は全て一緒に送ってＤＭＡ転送する状態を
示すものである。この場合には、ＣＰＵ１２１により、
ＤＭＡ制御用レジスタの受信用レジスタのビット「Ｓｅ
ｌｅｃｔＲｘ」は“０”に設定され、「ＲｘＤＣＴｏ
ｐ」のビットおよび「ＲｘＤＣＥｎｄ」のビットは
“０”に設定され、また、「ＲｘＣｏｐｙＤＣ」のビッ
トは“１”とされる。さらに、ＣＰＵ１２１により、Ｄ
ＭＡ転送するＱｕａｄｌｅｔデータの数が、ＤＭＡ転送
データ数レジスタの送信用レジスタに、「ＤＭＡ＿Ｎｏ
Ｔｘ」として設定される。

【０１５４】そして、ＤＭＡ制御用レジスタの送信用レ
ジスタのビット「ＤＭＡ＿ｓｔａｒｔＴｘ」が“１”に
されると、「ＲｘＣｏｐｙＤＣ」＝“１”であるので、
パケットＦＩＦＯ１１４からＱｕａｄｌｅｔデータ毎
に、ＤＣ情報を伴ってペイロードＦＩＦＯ１１３にＤＭ
Ａ転送される。

【０１５５】なお、上述の説明では、ＤＭＡ転送のデー
タ転送単位は、Ｑｕａｄｌｅｔデータであったが、これ
は、一例であって、これに限られるものではないことは
言うまでもない。

【０１５６】

【発明の効果】以上説明したように、この発明によれ
ば、インターフェース装置内において、データは、ＤＭ
Ａ転送するようにするので、処理時間を短縮することが
できると共に、制御用マイクロコンピュータの負荷を軽
減することができる。

【０１５７】また、一つのパケットを一つのパケットと
して、一つのパケットを複数のパケットとして、複数の
パケットを複数のパケットとしてなど、種々のパケット
転送を実現することができる。

【図面の簡単な説明】

【図１】この発明による通信インターフェース装置の一
実施の形態を示す図である。

【図２】図１の通信インターフェース装置の一実施の形
態におけるデータ転送方法の概要を説明するための図で
ある。

【図３】図１の通信インターフェース装置の一実施の形
態におけるデータ転送方法を説明するための図である。

【図４】図１の通信インターフェース装置の一実施の形
態におけるデータ転送方法を説明するための図である。

【図５】図１の通信インターフェース装置の一実施の形
態におけるメモリの格納データを説明するための図であ
る。

【図６】図１の通信インターフェース装置の一実施の形
態におけるＤＭＡ転送を説明するためのフローチャート
の一部である。

【図７】図１の通信インターフェース装置の一実施の形
態におけるＤＭＡ転送を説明するためのフローチャート
の一部である。

【図８】図１の通信インターフェース装置の一実施の形
態におけるＤＭＡ転送を説明するためのフローチャート
の一部である。

【図９】図１の通信インターフェース装置の一実施の形
態におけるＤＭＡ転送を説明するためのフローチャート
の一部である。

【図１０】図１の通信インターフェース装置の一実施の
形態におけるＤＭＡ転送を説明するためのフローチャー
トの一部である。

【図１１】図１の通信インターフェース装置の一実施の
形態におけるＤＭＡ転送を説明するためのフローチャー
トの一部である。

【図１２】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１３】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１４】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１５】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１６】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１７】図１の通信インターフェース装置の一実施の
形態における非同期データ伝送の方法の一例を説明する
ための図である。

【図１８】図１の通信インターフェース装置の一実施の
形態におけるＤＭＡ転送の一つを説明するための図であ
る。

【図１９】図１の通信インターフェース装置の一実施の
形態におけるＤＭＡ転送の一つを説明するための図であ
る。

【図２０】従来の通信インターフェース装置の一例を示
すブロック図である。

【符号の説明】

１００…ＩＥＥＥ１３９４インターフェース装置、１０
１…外部インターフェース部、１０２、１０３…内部バ
ス、１０４…ホストバスインターフェース部、１０５…
システムインターフェース部、１１１…非同期送信バッ
ファ、１１２…非同期受信バッファ、１１３…ストリー
ムペイロードＦＩＦＯメモリ、１１４…ストリームパケ
ットＦＩＦＯメモリ、１１５…ＤＭＡコントローラ、１
２１…ＣＰＵ、１２４…コンフィギュレーションレジス
タ、２００…ＩＥＥＥ１３９４バス

Claims (19)

【特許請求の範囲】
1. 【請求項１】所定数のデータからなる単位データの複数
   個からなるパケットを、第１のメモリ手段から第２のメ
   モリ手段に、前記単位データの所定数毎にＤＭＡ（Ｄｉ
   ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するデー
   タ転送方法であって、 前記第１のメモリ手段から前記第２のメモリ手段にＤＭ
   Ａ転送する最初の前記単位データが、パケットの先頭で
   あるか否かを示す先頭情報と、前記第１のメモリ手段か
   ら前記第２のメモリ手段にＤＭＡ転送する最後の前記単
   位データが、パケットの最後であるか否かを示す最後情
   報とを、前記ＤＭＡ転送のための制御レジスタに設定
   し、その制御レジスタの設定に従って前記ＤＭＡ転送を
   実行すると共に、前記先頭情報がパケットの先頭である
   と設定されているとき、および前記最後情報がパケット
   の最後であると設定されているとき、そのことを前記Ｄ
   ＭＡ転送の転送先で反映させることを特徴とするデータ
   転送方法。
2. 【請求項２】請求項１において、 転送元の前記メモリ手段に格納されている前記パケット
   の先頭および／または最後を示す情報を付加して前記Ｄ
   ＭＡ転送するか否かを指示する付加転送指示情報を、前
   記制御用レジスタに設定することを特徴とするデータ転
   送方法。
3. 【請求項３】請求項１または請求項２において、 前記第１のメモリ手段は、外部バスとの間でのデータの
   授受を行なうと共に、内部バスを通じて前記第２のメモ
   リ手段との間で前記ＤＭＡ転送を行なうものであること
   を特徴とするデータ転送方法。
4. 【請求項４】所定数のデータからなる単位データの複数
   個からなるパケットを、第１のメモリ手段から第２のメ
   モリ手段に、前記単位データの所定数毎にＤＭＡ（Ｄｉ
   ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するデー
   タ転送装置であって、 前記ＤＭＡ転送のための制御用レジスタと、 前記ＤＭＡ転送の最初の前記単位データがパケットの先
   頭であるか否かを示す先頭情報と、前記ＤＭＡ転送の最
   後の前記単位データがパケットの最後であるか否かを示
   す最後情報とを、前記制御用レジスタに設定する設定手
   段と、 前記制御用レジスタの設定に従って前記ＤＭＡを実行す
   ると共に、前記先頭情報がパケットの先頭であると設定
   されているとき、また前記最後情報がパケットの最後で
   あると設定されているとき、そのことを前記ＤＭＡ転送
   の転送先で反映させる手段と、 を備えることを特徴とするデータ転送装置。
5. 【請求項５】請求項４において、 前記設定手段は、転送元の前記メモリ手段に格納されて
   いる前記パケットの先頭および／または最後を示す情報
   を付加して転送するか否かを指示する付加転送指示情報
   を、前記制御用レジスタに設定することを特徴とするデ
   ータ転送装置。
6. 【請求項６】請求項４または請求項５において、 前記第１のメモリ手段は、外部バスとの間でのデータの
   授受を行なうと共に、内部バスを通じて前記第２のメモ
   リ手段との間で前記ＤＭＡ転送を行なうものであること
   を特徴とするデータ転送装置。
7. 【請求項７】非同期通信により外部バスから取得したパ
   ケットを第１のメモリ手段に格納し、前記第１のメモリ
   手段に格納されたパケットを内部バスを通じて第２のメ
   モリ手段に転送し、前記第２のメモリ手段に格納された
   パケットを分解して得たデータを内部信号処理系に転送
   するようにすると共に、 前記内部信号処理系からのデータをパケット化して前記
   第２のメモリ手段に格納し、前記第２のメモリ手段に格
   納したパケット化データを第３のメモリ手段に前記内部
   バスを通じて転送し、前記第３のメモリ手段から、前記
   外部バスに非同期で送り出すようにする通信インターフ
   ェース方法であって、 前記第１のメモリ手段と前記第２のメモリ手段との間に
   おける転送、および前記第２のメモリ手段と前記第３の
   メモリ手段との間におけるデータ転送は、ＤＭＡ転送と
   することを特徴とする通信インターフェース方法。
8. 【請求項８】請求項７において、 前記ＤＭＡ転送は、所定数のデータからなる単位データ
   の所定数毎に行なうものであって、 前記第１のメモリ手段と前記第２のメモリ手段との間、
   あるいは前記第２のメモリと前記第３のメモリ手段との
   間におけるＤＭＡ転送の最初の前記単位データが、パケ
   ットの先頭であるか否かを示す先頭情報と、最後の前記
   単位データが、パケットの最後であるか否かを示す最後
   情報とを、前記ＤＭＡ転送のための制御用レジスタに設
   定し、その制御用レジスタの設定に従って前記ＤＭＡ転
   送を実行すると共に、前記先頭情報がパケットの先頭で
   あると設定されているとき、および前記最後情報がパケ
   ットの最後であると設定されているとき、そのことを前
   記ＤＭＡ転送の転送先で反映させることを特徴とする通
   信インターフェース方法。
9. 【請求項９】請求項８において、 転送元の前記メモリ手段に格納されている前記パケット
   の先頭および／または最後を示す情報を付加して前記Ｄ
   ＭＡ転送するか否かを指示する付加転送指示情報を、前
   記制御用レジスタに設定することを特徴とする通信イン
   ターフェース方法。
10. 【請求項１０】請求項７〜請求項９のいずれかにおい
    て、 前記外部バスは、ＩＥＥＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔ
    ｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔ
    ｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ，Ｉｎｃ．）１３９
    ４バス規格のシリアルバスであることを特徴とする通信
    インターフェース方法。
11. 【請求項１１】請求項１０において、 前記転送するデータの種類を判別し、その判別結果に応
    じて、前記第１のメモリ手段と前記第２のメモリ手段と
    の間におけるデータ転送、および前記第２のメモリ手段
    と前記第３のメモリ手段との間におけるデータ転送は、
    ＤＭＡ転送とすることを特徴とする通信インターフェー
    ス方法。
12. 【請求項１２】請求項１０において、 前記転送するデータのサイズを判別し、その判別結果に
    応じて、前記第１のメモリ手段と前記第２のメモリ手段
    との間におけるデータ転送、および前記第２のメモリ手
    段と前記第３のメモリ手段との間におけるデータ転送
    は、ＤＭＡ転送とすることを特徴とする通信インターフ
    ェース方法。
13. 【請求項１３】内部バスと、 前記内部バスと外部バスとの間に設けられ、非同期通信
    により外部バスから取得したパケットを格納するための
    第１のメモリ手段と、 前記内部バスと内部信号処理系との間に設けられる第２
    のメモリ手段と、 前記内部バスと、前記外部バスとの間に設けられ、非同
    期通信により前記外部バスにパケットを送出するための
    第３のメモリ手段と、 前記第１のメモリ手段と前記第２のメモリ手段との間に
    おけるデータ転送、および前記第２のメモリ手段と前記
    第３のメモリ手段との間におけるデータ転送を、ＤＭＡ
    転送により実行するためのＤＭＡコントローラと、 前記ＤＭＡ転送を制御するための制御情報が格納される
    制御用レジスタと、 前記第２のメモリ手段に転送されたパケットを分解し
    て、前記第２のメモリ手段に再格納すると共に、前記第
    ２のメモリ手段に格納された前記内部信号処理系からの
    データをパケット化して、前記第２のメモリ手段に再格
    納する手段と、 を備えることを特徴とする通信インターフェース装置。
14. 【請求項１４】請求項１３において、 前記ＤＭＡ転送は、所定数のデータからなる単位データ
    の所定数毎に行なうものであって、 前記制御用レジスタに、前記ＤＭＡ転送の最初の前記単
    位データが、パケットの先頭であるか否かを示す先頭情
    報と、最後の前記単位データが、パケットの最後である
    か否かを示す最後情報とを、設定する設定手段を備える
    と共に、 前記ＤＭＡコントローラは、前記制御用レジスタの設定
    に従って前記ＤＭＡ転送を実行すると共に、前記先頭情
    報がパケットの先頭であると設定されているとき、およ
    び前記最後情報がパケットの最後であると設定されてい
    るとき、そのことを前記ＤＭＡ転送の転送先で反映させ
    ることを特徴とする通信インターフェース装置。
15. 【請求項１５】請求項１４において、 前記設定手段は、転送元の前記メモリ手段に格納されて
    いる前記パケットの先頭および／または最後を示す情報
    を付加して前記ＤＭＡ転送するか否かを指示する付加転
    送指示情報を、前記制御用レジスタに設定することを特
    徴とする通信インターフェース装置。
16. 【請求項１６】請求項１３〜請求項１５のいずれかにお
    いて、 前記外部バスは、ＩＥＥＥ１３９４バス規格のシリアル
    バスであることを特徴とする通信インターフェース装
    置。
17. 【請求項１７】請求項１６において、 前記転送するデータの種類を判別する判別手段と、 前記判別手段の判別結果に応じて、前記第１のメモリ手
    段と前記第２のメモリ手段との間におけるデータ転送お
    よび前記第２のメモリ手段と前記第３のメモリ手段との
    間におけるデータ転送は、ＤＭＡ転送とするように制御
    する手段と、 を備えることを特徴とする通信インターフェース装置。
18. 【請求項１８】請求項１６において、 前記転送するデータのサイズを判別する判別手段と、 前記判別手段の判別結果に応じて、前記第１のメモリ手
    段と前記第２のメモリ手段との間におけるデータ転送、
    および前記第２のメモリ手段と前記第３のメモリ手段と
    の間におけるデータ転送は、ＤＭＡ転送とするように制
    御する手段と、 を備えることを特徴とする通信インターフェース装置。
19. 【請求項１９】請求項１３〜請求項１６のいずれかにお
    いて、 前記制御用レジスタには、前記第２のメモリ手段につい
    てのＤＭＡ転送の受信および送信の制御データが格納さ
    れ、前記ＤＭＡコントローラは、前記制御データに基づ
    いて、必要な全てのＤＭＡ転送を行なうことを特徴とす
    る通信インターフェース装置。