JP2002169767A - データ転送方法、データ転送装置、通信インターフェース方法および通信インターフェース装置 - Google Patents
データ転送方法、データ転送装置、通信インターフェース方法および通信インターフェース装置Info
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Abstract
の間で効率の良いデータ転送を行なえる。 【解決手段】 非同期通信により外部バスから取得した
パケットを第1のメモリ手段に格納する。第1のメモリ
手段のパケットを内部バスを通じて第2のメモリ手段に
転送する。第2のメモリ手段に格納されたパケットを分
解して得たデータを内部信号処理系に転送する。また、
逆に内部信号処理系からのデータをパケット化して第2
のメモリ手段に転送し、第3のメモリ手段に転送する。
第1のメモリ手段と第2のメモリ手段との間における転
送、および第2のメモリ手段と第3のメモリ手段との間
における転送は、DMA転送とする。DMA転送の最初
の単位データが、パケットの先頭であるか否かを示す先
頭情報と、最後の単位データが、パケットの最後である
か否かを示す最後情報とを、DMA転送のための制御レ
ジスタに設定する。制御レジスタの設定に従ってDMA
転送を実行して、先頭情報と最後情報とをDMA転送の
転送先で反映させる。
Description
E(The Institute of Electr
ical and Electronics Engi
neers,Inc.)1394バス規格のシリアルバ
スと、電子機器の内部回路との間におけるデータ転送に
用いて好適なデータ伝送方法および装置、通信インター
フェース方法および装置に関する。
リアルバス規格として、IEEE1394バス規格が知
られている。IEEE1394バス規格では、同期通信
であるアイソクロナス(Isochronous)伝送
と、非同期通信のアシンクロナス(Asynchron
ous)伝送とがあり、IEEE1394−1995規
格では、ビデオデータやオーディオデータなどのように
リアルタイム伝送のためには、アイソクロナス伝送を用
い、その他のステートデータや制御データなどの伝送の
ためには、アシンクロナス伝送が用いられるように定め
れている。
ーフェース装置の一例のブロック図である。この例のイ
ンターフェース装置は、IC化された構成のものであ
る。
EEE1394バスに接続するための物理レイヤ回路1
1と、リンクコア回路12と、非同期送信FIFO
((First In First Out)メモリ1
3と、非同期受信FIFOメモリ14と、コンフィギュ
レーションレジスタ15と、ホストバスインターフェー
ス部16と、アイソクロナス送信FIFOメモリ17
と、アイソクロナス送受信FIFOメモリ18と、暗号
回路19と、アプリケーションインターフェース部20
とを備える。
信器22と、サイクルタイマー23と、CRC(Cyc
lic Redanduncy Check)回路24
と、サイクルモニタ回路25とを備える。
子機器に搭載されたときに、その電子機器内部のCPU
をホストコンピュータとして接続されるようにするため
のもので、ホストコンピュータは、このホストバスイン
ターフェース部16を介して、非同期送信FIFOメモ
リ13、非同期受信FIFOメモリ14、コンフィギュ
レーションレジスタ15をアクセスして非同期通信を行
なう。
イソクロナス通信用として、アイソクロナス送信FIF
Oメモリ17と、アイソクロナス送受信FIFOメモリ
18との2個のFIFOメモリを内蔵しており、2チャ
ンネル同時送受信、アイソクロナス同時送受信が可能で
ある。そして、暗号回路19の存在により、2つのFI
FOメモリ17および18のそれぞれについて暗号化処
理が可能である。
ス部20は、MPEG(Moving Picture
Experts Group)2トランスポートスト
リームや、IEC(International El
ectrotechnical Commissio
n)958オーディオストリームなどをアイソクロナス
パケットとして通信することができるための機能を持
つ。
されたIEEE1394バス規格(1394a)におい
ては、非同期のアシンクロナス伝送によってもビデオデ
ータやオーディオデータが伝送可能とされる。これはア
シンクロナスストリームと呼ばれる。
装置10においては、アシンクロナス通信においては、
電子機器の内部のCPUがホストコンピュータとして働
き、非同期送信FIFOメモリ13、非同期受信FIF
Oメモリ14、コンフィギュレーションレジスタ15を
アクセスして非同期通信を行なうようにしている。
いても、同様にホストコンピュータのアクセスにより非
同期通信を行なうようにすると、データサイズが大きい
場合など、ホストコンピュータの負担が非常に重くなっ
てしまう。
うIEEE1394インターフェース回路では、IEE
E1394バスから取り込んだパケットデータを、上述
のように、一旦、受信用バッファメモリに取り込み、そ
の取り込んだパケットデータを別のメモリに転送した
後、パケット分解して、内部信号処理系に転送すると共
に、内部信号処理系からのデータを所定のメモリに取り
込み、パケット化した後、送信用バッファメモリに転送
し、その送信用バッファメモリからIEEE1394バ
スに送出するようにする必要がある。
は、例えば512バイト〜2048バイトのデータ量か
らなるパケット単位でデータ伝送するので、例えば、静
止画のデータをアシンクロナスストリームとして伝送す
る場合には、通常は、複数個のパケットのデータとされ
て伝送されることとなる。
インターフェース装置10内では、データは、Quad
let(4バイト)単位で送受信する必要があるが、上
述のようにメモリからメモリへのデータ転送に当って、
どこからどこまでがパケットであるのかを指定する方法
が従来は存在しない。そのため、メモリ間のデータ転送
に有効な方法が要望される。
るデータ伝送方法および装置、また、通信インターフェ
ース方法および装置を提供することを目的とする。
め、請求項1の発明によるデータ転送方法は、所定数の
データからなる単位データの複数個からなるパケット
を、第1のメモリ手段から第2のメモリ手段に、前記単
位データの所定数毎にDMA(Direct Memo
ry Access)転送するデータ転送方法であっ
て、前記第1のメモリ手段から前記第2のメモリにDM
A転送する最初の前記単位データが、パケットの先頭で
あるか否かを示す先頭情報と、前記第1のメモリ手段か
ら前記第2のメモリにDMA転送する最後の前記単位デ
ータが、パケットの最後であるか否かを示す最後情報と
を、前記DMA転送のための制御用レジスタに設定し、
その制御用レジスタの設定に従って前記DMA転送を実
行すると共に、前記先頭情報がパケットの先頭であると
設定されているとき、および前記最後情報がパケットの
最後であると設定されているとき、そのことを前記DM
A転送の転送先で反映させることを特徴とする。
モリ間は、DMA転送により高速にデータ転送が行なわ
れると共に、そのDMA転送は所定データ数の単位デー
タ毎に行われ、しかも、その単位データ毎のDMA転送
のための制御用レジスタには、転送する最初の単位デー
タがパケットの先頭であるか、また、転送する最後の単
位データがパケットの最後尾であるかの指示情報が設定
可能であるので、パケット単位のデータの取り扱いが容
易となる。
て、転送元の前記メモリ手段に格納されている前記パケ
ットの先頭および/または最後を示す情報を付加して前
記DMA転送するか否かを指示する付加転送指示情報
を、前記制御用レジスタに設定することを特徴とする。
送元のメモリ手段に格納されているパケットの先頭およ
び/または最後を示す情報を付加してDMA転送するこ
とができるので、DMA転送後のパケット単位の伝送が
さらに可能になる。
置は、所定数のデータからなる単位データの複数個から
なるパケットを、第1のメモリ手段から第2のメモリ手
段に、前記単位データの所定数毎にDMA(Direc
t Memory Access)転送するデータ転送
装置であって、前記DMA転送のための制御用レジスタ
と、前記DMA転送の最初の前記単位データがパケット
の先頭であるか否かを示す先頭情報と、最後の前記単位
データがパケットの最後であるか否かを示す最後情報と
を、前記制御用レジスタに設定する設定手段と、前記制
御用レジスタの設定に従って前記DMAを実行すると共
に、前記先頭情報がパケットの先頭であると設定されて
いるとき、また前記最後情報がパケットの最後であると
設定されているとき、そのことを前記DMA転送の転送
先で反映させる手段と、を備えることを特徴とする。
モリ間は、DMA転送により高速にデータ転送が行なわ
れると共に、そのDMA転送は所定データ数の単位デー
タ毎に行われ、しかも、その単位データ毎のDMA転送
のための制御用レジスタには、転送する最初の単位デー
タがパケットの先頭であるか、また、転送する最後の単
位データがパケットの最後尾であるかの指示情報が設定
可能であるので、パケット単位のデータの取り扱いが容
易となる。
て、前記設定手段は、転送元の前記メモリ手段に格納さ
れている前記パケットの先頭および/または最後を示す
情報を付加して転送するか否かを指示する付加転送指示
情報を、前記制御用レジスタに設定することを特徴とす
る。
送元のメモリ手段に格納されているパケットの先頭およ
び/または最後を示す情報を付加してDMA転送するこ
とができるので、DMA転送後のパケット単位の伝送が
さらに可能になる。
フェース方法は、非同期通信により外部バスから取得し
たパケットを第1のメモリ手段に格納し、前記第1のメ
モリ手段に格納されたパケットを内部バスを通じて第2
のメモリ手段に転送し、前記第2のメモリ手段に格納さ
れたパケットを分解して得たデータを内部信号処理系に
転送するようにすると共に、前記内部信号処理系からの
データをパケット化して前記第2のメモリ手段に格納
し、前記第2のメモリ手段に格納したパケット化データ
を第3のメモリ手段に前記内部バスを通じて転送し、前
記第3のメモリ手段から、前記外部バスに非同期で送り
出すようにする通信インターフェース方法であって、前
記第1のメモリ手段と前記第2のメモリ手段との間にお
ける転送、および前記第2のメモリ手段と前記第3のメ
モリ手段との間における転送は、DMA転送とすること
を特徴とする。
により外部バスを通じて送られてきたパケットは第1の
メモリ手段に格納された後、DMA転送により内部バス
を通じて第2のメモリに転送される。そして、第2のメ
モリ手段に格納されたデータがパケット分解された後、
内部信号処理系に転送される。また、内部信号処理系か
らのデータはパケット化されて第2のメモリ手段に格納
され、その第2のメモリ手段からDMA転送により第3
のメモリ手段に内部バスを通じて転送される。そして、
第3のメモリ手段から外部バスに非同期で送り出され
る。内部メモリ手段間のデータ転送は、DMA転送であ
るので、高速転送が可能であると共に、制御部の制御に
関係なく、転送が可能となり、制御部の負担が軽くな
る。
て、前記DMA転送は、所定数のデータからなる単位デ
ータの所定数毎に行なうものであって、前記第1のメモ
リ手段と前記第2のメモリ手段との間、あるいは前記第
2のメモリと前記第3のメモリ手段との間におけるDM
A転送の最初の前記単位データが、パケットの先頭であ
るか否かを示す先頭情報と、最後の前記単位データが、
パケットの最後であるか否かを示す最後情報とを、前記
DMA転送のための制御用レジスタに設定し、その制御
用レジスタの設定に従って前記DMA転送を実行すると
共に、前記先頭情報がパケットの先頭であると設定され
ているとき、および前記最後情報がパケットの最後であ
ると設定されているとき、そのことを前記DMA転送の
転送先で反映させることを特徴とする。
MA転送により高速にデータ転送が行なわれると共に、
そのDMA転送は所定データ数の単位データ毎に行わ
れ、しかも、その単位データ毎のDMA転送のための制
御用レジスタには、転送する最初の単位データがパケッ
トの先頭であるか、また、転送する最後の単位データが
パケットの最後尾であるかの指示情報が設定可能である
ので、パケット単位のデータの取り扱いが容易となる。
て、転送元の前記メモリ手段に格納されている前記パケ
ットの先頭および/または最後を示す情報を付加して前
記DMA転送するか否かを指示する付加転送指示情報
を、前記制御用レジスタに設定することを特徴とする。
モリ手段に格納されているパケットの先頭および/また
は最後を示す情報を付加してDMA転送することができ
るので、DMA転送後のパケット単位の伝送がさらに可
能になる。
のいずれかにおいて、前記外部バスは、IEEE(Th
e Institute of Electrical
and Electronics Engineer
s,Inc.)1394バス規格のシリアルバスである
ことを特徴とする。
1394バスを外部バスとしたデータ転送であって、非
同期のアシンクロナスストリームのデータ転送が良好に
行われる。
ース装置は、内部バスと、前記内部バスと外部バスとの
間に設けられ、非同期通信により外部バスから取得した
パケットを格納するための第1のメモリ手段と、前記内
部バスと内部信号処理系との間に設けられる第2のメモ
リ手段と、前記内部バスと、前記外部バスとの間に設け
られ、非同期通信により前記外部バスにパケットを送出
するための第3のメモリ手段と、前記第1のメモリ手段
と前記第2のメモリ手段との間における転送、および前
記第2のメモリ手段と前記第3のメモリ手段との間にお
ける転送を、DMA転送により実行するためのDMAコ
ントローラと、前記DMA転送を制御するための制御情
報が格納される制御用レジスタと、前記第2のメモリ手
段に転送されたパケットを分解して、前記第2のメモリ
手段に再格納すると共に、前記第2のメモリ手段に格納
された前記内部信号処理系からのデータをパケット化し
て、前記第2のメモリ手段に再格納する手段と、を備え
ることを特徴とする。
信により外部バスを通じて送られてきたパケットは第1
のメモリ手段に格納された後、DMA転送により内部バ
スを通じて第2のメモリに転送される。そして、第2の
メモリ手段に格納されたデータがパケット分解された
後、内部信号処理系に転送される。また、内部信号処理
系からのデータはパケット化されて第2のメモリ手段に
格納され、その第2のメモリ手段からDMA転送により
第3のメモリ手段に内部バスを通じて転送される。そし
て、第3のメモリ手段から外部バスに非同期で送り出さ
れる。
におけるメモリ間のデータ転送は、DMAコントローラ
の制御に基づくDMA転送により行われるので、高速転
送が可能であると共に、通信インターフェース装置内の
制御部は、そのDMA転送の間は他のジョブを実行する
ことができるなど、制御部の負担が軽くなる。
て、前記DMA転送は、所定数のデータからなる単位デ
ータの所定数毎に行なうものであって、前記制御用レジ
スタに、前記DMA転送の最初の前記単位データが、パ
ケットの先頭であるか否かを示す先頭情報と、最後の前
記単位データが、パケットの最後であるか否かを示す最
後情報とを、設定する設定手段を備えると共に、前記D
MAコントローラは、前記制御用レジスタの設定に従っ
て前記DMA転送を実行すると共に、前記先頭情報がパ
ケットの先頭であると設定されているとき、および前記
最後情報がパケットの最後であると設定されていると
き、そのことを前記DMA転送の転送先で反映させるこ
とを特徴とする。
は、DMA転送により高速にデータ転送が行なわれると
共に、そのDMA転送は所定データ数の単位データ毎に
行われ、しかも、その単位データ毎のDMA転送のため
の制御用レジスタには、転送する最初の単位データがパ
ケットの先頭であるか、また、転送する最後の単位デー
タがパケットの最後尾であるかの指示情報が設定可能で
あるので、パケット単位のデータの取り扱いが容易とな
る。
おいて、前記設定手段は、転送元の前記メモリ手段に格
納されている前記パケットの先頭および/または最後を
示す情報を付加して前記DMA転送するか否かを指示す
る付加転送指示情報を、前記制御用レジスタに設定する
ことを特徴とする。
メモリ手段に格納されているパケットの先頭および/ま
たは最後を示す情報を付加してDMA転送することがで
きるので、DMA転送後のパケット単位の伝送がさらに
可能になる。
15のいずれかにおいて、前記外部バスは、IEEE1
394バス規格のシリアルバスであることを特徴とす
る。
1394バスを外部バスとしたデータ転送であって、非
同期のアシンクロナスストリームのデータ転送が良好に
行われる。
図を参照しながら説明する。図1は、この発明による通
信インターフェース装置の実施の形態のブロック図であ
る。
電子機器の内部に搭載されるIEEE1394インター
フェース装置100の場合の構成例であって、IC化回
路として構成された場合の例である。
ーフェース装置100は、外部バスであるIEEE13
94規格のシリアルバス(以下、単にIEEE1394
バスという)200と、電子機器の内部信号処理系30
0および電子機器の内部のホストコンピュータのバス
(ホストバス)400との間におけるインターフェース
処理を行なうものである。なお、この図1の構成例は、
主として非同期通信としてのアシンクロナス通信の部分
を主として示している。
フェース装置100は、物理レイヤ回路およびリンクコ
ア回路を含む外部バスインターフェース部101により
IEEE1394バス200に接続されている。
部バス102と103とを備えている。これら内部バス
102と103とは、コンフィギュレーションレジスタ
124を介して接続されている。このコンフィギュレー
ションレジスタ124には、後述するDMA制御用レジ
スタや、その他のレジスタを含む。
ス102との間には、非同期送信バッファメモリ111
と、非同期受信バッファメモリ112とが接続される。
また、内部バス102には、ストリームペイロードメモ
リ113と、ストリームパケットメモリ114とが接続
される。これらのメモリ111〜114は、この例で
は、全てFIFO(First In First O
ut)メモリで構成されている。なお、以下の説明にお
いては、非同期送信バッファ111はMTF、非同期受
信バッファ112はMRF、ストリームペイロードメモ
リ113はペイロードFIFO、ストリームパケットメ
モリ114はパケットFIFOと称することとする。
のデータ転送は、後述するようにDMA転送とされるも
ので、そのためのDMAコントローラ115が内部バス
102に接続されて設けられている。
分離部116に接続されており、パケットFIFO11
4に取り込まれたパケットからヘッダを分離し、また、
パケットFIFOに取り込まれたデータにヘッダを付加
するようにされる。ヘッダ付加/分離部116は、レジ
スタ124に接続されている。
ログラムROM122と、ワークRAM123が、コン
フィギュレーションレジスタ124と共に接続されてい
る。内部バス103と、電子機器の内部のホストバス4
00との間には、ホストバスインターフェース部104
が接続されている。
部信号処理系300との間には、システムインターフェ
ース部105が接続されている。これは、従来のアプリ
ケーションインターフェース部に対応するものである。
なお、この例の場合には、内部信号処理系300には、
システムインターフェース部105を通じてアイソクロ
ナス通信によって伝送されてくるビデオデータやオーデ
ィオデータなどが送られる場合もある。また、内部信号
処理系300からアイソクロナス通信を行なうデータも
システムインターフェース部105を通じて送られてく
る。
ソクロナス通信のためのバッファとしてのアイソクロナ
ス送受信FIFOメモリ130が設けられている。そし
て、システムインターフェース部105に対して、アイ
ソクロナス通信のときには、アイソクロナスFIFO1
30側に、アシンクロナス通信の時には、ペイロードF
IFO113側に、それぞれ切り換え接続されるように
するスイッチ回路140が設けられている。なお、アイ
ソクロナス送受信FIFOメモリ130は、図の例では
1個として示したが、実際的には、従来例と同様に2個
のFIFOメモリが設けられているものである。
は、MTF書き込み用レジスタと、DMA制御用レジス
タを含む。
1からMTF111に転送データを書き込む際に用いる
レジスタであって、パケット先頭レジスタと、パケット
最後レジスタと、パケット中間レジスタとの3個のレジ
スタからなる。パケット先頭レジスタに書き込まれたデ
ータは、パケットの先頭として扱われ、パケット最後レ
ジスタに書き込まれたデータは、パケットの最後として
扱われ、また、パケット中間レジスタに書き込まれたデ
ータは、パケットの中間のデータとして扱われる。
ーラ115がDMA転送を実行する際に参照するレジス
タであって、CPU121によって、そのレジスタに制
御データが書き込まれて設定される。
イロードFIFO113を中心として考え、このペイロ
ードFIFO113からの送信、このペイロードFIF
Oへの受信のDMA転送を想定することにより、必要な
全てのDMA転送を定義するようにしている。
のDMA転送を図示すると、図2に示すようなものとな
り、ペイロードFIFO113からの送信のDMA転送
として、MTF111へのDMA転送(図2のDMA
)と、パケットFIFO114へのDMA転送(図2
のDMA)との2つを考え、また、ペイロードFIF
O113の受信のDMA転送として、MRF112から
のDMA転送(図2のDMA)と、パケットFIFO
114からのDMA転送(図2のDMA)との2つを
考えれば、全てのDMA転送が含まれることになる。
は、DMA制御用レジスタは、ペイロードFIFO11
3についての送信用制御レジスタおよび受信用制御レジ
スタと、送信用DMA転送データ数レジスタおよび受信
用DMA転送データ数レジスタとを含むものとされてい
る。
ジスタおよび受信用制御レジスタの制御データの内容の
例を図3に示す。また、送信用DMA転送データ数レジ
スタおよび受信用DMA転送データ数レジスタの内容の
例を図4に示す。
レジスタに設定される制御データを示すものであって、
DMA_NoTxは、ペイロードFIFO113からD
MA転送される単位データ(Quadletデータ)の
数を示している。また、図4(B)は、受信用DMA転
送データ数レジスタに設定される制御データを示すもの
であって、DMA_NoRxは、DMA転送される単位
データ(Quadletデータ)の数を示している。
用制御レジスタに設定される制御データを示すものであ
る。この制御データは、16ビットからなるもので、そ
のうち、最初の1ビット「SelectTx」は、前記
2つの送信のDMA転送のいずれのDMA転送であるか
を設定するビットで、SelectTx=“1”のと
き、ペイロードFIFO113→パケットFIFO11
4の方向のDMA転送を行なうことを指示し、Sele
ctTx=“0”のとき、ペイロードFIFO113→
MTF111の方向のDMA転送を行なうことを指示す
るものである。
は、このビットに“1”が書き込まれることで、ペイロ
ードFIFO113→パケットFIFO114/MRF
112間で、前述したDMA_NoTxで指定される数
のQuadletデータのDMA転送が開始される。こ
のビット「DMA_StartTx」は、転送終了時に
はクリアされて“0”とされ、また、転送処理中にこの
ビットに“0”を書き込むことで、転送処理を即時中止
することができる。
は、ペイロードFIFO113からDMA転送を行なう
転送先のMTF111を指定する。すなわち、MTF1
11は、複数個のFIFOメモリからなるので、その複
数個のFIFOメモリのうちのどのFIFOメモリに転
送するかを指定する。このビット「TxFIFONo」
は、「SelectTx」=“0”のときにのみ有効で
ある。
これが“1”であるときに、DMA転送の最初の単位デ
ータ(Quadletデータ)がパケットの先頭である
ことを示す。なお、このビット「TxDCTop」が
“1”であるときには、DMA転送先でも、DMA転送
の最初の単位データ(Quadletデータ)がパケッ
トの先頭であることを反映する。
が“1”であるときに、DMA転送の最後の単位データ
(Quadletデータ)がパケットの最後であること
を示す。なお、このビット「TxDCEnd」が“1”
であるときには、DMA転送先でも、DMA転送の最後
の単位データ(Quadletデータ)がパケットの最
後であることを反映する。
は、これが“1”であるときに、送信元のDC情報(T
op(先頭)、End(最後))を転送先に送ることを
指示する。
れが“1”であるときに、DMA転送処理中であること
を示す。このビット「InDMATx」は、DMA転送
の開始でセットされ、DMA転送の終了(中止を含む)
でクリアされる。
用制御レジスタに設定される制御データを示すものであ
る。この制御データも、16ビットからなるもので、そ
のうち、最初の1ビット「SelectRx」は、前記
2つの受信のDMA転送のいずれのDMA転送であるか
を設定するビットで、SelectRx=“1”のと
き、パケットFIFO114→ペイロードFIFO11
3の方向のDMA転送を行なうことを指示し、Sele
ctRx=“0”のとき、MRF112→ペイロードF
IFO113の方向のDMA転送を行なうことを指示す
るものである。
は、このビットに“1”が書き込まれることで、パケッ
トFIFO114/MRF112→ペイロードFIFO
113間で、前述したDMA_NoRxで指定される数
のQuadletデータのDMA転送が開始される。こ
のビット「DMA_StartRx」は、転送終了時に
はクリアされて“0”とされ、また、転送処理中にこの
ビットに“0”を書き込むことで、転送処理を即時中止
することができる。
“1”であるときに、DMA転送の最初の単位データ
(Quadletデータ)がパケットの先頭であること
を示す。なお、このビット「RxDCTop」が“1”
であるときには、DMA転送先でも、DMA転送の最初
の単位データ(Quadletデータ)がパケットの先
頭であることを反映する。
が“1”であるときに、DMA転送の最後の単位データ
(Quadletデータ)がパケットの最後であること
を示す。なお、このビット「RxDCEnd」が“1”
であるときには、DMA転送先でも、DMA転送の最後
の単位データ(Quadletデータ)がパケットの最
後であることを反映する。
は、これが“1”であるときに、送信元にあるパケット
の先頭および最後を示す情報(これを以下DC情報とい
う)を転送先に送ることを指示していることを示す。
れが“1”であるときに、DMA転送処理中であること
を示す。このビット「InDMARx」は、DMA転送
の開始でセットされ、DMA転送の終了(中止を含む)
でクリアされる。
113、114の格納データの構造について示す。すな
わち、各FIFOメモリ111〜114には、Quad
letデータ単位でデータが格納されるが、各Quad
letデータ単位毎に、パケットの先頭または最後を示
す情報DC_TopまたはDC_EndからなるDC情
報が付加されている。前述したDMA転送に際してのパ
ケットの先頭または最後の反映は、このDC情報の書き
込みである。
ターフェース装置の動作について、以下に説明する。
は、スイッチ回路140がアイソクロナスFIFOメモ
リ130側に切り換えられる。そして、IEEE139
4バス200から受信したアイソクロナスパケットが、
外部インターフェース部101を通じて取り込まれ、ア
イソクロナスFIFOメモリ130に格納され、パケッ
ト分解される。そして、アイソクロナスFIFOメモリ
130から読み出されたデータは、スイッチ回路140
およびシステムインターフェース部105を通じて内部
信号処理系300に転送される。
は、システムインターフェース部105およびスイッチ
回路140を通じてアイソクロナスFIFOメモリ13
0に転送されて格納される。そして、このアイソクロナ
スFIFOメモリ130のデータがアイソクロナスパケ
ットとされ、外部インターフェース部101を通じてI
EEE1394バス200に送出される。
について説明する。この実施の形態においては、非同期
通信を行なう場合であって、データが例えば静止画デー
タなどのように、データサイズが大きいものの場合に
は、アシンクロナスストリームのデータ通信を行なう。
その他の制御データやステートデータの通信の場合に
は、従来と同様の非同期通信を行なう。
00から送信するデータをアシンクロナスストリームと
するか、その他の非同期通信によるものとするかは、例
えば、ホストバス400を通じてホストコンピュータか
ら指示され、CPU121が制御する。この場合、ホス
トコンピュータは、非同期通信により送信しようとする
データのデータサイズを判別し、データサイズが大きい
場合には、アシンクロナスストリームによる通信を行な
うように指示する。
ータなどというように、アシンクロナスストリームによ
る通信を行なうデータの種類を、予め定めておき、アシ
ンクロナス通信により送信しようとする際に、ホストコ
ンピュータが、データの種類を判別し、その判別結果に
基づいてアシンクロナスストリームによる通信を行なう
かどうかを指示するようにしても良い。
ムのものか、それ以外かは、パケットヘッダにより判別
することができる。
ス装置100において、アシンクロナスストリームのデ
ータを取り扱うときには、つまり、データサイズが大き
い場合や予め定められた種類のデータの場合には、FI
FOメモリ111〜114間では、DMA転送を行なう
ようにする。
置100における非同期通信によりアシンクロナススト
リームのデータ送受の流れの概要を、説明する。
00においては、アシンクロナスストリームにおいて
は、MPEG(Moving Picture Exp
erts Group)2方式やDV(Digital
Video)方式により圧縮された動画ビデオ信号
や、JPEG(Joint Photographic
Experts Group)方式により圧縮された静
止画ビデオ信号が、所定の大きさのパケット単位で伝送
されるものとしている。
を説明するための図でもある。まず、IEEE1394
バス200からのデータを受信する場合の流れについて
説明する。なお、IEEE1394インターフェース装
置100は、電子機器500内に設けられ、内部信号処
理系300、ホストバス400およびホストコンピュー
タは、この電子機器500の内部に設けられるものであ
る。
れてきたアシンクロナスストリームは、外部インターフ
ェース部101を通じてMRF112に格納される。こ
のMRF112に格納されたパケットデータは、DMA
コントローラ115の制御に基づき、ペイロードFIF
O113にDMA転送される。このときのDMA転送
は、4バイト単位、つまりQuadletデータ単位で
行なわれる。後述する他のDMA転送においても、全て
Quadletデータ単位で行なわれるものである。
れたパケットデータは、DMAコントローラ115の制
御に基づき、パケットFIFO114にDMA転送され
る。パケットFIFO114に格納されたデータについ
ては、ヘッダ付加/分離部116でパケットヘッダが分
離され、それがレジスタ124を通じてCPU121に
より解釈されるようにされている。
ケットFIFO114からペイロードFIFO113に
DMA転送される。そして、ペイロードFIFO113
からスイッチ回路140およびシステムインターフェー
ス部105を通じて内部信号処理系300に転送され
る。
転送は、1パケットで終了させる必要はなく、複数個の
パケットをまとめて1単位としてDMA転送することも
できるし、1パケットを分割したものの単位でDMA転
送することもできる。
115の制御動作を、以下に、図6〜図11を参照しな
がら説明する。図6〜図8は、ペイロードFIFO11
3からの送信の場合のDMA転送のためのDMAコント
ローラ115の制御動作のフローチャートである。ま
た、図9〜図11は、ペイロードFIFO113が受信
側となる場合のDMA転送のためのDMAコントローラ
115の制御動作のフローチャートである。
明する。DMAコントローラ115は、送信用の制御用
レジスタの「DMA_startTx」のビットを参照
する(ステップS101)。そして、ビット「DMA_
startTx」が“1”になったことを確認すると、
ペイロードFIFO113から送信する方向のDMA転
送を行なうものと認識して、送信用DMA転送データレ
ジスタの「DMA_NoTx」を参照し、DMA転送す
るQuadletデータ数を確認する(ステップS10
2)。
ectTx」のビットを参照し(ステップS103)、
ビット「SelectTx」が“0”であれば、「Tx
FIFONo」を参照して、送信先のMTF111のF
IFOを確認し(ステップS104)、ペイロードFI
FO113からMTF111に向けたDMA転送を開始
するようにする(ステップS105)。
“1”であれば、ペイロードFIFO113からパケッ
トFIFO114に向けたDMA転送を開始するように
する(ステップS106)。
S106の後には、送信用の制御用レジスタの「TxC
opyDC」のビットを参照し(ステップS107)、
このビット「TxCopyDC」が“1”であれば、転
送元のDC情報をQuadletデータと共に、転送先
に転送することを意味すると認識して、図7に示す処理
を行い、ビット「TxCopyDC」が“0”であれ
ば、転送元のDC情報は転送先に転送しないことを意味
すると認識して、図8に示す処理を行う。
ったときには、図7に示すように、送信用の制御用レジ
スタの「TxDCTop」のビットを参照し(ステップ
S111)、このビット「TxDCTop」が“1”で
あれば、DMA転送の最初のQuadletデータをパ
ケットの先頭と認識して転送し、そのことを転送先にも
反映させる(ステップS112)。ビット「TxDCT
op」が“0”であれば、DMA転送の最初のQuad
letデータを、DC情報と共にDMA転送する(ステ
ップS113)。
113の後には、ステップS114に進み、DMA転送
しようとするデータが最後のQuadletデータであ
るかどうか判別し、最後でなければ、ステップS113
に戻り、そのQuadletデータを、DC情報と共に
DMA転送する。
るデータが最後のQuadletデータであると判別し
たときには、送信用の制御用レジスタの「TxDCEn
d」のビットを参照し(ステップS115)、このビッ
ト「TxDCEnd」が“1”であれば、DMA転送の
最後のQuadletデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる(ステップ
S116)。ビット「TxDCEnd」が“0”であれ
ば、DMA転送の最後のQuadletデータを、DC
情報と共にDMA転送する(ステップS117)。こう
して、送信用DMA転送データレジスタの「DMA_N
oTx」で示される、Quadletデータ数のDMA
転送が終了したら、処理を終了する。
ったときには、図8に示すように、送信用の制御用レジ
スタの「TxDCTop」のビットを参照し(ステップ
S121)、このビット「TxDCTop」が“1”で
あれば、DMA転送の最初のQuadletデータをパ
ケットの先頭と認識して転送し、そのことを転送先にも
反映させる(ステップS122)。ビット「TxDCT
op」が“0”であれば、DMA転送の最初のQuad
letデータをDMA転送する(ステップS113)。
このとき、転送元のDC情報は転送しない。
123の後には、ステップS124に進み、DMA転送
しようとするデータが最後のQuadletデータであ
るかどうか判別し、最後でなければ、ステップS123
に戻り、そのQuadletデータをDMA転送する。
るデータが最後のQuadletデータであると判別し
たときには、送信用の制御用レジスタの「TxDCEn
d」のビットを参照し(ステップS125)、このビッ
ト「TxDCEnd」が“1”であれば、DMA転送の
最後のQuadletデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる(ステップ
S126)。ビット「TxDCEnd」が“0”であれ
ば、DMA転送の最後のQuadletデータをDMA
転送する(ステップS127)。このとき、転送元のD
C情報は転送しない。
タの「DMA_NoTx」で示される、Quadlet
データ数のDMA転送が終了したら、処理を終了する。
説明する。DMAコントローラ115は、受信用の制御
用レジスタの「DMA_startRx」のビットを参
照する(ステップS131)。そして、ビット「DMA
_startRx」が“1”になったことを確認する
と、ペイロードFIFO113が受信する方向のDMA
を行なうものと認識して、受信用DMA転送データレジ
スタの「DMA_NoRx」を参照し、DMA転送する
Quadletデータ数を確認する(ステップS13
2)。
ectRx」のビットを参照し(ステップS133)、
ビット「SelectRx」が“0”であれば、MRF
112からペイロードFIFO113に向けたDMA転
送を開始するようにする(ステップS134)。
“1”であれば、パケットFIFO114からペイロー
ドFIFO113に向けたDMA転送を開始するように
する(ステップS135)。
S135の後には、受信用の制御用レジスタの「RxC
opyDC」のビットを参照し(ステップS136)、
このビット「RxCopyDC」が“1”であれば、転
送元のDC情報をQuadletデータと共に、転送先
に転送することを意味すると認識して、図10に示す処
理を行い、ビット「RxCopyDC」が“0”であれ
ば、転送元のDC情報は転送先に転送しないことを意味
すると認識して、図11に示す処理を行う。
ったときには、図10に示すように、受信用の制御用レ
ジスタの「RxDCTop」のビットを参照し(ステッ
プS141)、このビット「RxDCTop」が“1”
であれば、DMA転送の最初のQuadletデータを
パケットの先頭と認識して転送し、そのことを転送先に
も反映させる(ステップS142)。ビット「RxDC
Top」が“0”であれば、DMA転送の最初のQua
dletデータを、DC情報と共にDMA転送する(ス
テップS143)。
143の後には、ステップS144に進み、DMA転送
しようとするデータが最後のQuadletデータであ
るかどうか判別し、最後でなければ、ステップS143
に戻り、そのQuadletデータを、DC情報と共に
DMA転送する。
るデータが最後のQuadletデータであると判別し
たときには、受信用の制御用レジスタの「RxDCEn
d」のビットを参照し(ステップS145)、このビッ
ト「RxDCEnd」が“1”であれば、DMA転送の
最後のQuadletデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる(ステップ
S146)。ビット「RxDCEnd」が“0”であれ
ば、DMA転送の最後のQuadletデータを、DC
情報と共にDMA転送する(ステップS147)。こう
して、受信用DMA転送データレジスタの「DMA_N
oRx」で示される、Quadletデータ数のDMA
転送が終了したら、処理を終了する。
CopyDC」が“0”であったときには、図11に示
すように、受信用の制御用レジスタの「RxDCTo
p」のビットを参照し(ステップS151)、このビッ
ト「RxDCTop」が“1”であれば、DMA転送の
最初のQuadletデータをパケットの先頭と認識し
て転送し、そのことを転送先にも反映させる(ステップ
S152)。ビット「RxDCTop」が“0”であれ
ば、DMA転送の最初のQuadletデータをDMA
転送する(ステップS143)。このとき、転送元のD
C情報は転送しない。
153の後には、ステップS154に進み、DMA転送
しようとするデータが最後のQuadletデータであ
るかどうか判別し、最後でなければ、ステップS153
に戻り、そのQuadletデータをDMA転送する。
るデータが最後のQuadletデータであると判別し
たときには、受信用の制御用レジスタの「RxDCEn
d」のビットを参照し(ステップS155)、このビッ
ト「RxDCEnd」が“1”であれば、DMA転送の
最後のQuadletデータをパケットの最後と認識し
て転送し、そのことを転送先にも反映させる(ステップ
S156)。ビット「RxDCEnd」が“0”であれ
ば、DMA転送の最後のQuadletデータをDMA
転送する(ステップS157)。このとき、転送元のD
C情報は転送しない。
タの「DMA_NoRx」で示される、Quadlet
データ数のDMA転送が終了したら、処理を終了する。
の設定情報を用いてDMA転送を行なうようにしたこと
により、外部バスとしてのIEEE1394バス200
と、IEEE1394インターフェース装置100の内
部バス102、103との間でパケットのやり取りを行
なう際の処理時間の短縮および制御用のCPU121、
延いては電子機器500のホストコンピュータの負荷の
軽減を実現することができる。
xDCTop」、「TxDCEnd」、「RxDCTo
p」、「RxDCEnd」、「TxCopyDC」、
「RxCopyDC」の情報を用いることにより、 元の一つのパケットをそのまま一つのパケットとし
て、 元の一つのパケットを複数個のパケットとして 複数個のパケットを複数個のパケットとして、 元の複数個のパケットをそのまま複数個のパケットと
して、 複数個のパケットを1個のパケットとして、 DMA伝送することができる。
共に、前述したMTF書き込み用レジスタの3個のレジ
スタへのCPU121による書き込みデータ転送との組
み合わせによるデータの転送(IEEE1394バス2
00への送出の場合)のいくつかの方法について、図1
2〜図17を参照しながら説明する。
Write1」「MTFWrite2」「MTFWri
te3」は、前述したMTF書き込み用レジスタで、レ
ジスタ「MTFWrite1」はパケット先頭レジス
タ、レジスタ「MTFWrite2」はパケット中間レ
ジスタ、「MTFWrite3」はパケット最後レジス
タである。
上述したDMA転送を用いずに、MTF書き込み用レジ
スタのみを用いてパケットを転送する場合の例である。
すなわち、この例の場合には、CPU121は、まずパ
ケットの先頭のQuadletデータを、MTF書き込
み用レジスタの「MTFWrite1」に書き込む。す
ると、MTF111には、それがパケットの先頭として
転送される。
etデータを、MTF書き込み用レジスタの「MTFW
rite2」に順次に書き込み、転送を行なう。つま
り、1つのQuadletデータを「MTFWrite
2」に書き込み、MTF111に転送したら、次のQu
adletデータを「MTFWrite2」に書き込
み、MTF111に転送するというようにして、パケッ
トの中間のQuadletデータを順次にMTF111
に転送する。
データは、MTF書き込み用レジスタの「MTFWri
te3」に書き込む。すると、MTF111には、それ
がパケットの最後として転送される。パケットの最後の
QuadletデータのMTF111への転送が終了す
ると、MTF111からデータが外部インターフェース
部101を通じてIEEE1394バス200に送出さ
れる。
FIFO113からMTF111に転送する場合を図1
3を参照して説明する。この例の場合には、CPU12
1により、DMA制御用レジスタの送信用レジスタのビ
ット「SelectTx」は“0”に設定され、また、
「TxDCTop」および「TxDCEnd」の各ビッ
トは、共に“1”に設定される。さらに、CPU121
により、DMA転送するQuadletデータの数が、
DMA転送データ数レジスタの送信用レジスタに、「D
MA_NoTx」として設定される。
ジスタのビット「DMA_startTx」が“1”に
されると、DMAコントローラ115によりペイロード
FIFO113からMTF111へのDMA転送が上述
したようにQuadletデータ単位で実行される。こ
のとき、DMA転送の最初のQuadletデータがパ
ケットの先頭として転送され、転送先であるMTF11
1にも、それが反映される。
数のQuadletデータの最後のQuadletデー
タが転送されると、それがパケットの最後のデータであ
るとされ、転送先であるMTF111にも、それが反映
される。そして、この最後のデータの転送が終了する
と、MTF111からデータが外部インターフェース部
101を通じてIEEE1394バス200に送出され
る。
法は、パケットヘッダはMTF書き込み用レジスタ「M
TFWrite1」および「MTFWrite2」を用
いてMTF111に転送し、パケットのペイロードデー
タ(データフィールド、以下同じ)は、ペイロードFI
FO113からMTF111にDMA転送する方法であ
る。そして、この図14の方法では、DMA転送の最後
のQuadletデータをパケットの最後として転送す
るようにする。
ず、パケットの先頭(パケットヘッダの先頭)のQua
dletデータを、MTF書き込み用レジスタの「MT
FWrite1」に書き込む。すると、MTF111に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの2番目以降のQuadletデータを、
MTF書き込み用レジスタの「MTFWrite2」に
順次に書き込み、パケットヘッダのMTF111への転
送を行なう。
レジスタの送信用レジスタのビット「SelectT
x」は“0”に設定され、また、「TxDCTop」の
ビットは“0”とされ、また、「TxDCEnd」のビ
ットは“1”に設定される。さらに、CPU121によ
り、DMA転送するQuadletデータの数が、DM
A転送データ数レジスタの送信用レジスタに、「DMA
_NoTx」として設定される。この設定は、パケット
ヘッダの転送の前でも後でもよい。
終了した後、DMA制御用レジスタの送信用レジスタの
ビット「DMA_startTx」が“1”にされる。
すると、DMAコントローラ115により、ペイロード
FIFO113からのDMA転送が上述したようにQu
adletデータ単位で実行される。このとき、「Tx
DCTop」=“0”であるので、DMA転送の最初の
Quadletデータはパケットの先頭とは扱われな
い。
数のQuadletデータの最後のQuadletデー
タが転送されると、「TxDCEnd」=“1”である
ので、それがパケットの最後のデータであるとされ、転
送先であるMTF111にも、それが反映される。そし
て、この最後のデータの転送が終了すると、MTF11
1からデータが外部インターフェース部101を通じて
IEEE1394バス200に送出される。
法においては、パケットヘッダはMTF書き込み用レジ
スタ「MTFWrite1」および「MTFWrite
2」を用いてMTF111に転送し、パケットのペイロ
ードデータは、ペイロードFIFO113からMTF1
11にDMA転送する。そして、パケットの最後のQu
adletデータは、MTF書き込み用レジスタ「MT
FWrite3」を用いて転送する方法である。
ず、パケットの先頭(パケットヘッダの先頭)のQua
dletデータを、MTF書き込み用レジスタの「MT
FWrite1」に書き込む。すると、MTF111に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの2番目以降のQuadletデータを、
MTF書き込み用レジスタの「MTFWrite2」に
順次に書き込み、パケットヘッダのMTF111への転
送を行なう。
レジスタの送信用レジスタのビット「SelectT
x」は“0”に設定され、また、「TxDCTop」お
よび「TxDCEnd」のビットは、それぞれ“0”に
設定される。さらに、CPU121により、DMA転送
するQuadletデータの数が、DMA転送データ数
レジスタの送信用レジスタに、「DMA_NoTx」と
して設定される。以上の設定は、パケットヘッダの転送
の前でも後でもよい。
した後、DMA制御用レジスタの送信用レジスタのビッ
ト「DMA_startTx」が“1”にされる。する
と、DMAコントローラ115により、ペイロードFI
FO113からのDMA転送が上述したようにQuad
letデータ単位で実行される。このとき、DMA転送
の最初および最後のQuadletデータは、パケット
の先頭および最後とは扱われない。
数のQuadletデータの最後のQuadletデー
タが転送された後、CPU121により、MTF書き込
み用レジスタ「MTFWrite3」にパケットの最後
のQuadletデータが書き込まれ、MTF111に
転送される。そして、この最後のデータの転送が終了す
ると、MTF111からデータが外部インターフェース
部101を通じてIEEE1394バス200に送出さ
れる。
法は、パケットヘッダはMTF書き込み用レジスタ「M
TFWrite1」および「MTFWrite2」を用
いてMTF111に転送し、パケットのペイロードデー
タは、ペイロードFIFO113からMTF111に、
複数回(図16の例では3回)のDMA転送によって転
送する方法である。そして、複数回のDMA転送の最後
のQuadletデータをパケットの最後として転送す
るようにする。
ず、パケットの先頭(パケットヘッダの先頭)のQua
dletデータを、MTF書き込み用レジスタの「MT
FWrite1」に書き込む。すると、MTF111に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの2番目以降のQuadletデータを、
MTF書き込み用レジスタの「MTFWrite2」に
順次に書き込み、パケットヘッダの転送を行なう。
DMA転送のために、DMA制御用レジスタの送信用レ
ジスタのビット「SelectTx」は“0”に設定さ
れ、また、「TxDCTop」および「TxDCEn
d」のビットは、それぞれ“0”に設定される。さら
に、CPU121により、第1回目にDMA転送するQ
uadletデータの数が、DMA転送データ数レジス
タの送信用レジスタに、「DMA_NoTx」として設
定される。この第1回目のDMA転送のための設定は、
パケットヘッダの転送の前でも後でもよい。
した後、DMA制御用レジスタの送信用レジスタのビッ
ト「DMA_startTx」が“1”にされる。する
と、DMAコントローラ115により、ペイロードFI
FO113からのDMA転送が上述したようにQuad
letデータ単位で実行される。このとき、「TxDC
Top」=“0”、「TxDCEnd」=“0”である
ので、DMA転送の最初および最後のQuadletデ
ータは、パケットの先頭および最後とは扱われない。
数のQuadletデータの最後のQuadletデー
タが転送された後、第2回目のDMA転送のために、C
PU121により、DMA制御用レジスタの送信用レジ
スタのビット「SelectTx」は“0”に設定さ
れ、また、「TxDCTop」および「TxDCEn
d」のビットは、それぞれ“0”に設定される(第1回
目の設定と同じであるので、この設定は不要としてもよ
い)。さらに、CPU121により、第2回目にDMA
転送するQuadletデータの数が、DMA転送デー
タ数レジスタの送信用レジスタに、「DMA_NoT
x」として設定される。
ジスタのビット「DMA_startTx」が“1”に
される。すると、DMAコントローラ115により、ペ
イロードFIFO113からの第2回目のDMA転送が
上述したようにQuadletデータ単位で実行され
る。このときも、DMA転送の最初および最後のQua
dletデータは、パケットの先頭および最後とは扱わ
れない。
数のQuadletデータの最後のQuadletデー
タが転送された後、第3回目のDMA転送のために、C
PU121により、DMA制御用レジスタの送信用レジ
スタのビット「SelectTx」は“0”に設定さ
れ、また、「TxDCTop」のビットは“0”および
「TxDCEnd」のビットは“1”に設定される(第
2回目の設定とは「TxDCEnd」のビットのみが異
なるので、この「TxDCEnd」のビットのみを設定
するようにしててもよい)。さらに、CPU121によ
り、第3回目にDMA転送するQuadletデータの
数が、DMA転送データ数レジスタの送信用レジスタ
に、「DMA_NoTx」として設定される。
ジスタのビット「DMA_startTx」が“1”に
される。すると、DMAコントローラ115により、ペ
イロードFIFO113からの第2回目のDMA転送が
上述したようにQuadletデータ単位で実行され
る。
数のQuadletデータの最後のQuadletデー
タが転送されると、「TxDCEnd」=“1”である
ので、それがパケットの最後のデータであるとされ、転
送先であるMTF111にも、それが反映される。そし
て、この最後のデータの転送が終了すると、MTF11
1からデータが外部インターフェース部101を通じて
IEEE1394バス200に送出される。
法は、パケットヘッダをMTF書き込み用レジスタ「M
TFWrite1」および「MTFWrite2」を用
いてMTF111に転送し、パケットのペイロードデー
タは、ペイロードFIFO113からMTF111に、
複数回(図16の例では3回)のDMA転送によって転
送する。そして、パケットの最後のQuadletデー
タは、MTF書き込み用レジスタ「MTFWrite
3」を用いて転送する。
ず、パケットの先頭(パケットヘッダの先頭)のQua
dletデータを、MTF書き込み用レジスタの「MT
FWrite1」に書き込む。すると、MTF111に
は、それがパケットの先頭として転送される。次に、パ
ケットヘッダの2番目以降のQuadletデータを、
MTF書き込み用レジスタの「MTFWrite2」に
順次に書き込み、パケットヘッダの転送を行なう。
DMA転送のために、DMA制御用レジスタの送信用レ
ジスタのビット「SelectTx」は“0”に設定さ
れ、また、「TxDCTop」および「TxDCEn
d」のビットは、それぞれ“0”に設定される。さら
に、CPU121により、第1回目にDMA転送するQ
uadletデータの数が、DMA転送データ数レジス
タの送信用レジスタに、「DMA_NoTx」として設
定される。この第1回目のDMA転送のための設定は、
パケットヘッダの転送の前でも後でもよい。
した後、DMA制御用レジスタの送信用レジスタのビッ
ト「DMA_startTx」が“1”にされる。する
と、DMAコントローラ115により、ペイロードFI
FO113からMTF111へのDMA転送が上述した
ようにQuadletデータ単位で実行される。このと
き、DMA転送の最初および最後のQuadletデー
タは、パケットの先頭および最後とは扱われない。
数のQuadletデータの最後のQuadletデー
タが転送された後、第2回目のDMA転送のための制御
用レジスタの設定が、CPU121により行われる。こ
の例の場合には、CPU121により、第2回目にDM
A転送するQuadletデータの数が、DMA転送デ
ータ数レジスタの送信用レジスタに、「DMA_NoT
x」として設定される。
ジスタのビット「DMA_startTx」が“1”に
される。すると、DMAコントローラ115により、ペ
イロードFIFO113からの第2回目のDMA転送が
上述したようにQuadletデータ単位で実行され
る。このときも、DMA転送の最初および最後のQua
dletデータは、パケットの先頭および最後とは扱わ
れない。
数のQuadletデータの最後のQuadletデー
タが転送された後、第3回目のDMA転送のための制御
用レジスタの設定が、CPU121により行われる。こ
の例の場合には、CPU121により、第3回目にDM
A転送するQuadletデータの数が、DMA転送デ
ータ数レジスタの送信用レジスタに、「DMA_NoT
x」として設定される。
ジスタのビット「DMA_startTx」が“1”に
される。すると、DMAコントローラ115により、ペ
イロードFIFO113からの第2回目のDMA転送が
上述したようにQuadletデータ単位で実行され
る。このときも、DMA転送の最初および最後のQua
dletデータは、パケットの先頭および最後とは扱わ
れない。
数のQuadletデータの最後のQuadletデー
タが転送された後、CPU121により、MTF書き込
み用レジスタ「MTFWrite3」にパケットの最後
のQuadletデータが書き込まれ、MTF111に
転送される。そして、この最後のデータの転送が終了す
ると、MTF111からデータが外部インターフェース
部101を通じてIEEE1394バス200に送出さ
れる。
ビット「TxCopyDC」,「RxCopyDC」の
使用例を示すための図である。
格納されている複数個のパケットを1回のDMA転送
で、ペイロードFIFO113に転送する場合に、転送
元のDC情報は送らずにDMA転送する状態を示すもの
である。この場合には、CPU121により、DMA制
御用レジスタの受信用レジスタのビット「Select
Rx」は“0”に設定され、「RxDCTop」のビッ
トおよび「RxDCEnd」のビットは“0”に設定さ
れ、また、「RxCopyDC」のビットは“0”とさ
れる。さらに、CPU121により、DMA転送するQ
uadletデータの数が、DMA転送データ数レジス
タの送信用レジスタに、「DMA_NoTx」として設
定される。
ジスタのビット「DMA_startTx」が“1”に
されると、パケットFIFO114からQuadlet
データ毎にペイロードFIFO113にDMA転送され
る。このとき、「RxCopyDC」=“0”であるの
で、パケットFIFO114に格納されているDC情報
はペイロードFIFO113には転送されない。
格納されている複数個のパケットを1回のDMA転送
で、ペイロードFIFO113に転送する場合に、転送
元のDC情報は全て一緒に送ってDMA転送する状態を
示すものである。この場合には、CPU121により、
DMA制御用レジスタの受信用レジスタのビット「Se
lectRx」は“0”に設定され、「RxDCTo
p」のビットおよび「RxDCEnd」のビットは
“0”に設定され、また、「RxCopyDC」のビッ
トは“1”とされる。さらに、CPU121により、D
MA転送するQuadletデータの数が、DMA転送
データ数レジスタの送信用レジスタに、「DMA_No
Tx」として設定される。
ジスタのビット「DMA_startTx」が“1”に
されると、「RxCopyDC」=“1”であるので、
パケットFIFO114からQuadletデータ毎
に、DC情報を伴ってペイロードFIFO113にDM
A転送される。
タ転送単位は、Quadletデータであったが、これ
は、一例であって、これに限られるものではないことは
言うまでもない。
ば、インターフェース装置内において、データは、DM
A転送するようにするので、処理時間を短縮することが
できると共に、制御用マイクロコンピュータの負荷を軽
減することができる。
して、一つのパケットを複数のパケットとして、複数の
パケットを複数のパケットとしてなど、種々のパケット
転送を実現することができる。
実施の形態を示す図である。
態におけるデータ転送方法の概要を説明するための図で
ある。
態におけるデータ転送方法を説明するための図である。
態におけるデータ転送方法を説明するための図である。
態におけるメモリの格納データを説明するための図であ
る。
態におけるDMA転送を説明するためのフローチャート
の一部である。
態におけるDMA転送を説明するためのフローチャート
の一部である。
態におけるDMA転送を説明するためのフローチャート
の一部である。
態におけるDMA転送を説明するためのフローチャート
の一部である。
形態におけるDMA転送を説明するためのフローチャー
トの一部である。
形態におけるDMA転送を説明するためのフローチャー
トの一部である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態における非同期データ伝送の方法の一例を説明する
ための図である。
形態におけるDMA転送の一つを説明するための図であ
る。
形態におけるDMA転送の一つを説明するための図であ
る。
すブロック図である。
1…外部インターフェース部、102、103…内部バ
ス、104…ホストバスインターフェース部、105…
システムインターフェース部、111…非同期送信バッ
ファ、112…非同期受信バッファ、113…ストリー
ムペイロードFIFOメモリ、114…ストリームパケ
ットFIFOメモリ、115…DMAコントローラ、1
21…CPU、124…コンフィギュレーションレジス
タ、200…IEEE1394バス
Claims (19)
- 【請求項1】所定数のデータからなる単位データの複数
個からなるパケットを、第1のメモリ手段から第2のメ
モリ手段に、前記単位データの所定数毎にDMA(Di
rect Memory Access)転送するデー
タ転送方法であって、 前記第1のメモリ手段から前記第2のメモリ手段にDM
A転送する最初の前記単位データが、パケットの先頭で
あるか否かを示す先頭情報と、前記第1のメモリ手段か
ら前記第2のメモリ手段にDMA転送する最後の前記単
位データが、パケットの最後であるか否かを示す最後情
報とを、前記DMA転送のための制御レジスタに設定
し、その制御レジスタの設定に従って前記DMA転送を
実行すると共に、前記先頭情報がパケットの先頭である
と設定されているとき、および前記最後情報がパケット
の最後であると設定されているとき、そのことを前記D
MA転送の転送先で反映させることを特徴とするデータ
転送方法。 - 【請求項2】請求項1において、 転送元の前記メモリ手段に格納されている前記パケット
の先頭および/または最後を示す情報を付加して前記D
MA転送するか否かを指示する付加転送指示情報を、前
記制御用レジスタに設定することを特徴とするデータ転
送方法。 - 【請求項3】請求項1または請求項2において、 前記第1のメモリ手段は、外部バスとの間でのデータの
授受を行なうと共に、内部バスを通じて前記第2のメモ
リ手段との間で前記DMA転送を行なうものであること
を特徴とするデータ転送方法。 - 【請求項4】所定数のデータからなる単位データの複数
個からなるパケットを、第1のメモリ手段から第2のメ
モリ手段に、前記単位データの所定数毎にDMA(Di
rect Memory Access)転送するデー
タ転送装置であって、 前記DMA転送のための制御用レジスタと、 前記DMA転送の最初の前記単位データがパケットの先
頭であるか否かを示す先頭情報と、前記DMA転送の最
後の前記単位データがパケットの最後であるか否かを示
す最後情報とを、前記制御用レジスタに設定する設定手
段と、 前記制御用レジスタの設定に従って前記DMAを実行す
ると共に、前記先頭情報がパケットの先頭であると設定
されているとき、また前記最後情報がパケットの最後で
あると設定されているとき、そのことを前記DMA転送
の転送先で反映させる手段と、 を備えることを特徴とするデータ転送装置。 - 【請求項5】請求項4において、 前記設定手段は、転送元の前記メモリ手段に格納されて
いる前記パケットの先頭および/または最後を示す情報
を付加して転送するか否かを指示する付加転送指示情報
を、前記制御用レジスタに設定することを特徴とするデ
ータ転送装置。 - 【請求項6】請求項4または請求項5において、 前記第1のメモリ手段は、外部バスとの間でのデータの
授受を行なうと共に、内部バスを通じて前記第2のメモ
リ手段との間で前記DMA転送を行なうものであること
を特徴とするデータ転送装置。 - 【請求項7】非同期通信により外部バスから取得したパ
ケットを第1のメモリ手段に格納し、前記第1のメモリ
手段に格納されたパケットを内部バスを通じて第2のメ
モリ手段に転送し、前記第2のメモリ手段に格納された
パケットを分解して得たデータを内部信号処理系に転送
するようにすると共に、 前記内部信号処理系からのデータをパケット化して前記
第2のメモリ手段に格納し、前記第2のメモリ手段に格
納したパケット化データを第3のメモリ手段に前記内部
バスを通じて転送し、前記第3のメモリ手段から、前記
外部バスに非同期で送り出すようにする通信インターフ
ェース方法であって、 前記第1のメモリ手段と前記第2のメモリ手段との間に
おける転送、および前記第2のメモリ手段と前記第3の
メモリ手段との間におけるデータ転送は、DMA転送と
することを特徴とする通信インターフェース方法。 - 【請求項8】請求項7において、 前記DMA転送は、所定数のデータからなる単位データ
の所定数毎に行なうものであって、 前記第1のメモリ手段と前記第2のメモリ手段との間、
あるいは前記第2のメモリと前記第3のメモリ手段との
間におけるDMA転送の最初の前記単位データが、パケ
ットの先頭であるか否かを示す先頭情報と、最後の前記
単位データが、パケットの最後であるか否かを示す最後
情報とを、前記DMA転送のための制御用レジスタに設
定し、その制御用レジスタの設定に従って前記DMA転
送を実行すると共に、前記先頭情報がパケットの先頭で
あると設定されているとき、および前記最後情報がパケ
ットの最後であると設定されているとき、そのことを前
記DMA転送の転送先で反映させることを特徴とする通
信インターフェース方法。 - 【請求項9】請求項8において、 転送元の前記メモリ手段に格納されている前記パケット
の先頭および/または最後を示す情報を付加して前記D
MA転送するか否かを指示する付加転送指示情報を、前
記制御用レジスタに設定することを特徴とする通信イン
ターフェース方法。 - 【請求項10】請求項7〜請求項9のいずれかにおい
て、 前記外部バスは、IEEE(The Institut
e of Electrical and Elect
ronics Engineers,Inc.)139
4バス規格のシリアルバスであることを特徴とする通信
インターフェース方法。 - 【請求項11】請求項10において、 前記転送するデータの種類を判別し、その判別結果に応
じて、前記第1のメモリ手段と前記第2のメモリ手段と
の間におけるデータ転送、および前記第2のメモリ手段
と前記第3のメモリ手段との間におけるデータ転送は、
DMA転送とすることを特徴とする通信インターフェー
ス方法。 - 【請求項12】請求項10において、 前記転送するデータのサイズを判別し、その判別結果に
応じて、前記第1のメモリ手段と前記第2のメモリ手段
との間におけるデータ転送、および前記第2のメモリ手
段と前記第3のメモリ手段との間におけるデータ転送
は、DMA転送とすることを特徴とする通信インターフ
ェース方法。 - 【請求項13】内部バスと、 前記内部バスと外部バスとの間に設けられ、非同期通信
により外部バスから取得したパケットを格納するための
第1のメモリ手段と、 前記内部バスと内部信号処理系との間に設けられる第2
のメモリ手段と、 前記内部バスと、前記外部バスとの間に設けられ、非同
期通信により前記外部バスにパケットを送出するための
第3のメモリ手段と、 前記第1のメモリ手段と前記第2のメモリ手段との間に
おけるデータ転送、および前記第2のメモリ手段と前記
第3のメモリ手段との間におけるデータ転送を、DMA
転送により実行するためのDMAコントローラと、 前記DMA転送を制御するための制御情報が格納される
制御用レジスタと、 前記第2のメモリ手段に転送されたパケットを分解し
て、前記第2のメモリ手段に再格納すると共に、前記第
2のメモリ手段に格納された前記内部信号処理系からの
データをパケット化して、前記第2のメモリ手段に再格
納する手段と、 を備えることを特徴とする通信インターフェース装置。 - 【請求項14】請求項13において、 前記DMA転送は、所定数のデータからなる単位データ
の所定数毎に行なうものであって、 前記制御用レジスタに、前記DMA転送の最初の前記単
位データが、パケットの先頭であるか否かを示す先頭情
報と、最後の前記単位データが、パケットの最後である
か否かを示す最後情報とを、設定する設定手段を備える
と共に、 前記DMAコントローラは、前記制御用レジスタの設定
に従って前記DMA転送を実行すると共に、前記先頭情
報がパケットの先頭であると設定されているとき、およ
び前記最後情報がパケットの最後であると設定されてい
るとき、そのことを前記DMA転送の転送先で反映させ
ることを特徴とする通信インターフェース装置。 - 【請求項15】請求項14において、 前記設定手段は、転送元の前記メモリ手段に格納されて
いる前記パケットの先頭および/または最後を示す情報
を付加して前記DMA転送するか否かを指示する付加転
送指示情報を、前記制御用レジスタに設定することを特
徴とする通信インターフェース装置。 - 【請求項16】請求項13〜請求項15のいずれかにお
いて、 前記外部バスは、IEEE1394バス規格のシリアル
バスであることを特徴とする通信インターフェース装
置。 - 【請求項17】請求項16において、 前記転送するデータの種類を判別する判別手段と、 前記判別手段の判別結果に応じて、前記第1のメモリ手
段と前記第2のメモリ手段との間におけるデータ転送お
よび前記第2のメモリ手段と前記第3のメモリ手段との
間におけるデータ転送は、DMA転送とするように制御
する手段と、 を備えることを特徴とする通信インターフェース装置。 - 【請求項18】請求項16において、 前記転送するデータのサイズを判別する判別手段と、 前記判別手段の判別結果に応じて、前記第1のメモリ手
段と前記第2のメモリ手段との間におけるデータ転送、
および前記第2のメモリ手段と前記第3のメモリ手段と
の間におけるデータ転送は、DMA転送とするように制
御する手段と、 を備えることを特徴とする通信インターフェース装置。 - 【請求項19】請求項13〜請求項16のいずれかにお
いて、 前記制御用レジスタには、前記第2のメモリ手段につい
てのDMA転送の受信および送信の制御データが格納さ
れ、前記DMAコントローラは、前記制御データに基づ
いて、必要な全てのDMA転送を行なうことを特徴とす
る通信インターフェース装置。
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