JPH1074175A - 受信データパケットへのチャンネル番号割当て方法ならびにｄｍａチャンネル受信パケット比較器回路 - Google Patents
受信データパケットへのチャンネル番号割当て方法ならびにｄｍａチャンネル受信パケット比較器回路Info
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Abstract
(57)【要約】
【課題】 パーソナルコンピュータ内部の受信データパ
ケットに、優先順位に基づいてチャンネル番号を割り付
けるための方法ならびに装置を提供する。 【解決手段】 受信データパケットの少なくとも一部分
を、予めプログラムで変更可能なように定めておいた一
致データセットと比較し、それらの間に予め定めていた
対応が生じた場合は、一致データが指定するデータチャ
ンネルに前記のデータパケットを接続し、もしも複数の
データパケットが同時に１つのデータチャンネルに割り
当てられた場合は、優先順位選択回路でそれらの中で最
も高い優先順位を持つデータパケットにそのデータチャ
ンネルを割り当てる。
ケットに、優先順位に基づいてチャンネル番号を割り付
けるための方法ならびに装置を提供する。 【解決手段】 受信データパケットの少なくとも一部分
を、予めプログラムで変更可能なように定めておいた一
致データセットと比較し、それらの間に予め定めていた
対応が生じた場合は、一致データが指定するデータチャ
ンネルに前記のデータパケットを接続し、もしも複数の
データパケットが同時に１つのデータチャンネルに割り
当てられた場合は、優先順位選択回路でそれらの中で最
も高い優先順位を持つデータパケットにそのデータチャ
ンネルを割り当てる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には電子機器
の分野に関し、更に詳細には周辺機器とパーソナルコン
ピュータとの間の通信を行うための改善されたインタフ
ェース機構に関し、また更に詳細には受信されたデータ
パケットに対して予め定められた優先順位に従ってチャ
ンネル番号を割り付ける方法、装置ならびにシステムに
関する。
の分野に関し、更に詳細には周辺機器とパーソナルコン
ピュータとの間の通信を行うための改善されたインタフ
ェース機構に関し、また更に詳細には受信されたデータ
パケットに対して予め定められた優先順位に従ってチャ
ンネル番号を割り付ける方法、装置ならびにシステムに
関する。
【０００２】
【従来の技術】多くのマルチメディアアプリケーション
に関して処理装置速度だけが重要なのではなくて、入出
力帯域幅もまたパーソナルコンピュータ上でのアプリケ
ーションを制限する重大な要因である。この制限を解消
するために、ＩＥＥＥ１３９４標準では高性能マルチメ
ディア接続を、キャムコーダ（camcorder ）、テレビ、
ステレオ、ＣＤ交換機、セットトップボックス（set-to
p boxes ）、ミキシングコンソールならびにミュージッ
クキーボード、同様に従来からのパーソナルコンピュー
タ機器との間で可能にしている。”ファイヤワイヤ（Fi
reWire）”標準として知られているＩＥＥＥ１３９４は
携帯型ならびにデスクトップコンピュータ環境でのバス
インタフェース標準を提供している。このＩＥＥＥ１３
９４標準は消費者とコンピュータ市場とを繋ぐ重要なリ
ンク技術として機能しており、高度通信プロトコルで駆
動されるシリアルバスを記述している。ＩＥＥＥ１３９
４シリアルバスは廉価なシステムコストで、一方高性能
周辺機器バスに必要なデータ転送速度を提供するように
設計されている。
に関して処理装置速度だけが重要なのではなくて、入出
力帯域幅もまたパーソナルコンピュータ上でのアプリケ
ーションを制限する重大な要因である。この制限を解消
するために、ＩＥＥＥ１３９４標準では高性能マルチメ
ディア接続を、キャムコーダ（camcorder ）、テレビ、
ステレオ、ＣＤ交換機、セットトップボックス（set-to
p boxes ）、ミキシングコンソールならびにミュージッ
クキーボード、同様に従来からのパーソナルコンピュー
タ機器との間で可能にしている。”ファイヤワイヤ（Fi
reWire）”標準として知られているＩＥＥＥ１３９４は
携帯型ならびにデスクトップコンピュータ環境でのバス
インタフェース標準を提供している。このＩＥＥＥ１３
９４標準は消費者とコンピュータ市場とを繋ぐ重要なリ
ンク技術として機能しており、高度通信プロトコルで駆
動されるシリアルバスを記述している。ＩＥＥＥ１３９
４シリアルバスは廉価なシステムコストで、一方高性能
周辺機器バスに必要なデータ転送速度を提供するように
設計されている。
【０００３】電気電子技術者協会（ＩＥＥＥ）ならびに
その会員コンピュータ会社によって策定されたＩＥＥＥ
１３９４標準はシリアルバスインタフェースであって、
低価格、高速ディジタルデータ転送ならびに通信を可能
とする。装置間の転送速度は最大４００メガビット毎秒
（ｍｂｐｓ）にまで達し、非同期および等時間間隔デー
タ転送モードの両方を介して実現できる。ＩＥＥＥ１３
９４標準インタフェースはそれ自体ビデオアプリケーシ
ョンに適しているが、それは等時間間隔時分割システム
で動作しているからである。例えば、仮にシステムが１
フレームを１／１５秒毎に出力するように構成されてい
たとすると、少なくとも１フレームが出力される全ての
パケットの中に存在するはずである。この結果ビデオが
滑らかに見えることになる。この理由によりＩＥＥＥ１
３９４標準インタフェースは、これもまた等時間間隔モ
ードで動作する非同期転送モード（ＡＴＭ: asynchrono
ustransfer mode）の様な技術と高い互換性を有する。
その会員コンピュータ会社によって策定されたＩＥＥＥ
１３９４標準はシリアルバスインタフェースであって、
低価格、高速ディジタルデータ転送ならびに通信を可能
とする。装置間の転送速度は最大４００メガビット毎秒
（ｍｂｐｓ）にまで達し、非同期および等時間間隔デー
タ転送モードの両方を介して実現できる。ＩＥＥＥ１３
９４標準インタフェースはそれ自体ビデオアプリケーシ
ョンに適しているが、それは等時間間隔時分割システム
で動作しているからである。例えば、仮にシステムが１
フレームを１／１５秒毎に出力するように構成されてい
たとすると、少なくとも１フレームが出力される全ての
パケットの中に存在するはずである。この結果ビデオが
滑らかに見えることになる。この理由によりＩＥＥＥ１
３９４標準インタフェースは、これもまた等時間間隔モ
ードで動作する非同期転送モード（ＡＴＭ: asynchrono
ustransfer mode）の様な技術と高い互換性を有する。
【０００４】ＩＥＥＥ１３９４標準の利点はデータの実
時間転送にあり、これはマルチメディアアプリケーショ
ンの相互接続として理想的な利点を提供する。小型で耐
久性がありしかもフレキシブルなケーブルおよびケーブ
ル接続器を使用することにより、ＩＥＥＥ１３９４標準
は価格の節約を実現しある種のケーブル仕様に対する要
求を不要とする。ＩＥＥＥ１３９４標準は汎用入出力相
互接続を提供し、これは入出力ポートを統合する一方で
プリント回路基板のスペースを合併整理する。更に、Ｉ
ＥＥＥ１３９４標準はピア・ツウ・ピア通信構造を提供
し、これは周辺機器がホスト装置に負荷を課することな
く互いに直接通信することを可能とする。
時間転送にあり、これはマルチメディアアプリケーショ
ンの相互接続として理想的な利点を提供する。小型で耐
久性がありしかもフレキシブルなケーブルおよびケーブ
ル接続器を使用することにより、ＩＥＥＥ１３９４標準
は価格の節約を実現しある種のケーブル仕様に対する要
求を不要とする。ＩＥＥＥ１３９４標準は汎用入出力相
互接続を提供し、これは入出力ポートを統合する一方で
プリント回路基板のスペースを合併整理する。更に、Ｉ
ＥＥＥ１３９４標準はピア・ツウ・ピア通信構造を提供
し、これは周辺機器がホスト装置に負荷を課することな
く互いに直接通信することを可能とする。
【０００５】ＩＥＥＥ１３９４標準は高速シリアルバス
を提供し、これはヘッダを含むパケット化されたデータ
を使用する。ヘッダはルーティング情報を含む。更に、
パケット化されたデータはペイロードデータを含む。媒
体の物理特性は長距離伝送用に設計される必要はない。
ＩＥＥＥ１３９４標準は、机上バスで動作するローカル
エリアネットワークの様な短距離用に設計されている。
その距離はしばしば単なる机上というよりは長くなる
が、ＩＥＥＥ１３９４標準はローカルエリアネットワー
ク動作で使用されることは意図していない。従って、基
本的にＩＥＥＥ１３９４標準は、ワークステーション、
家庭用コンピュータ、テレビ、ＶＣＲ、キャムコーダの
様な装置に、オーディオ、ビデオ、文字の様な種々の媒
体型式がアクセスするためのシリアルバスおよびパラレ
ルバスを置き換えるための高速相互接続を提供する。
を提供し、これはヘッダを含むパケット化されたデータ
を使用する。ヘッダはルーティング情報を含む。更に、
パケット化されたデータはペイロードデータを含む。媒
体の物理特性は長距離伝送用に設計される必要はない。
ＩＥＥＥ１３９４標準は、机上バスで動作するローカル
エリアネットワークの様な短距離用に設計されている。
その距離はしばしば単なる机上というよりは長くなる
が、ＩＥＥＥ１３９４標準はローカルエリアネットワー
ク動作で使用されることは意図していない。従って、基
本的にＩＥＥＥ１３９４標準は、ワークステーション、
家庭用コンピュータ、テレビ、ＶＣＲ、キャムコーダの
様な装置に、オーディオ、ビデオ、文字の様な種々の媒
体型式がアクセスするためのシリアルバスおよびパラレ
ルバスを置き換えるための高速相互接続を提供する。
【０００６】ＩＥＥＥ１３９４標準に基づくインタフェ
ース装置の通信に関する要求を満足させるために、与え
られたパケットが特定のノードで受信されることを識別
する必要がある。ＩＥＥＥ１３９４標準はこれをプログ
ラム可能な形式で実行する。確実に希望するパケットの
みが周辺機器からパーソナルコンピュータへ転送される
ようにするためには、希望するパケットのみが解放され
パーソナルコンピュータへ転送される必要がある。既存
の技術ではプログラム可能、フレキシブルかつ適応性の
ある方式で精細にパケットを選択することは出来ない。
更に、既存の１３９４バス用インタフェース機器はパケ
ットヘッダ内の予約演算コードまたは転送コード（tcod
es）をプログラム可能な方式で取り扱うことは出来な
い。既存のＩＥＥＥ１３９４バス用インタフェース機器
のいずれも、一致データパターンの１つから最も高い優
先順位のチャンネルを選択することは出来ない。更に、
既存のシステムのいずれもデータパターンを一致データ
パターンと一致させ、そしてそのデータパターンに特定
のチャンネルを割り当てるということは出来ない。そし
て更に既存のインタフェース機器は、希望するパターン
を複数セット指定し、与えられたデータパターンと一致
を取って与えられたデータチャンネルの１つを割り付け
る方法を提供することは出来ない。
ース装置の通信に関する要求を満足させるために、与え
られたパケットが特定のノードで受信されることを識別
する必要がある。ＩＥＥＥ１３９４標準はこれをプログ
ラム可能な形式で実行する。確実に希望するパケットの
みが周辺機器からパーソナルコンピュータへ転送される
ようにするためには、希望するパケットのみが解放され
パーソナルコンピュータへ転送される必要がある。既存
の技術ではプログラム可能、フレキシブルかつ適応性の
ある方式で精細にパケットを選択することは出来ない。
更に、既存の１３９４バス用インタフェース機器はパケ
ットヘッダ内の予約演算コードまたは転送コード（tcod
es）をプログラム可能な方式で取り扱うことは出来な
い。既存のＩＥＥＥ１３９４バス用インタフェース機器
のいずれも、一致データパターンの１つから最も高い優
先順位のチャンネルを選択することは出来ない。更に、
既存のシステムのいずれもデータパターンを一致データ
パターンと一致させ、そしてそのデータパターンに特定
のチャンネルを割り当てるということは出来ない。そし
て更に既存のインタフェース機器は、希望するパターン
を複数セット指定し、与えられたデータパターンと一致
を取って与えられたデータチャンネルの１つを割り付け
る方法を提供することは出来ない。
【０００７】
【発明が解決しようとする課題】従って、与えられたパ
ケットを例えばＩＥＥＥ１３９４標準インタフェースの
様な通信インタフェース内の特定ノードで受信させるよ
うに識別することが必要である。
ケットを例えばＩＥＥＥ１３９４標準インタフェースの
様な通信インタフェース内の特定ノードで受信させるよ
うに識別することが必要である。
【０００８】与えられたパケットをプログラム可能な方
式で、特定ノードで受信させるように識別する方法なら
びにシステムが必要である。
式で、特定ノードで受信させるように識別する方法なら
びにシステムが必要である。
【０００９】ある種のパケットを取り除いたり排他的に
選択して、指定されたＤＭＡチャンネルに割り当てられ
たデータパケットの精細な選択を可能とする方法ならび
にシステムが必要である。更に、この要求はプログラム
可能、フレキシブルそして適応性があり、特にＩＥＥＥ
１３９４標準に適用できる方法ならびにシステムで満た
されねばならない。
選択して、指定されたＤＭＡチャンネルに割り当てられ
たデータパケットの精細な選択を可能とする方法ならび
にシステムが必要である。更に、この要求はプログラム
可能、フレキシブルそして適応性があり、特にＩＥＥＥ
１３９４標準に適用できる方法ならびにシステムで満た
されねばならない。
【００１０】データパケットヘッダ内の予約演算コード
または転送コードを処理する方法ならびにシステムが必
要である。
または転送コードを処理する方法ならびにシステムが必
要である。
【００１１】更に、希望するヘッダデータパターンに一
致するものの１つから最も高い優先順位のチャンネルを
選択する事の出来る方法ならびにシステムが必要であ
る。データパケット内のデータパターンの一致を取り、
そのデータパケットに特定チャンネルを割り付ける方法
が必要である。
致するものの１つから最も高い優先順位のチャンネルを
選択する事の出来る方法ならびにシステムが必要であ
る。データパケット内のデータパターンの一致を取り、
そのデータパケットに特定チャンネルを割り付ける方法
が必要である。
【００１２】更に別の、与えられたデータパターンと一
致を取り指定のデータチャンネルを割り付けるための、
希望するデータパターンを複数セット指定する方法なら
びにシステムが必要である。
致を取り指定のデータチャンネルを割り付けるための、
希望するデータパターンを複数セット指定する方法なら
びにシステムが必要である。
【００１３】本発明によれば、データパケットをデータ
通信チャンネルに割り付けるための方法が提供されてお
り、これは従来開発されたデータパケットをデータ通信
ＤＭＡチャンネルに割り付けるための方法ならびにシス
テムに関連する欠点ならびに問題を基本的に取り除くか
または軽減するものである。
通信チャンネルに割り付けるための方法が提供されてお
り、これは従来開発されたデータパケットをデータ通信
ＤＭＡチャンネルに割り付けるための方法ならびにシス
テムに関連する欠点ならびに問題を基本的に取り除くか
または軽減するものである。
【００１４】本発明のひとつの特徴として、データパケ
ットをデータ通信チャンネルに割り当てるための方法な
らびにシステムが提供されており、これはデータパケッ
ト比較回路内のデータパケットの少なくとも一部を受信
する手順を含む。この方法ならびにシステムはデータパ
ケットの少なくとも一部を予め定められた一致データセ
ットと比較する。データパケットの一部ならびに一致デ
ータセットはプログラム的に変更可能なデータフィール
ドを含み、これは少なくともひとつのデータ通信または
ＤＭＡチャンネルに対応する。予め定められている対応
がデータパケットの部分と一致データセットとの間で一
致した場合この方法ならびにシステムはそのデータパケ
ットをデータ通信またはＤＭＡチャンネルに誘導する。
指定されたチャンネルに割り当てるべきデータパケット
が複数生じた場合は、この方法はまた比較されたデータ
パケットとその他の同様に比較されたデータパケットと
を共に優先順位符号化回路で受信する手順をも含む。こ
の方法は比較されたデータパケットと比較された同様の
データパケットの少なくともひとつを、少なくともひと
つのデータ通信チャンネルに比較されたデータパケット
および比較された同様のデータパケットとの各々に関連
する予め定められた優先順位データ値に基づいて誘導す
る。
ットをデータ通信チャンネルに割り当てるための方法な
らびにシステムが提供されており、これはデータパケッ
ト比較回路内のデータパケットの少なくとも一部を受信
する手順を含む。この方法ならびにシステムはデータパ
ケットの少なくとも一部を予め定められた一致データセ
ットと比較する。データパケットの一部ならびに一致デ
ータセットはプログラム的に変更可能なデータフィール
ドを含み、これは少なくともひとつのデータ通信または
ＤＭＡチャンネルに対応する。予め定められている対応
がデータパケットの部分と一致データセットとの間で一
致した場合この方法ならびにシステムはそのデータパケ
ットをデータ通信またはＤＭＡチャンネルに誘導する。
指定されたチャンネルに割り当てるべきデータパケット
が複数生じた場合は、この方法はまた比較されたデータ
パケットとその他の同様に比較されたデータパケットと
を共に優先順位符号化回路で受信する手順をも含む。こ
の方法は比較されたデータパケットと比較された同様の
データパケットの少なくともひとつを、少なくともひと
つのデータ通信チャンネルに比較されたデータパケット
および比較された同様のデータパケットとの各々に関連
する予め定められた優先順位データ値に基づいて誘導す
る。
【００１５】本発明の技術的特長は、特定のデータパケ
ットをどの特定ＤＭＡ通信チャンネルへ送るかを決定す
るための、プログラム可能、フレキシブルかつ適応性の
ある方法を提供する事にある。
ットをどの特定ＤＭＡ通信チャンネルへ送るかを決定す
るための、プログラム可能、フレキシブルかつ適応性の
ある方法を提供する事にある。
【００１６】本発明の別の技術的特長は、或るデータパ
ケットを特定のデータチャンネルから選択及び排除する
ための、プログラム可能、フレキシブルかつ適応性のあ
る方法を提供する事にある。
ケットを特定のデータチャンネルから選択及び排除する
ための、プログラム可能、フレキシブルかつ適応性のあ
る方法を提供する事にある。
【００１７】本発明の更に別の技術的特長は、データパ
ケットヘッダ内の演算コードまたは転送コードならびに
その他のコードを用いて、与えられたデータパケットの
割り付け及び優先順位の決定を、プログラム可能、フレ
キシブルかつ適応性のある方法で行うための便利な機構
または方法を提供することである。
ケットヘッダ内の演算コードまたは転送コードならびに
その他のコードを用いて、与えられたデータパケットの
割り付け及び優先順位の決定を、プログラム可能、フレ
キシブルかつ適応性のある方法で行うための便利な機構
または方法を提供することである。
【００１８】本発明の更に別の技術的特長は、どのデー
タパケットがどのデータ通信チャンネルに行くかの優先
順位付けを高速に、効率的にまた実際的に行う方法を提
供することである。
タパケットがどのデータ通信チャンネルに行くかの優先
順位付けを高速に、効率的にまた実際的に行う方法を提
供することである。
【００１９】本発明の別の技術的特長は、特定の一致デ
ータセットに一致するデータパケットが特定のデータ通
信またはＤＭＡチャンネルへ行くように指定する方法を
提供することである。
ータセットに一致するデータパケットが特定のデータ通
信またはＤＭＡチャンネルへ行くように指定する方法を
提供することである。
【００２０】本発明の更に別の技術的特長は、複数の一
致データセットに対応するデータパケットの複数の型式
を単一のデータ通信またはＤＭＡチャンネルへ行くよう
に割り付ける方法を提供することである。
致データセットに対応するデータパケットの複数の型式
を単一のデータ通信またはＤＭＡチャンネルへ行くよう
に割り付ける方法を提供することである。
【００２１】本発明及びその特長は添付図面を参照して
行う以下の説明より更に完全な理解が得られるであろ
う。添付図面に於いて同一の参照番号は同一の事象を示
す。
行う以下の説明より更に完全な理解が得られるであろ
う。添付図面に於いて同一の参照番号は同一の事象を示
す。
【００２２】
【発明の実施の形態】本発明の提出された実施例は添付
図面に図示されており、ここで同一番号は種々の図面に
渡って同一の対応する部品を参照する。
図面に図示されており、ここで同一番号は種々の図面に
渡って同一の対応する部品を参照する。
【００２３】図１はパーソナルコンピュータ環境１０を
概念的に図示しており、これは点線の箱１２で示される
パーソナルコンピュータ１２と点線の箱１４で示される
関連の周辺機器とを含む。パーソナルコンピュータ１２
の内部には種々のバス及びノードが存在しパーソナルコ
ンピュータの動作を制御する。例えば、インタフェース
バス１６は３ポート物理層インタフェース１８と本発明
によるインタフェース機器２０との間の通信を支援す
る。シリアルＥＰＲＯＭ２２はＰＣＩインタフェース機
器２０の動作を支援する。ＰＣＩインタフェース機器２
０は更にＰＣＩバス２４と補助ポートローカルバス２６
とのインタフェースを行う。またＰＣＩバス２４を経由
してローカルバス２８ならびにＰＣＩ取り扱い機器３
０，３２も通信を行っている。ＰＣＩホストブリッジ３
４はローカルバス２８とＰＣＩバス２４との間のホスト
ブリッジ機能を実行する。補助ポートローカルバス２６
はフラッシュＰＲＯＭ（またはＲＰＬ ＲＯＭ）３６、
直接メモリアクセス（ＤＭＡ）チャンネル制御静的ＲＡ
Ｍ（ＳＲＡＭ）３８、使用者定義機能（ＡＵＸ）４０、
およびビデオ入出力用ズームビデオ（ＺＶ）ポート４２
と通信を行う。ホストローカルバス２８はホストＣＰＵ
４４およびローカルメモリ４６と通信を行う。
概念的に図示しており、これは点線の箱１２で示される
パーソナルコンピュータ１２と点線の箱１４で示される
関連の周辺機器とを含む。パーソナルコンピュータ１２
の内部には種々のバス及びノードが存在しパーソナルコ
ンピュータの動作を制御する。例えば、インタフェース
バス１６は３ポート物理層インタフェース１８と本発明
によるインタフェース機器２０との間の通信を支援す
る。シリアルＥＰＲＯＭ２２はＰＣＩインタフェース機
器２０の動作を支援する。ＰＣＩインタフェース機器２
０は更にＰＣＩバス２４と補助ポートローカルバス２６
とのインタフェースを行う。またＰＣＩバス２４を経由
してローカルバス２８ならびにＰＣＩ取り扱い機器３
０，３２も通信を行っている。ＰＣＩホストブリッジ３
４はローカルバス２８とＰＣＩバス２４との間のホスト
ブリッジ機能を実行する。補助ポートローカルバス２６
はフラッシュＰＲＯＭ（またはＲＰＬ ＲＯＭ）３６、
直接メモリアクセス（ＤＭＡ）チャンネル制御静的ＲＡ
Ｍ（ＳＲＡＭ）３８、使用者定義機能（ＡＵＸ）４０、
およびビデオ入出力用ズームビデオ（ＺＶ）ポート４２
と通信を行う。ホストローカルバス２８はホストＣＰＵ
４４およびローカルメモリ４６と通信を行う。
【００２４】物理層インタフェース１８と通信を行う周
辺機器１４には、ＣＤ ＲＯＭ装置４８、レーザプリン
タ５０、デスクトップカメラ５２、そしてビデオケーブ
ルセットトップボックス５６とのインタフェースを行う
ディジタルビデオカセットレコーダ（ＶＣＲ）５４が考
えられる。
辺機器１４には、ＣＤ ＲＯＭ装置４８、レーザプリン
タ５０、デスクトップカメラ５２、そしてビデオケーブ
ルセットトップボックス５６とのインタフェースを行う
ディジタルビデオカセットレコーダ（ＶＣＲ）５４が考
えられる。
【００２５】図１に於いて、ＰＣＩインタフェースＡＳ
ＩＣ２０は、ＰＣＩバス２４をサポートする環境で動作
する機器と例えばＩＥＥＥ１３９４−１９９５標準環境
が確立する高速入出力周辺機器環境で動作する機器との
間の、データパケット送信制御の基本機能を実行する。
本実施例のＰＣＩインタフェースＡＳＩＣ２０はＩＥＥ
Ｅ標準１３９４−１９９５ならびにＰＣＩ仕様版２．０
に適合する。更にＰＣＩインタフェースＡＳＩＣ２０は
サイクルマスタの機能を、特にＩＥＥＥ１３９４−１９
９５環境に於いて実行し、喪失されたサイクル開始メッ
セージ検出能力を有する。ＰＣＩインタフェースＡＳＩ
Ｃ２０は３２ビット周期的冗長検査（ＣＲＣ）信号をＩ
ＥＥＥ１３９４標準パケット送信用に生成し、同様に３
２ビットＣＲＣ検査をＩＥＥＥ１３９４パケット受信時
に実行する。ＰＣＩインタフェースＡＳＩＣ２０はＰＣ
ＩインタフェースＡＳＩＣ２０と物理層インタフェース
１８との間の等時間間隔バリアをサポートする。更に、
ＰＣＩインタフェースＡＳＩＣ２０はＩＥＥＥ１３９４
標準送信速度１００、２００および４００ｍｂｐｓをサ
ポートし、同様に３サイズのプログラム可能ＦＩＦＯ
（例えば、非同期送信、等時間間隔送信、そして一般受
信）をサポートする。
ＩＣ２０は、ＰＣＩバス２４をサポートする環境で動作
する機器と例えばＩＥＥＥ１３９４−１９９５標準環境
が確立する高速入出力周辺機器環境で動作する機器との
間の、データパケット送信制御の基本機能を実行する。
本実施例のＰＣＩインタフェースＡＳＩＣ２０はＩＥＥ
Ｅ標準１３９４−１９９５ならびにＰＣＩ仕様版２．０
に適合する。更にＰＣＩインタフェースＡＳＩＣ２０は
サイクルマスタの機能を、特にＩＥＥＥ１３９４−１９
９５環境に於いて実行し、喪失されたサイクル開始メッ
セージ検出能力を有する。ＰＣＩインタフェースＡＳＩ
Ｃ２０は３２ビット周期的冗長検査（ＣＲＣ）信号をＩ
ＥＥＥ１３９４標準パケット送信用に生成し、同様に３
２ビットＣＲＣ検査をＩＥＥＥ１３９４パケット受信時
に実行する。ＰＣＩインタフェースＡＳＩＣ２０はＰＣ
ＩインタフェースＡＳＩＣ２０と物理層インタフェース
１８との間の等時間間隔バリアをサポートする。更に、
ＰＣＩインタフェースＡＳＩＣ２０はＩＥＥＥ１３９４
標準送信速度１００、２００および４００ｍｂｐｓをサ
ポートし、同様に３サイズのプログラム可能ＦＩＦＯ
（例えば、非同期送信、等時間間隔送信、そして一般受
信）をサポートする。
【００２６】以下に説明するように、ＰＣＩインタフェ
ースＡＳＩＣ２０はプログラム可能チャンネルアドレス
比較器ロジックを受信した入力データパケットに対して
実施し、それらに対してＤＭＡチャンネルを割り当て
る。本発明は、少なくとも１つの実施例に於いて５つの
スキャッタ・ギャザ（scatter-gather）ＤＭＡチャンネ
ルを提供し、ここで各々のチャンネルのデータパケット
操作が、（１）非同期パケット送信、（２）等時間間隔
パケット送信、（３）非同期パケット受信、そして
（４）等時間間隔パケット受信機能をサポートするよう
にプログラムされる。
ースＡＳＩＣ２０はプログラム可能チャンネルアドレス
比較器ロジックを受信した入力データパケットに対して
実施し、それらに対してＤＭＡチャンネルを割り当て
る。本発明は、少なくとも１つの実施例に於いて５つの
スキャッタ・ギャザ（scatter-gather）ＤＭＡチャンネ
ルを提供し、ここで各々のチャンネルのデータパケット
操作が、（１）非同期パケット送信、（２）等時間間隔
パケット送信、（３）非同期パケット受信、そして
（４）等時間間隔パケット受信機能をサポートするよう
にプログラムされる。
【００２７】ＰＣＩインタフェースＡＳＩＣ２０はま
た、ＤＭＡ操作をサポートするためのＰＣＩマスタバス
機能と、また同様に内部レジスタへの読み取りおよび書
き込みアクセスを行うためのＰＣＩスレーブ機能をも提
供する。３２ビットＰＣＩアドレスデータ経路を実現す
るために、ＰＣＩインタフェースＡＳＩＣ２０はＰＣＩ
アドレスデータパリティ検査のみならず、割り込み事象
へのソフトウェア制御も提供する。ＰＣＩインタフェー
スＡＳＩＣ２０は、外部ロジックへの専用経路を実現す
るためのプログラム可能外部ローカルバスを提供する。
更に加えて、ＰＣＩインタフェースＡＳＩＣ２０は８ビ
ットまたは１６ビットインタフェースを、ズームビデオ
（ＺＶ）ポートに提供し、ビデオデータを直接外部モー
ションビデオメモリ搬送機に転送する。
た、ＤＭＡ操作をサポートするためのＰＣＩマスタバス
機能と、また同様に内部レジスタへの読み取りおよび書
き込みアクセスを行うためのＰＣＩスレーブ機能をも提
供する。３２ビットＰＣＩアドレスデータ経路を実現す
るために、ＰＣＩインタフェースＡＳＩＣ２０はＰＣＩ
アドレスデータパリティ検査のみならず、割り込み事象
へのソフトウェア制御も提供する。ＰＣＩインタフェー
スＡＳＩＣ２０は、外部ロジックへの専用経路を実現す
るためのプログラム可能外部ローカルバスを提供する。
更に加えて、ＰＣＩインタフェースＡＳＩＣ２０は８ビ
ットまたは１６ビットインタフェースを、ズームビデオ
（ＺＶ）ポートに提供し、ビデオデータを直接外部モー
ションビデオメモリ搬送機に転送する。
【００２８】図２はブロック図５８を提示し、これは本
発明のＰＣＩインタフェースＡＳＩＣ２０の機能分割を
示す。ＰＣＩインタフェースＡＳＩＣ２０内のロジック
はＰＣＩバスロジック６０を含み、これはシリアルＥＰ
ＲＯＭ２２との通信を行うためのシリアルＥＰＲＯＭイ
ンタフェース６２を含む。ＰＣＩマスタロジック６４お
よびＰＣＩスレーブロジック６６、同様にＰＣＩ構成制
御ならびに状態レジスタ６８はＰＣＩバス２４との通信
に必要なロジックを提供する。ローカルバスインタフェ
ースロジック７０は補助ポートローカルバス２６とのイ
ンタフェースに必要な制御ロジックを提供する。
発明のＰＣＩインタフェースＡＳＩＣ２０の機能分割を
示す。ＰＣＩインタフェースＡＳＩＣ２０内のロジック
はＰＣＩバスロジック６０を含み、これはシリアルＥＰ
ＲＯＭ２２との通信を行うためのシリアルＥＰＲＯＭイ
ンタフェース６２を含む。ＰＣＩマスタロジック６４お
よびＰＣＩスレーブロジック６６、同様にＰＣＩ構成制
御ならびに状態レジスタ６８はＰＣＩバス２４との通信
に必要なロジックを提供する。ローカルバスインタフェ
ースロジック７０は補助ポートローカルバス２６とのイ
ンタフェースに必要な制御ロジックを提供する。
【００２９】ＰＣＩインタフェースＡＳＩＣ２０内のＤ
ＭＡロジック７２は、ＤＭＡエンジン７４およびＤＭＡ
制御ならびに状態レジスタ７６を含み、ＰＣＩバスロジ
ック６０とＦＩＦＯロジック７８との間の動作と通信と
を制御する。ＦＩＦＯロジック７８は汎用受信ＦＩＦＯ
８０、非同期送信ＦＩＦＯ８２、等時間間隔送信ＦＩＦ
Ｏ８４、ポインタアドレス写像ロジック８６、およびＦ
ＩＦＯ制御ならびに状態レジスタ８８を含む。
ＭＡロジック７２は、ＤＭＡエンジン７４およびＤＭＡ
制御ならびに状態レジスタ７６を含み、ＰＣＩバスロジ
ック６０とＦＩＦＯロジック７８との間の動作と通信と
を制御する。ＦＩＦＯロジック７８は汎用受信ＦＩＦＯ
８０、非同期送信ＦＩＦＯ８２、等時間間隔送信ＦＩＦ
Ｏ８４、ポインタアドレス写像ロジック８６、およびＦ
ＩＦＯ制御ならびに状態レジスタ８８を含む。
【００３０】リンク層制御ロジック９０は制御ならびに
状態レジスタ９２を含み、これはリンク層制御ロジック
９０内の全ての機能の制御を行いかつ状態のレポートを
行う。パケット送信制御ロジック９８およびパケット受
信制御ロジック１０２はロジック、サイクルタイマ９４
およびサイクルモニタ９６と共に働く。物理リンクイン
タフェースロジック１０４はパラレル／シリアル変換な
らびにシリアル／パラレル変換機能を含む。
状態レジスタ９２を含み、これはリンク層制御ロジック
９０内の全ての機能の制御を行いかつ状態のレポートを
行う。パケット送信制御ロジック９８およびパケット受
信制御ロジック１０２はロジック、サイクルタイマ９４
およびサイクルモニタ９６と共に働く。物理リンクイン
タフェースロジック１０４はパラレル／シリアル変換な
らびにシリアル／パラレル変換機能を含む。
【００３１】図２に於いて、ＰＣＩバスロジック６０は
ＰＣＩインタフェースＡＳＩＣ２０とＰＣＩバス２４と
のインタフェースロジックを実行する。ＰＣＩスレーブ
ロジック６６は外部ＰＣＩ取り扱い機器に対してスレー
ブインタフェース制御ロジックへの読み取りおよび書き
込み機能を提供して、ＰＣＩインタフェース２０制御な
らびに状態レジスタ６８、７６、８８、９２を評価でき
るようにしているが、これらはアプリケーションソフト
ウェアがＰＣＩインタフェースＡＳＩＣ２０を制御しそ
の動作状況を監視する際に要求されるものである。ＰＣ
Ｉマスタロジック６４はＤＭＡロジック７２に対してマ
スタ機器としてＰＣＩバス２４上でのデータ送信を開始
する機能を提供する。ＰＣＩ構成制御ならびに状態レジ
スタ６８は、ＰＣＩインタフェースＡＳＩＣ２０の構成
およびプログラミングを行うためのパーソナルコンピュ
ータシステム１２アプリケーションソフトウェアで使用
可能である。これはＰＣＩが要求する制御および基本レ
ジスタを含み、同様にＰＣＩインタフェースＡＳＩＣ２
０用の割り込み制御および状態信号ならびにその他の制
御ならびに状態レジスタをも含む。ローカルバスインタ
フェースロジック７０はＲＡＭ，ＲＯＭ、補助機能、ズ
ームビデオポート、および４つのＧＰＩＯインタフェー
スとインタフェースしかつ制御するための補助ポートを
含む。更に、シリアルＥＰＲＯＭインタフェース６２
は、ＰＣＩが必要とするある種の構成データと一定のシ
ステム制御レジスタ情報とを電源投入後に提供する。
ＰＣＩインタフェースＡＳＩＣ２０とＰＣＩバス２４と
のインタフェースロジックを実行する。ＰＣＩスレーブ
ロジック６６は外部ＰＣＩ取り扱い機器に対してスレー
ブインタフェース制御ロジックへの読み取りおよび書き
込み機能を提供して、ＰＣＩインタフェース２０制御な
らびに状態レジスタ６８、７６、８８、９２を評価でき
るようにしているが、これらはアプリケーションソフト
ウェアがＰＣＩインタフェースＡＳＩＣ２０を制御しそ
の動作状況を監視する際に要求されるものである。ＰＣ
Ｉマスタロジック６４はＤＭＡロジック７２に対してマ
スタ機器としてＰＣＩバス２４上でのデータ送信を開始
する機能を提供する。ＰＣＩ構成制御ならびに状態レジ
スタ６８は、ＰＣＩインタフェースＡＳＩＣ２０の構成
およびプログラミングを行うためのパーソナルコンピュ
ータシステム１２アプリケーションソフトウェアで使用
可能である。これはＰＣＩが要求する制御および基本レ
ジスタを含み、同様にＰＣＩインタフェースＡＳＩＣ２
０用の割り込み制御および状態信号ならびにその他の制
御ならびに状態レジスタをも含む。ローカルバスインタ
フェースロジック７０はＲＡＭ，ＲＯＭ、補助機能、ズ
ームビデオポート、および４つのＧＰＩＯインタフェー
スとインタフェースしかつ制御するための補助ポートを
含む。更に、シリアルＥＰＲＯＭインタフェース６２
は、ＰＣＩが必要とするある種の構成データと一定のシ
ステム制御レジスタ情報とを電源投入後に提供する。
【００３２】シリアルＥＰＲＯＭインタフェース６２は
ＰＣＩインタフェースＡＳＩＣ２０とシリアルＥＰＲＯ
Ｍ２２（図１）との間の通信を提供する。電源投入時、
シリアルＥＰＲＯＭインタフェース６２はＰＣＩ構成レ
ジスタ６８の僅かな部分をシリアルＥＰＲＯＭ２２から
初期化する。シリアルＥＰＲＯＭ状態機械がシリアルＥ
ＰＲＯＭ２２にアクセスしている間、全てのＰＣＩスレ
ーブアクセス入力は再試行状態で終了される。
ＰＣＩインタフェースＡＳＩＣ２０とシリアルＥＰＲＯ
Ｍ２２（図１）との間の通信を提供する。電源投入時、
シリアルＥＰＲＯＭインタフェース６２はＰＣＩ構成レ
ジスタ６８の僅かな部分をシリアルＥＰＲＯＭ２２から
初期化する。シリアルＥＰＲＯＭ状態機械がシリアルＥ
ＰＲＯＭ２２にアクセスしている間、全てのＰＣＩスレ
ーブアクセス入力は再試行状態で終了される。
【００３３】シリアルＥＰＲＯＭ２２はまたＰＣＩ構成
制御ならびに状態レジスタ６８用の構成データをも含
む。この情報はホストＣＰＵ４４で読み取りおよび書き
込みが行われるが、これはシリアルＥＰＲＯＭ２２用制
御レジスタを通して２線式シリアルバスプロトコルをエ
ミュレートしている。この２線式シリアルバスはホスト
ＣＰＵ４４から、シリアルＥＰＲＯＭ２２出力可能化ビ
ットを”１”の値に設定するように操作され、続いて２
線式シリアルバスプロトコルをエミュレートするために
データおよびクロックビットにアクセスする。ＰＣＩ構
成制御ならびに状態レジスタ６８はタイマビットを含
み、これは２線式シリアルバスプロトコル事象のタイミ
ングを取るための時間基準を提供する。
制御ならびに状態レジスタ６８用の構成データをも含
む。この情報はホストＣＰＵ４４で読み取りおよび書き
込みが行われるが、これはシリアルＥＰＲＯＭ２２用制
御レジスタを通して２線式シリアルバスプロトコルをエ
ミュレートしている。この２線式シリアルバスはホスト
ＣＰＵ４４から、シリアルＥＰＲＯＭ２２出力可能化ビ
ットを”１”の値に設定するように操作され、続いて２
線式シリアルバスプロトコルをエミュレートするために
データおよびクロックビットにアクセスする。ＰＣＩ構
成制御ならびに状態レジスタ６８はタイマビットを含
み、これは２線式シリアルバスプロトコル事象のタイミ
ングを取るための時間基準を提供する。
【００３４】ＰＣＩマスタロジック６４はＰＣＩインタ
フェースＡＳＩＣ２０がＰＣＩバス２４をマスタ機器と
して操作するために必要な制御を実行する。このロジッ
クはメモリ読み取り、メモリ書き込み、メモリ読み取り
線、メモリ書き込み線、および書き込み無効命令操作を
可能とする。メモリ読み取り機能に関して、ＰＣＩイン
タフェースＡＳＩＣ２０のＤＭＡ読み取り操作の結果、
ＰＣＩバス上にメモリ読み取り線命令によるメモリ読み
取りが行われる。メモリ書き込み操作に関して、ＰＣＩ
インタフェースＡＳＩＣ２０ＤＭＡ書き込み操作の結果
ＰＣＩメモリ書き込みが行われるか、ＰＣＩバス上にメ
モリ書き込み線命令またはメモリ書き込み無効命令が出
される。
フェースＡＳＩＣ２０がＰＣＩバス２４をマスタ機器と
して操作するために必要な制御を実行する。このロジッ
クはメモリ読み取り、メモリ書き込み、メモリ読み取り
線、メモリ書き込み線、および書き込み無効命令操作を
可能とする。メモリ読み取り機能に関して、ＰＣＩイン
タフェースＡＳＩＣ２０のＤＭＡ読み取り操作の結果、
ＰＣＩバス上にメモリ読み取り線命令によるメモリ読み
取りが行われる。メモリ書き込み操作に関して、ＰＣＩ
インタフェースＡＳＩＣ２０ＤＭＡ書き込み操作の結果
ＰＣＩメモリ書き込みが行われるか、ＰＣＩバス上にメ
モリ書き込み線命令またはメモリ書き込み無効命令が出
される。
【００３５】ＰＣＩスレーブロジック６６はＰＣＩイン
タフェースＡＳＩＣ２０がＰＣＩバスをスレーブ機器と
して操作するために必要な制御ロジックを実行する。可
能化されるとＰＣＩスレーブ機能６６は６８に含まれる
基本アドレスレジスタで指定されるＰＣＩメモリアドレ
ス範囲での、メモリ読み取りまたは書き込み命令に応答
する。ＰＣＩスレーブロジック６６は、その他の制御レ
ジスタ内のスレーブバーストビットで可能化された際
に、スレーブバースト転送を実行する。ＰＣＩスレーブ
ロジック６６はその他の制御レジスタ内の制御ビットで
可能化された際に、宛先指定書き込み操作を実行する。
タフェースＡＳＩＣ２０がＰＣＩバスをスレーブ機器と
して操作するために必要な制御ロジックを実行する。可
能化されるとＰＣＩスレーブ機能６６は６８に含まれる
基本アドレスレジスタで指定されるＰＣＩメモリアドレ
ス範囲での、メモリ読み取りまたは書き込み命令に応答
する。ＰＣＩスレーブロジック６６は、その他の制御レ
ジスタ内のスレーブバーストビットで可能化された際
に、スレーブバースト転送を実行する。ＰＣＩスレーブ
ロジック６６はその他の制御レジスタ内の制御ビットで
可能化された際に、宛先指定書き込み操作を実行する。
【００３６】ＰＣＩ構成制御ならびに状態レジスタ６８
はシステムおよびアプリケーションソフトウェアに対し
て、ＰＣＩインタフェースＡＳＩＣ２０のＰＣＩ演算構
成を実行する機能を提供する。
はシステムおよびアプリケーションソフトウェアに対し
て、ＰＣＩインタフェースＡＳＩＣ２０のＰＣＩ演算構
成を実行する機能を提供する。
【００３７】ローカルバスインタフェースロジック７０
は、共通ロジックを共有する特殊入出力ポートグループ
を提供する。これらのポートはＰＣＩバス２４またはＤ
ＭＡエンジン７４のいずれからもアクセス可能である。
これらのポート上の外部機器はマスタ機器として機能す
ることは出来ない。これらのポートはＰＣＩインタフェ
ースＡＳＩＣ２０を外部機器またはインタフェースに接
続し、この様な機器との間に自動データ転送を行うこと
を可能としている。ズームビデオバスインタフェースを
除く全てのローカルバスインタフェースは、ローカルク
ロックに同期しており、これはＰＣＩクロックから提供
されるものである。ＺＶポートクロックはＰＣＩクロッ
ク、ＩＥＥＥ１３９４クロック、または外部クロックに
基づいてプログラムされている。
は、共通ロジックを共有する特殊入出力ポートグループ
を提供する。これらのポートはＰＣＩバス２４またはＤ
ＭＡエンジン７４のいずれからもアクセス可能である。
これらのポート上の外部機器はマスタ機器として機能す
ることは出来ない。これらのポートはＰＣＩインタフェ
ースＡＳＩＣ２０を外部機器またはインタフェースに接
続し、この様な機器との間に自動データ転送を行うこと
を可能としている。ズームビデオバスインタフェースを
除く全てのローカルバスインタフェースは、ローカルク
ロックに同期しており、これはＰＣＩクロックから提供
されるものである。ＺＶポートクロックはＰＣＩクロッ
ク、ＩＥＥＥ１３９４クロック、または外部クロックに
基づいてプログラムされている。
【００３８】ローカルバスインタフェースロジック７０
は共有ローカルアドレスバスを提供し、これは本発明で
は１６ビットアドレスバス、共有８ビットまたは１６ビ
ット読み取りまたは書き込みデータバスであり、プログ
ラム可能待ち状態および準備完了条件を具備したもので
ある。ローカルバスアドレスおよびデータバスはＲＯ
Ｍ，ＲＡＭ，ＡＵＸ，およびズームポート機能の中で共
有されている。ＺＶ出力ポートは水平同期、垂直同期デ
ータ有効、およびＺＶ−ＰＩＸＥＬ．ＣＬＲ．を提供す
る。ローカルバスインタフェースロジック７０用のその
他の入出力は４つの汎用Ｉ／Ｏ（ＧＰＩＯ）ピンを含
み、これはプログラム可能方向および極性機能を実現す
る。ローカルバスインタフェースロジック７０の本実施
例に於けるその他の信号としては、ローカルバスクロッ
ク出力、リセット出力、割り込み入力、そして外部準備
完了入力が含まれる。ＰＣＩ構成制御ならびに状態レジ
スタ６８はローカルバスインタフェースロジック７０の
動作を構成する上で必要な制御命令ならびに情報を提供
する。
は共有ローカルアドレスバスを提供し、これは本発明で
は１６ビットアドレスバス、共有８ビットまたは１６ビ
ット読み取りまたは書き込みデータバスであり、プログ
ラム可能待ち状態および準備完了条件を具備したもので
ある。ローカルバスアドレスおよびデータバスはＲＯ
Ｍ，ＲＡＭ，ＡＵＸ，およびズームポート機能の中で共
有されている。ＺＶ出力ポートは水平同期、垂直同期デ
ータ有効、およびＺＶ−ＰＩＸＥＬ．ＣＬＲ．を提供す
る。ローカルバスインタフェースロジック７０用のその
他の入出力は４つの汎用Ｉ／Ｏ（ＧＰＩＯ）ピンを含
み、これはプログラム可能方向および極性機能を実現す
る。ローカルバスインタフェースロジック７０の本実施
例に於けるその他の信号としては、ローカルバスクロッ
ク出力、リセット出力、割り込み入力、そして外部準備
完了入力が含まれる。ＰＣＩ構成制御ならびに状態レジ
スタ６８はローカルバスインタフェースロジック７０の
動作を構成する上で必要な制御命令ならびに情報を提供
する。
【００３９】ＰＣＩインタフェースＡＳＩＣ２０はリモ
ートプログラムロード（ＲＰＬ）読み取り専用メモリ
（ＲＯＭ）を含み、これはパーソナルコンピュータ１２
に対して付属のＲＰＬ ＲＯＭからブートコードを読み
取る機能を提供する。これによりたとえシステムが特定
のＩＥＥＥ１３９４ブートコードを電源リセット時に喪
失していたとしても、システムをＩＥＥＥ１３９４機器
からブートすることが可能となる。更に、ＲＯＭインタ
フェースを汎用化してＲＰＬ ＲＯＭにアクセスするだ
けではないその他の機能を提供するようにも出来る。ロ
ーカルバスインタフェースロジック７０はＰＣＩスレー
ブおよび内部ＤＭＡが、フラッシュＰＲＯＭ３６、ＳＲ
ＡＭ３８ならびにその他の図１に示されるＲＡＭ相当機
器の様な機器へ読み取り／書き込みアクセスすることを
サポートする。ＲＯＭへのアクセスはＰＣＩ構成制御な
らびに状態レジスタ６８で制御され、ＲＯＭ基本アドレ
スレジスタの最下位ビットに１を書き込むことにより可
能化される。ＲＯＭインタフェースは８ビットまたは１
６ビット幅データのいずれかで、指定された数の待ち状
態または同様機能として構成できる。ＲＯＭオプション
は電源リセット時にシリアルＥＰＲＯＭ２２経由で構成
されＰＣＩスレーブアクセス経由で入力される。
ートプログラムロード（ＲＰＬ）読み取り専用メモリ
（ＲＯＭ）を含み、これはパーソナルコンピュータ１２
に対して付属のＲＰＬ ＲＯＭからブートコードを読み
取る機能を提供する。これによりたとえシステムが特定
のＩＥＥＥ１３９４ブートコードを電源リセット時に喪
失していたとしても、システムをＩＥＥＥ１３９４機器
からブートすることが可能となる。更に、ＲＯＭインタ
フェースを汎用化してＲＰＬ ＲＯＭにアクセスするだ
けではないその他の機能を提供するようにも出来る。ロ
ーカルバスインタフェースロジック７０はＰＣＩスレー
ブおよび内部ＤＭＡが、フラッシュＰＲＯＭ３６、ＳＲ
ＡＭ３８ならびにその他の図１に示されるＲＡＭ相当機
器の様な機器へ読み取り／書き込みアクセスすることを
サポートする。ＲＯＭへのアクセスはＰＣＩ構成制御な
らびに状態レジスタ６８で制御され、ＲＯＭ基本アドレ
スレジスタの最下位ビットに１を書き込むことにより可
能化される。ＲＯＭインタフェースは８ビットまたは１
６ビット幅データのいずれかで、指定された数の待ち状
態または同様機能として構成できる。ＲＯＭオプション
は電源リセット時にシリアルＥＰＲＯＭ２２経由で構成
されＰＣＩスレーブアクセス経由で入力される。
【００４０】ＲＡＭインタフェースはＰＣＩ構成制御な
らびに状態レジスタ６８内の第二ＰＣＩメモリに基づく
レジスタを通してアクセスされる。このメモリはＤＭＡ
制御構造またはデータバッファまたは、ディジタル信号
処理装置の様なその他の機能への共有メモリインタフェ
ースとして使用できる。ＲＡＭインタフェースは８ビッ
トまたは１６ビット幅データのいずれかで、指定された
数の待ち状態または外部準備完了調歩として構成でき
る。
らびに状態レジスタ６８内の第二ＰＣＩメモリに基づく
レジスタを通してアクセスされる。このメモリはＤＭＡ
制御構造またはデータバッファまたは、ディジタル信号
処理装置の様なその他の機能への共有メモリインタフェ
ースとして使用できる。ＲＡＭインタフェースは８ビッ
トまたは１６ビット幅データのいずれかで、指定された
数の待ち状態または外部準備完了調歩として構成でき
る。
【００４１】補助インタフェースは汎用入出力ポートで
あって、これはＰＣＩ構成制御ならびに状態レジスタ６
８内の第三ＰＣＩメモリベースアドレスレジスタを通し
てアクセスされる。このポートは圧縮／伸長（decompre
ssion ）ロジックまたはビデオプロセッサ／フレームバ
ッファの様な外部専用資源への高速データ経路を実現す
るために使用される。もしもＺＶポートが可能化されて
いると、ＡＵＸアドレス空間の１つのポートがそのＺＶ
ポートに写像される。それ以外の場合は、この空間は提
出された実施例の補助アドレスベースの一部として利用
可能である。本実施例に於いて補助インタフェースは８
ビットまたは１６ビット幅データのいずれかで、指定さ
れた数の待ち状態または外部準備完了調歩として構成で
きる。
あって、これはＰＣＩ構成制御ならびに状態レジスタ６
８内の第三ＰＣＩメモリベースアドレスレジスタを通し
てアクセスされる。このポートは圧縮／伸長（decompre
ssion ）ロジックまたはビデオプロセッサ／フレームバ
ッファの様な外部専用資源への高速データ経路を実現す
るために使用される。もしもＺＶポートが可能化されて
いると、ＡＵＸアドレス空間の１つのポートがそのＺＶ
ポートに写像される。それ以外の場合は、この空間は提
出された実施例の補助アドレスベースの一部として利用
可能である。本実施例に於いて補助インタフェースは８
ビットまたは１６ビット幅データのいずれかで、指定さ
れた数の待ち状態または外部準備完了調歩として構成で
きる。
【００４２】ＦＩＦＯロジックは提出された実施例では
単一の２５６ｘ３３でクロックを掛けられた二重ポート
ＲＡＭの回りに設計されており、３つの論理ＦＩＦＯに
分割されている。各々のＦＩＦＯは０から２５６ワード
のサイズでプログラムされている。与えられたＦＩＦＯ
サイズの組み合わせに対して、３つのＦＩＦＯサイズの
合計は２５６ワード以下でなければならない。
単一の２５６ｘ３３でクロックを掛けられた二重ポート
ＲＡＭの回りに設計されており、３つの論理ＦＩＦＯに
分割されている。各々のＦＩＦＯは０から２５６ワード
のサイズでプログラムされている。与えられたＦＩＦＯ
サイズの組み合わせに対して、３つのＦＩＦＯサイズの
合計は２５６ワード以下でなければならない。
【００４３】汎用受信ＦＩＦＯ（ＧＲＦ）８０は読み取
りおよび書き込みポインタ対を含み、ＦＩＦＯ二重ポー
トＲＡＭへアクセスする際に使用される。各々のポイン
タは０からそのfifo＿size＿value 引く１の範囲で計数
する。各々のポインタに対するＦＩＦＯ ＲＡＭアドレ
ス指定範囲は、オフセット値を生成するロジックによっ
て設定される。そのオフセットをポインタの値に加算し
て、ＲＡＭアドレスの唯一無二の範囲に写像されるよう
にする。動作中のＤＭＡチャンネルは読み取りポインタ
を使用して、ＲＡＭのＰＣＩ側から非同期または等時間
間隔パケットを読み取り、それらをホストメモリの中に
書き込む。書き込みポインタはＩＥＥＥ１３９４受信機
で使用され、ＩＥＥＥ１３９４バス上に受信された、非
同期または等時間間隔パケットをＦＩＦＯ ＲＡＭのリ
ンク側に書き込む。２つのポインタはＦＩＦＯ ＲＡＭ
の両側で同期化ロジックを通して通信されるが、これは
ＦＩＦＯ二重ポートＲＡＭの両側が異なるクロック領域
に存在するからである。
りおよび書き込みポインタ対を含み、ＦＩＦＯ二重ポー
トＲＡＭへアクセスする際に使用される。各々のポイン
タは０からそのfifo＿size＿value 引く１の範囲で計数
する。各々のポインタに対するＦＩＦＯ ＲＡＭアドレ
ス指定範囲は、オフセット値を生成するロジックによっ
て設定される。そのオフセットをポインタの値に加算し
て、ＲＡＭアドレスの唯一無二の範囲に写像されるよう
にする。動作中のＤＭＡチャンネルは読み取りポインタ
を使用して、ＲＡＭのＰＣＩ側から非同期または等時間
間隔パケットを読み取り、それらをホストメモリの中に
書き込む。書き込みポインタはＩＥＥＥ１３９４受信機
で使用され、ＩＥＥＥ１３９４バス上に受信された、非
同期または等時間間隔パケットをＦＩＦＯ ＲＡＭのリ
ンク側に書き込む。２つのポインタはＦＩＦＯ ＲＡＭ
の両側で同期化ロジックを通して通信されるが、これは
ＦＩＦＯ二重ポートＲＡＭの両側が異なるクロック領域
に存在するからである。
【００４４】非同期送信ＦＩＦＯ８２はＦＩＦＯ二重ポ
ートＲＡＭへアクセスするための読み取りおよび書き込
みポインタ対を含む。各々のポインタは０からそのfifo
＿size＿value 引く１の範囲で計数する。各々のポイン
タに対するＦＩＦＯ ＲＡＭアドレス指定範囲は、オフ
セット値を生成するロジックによって設定される。その
オフセットをポインタの値に加算して、アドレスの唯一
無二の範囲に写像されるようにする。動作中のＤＭＡチ
ャンネルは書き込みポインタを使用して、ホストメモリ
から非同期パケットを読み取り、それをＲＡＭのＰＣＩ
側の中に書き込む。読み取りポインタはＩＥＥＥ１３９
４送信機で使用され、これは読み取りポインタを用いて
非同期パケットをＦＩＦＯ ＲＡＭのリンク側から読み
取り、それをＩＥＥＥ１３９４バス上に送信する。二つ
のポインタはＦＩＦＯ ＲＡＭの両側で同期化ロジック
を通して通信されるが、これはＦＩＦＯ二重ポートＲＡ
Ｍの両側が異なるクロック領域に存在するからである。
ートＲＡＭへアクセスするための読み取りおよび書き込
みポインタ対を含む。各々のポインタは０からそのfifo
＿size＿value 引く１の範囲で計数する。各々のポイン
タに対するＦＩＦＯ ＲＡＭアドレス指定範囲は、オフ
セット値を生成するロジックによって設定される。その
オフセットをポインタの値に加算して、アドレスの唯一
無二の範囲に写像されるようにする。動作中のＤＭＡチ
ャンネルは書き込みポインタを使用して、ホストメモリ
から非同期パケットを読み取り、それをＲＡＭのＰＣＩ
側の中に書き込む。読み取りポインタはＩＥＥＥ１３９
４送信機で使用され、これは読み取りポインタを用いて
非同期パケットをＦＩＦＯ ＲＡＭのリンク側から読み
取り、それをＩＥＥＥ１３９４バス上に送信する。二つ
のポインタはＦＩＦＯ ＲＡＭの両側で同期化ロジック
を通して通信されるが、これはＦＩＦＯ二重ポートＲＡ
Ｍの両側が異なるクロック領域に存在するからである。
【００４５】等時間間隔送信ＦＩＦＯ８４はＦＩＦＯ二
重ポートＲＡＭへアクセスするための読み取りおよび書
き込みポインタ対を含む。各々のポインタは０からその
fifo＿size＿value 引く１の範囲で計数する。各々のポ
インタに対するＦＩＦＯ ＲＡＭアドレス指定範囲は、
オフセット値を生成するロジックによって設定される。
そのオフセットをポインタの値に加算して、アドレスの
唯一無二の範囲に写像されるようにする。動作中のＤＭ
Ａチャンネルは書き込みポインタを使用して、ホストメ
モリから等時間間隔パケットを読み取り、それをＦＩＦ
Ｏ ＲＡＭのＰＣＩ側の中に書き込む。ＩＥＥＥ１３９
４送信機は読み取りポインタを用いて等時間間隔パケッ
トをＦＩＦＯ ＲＡＭのリンク側から読み取り、それを
ＩＥＥＥ１３９４バス上に送信する。読み取りおよび書
き込みポインタはＦＩＦＯ ＲＡＭの両側で同期化ロジ
ックを通して通信されるが、これはＦＩＦＯ二重ポート
ＲＡＭの両側が異なるクロック領域に存在するからであ
る。
重ポートＲＡＭへアクセスするための読み取りおよび書
き込みポインタ対を含む。各々のポインタは０からその
fifo＿size＿value 引く１の範囲で計数する。各々のポ
インタに対するＦＩＦＯ ＲＡＭアドレス指定範囲は、
オフセット値を生成するロジックによって設定される。
そのオフセットをポインタの値に加算して、アドレスの
唯一無二の範囲に写像されるようにする。動作中のＤＭ
Ａチャンネルは書き込みポインタを使用して、ホストメ
モリから等時間間隔パケットを読み取り、それをＦＩＦ
Ｏ ＲＡＭのＰＣＩ側の中に書き込む。ＩＥＥＥ１３９
４送信機は読み取りポインタを用いて等時間間隔パケッ
トをＦＩＦＯ ＲＡＭのリンク側から読み取り、それを
ＩＥＥＥ１３９４バス上に送信する。読み取りおよび書
き込みポインタはＦＩＦＯ ＲＡＭの両側で同期化ロジ
ックを通して通信されるが、これはＦＩＦＯ二重ポート
ＲＡＭの両側が異なるクロック領域に存在するからであ
る。
【００４６】ポインタ二重ポートアドレス写像ロジック
８６はＦＩＦＯサイズレジスタから３つのサイズ値を使
用して、各々のＦＩＦＯ読み取り書き込みポインタ対を
ＦＩＦＯ二重ポートＲＡＭ内の唯一無二のアドレス範囲
に写像する。ポインタアドレス写像機能は下記の表に示
される式に基づいて生成される。
８６はＦＩＦＯサイズレジスタから３つのサイズ値を使
用して、各々のＦＩＦＯ読み取り書き込みポインタ対を
ＦＩＦＯ二重ポートＲＡＭ内の唯一無二のアドレス範囲
に写像する。ポインタアドレス写像機能は下記の表に示
される式に基づいて生成される。
【表１】
【００４７】ＦＩＦＯ制御ならびに状態レジスタ８８は
ＦＩＦＯロジック７８の制御ならびに状態レジスタセッ
トを実行する。ＦＩＦＯ制御ならびに状態レジスタ８８
は各々の論理ＦＩＦＯのサイズを設定するためのＦＩＦ
Ｏサイズレジスタを含む。このレジスタは３つのサイズ
のパラメータを具備し、等時間間隔送信ＦＩＦＯ８４、
非同期送信ＦＩＦＯ８２および汎用受信ＦＩＦＯ８０の
サイズをプログラムする。このレジスタはＰＣＩスレー
ブ６６読み取りまたは書き込み操作を介してアクセスさ
れる。ＰＣＩ側ＦＩＦＯポインタ書き込み読み取りポー
トはソフトウェア用のＰＣＩスレーブ６６書き込み読み
取りポートを具備し、これはＰＣＩ側ポインタの現在値
を取り込んだりまたはそこに値を書き込むためのもので
ある。リンク側ＦＩＦＯポインタ書き込み読み取りポー
トはソフトウェア用のＰＣＩスレーブ読み取りポートを
具備し、これはリンク側ポインタの現在値を取り込んだ
りまたはそこに値を書き込むためのものである。汎用受
信ＦＩＦＯポップ・プッシュポートは３２ビットスレー
ブ書き込みを受信し、ＧＲＦ８０の先頭にプッシュされ
るデータクウォドレット（data quadlet）とする。この
ポートからの３２ビットスレーブ読み取りは、ＧＲＦ８
０の先頭からデータクウォドレットをポップオフさせ
る。非同期送信ＦＩＦＯポップ・プッシュポートはこの
ポートへの３２ビットスレーブ書き込みを受信し、非同
期送信ＦＩＦＯの先頭へプッシュされるデータクウォド
レットとする。このポートからの３２ビットスレーブ読
み取りは、非同期送信ＦＩＦＯ８２の先頭からデータク
ウォドレットをポップオフさせる。等時間間隔送信ＦＩ
ＦＯポップ・プッシュポートはこのポートへの３２ビッ
トスレーブ書き込みを受信し、等時間間隔送信ＦＩＦＯ
８４の先頭へプッシュされるデータクウォドレットとす
る。このポートからの３２ビットスレーブ読み取りは、
等時間間隔送信ＦＩＦＯ８４の先頭からデータクウォド
レットをポップオフさせる。ＦＩＦＯ制御トークン状態
読み取りポートはスレーブ読み取りを具備し、先にアク
セスされた３つのＦＩＦＯの１つからポップされた最後
のデータクウォドレットのビット３３の値を戻す。ＦＩ
ＦＯ診断テストならびに制御レジスタはソフトウェア用
ＰＣＩスレーブ読み取り書き込みポートを具備し、診断
テストおよびその動作を制御するためのＦＩＦＯロジッ
クを構築する。また、送信ＦＩＦＯ閾値レジスタはソフ
トウェア用ＰＣＩスレーブ読み取り書き込みポートを具
備し、非同期および等時間間隔送信ＦＩＦＯ用の送信閾
値を設定する。
ＦＩＦＯロジック７８の制御ならびに状態レジスタセッ
トを実行する。ＦＩＦＯ制御ならびに状態レジスタ８８
は各々の論理ＦＩＦＯのサイズを設定するためのＦＩＦ
Ｏサイズレジスタを含む。このレジスタは３つのサイズ
のパラメータを具備し、等時間間隔送信ＦＩＦＯ８４、
非同期送信ＦＩＦＯ８２および汎用受信ＦＩＦＯ８０の
サイズをプログラムする。このレジスタはＰＣＩスレー
ブ６６読み取りまたは書き込み操作を介してアクセスさ
れる。ＰＣＩ側ＦＩＦＯポインタ書き込み読み取りポー
トはソフトウェア用のＰＣＩスレーブ６６書き込み読み
取りポートを具備し、これはＰＣＩ側ポインタの現在値
を取り込んだりまたはそこに値を書き込むためのもので
ある。リンク側ＦＩＦＯポインタ書き込み読み取りポー
トはソフトウェア用のＰＣＩスレーブ読み取りポートを
具備し、これはリンク側ポインタの現在値を取り込んだ
りまたはそこに値を書き込むためのものである。汎用受
信ＦＩＦＯポップ・プッシュポートは３２ビットスレー
ブ書き込みを受信し、ＧＲＦ８０の先頭にプッシュされ
るデータクウォドレット（data quadlet）とする。この
ポートからの３２ビットスレーブ読み取りは、ＧＲＦ８
０の先頭からデータクウォドレットをポップオフさせ
る。非同期送信ＦＩＦＯポップ・プッシュポートはこの
ポートへの３２ビットスレーブ書き込みを受信し、非同
期送信ＦＩＦＯの先頭へプッシュされるデータクウォド
レットとする。このポートからの３２ビットスレーブ読
み取りは、非同期送信ＦＩＦＯ８２の先頭からデータク
ウォドレットをポップオフさせる。等時間間隔送信ＦＩ
ＦＯポップ・プッシュポートはこのポートへの３２ビッ
トスレーブ書き込みを受信し、等時間間隔送信ＦＩＦＯ
８４の先頭へプッシュされるデータクウォドレットとす
る。このポートからの３２ビットスレーブ読み取りは、
等時間間隔送信ＦＩＦＯ８４の先頭からデータクウォド
レットをポップオフさせる。ＦＩＦＯ制御トークン状態
読み取りポートはスレーブ読み取りを具備し、先にアク
セスされた３つのＦＩＦＯの１つからポップされた最後
のデータクウォドレットのビット３３の値を戻す。ＦＩ
ＦＯ診断テストならびに制御レジスタはソフトウェア用
ＰＣＩスレーブ読み取り書き込みポートを具備し、診断
テストおよびその動作を制御するためのＦＩＦＯロジッ
クを構築する。また、送信ＦＩＦＯ閾値レジスタはソフ
トウェア用ＰＣＩスレーブ読み取り書き込みポートを具
備し、非同期および等時間間隔送信ＦＩＦＯ用の送信閾
値を設定する。
【００４８】ＣＲＣロジック１００は種々の機能を実施
するロジックを実行し、これらには送信機ロジックで生
成されたパケットデータストリームのヘッダ部分上での
３２ビット自動ＤＩＮ ＣＲＣエラーコードの生成が含
まれる。送信機はこのコードをヘッダ後部のデータスト
リームの中に挿入する。データペイロードを有するデー
タパケットに関しては、ＣＲＣロジック１００は３２ビ
ット自動ＤＩＮ ＣＲＣエラーコードを、送信機ロジッ
クで生成されたパケットストリームのデータペイロード
部分の上に生成する。送信機はこのコードをパケットス
トリームの終わりに挿入する。ＣＲＣロジック１００は
３２ビット自動ＤＩＮ ＣＲＣエラーコードを入力され
るパケットデータストリームのヘッダ部分の上に生成す
る。もしも計算されたコードがパケットと共に送られた
ヘッダＣＲＣコードに等しい場合は、受信機はヘッダが
正しいと判断する。更に、ＣＲＣロジック１００は３２
ビット自動ＤＩＮ ＣＲＣエラーコードを入力されるパ
ケットデータストリームのペイロード部分の上に生成す
る。もしも計算されたコードがパケットと共に送られた
データＣＲＣコードに等しい場合は、受信機はデータペ
イロードが正しいと判断する。
するロジックを実行し、これらには送信機ロジックで生
成されたパケットデータストリームのヘッダ部分上での
３２ビット自動ＤＩＮ ＣＲＣエラーコードの生成が含
まれる。送信機はこのコードをヘッダ後部のデータスト
リームの中に挿入する。データペイロードを有するデー
タパケットに関しては、ＣＲＣロジック１００は３２ビ
ット自動ＤＩＮ ＣＲＣエラーコードを、送信機ロジッ
クで生成されたパケットストリームのデータペイロード
部分の上に生成する。送信機はこのコードをパケットス
トリームの終わりに挿入する。ＣＲＣロジック１００は
３２ビット自動ＤＩＮ ＣＲＣエラーコードを入力され
るパケットデータストリームのヘッダ部分の上に生成す
る。もしも計算されたコードがパケットと共に送られた
ヘッダＣＲＣコードに等しい場合は、受信機はヘッダが
正しいと判断する。更に、ＣＲＣロジック１００は３２
ビット自動ＤＩＮ ＣＲＣエラーコードを入力されるパ
ケットデータストリームのペイロード部分の上に生成す
る。もしも計算されたコードがパケットと共に送られた
データＣＲＣコードに等しい場合は、受信機はデータペ
イロードが正しいと判断する。
【００４９】１３９４リンク層ロジック９０はＩＥＥＥ
１３９４リンク層制御ロジック（ＬＬＣ）をＩＥＥＥ１
３９４−１９９５標準で規定された通りに実行する。こ
の機能はＩＥＥＥ１３９４パケットデータのＦＩＦＯロ
ジック７８とその他のＩＥＥＥ１３９４バス上の機器と
の間での送受信を制御する。
１３９４リンク層制御ロジック（ＬＬＣ）をＩＥＥＥ１
３９４−１９９５標準で規定された通りに実行する。こ
の機能はＩＥＥＥ１３９４パケットデータのＦＩＦＯロ
ジック７８とその他のＩＥＥＥ１３９４バス上の機器と
の間での送受信を制御する。
【００５０】１３９４リンク層制御ならびに状態レジス
タ９２はアプリケーションソフトウェアで要求される、
ＬＬＣの動作を制御しその動作を監視するための、制御
ならびに状態レジスタロジックを実行する。１３９４バ
ス番号・ノード番号レジスタはアプリケーションソフト
ウェアがバスならびにノード番号をプログラムするため
のインタフェースを提供する。１３９４リンク層制御レ
ジスタはアプリケーションソフトウェアがＬＬＣの動作
モードを制御するためのインタフェースを提供する。１
３９４リンク層割り込み状態レジスタはアプリケーショ
ンソフトウェアがＬＬＣで生成された割り込み原因を解
読するためのインタフェースと、この割り込み状態を解
消するための機構とを提供する。１３９４リンク層割り
込み可能化レジスタはアプリケーションソフトウェアが
割り込み状態レジスタ内の状態ビットを選択的に可能化
してＬＬＣ割り込みを生成したり、またはＬＬＣ割り込
みを生成することを不能化するためのインタフェースを
提供する。１３９４サイクルタイマレジスタはアプリケ
ーションソフトウェアがサイクルタイマに初期値をプロ
グラムしたりまたはその現在値を読み込むためのインタ
フェースを提供する。ＬＬＣがサイクルマスタとして動
作しているときは、このタイマはパケットの送信を開始
する周期を１２５マイクロ秒毎に時間決めするために使
用される。１３９４物理層アクセスレジスタはアプリケ
ーションソフトウェアが物理層インタフェース１８制御
ならびに状態レジスタへのデータの書き込みまたはそこ
からのデータの読み取りを行うためのインタフェースを
提供する。
タ９２はアプリケーションソフトウェアで要求される、
ＬＬＣの動作を制御しその動作を監視するための、制御
ならびに状態レジスタロジックを実行する。１３９４バ
ス番号・ノード番号レジスタはアプリケーションソフト
ウェアがバスならびにノード番号をプログラムするため
のインタフェースを提供する。１３９４リンク層制御レ
ジスタはアプリケーションソフトウェアがＬＬＣの動作
モードを制御するためのインタフェースを提供する。１
３９４リンク層割り込み状態レジスタはアプリケーショ
ンソフトウェアがＬＬＣで生成された割り込み原因を解
読するためのインタフェースと、この割り込み状態を解
消するための機構とを提供する。１３９４リンク層割り
込み可能化レジスタはアプリケーションソフトウェアが
割り込み状態レジスタ内の状態ビットを選択的に可能化
してＬＬＣ割り込みを生成したり、またはＬＬＣ割り込
みを生成することを不能化するためのインタフェースを
提供する。１３９４サイクルタイマレジスタはアプリケ
ーションソフトウェアがサイクルタイマに初期値をプロ
グラムしたりまたはその現在値を読み込むためのインタ
フェースを提供する。ＬＬＣがサイクルマスタとして動
作しているときは、このタイマはパケットの送信を開始
する周期を１２５マイクロ秒毎に時間決めするために使
用される。１３９４物理層アクセスレジスタはアプリケ
ーションソフトウェアが物理層インタフェース１８制御
ならびに状態レジスタへのデータの書き込みまたはそこ
からのデータの読み取りを行うためのインタフェースを
提供する。
【００５１】１３９４診断テスト制御レジスタはアプリ
ケーションソフトウェアが１３９４ＬＬＣロジックの診
断テストを実施するためのインタフェースを提供する。
１３９４リンク層制御ならびに状態レジスタ９２はま
た、ＤＭＡチャンネル４−０ワード０受信パケット比較
値レジスタを含む。各々のレジスタにはＤＭＡチャンネ
ル比較器ロジック機能が割り当てられている。ＤＭＡチ
ャンネル比較器は比較値レジスタ内で選択された組のビ
ット位置と、入力パケットの第一データクウォドレット
（ワード０）の対応するビット位置との一致を取る。一
致を取るビット位置はワード０受信パケット比較マスク
レジスタ内に含まれるマスク値で指定される。ＤＭＡチ
ャンネル４−０ワード０受信パケット比較マスクレジス
タは、対応するＤＭＡチャンネル比較器に割り当てられ
る。ＤＭＡチャンネル比較ロジックはこのレジスタ内の
マスク値を使用して、ワード０内のビット位置を選択
し、これがワード０受信比較値レジスタ内の対応するビ
ット位置に対して一致が取られる。ＤＭＡチャンネル４
−０ワード１受信パケット比較値レジスタはＤＭＡチャ
ンネル比較器ロジック機能に割り当てられる。ＤＭＡチ
ャンネル比較器は比較値レジスタ内で選択された組のビ
ット位置と、入力パケットの第二データクウォドレット
（ワード１）の対応するビット位置との一致を取る。一
致を取るビット位置はワード１受信パケット比較マスク
レジスタ内に含まれるマスク値で指定される。またＤＭ
Ａチャンネル４−０ワード１受信パケット比較マスクレ
ジスタは対応するＤＭＡチャンネル比較器に割り当てら
れる。ＤＭＡチャンネル比較ロジックはこのレジスタ内
のマスク値を使用してワード１内のビット位置を選択
し、これがワード１受信比較値レジスタ内の対応するビ
ット位置と一致が取られる。
ケーションソフトウェアが１３９４ＬＬＣロジックの診
断テストを実施するためのインタフェースを提供する。
１３９４リンク層制御ならびに状態レジスタ９２はま
た、ＤＭＡチャンネル４−０ワード０受信パケット比較
値レジスタを含む。各々のレジスタにはＤＭＡチャンネ
ル比較器ロジック機能が割り当てられている。ＤＭＡチ
ャンネル比較器は比較値レジスタ内で選択された組のビ
ット位置と、入力パケットの第一データクウォドレット
（ワード０）の対応するビット位置との一致を取る。一
致を取るビット位置はワード０受信パケット比較マスク
レジスタ内に含まれるマスク値で指定される。ＤＭＡチ
ャンネル４−０ワード０受信パケット比較マスクレジス
タは、対応するＤＭＡチャンネル比較器に割り当てられ
る。ＤＭＡチャンネル比較ロジックはこのレジスタ内の
マスク値を使用して、ワード０内のビット位置を選択
し、これがワード０受信比較値レジスタ内の対応するビ
ット位置に対して一致が取られる。ＤＭＡチャンネル４
−０ワード１受信パケット比較値レジスタはＤＭＡチャ
ンネル比較器ロジック機能に割り当てられる。ＤＭＡチ
ャンネル比較器は比較値レジスタ内で選択された組のビ
ット位置と、入力パケットの第二データクウォドレット
（ワード１）の対応するビット位置との一致を取る。一
致を取るビット位置はワード１受信パケット比較マスク
レジスタ内に含まれるマスク値で指定される。またＤＭ
Ａチャンネル４−０ワード１受信パケット比較マスクレ
ジスタは対応するＤＭＡチャンネル比較器に割り当てら
れる。ＤＭＡチャンネル比較ロジックはこのレジスタ内
のマスク値を使用してワード１内のビット位置を選択
し、これがワード１受信比較値レジスタ内の対応するビ
ット位置と一致が取られる。
【００５２】更に、１３９４リンク層制御ならびに状態
レジスタ９２は、ビジー再試行計数レジスタを含み、そ
の内容は１３９４送信機が送り先ノードからビジー肯定
確認が受信された際に、非同期パケット送信を再試行す
べき回数を指定している。このレジスタはアプリケーシ
ョンソフトウェアからＰＣＩスレーブアクセスによって
読み書きされる。ビジー再試行時間間隔レジスタは、ビ
ジー肯定確認信号が各々の試行に対して受信された際に
送信機が後続の再試行との間で遅延すべき時間間隔を含
む。このレジスタはアプリケーションソフトウェアから
ＰＣＩスレーブアクセス経由で読み書きされる。また、
状態機械ベクトルレジスタがあって、これはソフトウェ
アに対してＬＬＣに組み込まれている各々の状態機械の
状態ベクトルを監視する機能を与える。更に、ＦＩＦＯ
エラー計数器はパケット送信中に非同期および等時間間
隔送信ＦＩＦＯ８２，８４で生じる未達（under-run ）
とパケット受信中にＧＲＦ８０で生じる超過（over-ru
n）とを計数する。
レジスタ９２は、ビジー再試行計数レジスタを含み、そ
の内容は１３９４送信機が送り先ノードからビジー肯定
確認が受信された際に、非同期パケット送信を再試行す
べき回数を指定している。このレジスタはアプリケーシ
ョンソフトウェアからＰＣＩスレーブアクセスによって
読み書きされる。ビジー再試行時間間隔レジスタは、ビ
ジー肯定確認信号が各々の試行に対して受信された際に
送信機が後続の再試行との間で遅延すべき時間間隔を含
む。このレジスタはアプリケーションソフトウェアから
ＰＣＩスレーブアクセス経由で読み書きされる。また、
状態機械ベクトルレジスタがあって、これはソフトウェ
アに対してＬＬＣに組み込まれている各々の状態機械の
状態ベクトルを監視する機能を与える。更に、ＦＩＦＯ
エラー計数器はパケット送信中に非同期および等時間間
隔送信ＦＩＦＯ８２，８４で生じる未達（under-run ）
とパケット受信中にＧＲＦ８０で生じる超過（over-ru
n）とを計数する。
【００５３】パケット受信機制御ロジック１０２は入力
されるＩＥＥＥ１３９４パケットを受信するために必要
なロジックを実行する。受信機制御ロジックはＩＥＥＥ
１３９４−１９９５で規定された詳細な機能要求に合致
している。これらはバスおよびノードＩＤレジスタそし
て／またはＤＭＡチャンネル受信パケット比較器を使用
して入力された非同期または等時間間隔パケットを受信
すべきかの判断を行うための下記の機能を含む。ＣＲＣ
ロジック機能はヘッダＣＲＣをチェックして入力パケッ
トが正しく受信されているかの確認を行う。もしもパケ
ットがペイロードを有する場合、データＣＲＣがチェッ
クされそのパケットがアドレス指定およびＣＲＣチェッ
クを通過すると、受信されたパケットはＧＲＦ８０の中
にロードされる。パケット受信機制御ロジック１０２は
非同期受信パケット上に肯定確認を生成する。
されるＩＥＥＥ１３９４パケットを受信するために必要
なロジックを実行する。受信機制御ロジックはＩＥＥＥ
１３９４−１９９５で規定された詳細な機能要求に合致
している。これらはバスおよびノードＩＤレジスタそし
て／またはＤＭＡチャンネル受信パケット比較器を使用
して入力された非同期または等時間間隔パケットを受信
すべきかの判断を行うための下記の機能を含む。ＣＲＣ
ロジック機能はヘッダＣＲＣをチェックして入力パケッ
トが正しく受信されているかの確認を行う。もしもパケ
ットがペイロードを有する場合、データＣＲＣがチェッ
クされそのパケットがアドレス指定およびＣＲＣチェッ
クを通過すると、受信されたパケットはＧＲＦ８０の中
にロードされる。パケット受信機制御ロジック１０２は
非同期受信パケット上に肯定確認を生成する。
【００５４】周期タイマロジック９６は周期タイマ機能
を実施するためのロジックを実行する。周期タイマロジ
ック９６はＩＥＥＥ１３９４−１９９５標準で規定され
ている周期タイマ機能の要求に合致する。周期タイマは
周期計数器と周期オフセットタイマとを含む。オフセッ
トタイマは自由計時、または選択信号ピン上で低から高
へ再ロードされるか、または受信機からの再ロード値を
取るかであるが、これは１３９４ＬＬＣ制御ならびに状
態レジスタ９２内の周期マスタおよび周期ソースビット
の状態に基づいて選ばれる。周期タイマは等時間間隔デ
ータ転送を支援するように使用される。周期時間は３２
ビット幅である。本実施例に於いて、低位１２ビットは
３０７２を法とする計数器（modulo ３０７２ counte
r) として計数し、これは２４．５７６ＭＨｚクロック
周期、または（４０．６９ナノ秒）毎に更新される。次
の高位の１３ビットは８ｋｈｚ（または１２５マイクロ
秒）を計数し、最高位７ビットは秒単位で計数する。
を実施するためのロジックを実行する。周期タイマロジ
ック９６はＩＥＥＥ１３９４−１９９５標準で規定され
ている周期タイマ機能の要求に合致する。周期タイマは
周期計数器と周期オフセットタイマとを含む。オフセッ
トタイマは自由計時、または選択信号ピン上で低から高
へ再ロードされるか、または受信機からの再ロード値を
取るかであるが、これは１３９４ＬＬＣ制御ならびに状
態レジスタ９２内の周期マスタおよび周期ソースビット
の状態に基づいて選ばれる。周期タイマは等時間間隔デ
ータ転送を支援するように使用される。周期時間は３２
ビット幅である。本実施例に於いて、低位１２ビットは
３０７２を法とする計数器（modulo ３０７２ counte
r) として計数し、これは２４．５７６ＭＨｚクロック
周期、または（４０．６９ナノ秒）毎に更新される。次
の高位の１３ビットは８ｋｈｚ（または１２５マイクロ
秒）を計数し、最高位７ビットは秒単位で計数する。
【００５５】周期監視ロジック９４は周期監視機能を実
施するためのロジックを実行する。周期監視ロジック９
４は等時間間隔データ転送を支援し、ＬＬＣ動作を監視
して等時間間隔動作のスケジュールを取り扱う。周期監
視ロジック９４が周期開始パケットを受信するかまたは
送信すると、周期監視ロジック９４はこれらの事象の発
生を、周期開始または周期受信割り込みを生成すること
により表示する。周期監視ロジック９４はまた周期開始
パケットの喪失も検出し、周期喪失割り込みを生成す
る。等時間間隔周期が完了すると、周期監視ロジック９
４は周期完了割り込みを発する。周期監視ロジック９４
は送信機に信号を発して周期開始パケットを送らせる
が、これは周期マスタ可能化ビットが１３９４ＬＬＣ制
御ならびに状態レジスタ９２内で発せられた時である。
施するためのロジックを実行する。周期監視ロジック９
４は等時間間隔データ転送を支援し、ＬＬＣ動作を監視
して等時間間隔動作のスケジュールを取り扱う。周期監
視ロジック９４が周期開始パケットを受信するかまたは
送信すると、周期監視ロジック９４はこれらの事象の発
生を、周期開始または周期受信割り込みを生成すること
により表示する。周期監視ロジック９４はまた周期開始
パケットの喪失も検出し、周期喪失割り込みを生成す
る。等時間間隔周期が完了すると、周期監視ロジック９
４は周期完了割り込みを発する。周期監視ロジック９４
は送信機に信号を発して周期開始パケットを送らせる
が、これは周期マスタ可能化ビットが１３９４ＬＬＣ制
御ならびに状態レジスタ９２内で発せられた時である。
【００５６】１３９４パケット送信制御ロジックはＩＥ
ＥＥ１３９４パケットを非同期送信ＦＩＦＯ８２または
等時間間隔送信ＦＩＦＯ８４のいずれかから、物理リン
クインタフェースロジック１０４へＩＥＥＥ１３９４バ
ス上を送信させるための動きを制御するためのロジック
を実行する。送信制御ロジック９８はＩＥＥＥ１３９４
−１９９５標準の中で規定された機能要求に合致する。
パケット送信制御ロジック９８は送信パケット形式にフ
ォーマットする。
ＥＥ１３９４パケットを非同期送信ＦＩＦＯ８２または
等時間間隔送信ＦＩＦＯ８４のいずれかから、物理リン
クインタフェースロジック１０４へＩＥＥＥ１３９４バ
ス上を送信させるための動きを制御するためのロジック
を実行する。送信制御ロジック９８はＩＥＥＥ１３９４
−１９９５標準の中で規定された機能要求に合致する。
パケット送信制御ロジック９８は送信パケット形式にフ
ォーマットする。
【００５７】１３９４パケット送信制御ロジック９８は
クウォドレットを非同期送信ＦＩＦＯ８２から引き出
し、これらを正しく３２ビットパラレル１３９４非同期
パケットストリームにフォーマットする。制御ロジック
９８は等時間間隔送信ＦＩＦＯ８４から引き出し、これ
らを正しく３２ビットパラレル１３９４等時間間隔パケ
ットストリームにフォーマットする。ＣＲＣロジックを
用いてパケットのヘッダおよびペイロード部分用のＣＲ
Ｃコードを計算し、制御ロジック９８はＣＲＣコードを
パケットストリームの時間スロットの中に送信されるパ
ケットの形式からの要求に従って挿入する。１３９４パ
ケット送信制御ロジック９８はパラレルパケットストリ
ームを物理リンクインタフェースロジックに入力し、物
理インタフェースに送信するためにパラレルからシリア
ルデータストリームフォーマットに変換する。
クウォドレットを非同期送信ＦＩＦＯ８２から引き出
し、これらを正しく３２ビットパラレル１３９４非同期
パケットストリームにフォーマットする。制御ロジック
９８は等時間間隔送信ＦＩＦＯ８４から引き出し、これ
らを正しく３２ビットパラレル１３９４等時間間隔パケ
ットストリームにフォーマットする。ＣＲＣロジックを
用いてパケットのヘッダおよびペイロード部分用のＣＲ
Ｃコードを計算し、制御ロジック９８はＣＲＣコードを
パケットストリームの時間スロットの中に送信されるパ
ケットの形式からの要求に従って挿入する。１３９４パ
ケット送信制御ロジック９８はパラレルパケットストリ
ームを物理リンクインタフェースロジックに入力し、物
理インタフェースに送信するためにパラレルからシリア
ルデータストリームフォーマットに変換する。
【００５８】１３９４パケット送信制御ロジック９８
は、ＬＬＣが周期マスタとして動作するようにプログラ
ムされている時には、周期開始パケットを送信する。１
３９４パケット送信制御ロジック９８は１３９４送信バ
ス要求を物理インタフェースに送信する。物理インタフ
ェース層はバスに対して調停を行い、バスの許可が受信
されると送信を開始するために送信機に対して指示を送
る。１３９４パケット送信制御ロジック９８は、ビジー
確認が非同期送信パケットへの応答として戻された時
に、再試行送信をＩＥＥＥ１３９４−１９９５標準で規
定されている単相再試行Ｘプロトコルを使用して実行す
る。更に、１３９４パケット送信制御ロジック９８はパ
ケット送信速度を設定する。
は、ＬＬＣが周期マスタとして動作するようにプログラ
ムされている時には、周期開始パケットを送信する。１
３９４パケット送信制御ロジック９８は１３９４送信バ
ス要求を物理インタフェースに送信する。物理インタフ
ェース層はバスに対して調停を行い、バスの許可が受信
されると送信を開始するために送信機に対して指示を送
る。１３９４パケット送信制御ロジック９８は、ビジー
確認が非同期送信パケットへの応答として戻された時
に、再試行送信をＩＥＥＥ１３９４−１９９５標準で規
定されている単相再試行Ｘプロトコルを使用して実行す
る。更に、１３９４パケット送信制御ロジック９８はパ
ケット送信速度を設定する。
【００５９】物理リンクインタフェースロジック１０４
はＰＣＩインタフェースＡＳＩＣ２０を物理層チップに
インタフェースさせるロジックを実行する。物理リンク
インタフェースロジック１０４はＩＥＥＥ１３９４−１
９９５標準内のリンク物理インタフェース仕様の要求に
合致している。この機能はＰＣＩインタフェースＡＳＩ
Ｃ２０に物理層サービスへのアクセスを提供する。物理
リンクインタフェースロジック１０４は送信機からのパ
ケット速度コードを使用し、生成させるシリアルデータ
ストリームの数を選択する。速度コードが１００ｍｂｐ
ｓに設定されている場合はパラレルデータストリーム
は、各々が５０ｍｂｐｓで送信する２本のシリアルデー
タストリームに変換される。速度コードが２００ｍｂｐ
ｓに設定されている場合はパラレルデータストリーム
は、各々が５０ｍｂｐｓで送信する４本のシリアルデー
タストリームに変換される。物理リンクインタフェース
ロジック１０４は物理インタフェースが受信する速度表
示を使用して、物理インタフェースからの入力シリアル
データストリームを受信制御ロジックへの入力のパラレ
ルデータストリームに変換する。いかなる入力パケット
に対しても、物理インタフェースはパケットが１００ｍ
ｂｐｓで受信された場合はＰＣＩインタフェースＡＳＩ
Ｃ２０への２本のシリアルデータストリームを生成し、
もしも２００ｍｂｐｓで受信された場合は４本のシリア
ルデータストリームを生成する。シリアルデータストリ
ームは各々５０ＭＨｚでクロックがかけられている。物
理リンクインタフェースロジック１０４は物理インタフ
ェースからのシリアル状態応答を受信し、それらをパラ
レル形式に変換する。状態応答は物理インタフェース割
り込み表示そして／または戻りデータを物理インタフェ
ースレジスタ読み取りアクセス要求に応答して搬送す
る。物理リンクインタフェースロジック１０４はシリア
ル肯定確認パケットを検出しかつ受信し、これらをパラ
レルフォーマットに変換する。更に、物理リンクインタ
フェースロジック１０４は送信機パケット送信要求また
は物理インタフェースレジスタ読み取り書き込みアクセ
ス要求を受領し、これらを物理インタフェースへの送信
用にシリアル要求ストリームにフォーマットする。更
に、物理リンクインタフェースロジック１０４はオプシ
ョンとして物理インタフェースとＰＣＩ−ＬＹＮＸ機器
との間の電気的等時間間隔バリアとして動作する。
はＰＣＩインタフェースＡＳＩＣ２０を物理層チップに
インタフェースさせるロジックを実行する。物理リンク
インタフェースロジック１０４はＩＥＥＥ１３９４−１
９９５標準内のリンク物理インタフェース仕様の要求に
合致している。この機能はＰＣＩインタフェースＡＳＩ
Ｃ２０に物理層サービスへのアクセスを提供する。物理
リンクインタフェースロジック１０４は送信機からのパ
ケット速度コードを使用し、生成させるシリアルデータ
ストリームの数を選択する。速度コードが１００ｍｂｐ
ｓに設定されている場合はパラレルデータストリーム
は、各々が５０ｍｂｐｓで送信する２本のシリアルデー
タストリームに変換される。速度コードが２００ｍｂｐ
ｓに設定されている場合はパラレルデータストリーム
は、各々が５０ｍｂｐｓで送信する４本のシリアルデー
タストリームに変換される。物理リンクインタフェース
ロジック１０４は物理インタフェースが受信する速度表
示を使用して、物理インタフェースからの入力シリアル
データストリームを受信制御ロジックへの入力のパラレ
ルデータストリームに変換する。いかなる入力パケット
に対しても、物理インタフェースはパケットが１００ｍ
ｂｐｓで受信された場合はＰＣＩインタフェースＡＳＩ
Ｃ２０への２本のシリアルデータストリームを生成し、
もしも２００ｍｂｐｓで受信された場合は４本のシリア
ルデータストリームを生成する。シリアルデータストリ
ームは各々５０ＭＨｚでクロックがかけられている。物
理リンクインタフェースロジック１０４は物理インタフ
ェースからのシリアル状態応答を受信し、それらをパラ
レル形式に変換する。状態応答は物理インタフェース割
り込み表示そして／または戻りデータを物理インタフェ
ースレジスタ読み取りアクセス要求に応答して搬送す
る。物理リンクインタフェースロジック１０４はシリア
ル肯定確認パケットを検出しかつ受信し、これらをパラ
レルフォーマットに変換する。更に、物理リンクインタ
フェースロジック１０４は送信機パケット送信要求また
は物理インタフェースレジスタ読み取り書き込みアクセ
ス要求を受領し、これらを物理インタフェースへの送信
用にシリアル要求ストリームにフォーマットする。更
に、物理リンクインタフェースロジック１０４はオプシ
ョンとして物理インタフェースとＰＣＩ−ＬＹＮＸ機器
との間の電気的等時間間隔バリアとして動作する。
【００６０】ＤＭＡロジック７２はＰＣＩマスタロジッ
ク６４を使用してＰＣＩバス２４を獲得し、マスタ機器
として機能する。ＤＭＡロジック７２はＤＭＡエンジン
７４を含み、これは優先順位時間多重分割されている共
通状態機械を含む。ＤＭＡエンジンはまた、割り当てら
れた優先順位レベルに基づいてチャンネルを動作させる
ための調停ロジックをも含む。更に、ＤＭＡ制御ならび
に状態レジスタ７６は各々のＤＭＡチャンネルに対して
ＰＣＩスレーブ６６と共にデータ経路制御を提供し、こ
れらのレジスタへＰＣＩインタフェースＡＳＩＣ２０か
らのアクセスを行う。
ク６４を使用してＰＣＩバス２４を獲得し、マスタ機器
として機能する。ＤＭＡロジック７２はＤＭＡエンジン
７４を含み、これは優先順位時間多重分割されている共
通状態機械を含む。ＤＭＡエンジンはまた、割り当てら
れた優先順位レベルに基づいてチャンネルを動作させる
ための調停ロジックをも含む。更に、ＤＭＡ制御ならび
に状態レジスタ７６は各々のＤＭＡチャンネルに対して
ＰＣＩスレーブ６６と共にデータ経路制御を提供し、こ
れらのレジスタへＰＣＩインタフェースＡＳＩＣ２０か
らのアクセスを行う。
【００６１】ＤＭＡエンジン７４は状態機械ロジックを
実行し、ＰＣＬから制御パラメータおよびデータバッフ
ァポインタを取り込む。状態機械ロジックまたはパケッ
ト処理装置はこれらのパラメータを使用して、データバ
ッファ相互間のデータ転送を制御する。
実行し、ＰＣＬから制御パラメータおよびデータバッフ
ァポインタを取り込む。状態機械ロジックまたはパケッ
ト処理装置はこれらのパラメータを使用して、データバ
ッファ相互間のデータ転送を制御する。
【００６２】図３は１３９４パケット受信ロジック１０
２内に含まれるヘッダ比較ロジックを図示し、これは３
２ビットパケットデータストリーム１０６を物理リンク
インタフェースロジック１０４から受信する。３２ビッ
トパケットデータストリーム１０６はＩＥＥＥ１３９４
パケット受信機ロジック１０２と、参照番号１１０で示
されているヘッダ比較ロジックとに入る。またＰＣＩス
レーブ６６は３２ビット読み取り／書き込みアクセスを
番号１１０に含まれる比較器制御レジスタに提供する。
線１１７はＤＭＡチャンネル０に対するヘッダ比較一致
出力を示す。線１１９はＤＭＡチャンネル１に対するヘ
ッダ比較一致を示す。線１２１はＤＭＡチャンネル２に
対するヘッダ比較一致を示す。線１２３はＤＭＡチャン
ネル３に対するヘッダ比較一致を示す。これらの出力の
各々は優先順位符号化器１２８ならびに論理ＯＲ回路１
２９に入る。優先順位符号化器１２８は、ＤＭＡチャン
ネル出力１３０を生成し、これは１３９４受信機ロジッ
ク１０２に入る。論理ＯＲ回路１２９は受信機制御ロジ
ックに比較器一致信号を提供し、０は一致が無いことを
示し、または１は一致があることを線１３２に示し、こ
れは１３９４受信機ロジック１０２に入る。
２内に含まれるヘッダ比較ロジックを図示し、これは３
２ビットパケットデータストリーム１０６を物理リンク
インタフェースロジック１０４から受信する。３２ビッ
トパケットデータストリーム１０６はＩＥＥＥ１３９４
パケット受信機ロジック１０２と、参照番号１１０で示
されているヘッダ比較ロジックとに入る。またＰＣＩス
レーブ６６は３２ビット読み取り／書き込みアクセスを
番号１１０に含まれる比較器制御レジスタに提供する。
線１１７はＤＭＡチャンネル０に対するヘッダ比較一致
出力を示す。線１１９はＤＭＡチャンネル１に対するヘ
ッダ比較一致を示す。線１２１はＤＭＡチャンネル２に
対するヘッダ比較一致を示す。線１２３はＤＭＡチャン
ネル３に対するヘッダ比較一致を示す。これらの出力の
各々は優先順位符号化器１２８ならびに論理ＯＲ回路１
２９に入る。優先順位符号化器１２８は、ＤＭＡチャン
ネル出力１３０を生成し、これは１３９４受信機ロジッ
ク１０２に入る。論理ＯＲ回路１２９は受信機制御ロジ
ックに比較器一致信号を提供し、０は一致が無いことを
示し、または１は一致があることを線１３２に示し、こ
れは１３９４受信機ロジック１０２に入る。
【００６３】ＤＭＡエンジン７４は五つ（５）またはそ
れ以上の独立したＤＭＡチャンネルをとして描かれてお
り、これらは全て同時に動作する。実際に実施する場合
は１つの主制御状態機械を使用し、時間に対してＤＭＡ
チャンネルの間を多重分割する。優先順位監視等時間間
隔ロジックは連続的に全てのチャンネルの現在の内容を
調査し、状態機械に対して実行が保留されている動作を
有するチャンネルに最高位の優先順位を割り当てる。
れ以上の独立したＤＭＡチャンネルをとして描かれてお
り、これらは全て同時に動作する。実際に実施する場合
は１つの主制御状態機械を使用し、時間に対してＤＭＡ
チャンネルの間を多重分割する。優先順位監視等時間間
隔ロジックは連続的に全てのチャンネルの現在の内容を
調査し、状態機械に対して実行が保留されている動作を
有するチャンネルに最高位の優先順位を割り当てる。
【００６４】図４は図３で説明した一般的概念を更に詳
細に図示したものである。図４に於いて、受信データ１
０６は、ワードＷＤ０，ＷＤ１を有するヘッダデータ１
０８を含む。ワードＷＤ０，ＷＤ１はロジック１１０の
Ｎ個のＤＭＡチャンネルヘッダ比較ブロックの各々に具
備されている（例えば、図３の４つのチャンネル０〜
３）。ロジック１１０内の各ＤＭＡチャンネルに対する
ＤＭＡヘッダ比較レジスタは回路内での命令を含み、こ
れは１０８に於けるヘッダＷＤ０と選択レジスタ内容１
２０および制御値ロジック１２２との合致を比較する。
同様に、１０９に於けるＷＤ１は図に示されるように比
較命令を用いてレジスタ１２４の内容および選択レジス
タ１２６の内容と比較される。ＤＭＡヘッダ比較レジス
タおよびロジックの出力はチャンネル選択［０］からチ
ャンネル選択［Ｎ−１］として表される。図４は更に、
優先順位符号化器１２８がチャンネル選択出力を受信し
てチャンネル番号をＤＭＡチャンネル選択線１３０に生
成し、アドレス合致出力１３２を出力する様子を図示し
ている。図３ならびに添付の文章が説明するように、Ｄ
ＭＡチャンネル選択出力１３０およびアドレス合致出力
１３２はＩＥＥＥ１３９４パケット受信機ロジック１０
２に流れている。
細に図示したものである。図４に於いて、受信データ１
０６は、ワードＷＤ０，ＷＤ１を有するヘッダデータ１
０８を含む。ワードＷＤ０，ＷＤ１はロジック１１０の
Ｎ個のＤＭＡチャンネルヘッダ比較ブロックの各々に具
備されている（例えば、図３の４つのチャンネル０〜
３）。ロジック１１０内の各ＤＭＡチャンネルに対する
ＤＭＡヘッダ比較レジスタは回路内での命令を含み、こ
れは１０８に於けるヘッダＷＤ０と選択レジスタ内容１
２０および制御値ロジック１２２との合致を比較する。
同様に、１０９に於けるＷＤ１は図に示されるように比
較命令を用いてレジスタ１２４の内容および選択レジス
タ１２６の内容と比較される。ＤＭＡヘッダ比較レジス
タおよびロジックの出力はチャンネル選択［０］からチ
ャンネル選択［Ｎ−１］として表される。図４は更に、
優先順位符号化器１２８がチャンネル選択出力を受信し
てチャンネル番号をＤＭＡチャンネル選択線１３０に生
成し、アドレス合致出力１３２を出力する様子を図示し
ている。図３ならびに添付の文章が説明するように、Ｄ
ＭＡチャンネル選択出力１３０およびアドレス合致出力
１３２はＩＥＥＥ１３９４パケット受信機ロジック１０
２に流れている。
【００６５】ＤＭＡヘッダ比較レジスタおよびロジック
１１０ならびに優先順位符号化器１２８は、入力された
パケットが受領されてＧＲＦ８０にロードされるべきも
のであるかを判断するのに必要なロジックを実行する。
図３は４つのＤＭＡチャンネルを示しており、５つまた
はそれ以上のＤＭＡチャンネルも本発明の範囲内であ
る。各ＤＭＡヘッダ比較レジスタおよびロジック１１０
は１つのＤＭＡチャンネルを担当するように割り当てら
れている。１つの比較器はＷＤ０フィールド選択レジス
タ１２２、ＷＤ１選択レジスタ１２６、ＷＤ０比較値レ
ジスタ１２０、ＷＤ１比較値レジスタ１２４および比較
等時間間隔ロジックを含む。２つのフィールド選択マス
クレジスタは入力パケットのＷＤ０およびＷＤ１内のビ
ットフィールドを特定し、これは予想される値と比較器
ロジックによって合致される。２つの比較値レジスタは
予想されるビットパターンを特定し、これは入力パケッ
トのワード０およびワード１内の選択されたビットフィ
ールドに対して合致される。優先順位符号化器１２８は
ＤＭＡチャンネル合致表示を各ＤＭＡヘッダ比較レジス
タおよびロジック１１０から収集し、入力パケットを特
定のＤＭＡチャンネルに写像するためのビットコードを
生成する。ＯＲ論理回路１２９はＤＭＡヘッダ比較レジ
スタおよびロジック１１０からの選択表示を組み合わせ
て、ＩＥＥＥ１３９４受信機ロジック１０２に対して単
一の比較器合致表示を生成する。ＩＥＥＥ１３９４受信
機ロジックはＤＭＡチャンネル番号、そして比較器合致
表示を使用して入力パケットをＧＲＦ８０に受け入れる
べきかの判断を行う。
１１０ならびに優先順位符号化器１２８は、入力された
パケットが受領されてＧＲＦ８０にロードされるべきも
のであるかを判断するのに必要なロジックを実行する。
図３は４つのＤＭＡチャンネルを示しており、５つまた
はそれ以上のＤＭＡチャンネルも本発明の範囲内であ
る。各ＤＭＡヘッダ比較レジスタおよびロジック１１０
は１つのＤＭＡチャンネルを担当するように割り当てら
れている。１つの比較器はＷＤ０フィールド選択レジス
タ１２２、ＷＤ１選択レジスタ１２６、ＷＤ０比較値レ
ジスタ１２０、ＷＤ１比較値レジスタ１２４および比較
等時間間隔ロジックを含む。２つのフィールド選択マス
クレジスタは入力パケットのＷＤ０およびＷＤ１内のビ
ットフィールドを特定し、これは予想される値と比較器
ロジックによって合致される。２つの比較値レジスタは
予想されるビットパターンを特定し、これは入力パケッ
トのワード０およびワード１内の選択されたビットフィ
ールドに対して合致される。優先順位符号化器１２８は
ＤＭＡチャンネル合致表示を各ＤＭＡヘッダ比較レジス
タおよびロジック１１０から収集し、入力パケットを特
定のＤＭＡチャンネルに写像するためのビットコードを
生成する。ＯＲ論理回路１２９はＤＭＡヘッダ比較レジ
スタおよびロジック１１０からの選択表示を組み合わせ
て、ＩＥＥＥ１３９４受信機ロジック１０２に対して単
一の比較器合致表示を生成する。ＩＥＥＥ１３９４受信
機ロジックはＤＭＡチャンネル番号、そして比較器合致
表示を使用して入力パケットをＧＲＦ８０に受け入れる
べきかの判断を行う。
【００６６】本実施例に於いて、ＤＭＡパケット処理装
置は全てが同時に実行される独立のＤＭＡチャンネルと
して動作する。実際に実現する場合は１つの主制御状態
機械を用い、これが複数のＤＭＡチャンネル（例えば、
５つのＤＭＡチャンネル）の間で多重時間分割する。優
先順位監視等時間間隔（superisochronous）ロジック
は、全チャンネルの現在の内容を連続的に調べそのチャ
ンネルに対して保留中の機能の中の最高位の優先順位を
割り当てて、状態機械が実行するようにする。ＤＭＡチ
ャンネルはリセットの後静的状態に初期化し、この状態
でパケット制御リスト開始アドレスレジスタに書き込ま
れるべき有効ＰＣＬポインタ、ならびにＤＭＡ制御レジ
スタに設定されるべきチャンネル可能化およびリンクビ
ットを待っている。有効ＰＣＬポインタはパケット制御
リスト開始アドレスレジスタのビット零の状態で判断さ
れる。１は無効アドレスを示し、０は有効アドレスを示
す。続いてＤＭＡはパケット制御リスト開始アドレスレ
ジスタで指し示されるアドレスに行き、新たなアドレス
を取ってきて、有効の場合はこれを現ＰＣＬアドレスと
して実行を開始する。
置は全てが同時に実行される独立のＤＭＡチャンネルと
して動作する。実際に実現する場合は１つの主制御状態
機械を用い、これが複数のＤＭＡチャンネル（例えば、
５つのＤＭＡチャンネル）の間で多重時間分割する。優
先順位監視等時間間隔（superisochronous）ロジック
は、全チャンネルの現在の内容を連続的に調べそのチャ
ンネルに対して保留中の機能の中の最高位の優先順位を
割り当てて、状態機械が実行するようにする。ＤＭＡチ
ャンネルはリセットの後静的状態に初期化し、この状態
でパケット制御リスト開始アドレスレジスタに書き込ま
れるべき有効ＰＣＬポインタ、ならびにＤＭＡ制御レジ
スタに設定されるべきチャンネル可能化およびリンクビ
ットを待っている。有効ＰＣＬポインタはパケット制御
リスト開始アドレスレジスタのビット零の状態で判断さ
れる。１は無効アドレスを示し、０は有効アドレスを示
す。続いてＤＭＡはパケット制御リスト開始アドレスレ
ジスタで指し示されるアドレスに行き、新たなアドレス
を取ってきて、有効の場合はこれを現ＰＣＬアドレスと
して実行を開始する。
【００６７】もしもこのアドレスが無効の場合は、リン
クビットがＤＭＡ制御レジスタ内で消去され、ＤＭＡ停
止割り込みが、このチャンネルに対して割り込み状態レ
ジスタ内の関連する状態と共に生成され、チャンネルは
動作停止状態となる。この機構はＰＣＬメモリ構造上の
健全性チェックを提供し、同様に次のアドレスリンクが
喪失された場合にチャンネルＰＣＬ実行を継続する比較
的簡単な方法を提供する。有効な次ＰＣＬアドレスが検
出されると、ＤＭＡはＤＭＡ制御レジスタ内にＢＵＳＹ
ビットを立てＰＣＬオフセット部の第一制御ワードを取
ってくる。続いてその命令が受信か、送信か、ＰＣＬと
ローカルバスのどちら向きであるか、または補助命令で
あるかの判断をするためのチェックが行われる。優先順
位符号化器１２８から、どのＤＭＡチャンネルが合致し
ているかに依存して、合致を有する最高位の優先順位を
持つチャンネルが、選択されるべき特定のＤＭＡチャン
ネルを同定する。
クビットがＤＭＡ制御レジスタ内で消去され、ＤＭＡ停
止割り込みが、このチャンネルに対して割り込み状態レ
ジスタ内の関連する状態と共に生成され、チャンネルは
動作停止状態となる。この機構はＰＣＬメモリ構造上の
健全性チェックを提供し、同様に次のアドレスリンクが
喪失された場合にチャンネルＰＣＬ実行を継続する比較
的簡単な方法を提供する。有効な次ＰＣＬアドレスが検
出されると、ＤＭＡはＤＭＡ制御レジスタ内にＢＵＳＹ
ビットを立てＰＣＬオフセット部の第一制御ワードを取
ってくる。続いてその命令が受信か、送信か、ＰＣＬと
ローカルバスのどちら向きであるか、または補助命令で
あるかの判断をするためのチェックが行われる。優先順
位符号化器１２８から、どのＤＭＡチャンネルが合致し
ているかに依存して、合致を有する最高位の優先順位を
持つチャンネルが、選択されるべき特定のＤＭＡチャン
ネルを同定する。
【００６８】図５は本実施例に基づく、指定されたＤＭ
Ａチャンネルヘッダ比較ロジック１２０の動作の更に詳
細を示す。例えば、ワードＷＤ０，ＷＤ１を含む受信デ
ータはヘッダ比較ロジック１２０に入る。これはワード
ＷＤ０のコードセグメント１３４を含み、これは行き先
ＩＤ比較ロジック１３６に送られる。ＷＤ０の一部１３
８は転送コード比較ロジック１４０へ送られる。ＷＤ０
の一部１４２は比較ロジック１４４に送られ、ＷＤ０ビ
ット１５：６および３：０が比較される。更に比較ロジ
ック１４６はＷＤ１の一部１４８として示されているビ
ット３１：１６を受信する。行き先ＩＤ比較ロジック１
３６からの比較ロジック出力、転送コード比較ロジック
１４０、ＷＤ０ビット３：０とＷＤ０ビット１５：６に
作用する比較ロジック１４４、同様にＷＤ１ビット３
１：１６に対する比較ロジック１４６出力はＡＮＤ機能
１５０へ入力される。ＡＮＤ機能１５０の出力はチャン
ネル選択出力［ｘ］であり、これはチャンネル選択
［０］からチャンネル選択［Ｎ−１］であって、先に説
明したように優先順位符号化器１２８はこれを受信して
ＤＭＡチャンネル選択信号１３０とアドレス合致信号１
３２とを生成する。
Ａチャンネルヘッダ比較ロジック１２０の動作の更に詳
細を示す。例えば、ワードＷＤ０，ＷＤ１を含む受信デ
ータはヘッダ比較ロジック１２０に入る。これはワード
ＷＤ０のコードセグメント１３４を含み、これは行き先
ＩＤ比較ロジック１３６に送られる。ＷＤ０の一部１３
８は転送コード比較ロジック１４０へ送られる。ＷＤ０
の一部１４２は比較ロジック１４４に送られ、ＷＤ０ビ
ット１５：６および３：０が比較される。更に比較ロジ
ック１４６はＷＤ１の一部１４８として示されているビ
ット３１：１６を受信する。行き先ＩＤ比較ロジック１
３６からの比較ロジック出力、転送コード比較ロジック
１４０、ＷＤ０ビット３：０とＷＤ０ビット１５：６に
作用する比較ロジック１４４、同様にＷＤ１ビット３
１：１６に対する比較ロジック１４６出力はＡＮＤ機能
１５０へ入力される。ＡＮＤ機能１５０の出力はチャン
ネル選択出力［ｘ］であり、これはチャンネル選択
［０］からチャンネル選択［Ｎ−１］であって、先に説
明したように優先順位符号化器１２８はこれを受信して
ＤＭＡチャンネル選択信号１３０とアドレス合致信号１
３２とを生成する。
【００６９】図６、７、８および９はＤＭＡチャンネル
ヘッダ比較ロジック１２０へ送られる受信データビット
の詳細を示す。特に図６は非同期ヘッダ１６２の［７：
４］を含む転送コード１６０を示す。同様に転送コード
ビット１６４は等時間間隔ヘッダ１６６のビット［７：
４］を形成する。指定されたＤＭＡチャンネルに於い
て、合致データの組１６８はヘッダＷＤ０１６２に対応
するＷＤ０合致データヘッダ１７０とヘッダ１６６に対
応する選択合致データ組１７２とを含む。図６に示すよ
うに、［７：４］比較ビット１７４は比較選択ＷＤ０１
７２の［７：４］ビット１７６で変更されて、受信ヘッ
ダＷＤ０ビット［７：４］に対する合致結果を判定す
る。この比較等時間間隔の出力は、その他の部分比較等
時間間隔結果とＡＮＤが取られ、特定ＤＭＡチャンネル
に対する合致値１１７を決定する。
ヘッダ比較ロジック１２０へ送られる受信データビット
の詳細を示す。特に図６は非同期ヘッダ１６２の［７：
４］を含む転送コード１６０を示す。同様に転送コード
ビット１６４は等時間間隔ヘッダ１６６のビット［７：
４］を形成する。指定されたＤＭＡチャンネルに於い
て、合致データの組１６８はヘッダＷＤ０１６２に対応
するＷＤ０合致データヘッダ１７０とヘッダ１６６に対
応する選択合致データ組１７２とを含む。図６に示すよ
うに、［７：４］比較ビット１７４は比較選択ＷＤ０１
７２の［７：４］ビット１７６で変更されて、受信ヘッ
ダＷＤ０ビット［７：４］に対する合致結果を判定す
る。この比較等時間間隔の出力は、その他の部分比較等
時間間隔結果とＡＮＤが取られ、特定ＤＭＡチャンネル
に対する合致値１１７を決定する。
【００７０】図６は特定フィールドに関する、考えられ
るターゲットデータ値配列を示す。本発明は受信データ
を一度に１つのフィールドで取り込み、比較ワードと選
択ワードとを設定して特定の結果を受け取るために考え
られる方法を示すように試行する。特に、図６は転送コ
ード１６０フィールドに関する同時比較を示す。転送コ
ード１６０または転送コード１６４の１つは演算コード
を提供し、これは受信データバス１６および１３９４シ
リアルデータ上のデータ型式を、等時間間隔または非同
期データとして識別する。図６に示す例では、転送コー
ドは同一フィールドに存在する。この同時比較は非同期
ヘッダおよび等時間間隔ヘッダの両方に同様に働く。等
時間間隔および非同期ヘッダを復号するのに異なる方法
もあるであろう。それらは図示される様なものであって
も良いし、または互いに統合することも可能である。実
際のコーディングは様々であろうが、その動作は最終的
に比較するかしないかと言う点で同様である。
るターゲットデータ値配列を示す。本発明は受信データ
を一度に１つのフィールドで取り込み、比較ワードと選
択ワードとを設定して特定の結果を受け取るために考え
られる方法を示すように試行する。特に、図６は転送コ
ード１６０フィールドに関する同時比較を示す。転送コ
ード１６０または転送コード１６４の１つは演算コード
を提供し、これは受信データバス１６および１３９４シ
リアルデータ上のデータ型式を、等時間間隔または非同
期データとして識別する。図６に示す例では、転送コー
ドは同一フィールドに存在する。この同時比較は非同期
ヘッダおよび等時間間隔ヘッダの両方に同様に働く。等
時間間隔および非同期ヘッダを復号するのに異なる方法
もあるであろう。それらは図示される様なものであって
も良いし、または互いに統合することも可能である。実
際のコーディングは様々であろうが、その動作は最終的
に比較するかしないかと言う点で同様である。
【００７１】図７は非同期ヘッダ１６２の［３：０］ビ
ット１７８および［１５：８］ビット１８０、同様に等
時間間隔ヘッダ１６６の［３：０］同期ビット１８２お
よび［１５：８］チャンネルビット１８４を強調してい
る。ヘッダＷＤ０の［３：０］ビット、一次ビット１７
８または同期ビット１８２のいずれかは、１７２で示す
比較選択ＷＤ０の［３：０］ビット１８８で修正され
た、１７０で示すＷＤ０の［３：０］ビット１８６と比
較される。更に１７０で示すヘッダＷＤ０の［１５：
７］ビット、非同期ヘッダ１６２の［１５：７］ビット
１８０または等時間間隔ヘッダ１６６の［１５：７］ビ
ット１８４のいずれかは、１７２で示す比較選択ＷＤ０
の［１５：７］ビットで修正された、１７０で示す比較
ＷＤ０の［１５：７］ビット１９０と比較される。図７
で生じるこれらの合致判定の結果は回路１１０の比較ロ
ジック１４４のＷＤ０ビット［３：０］および［１５：
７］に相当する。
ット１７８および［１５：８］ビット１８０、同様に等
時間間隔ヘッダ１６６の［３：０］同期ビット１８２お
よび［１５：８］チャンネルビット１８４を強調してい
る。ヘッダＷＤ０の［３：０］ビット、一次ビット１７
８または同期ビット１８２のいずれかは、１７２で示す
比較選択ＷＤ０の［３：０］ビット１８８で修正され
た、１７０で示すＷＤ０の［３：０］ビット１８６と比
較される。更に１７０で示すヘッダＷＤ０の［１５：
７］ビット、非同期ヘッダ１６２の［１５：７］ビット
１８０または等時間間隔ヘッダ１６６の［１５：７］ビ
ット１８４のいずれかは、１７２で示す比較選択ＷＤ０
の［１５：７］ビットで修正された、１７０で示す比較
ＷＤ０の［１５：７］ビット１９０と比較される。図７
で生じるこれらの合致判定の結果は回路１１０の比較ロ
ジック１４４のＷＤ０ビット［３：０］および［１５：
７］に相当する。
【００７２】図８は更に別の同時比較を示し、ＤＭＡチ
ャンネル比較ロジック１１０の行き先ＩＤ比較ロジック
１３６に対応している。非同期ヘッダ１６２は行き先Ｉ
Ｄビット［３１：１５］を含み、これは参照番号２００
で表されている。これらの同一ビット位置、１６６で示
すヘッダＷＤ０の［３１：１６］ビットはデータ長ビッ
ト［３１：１６］を含み、これは等時間間隔データパケ
ットに対する参照番号２０２で表されている。同様に、
個々のリンク層制御レジスタ９２のビット［３１：１
６］、ここでは参照番号２０４で示されているものは、
ノード番号とバス番号データとを含む。図８は１６２で
示す非同期受信ヘッダＷＤ０、または１６６で示す等時
間間隔受信ヘッダＷＤ０が、データセット１７２ビット
２０８に従って変更されたデータセット１７０ビット２
０６の［３１：１６］ビットと合致するかの同時比較を
図示している。合致データセット２１０は行き先ＩＤセ
ットビット２１２としてビット［１５：１１］を含む。
図８で実行される同時比較に基づいて、ＤＭＡチャンネ
ル番号がロジックブロック１４６の中で導き出され、こ
れはＤＭＡチャンネル比較ロジック１１０のＡＮＤ機能
１５０へ送られる。
ャンネル比較ロジック１１０の行き先ＩＤ比較ロジック
１３６に対応している。非同期ヘッダ１６２は行き先Ｉ
Ｄビット［３１：１５］を含み、これは参照番号２００
で表されている。これらの同一ビット位置、１６６で示
すヘッダＷＤ０の［３１：１６］ビットはデータ長ビッ
ト［３１：１６］を含み、これは等時間間隔データパケ
ットに対する参照番号２０２で表されている。同様に、
個々のリンク層制御レジスタ９２のビット［３１：１
６］、ここでは参照番号２０４で示されているものは、
ノード番号とバス番号データとを含む。図８は１６２で
示す非同期受信ヘッダＷＤ０、または１６６で示す等時
間間隔受信ヘッダＷＤ０が、データセット１７２ビット
２０８に従って変更されたデータセット１７０ビット２
０６の［３１：１６］ビットと合致するかの同時比較を
図示している。合致データセット２１０は行き先ＩＤセ
ットビット２１２としてビット［１５：１１］を含む。
図８で実行される同時比較に基づいて、ＤＭＡチャンネ
ル番号がロジックブロック１４６の中で導き出され、こ
れはＤＭＡチャンネル比較ロジック１１０のＡＮＤ機能
１５０へ送られる。
【００７３】非同期ヘッダＷＤ０の上位ビット［３１：
１６］に、ＩＥＥＥ１３９４標準が行き先識別子を取り
扱う方法であるため、特別な意味を持たせることが可能
である。例えば、ＩＥＥＥ１３９４符号化はブロードキ
ャスト形式のメッセージを異なるヘッダに指定する。受
信機ヘッダに関しては、比較ワード０とビット選択ワー
ド０とがあって、これによって特定の受信ヘッダワード
を選択することが可能である。加えて、比較選択ワード
１［１５：１１］２１２内の各ビットは、個別に特定行
き先ＩＤ同時比較式を選択する。
１６］に、ＩＥＥＥ１３９４標準が行き先識別子を取り
扱う方法であるため、特別な意味を持たせることが可能
である。例えば、ＩＥＥＥ１３９４符号化はブロードキ
ャスト形式のメッセージを異なるヘッダに指定する。受
信機ヘッダに関しては、比較ワード０とビット選択ワー
ド０とがあって、これによって特定の受信ヘッダワード
を選択することが可能である。加えて、比較選択ワード
１［１５：１１］２１２内の各ビットは、個別に特定行
き先ＩＤ同時比較式を選択する。
【００７４】図９は非同期ヘッダ１６２を示し、これは
発信元ＩＤビット［３１：１６］を２２０に含む。等時
間間隔ヘッダ１６６内のこれらのビット位置２２２は変
数データの一部である。ＷＤ１比較ロジック１４６内
で、ＤＭＡチャンネル１２０は、２２６で示す比較選択
ワード１ビット［３１：１６］に基づいて変更された合
致データセット１７０のビット１６〜３１を２２０また
は２２２で示すヘッダＷＤ１ビット［３１：１６］と比
較する。
発信元ＩＤビット［３１：１６］を２２０に含む。等時
間間隔ヘッダ１６６内のこれらのビット位置２２２は変
数データの一部である。ＷＤ１比較ロジック１４６内
で、ＤＭＡチャンネル１２０は、２２６で示す比較選択
ワード１ビット［３１：１６］に基づいて変更された合
致データセット１７０のビット１６〜３１を２２０また
は２２２で示すヘッダＷＤ１ビット［３１：１６］と比
較する。
【００７５】図１０はレジスタ書き込み回路２５０を示
し、任意の個数のデータレジスタビットを一回のレジス
タ書き込み操作で書き込むためのものである。回路２５
０は任意の個数の同様な回路の内の１つを図示する。各
回路は任意の数のデータビットの内の１つの特定ビット
を制御する。レジスタ書き込み回路２５０に於いて、汎
用Ｉ／Ｏ（ＧＰＩＯ）書き込みデータ入力２５２はデー
タフリップフロップ２５４に接続されている。データフ
リップフロップ２５４はまたクロック信号２５６および
ＡＮＤ機能２６０からの書き込み可能入力２５８も受信
する。ＡＮＤ機能２６０はＧＰＩＯアドレス了承信号２
６２、書き込み標準信号２６４およびＧＰＩＯアドレス
ビット入力２６６を入力とする。ＡＮＤ機能２６０はデ
ータフリップフロップ２５４の書き込み可能ビット２６
８に書き込み可能出力２５８を供給する。個々の指定さ
れたアドレスビット２６６がａ１のフリップフロップ２
５４のみにそれぞれのＧＰＩＯ書き込みデータ２５２が
書き込まれる。
し、任意の個数のデータレジスタビットを一回のレジス
タ書き込み操作で書き込むためのものである。回路２５
０は任意の個数の同様な回路の内の１つを図示する。各
回路は任意の数のデータビットの内の１つの特定ビット
を制御する。レジスタ書き込み回路２５０に於いて、汎
用Ｉ／Ｏ（ＧＰＩＯ）書き込みデータ入力２５２はデー
タフリップフロップ２５４に接続されている。データフ
リップフロップ２５４はまたクロック信号２５６および
ＡＮＤ機能２６０からの書き込み可能入力２５８も受信
する。ＡＮＤ機能２６０はＧＰＩＯアドレス了承信号２
６２、書き込み標準信号２６４およびＧＰＩＯアドレス
ビット入力２６６を入力とする。ＡＮＤ機能２６０はデ
ータフリップフロップ２５４の書き込み可能ビット２６
８に書き込み可能出力２５８を供給する。個々の指定さ
れたアドレスビット２６６がａ１のフリップフロップ２
５４のみにそれぞれのＧＰＩＯ書き込みデータ２５２が
書き込まれる。
【００７６】レジスタ書き込み回路２５０はレジスタ内
で変更しなければならないビットのみへの書き込みを可
能とし、残りのビットの前回値は保存する。レジスタ書
き込み回路２５０はまた、ソフトウェアが重要なビット
を、読み出し、指定、または特定の動作に関係しないレ
ジスタビットに操作することなく変更出来るようにして
いる。
で変更しなければならないビットのみへの書き込みを可
能とし、残りのビットの前回値は保存する。レジスタ書
き込み回路２５０はまた、ソフトウェアが重要なビット
を、読み出し、指定、または特定の動作に関係しないレ
ジスタビットに操作することなく変更出来るようにして
いる。
【００７７】レジスタのアドレスが存在する場合、そこ
に対して書き込み可能ビット２５８、１から４のＧＰＩ
Ｏがアドレスフィールドに基づいて書き込まれる。［Ｇ
ＰＩＯ］アドレス番号入力２６６内のＡｘはこの書き込
みの基本となるアドレスビットを表し、このビットに対
して書き込みを行うか否かの判断を行う。書き込みスト
ローブ２６４はこれが書き込み操作であることを告げ
る。ＧＰＩＯアドレス了承２６２は全レジスタに対して
の基本的なアドレス復号信号である。フリップフロップ
２５０への書き込み可能入力２５８はＡＮＤ機能の出力
である。書き込み可能がアクティブの時、入力書き込み
データ２５２がフリップフロップ２５４に書き込まれ、
フリップフロップ出力２７０に出現する。
に対して書き込み可能ビット２５８、１から４のＧＰＩ
Ｏがアドレスフィールドに基づいて書き込まれる。［Ｇ
ＰＩＯ］アドレス番号入力２６６内のＡｘはこの書き込
みの基本となるアドレスビットを表し、このビットに対
して書き込みを行うか否かの判断を行う。書き込みスト
ローブ２６４はこれが書き込み操作であることを告げ
る。ＧＰＩＯアドレス了承２６２は全レジスタに対して
の基本的なアドレス復号信号である。フリップフロップ
２５０への書き込み可能入力２５８はＡＮＤ機能の出力
である。書き込み可能がアクティブの時、入力書き込み
データ２５２がフリップフロップ２５４に書き込まれ、
フリップフロップ出力２７０に出現する。
【００７８】図１１はアドレスフィールド２７２を示
し、これはＧＰＩＯレジスタアドレスビット２７４およ
び個別ビット選択フィールド２７６アドレスビットＡ
０，Ａ１，Ａ２，およびＡ３を含み、これはアドレスフ
ィールド２７２内の関連するビットの値、０または１に
基づく。アドレスフィールド２７２の最後の二つのビッ
ト２７８は通常零の値と考えられる。アドレス２７２の
中で最下位の２ビットは零値と仮定されているが、これ
はバスアーキテクチャの要請である。次のＡ０，Ａ１，
Ａ２，およびＡ３と指定されている４ビットは、個別に
または異なる組み合わせで４ビットのアドレス指定を可
能としている。より高位または最上位ビットは、この個
別の機能に対して特定または割り当てられている個別の
アドレスである。従って固定のビットパターンの組み合
わせが存在し、与えられたＧＰＩＯアドレス値のアドレ
ス指定をして、特定のアドレスを選択する。その結果０
０００から１１１１まで（すなわち、１６の異なる可能
な組み合わせ）のアドレスの全配列がアドレス指定出来
る。
し、これはＧＰＩＯレジスタアドレスビット２７４およ
び個別ビット選択フィールド２７６アドレスビットＡ
０，Ａ１，Ａ２，およびＡ３を含み、これはアドレスフ
ィールド２７２内の関連するビットの値、０または１に
基づく。アドレスフィールド２７２の最後の二つのビッ
ト２７８は通常零の値と考えられる。アドレス２７２の
中で最下位の２ビットは零値と仮定されているが、これ
はバスアーキテクチャの要請である。次のＡ０，Ａ１，
Ａ２，およびＡ３と指定されている４ビットは、個別に
または異なる組み合わせで４ビットのアドレス指定を可
能としている。より高位または最上位ビットは、この個
別の機能に対して特定または割り当てられている個別の
アドレスである。従って固定のビットパターンの組み合
わせが存在し、与えられたＧＰＩＯアドレス値のアドレ
ス指定をして、特定のアドレスを選択する。その結果０
０００から１１１１まで（すなわち、１６の異なる可能
な組み合わせ）のアドレスの全配列がアドレス指定出来
る。
【００７９】ＤＭＡ優先順位選択器は、ＰＣＩデータ移
動に対して最も緊急の必要性を有するチャンネルの内容
を起動するための責任がある。ＤＭＡは主状態機械（ｄ
ｍａ＿ｆｓｍ．ｖ）として構成されており、これは選択
されたチャンネルの状態を実行する。選択されたチャン
ネルは同時に任意のひとつの点の格納された条件の番号
を有する。これらの格納された条件はそのコンテクスト
と呼ばれる。チャンネルのコンテクストの一部は、主状
態機械で実行されているその現在の状態である。
動に対して最も緊急の必要性を有するチャンネルの内容
を起動するための責任がある。ＤＭＡは主状態機械（ｄ
ｍａ＿ｆｓｍ．ｖ）として構成されており、これは選択
されたチャンネルの状態を実行する。選択されたチャン
ネルは同時に任意のひとつの点の格納された条件の番号
を有する。これらの格納された条件はそのコンテクスト
と呼ばれる。チャンネルのコンテクストの一部は、主状
態機械で実行されているその現在の状態である。
【００８０】状態機械はいくつかの空回り状態を有し、
この状態ではチャンネルの実行を継続できるある種の条
件が成立するまで待たなければならない。１つの明らか
な場合は、有効ＰＣＬアドレスがロードされるまで、チ
ャンネル可能ビットが設定されるまで、またリンクビッ
トが設定されるまでチャンネルがアイドルまたは待機す
る時である。別の場合は、受信チャンネルが受信ＦＩＦ
Ｏ内のデータを待つ時である。もしも１つのチャンネル
が受信データを待っていて、別のチャンネルは送信ＦＩ
ＦＯにデータ転送の準備が出来ている場合は、われわれ
はその転送を行わせる必要がある。この種のシナリオは
多くの事例で生じる。
この状態ではチャンネルの実行を継続できるある種の条
件が成立するまで待たなければならない。１つの明らか
な場合は、有効ＰＣＬアドレスがロードされるまで、チ
ャンネル可能ビットが設定されるまで、またリンクビッ
トが設定されるまでチャンネルがアイドルまたは待機す
る時である。別の場合は、受信チャンネルが受信ＦＩＦ
Ｏ内のデータを待つ時である。もしも１つのチャンネル
が受信データを待っていて、別のチャンネルは送信ＦＩ
ＦＯにデータ転送の準備が出来ている場合は、われわれ
はその転送を行わせる必要がある。この種のシナリオは
多くの事例で生じる。
【００８１】これらの空回り状態の一つは”機会の窓”
を表し、ここでは別のチャンネルの処理が実行される。
優先順位選択器はこれらの考えられる全ての空回り状態
を監視し、どの状態およびチャンネルがその時点で最高
位の優先順位を有するかを選択する。
を表し、ここでは別のチャンネルの処理が実行される。
優先順位選択器はこれらの考えられる全ての空回り状態
を監視し、どの状態およびチャンネルがその時点で最高
位の優先順位を有するかを選択する。
【００８２】図１２は環境３００内で処理されるＤＭＡ
命令の一例を示す。図１２に於いて、ＰＣＩレジスタ書
き込みデータ３０２はマルチプレクサ３０４に入力され
る。マルチプレクサ３０４にはまたＤＭＡレジスタ書き
込みデータ３０６も入力される。適切なデータ源が、実
行される操作に基づいて３０８で選択される。マルチプ
レクサ３０４の出力はＤＭＡレジスタ３１０に入力さ
れ、図では例としてチャンネル０からチャンネル５まで
の６チャンネルを含むように図示されている。各々のチ
ャンネルに関して、ＤＭＡフィールドは前回アドレスま
たは暫定フィールド３１２、現ＰＣＩアドレスフィール
ド３１４、データバッファアドレス３１６、状態３２
０、命令３２２、現状態３２４、準備完了ビット３２６
を含む。ＤＭＡレジスタ書き込み調停選択回路３２８は
またＤＭＡレジスタ３１０への入力を提供しており、こ
れはＰＣＩスレーブ信号３３０、ＰＣＩマスタ信号３３
２、ＤＭＡＰＣＩマスタ周期入力３３４およびスレーブ
終了入力３３６に応答する。ＤＭＡチャンネル調停器３
４０はロックチャンネル入力３４２を受信し、マルチプ
レクサ３４６への入力を提供する。スレーブレジスタ読
み込みアドレス入力３４８はマルチプレクサ３４４の動
作を制御する。ＤＭＡレジスタ読み取りデータ出力３５
０はＤＭＡレジスタデータをＰＣＩインタフェースに戻
す。マルチプレクサ３４６はその出力をＤＭＡ状態機械
次回状態ロジック３５２に提供する。ＤＭＡ状態機械次
回状態値３５４は状態レジスタおよびその他の出力レジ
スタにマルチプレクサ３０４を経由して戻って書き込ま
れる。ＤＭＡ命令処理環境３００からの出力はＦＩＦＯ
読み取り、書き込み、および選択信号３５６ならびに多
数の信号を含む。
命令の一例を示す。図１２に於いて、ＰＣＩレジスタ書
き込みデータ３０２はマルチプレクサ３０４に入力され
る。マルチプレクサ３０４にはまたＤＭＡレジスタ書き
込みデータ３０６も入力される。適切なデータ源が、実
行される操作に基づいて３０８で選択される。マルチプ
レクサ３０４の出力はＤＭＡレジスタ３１０に入力さ
れ、図では例としてチャンネル０からチャンネル５まで
の６チャンネルを含むように図示されている。各々のチ
ャンネルに関して、ＤＭＡフィールドは前回アドレスま
たは暫定フィールド３１２、現ＰＣＩアドレスフィール
ド３１４、データバッファアドレス３１６、状態３２
０、命令３２２、現状態３２４、準備完了ビット３２６
を含む。ＤＭＡレジスタ書き込み調停選択回路３２８は
またＤＭＡレジスタ３１０への入力を提供しており、こ
れはＰＣＩスレーブ信号３３０、ＰＣＩマスタ信号３３
２、ＤＭＡＰＣＩマスタ周期入力３３４およびスレーブ
終了入力３３６に応答する。ＤＭＡチャンネル調停器３
４０はロックチャンネル入力３４２を受信し、マルチプ
レクサ３４６への入力を提供する。スレーブレジスタ読
み込みアドレス入力３４８はマルチプレクサ３４４の動
作を制御する。ＤＭＡレジスタ読み取りデータ出力３５
０はＤＭＡレジスタデータをＰＣＩインタフェースに戻
す。マルチプレクサ３４６はその出力をＤＭＡ状態機械
次回状態ロジック３５２に提供する。ＤＭＡ状態機械次
回状態値３５４は状態レジスタおよびその他の出力レジ
スタにマルチプレクサ３０４を経由して戻って書き込ま
れる。ＤＭＡ命令処理環境３００からの出力はＦＩＦＯ
読み取り、書き込み、および選択信号３５６ならびに多
数の信号を含む。
【００８３】ＤＭＡチャンネル調停器３４０はどのチャ
ンネルが実行されるべきかを制御する。この調停はＦＩ
ＦＯ３５８からの例えば”ＦＩＦＯ動作中チャンネルが
データを要求”および”ＦＩＦＯ動作中チャンネル”同
様にどのＦＩＦＯがデータ転送準備完了状態でまたどの
チャンネルが可能化されていて動作中であるかの信号に
基づいて行われる。
ンネルが実行されるべきかを制御する。この調停はＦＩ
ＦＯ３５８からの例えば”ＦＩＦＯ動作中チャンネルが
データを要求”および”ＦＩＦＯ動作中チャンネル”同
様にどのＦＩＦＯがデータ転送準備完了状態でまたどの
チャンネルが可能化されていて動作中であるかの信号に
基づいて行われる。
【００８４】ＤＭＡレジスタ３１０は制御と状態レジス
タの設定とを実行して、各ＤＭＡチャンネルの制御と状
態の監視とを行う。ＤＭＡレジスタ３１０は各ＤＭＡチ
ャンネルの多数の機能をサポートする。例えば、前回パ
ケット制御リスト開始アドレス／暫定レジスタ３１２は
非同期転送中に待ち行列を処理するとＤＭＡエンジン７
４で更新されるレジスタを提供する。これはまた補助命
令がデータをロードおよびストアする際の一時待避レジ
スタとしても使用される。パケット制御リスト開始アド
レスレジスタ３１４はアプリケーションソフトウェアに
よって初期化され、ＰＣＬチェイン内の最初の（ダミ
ー）ＰＣＬの開始点を指定する。ＤＭＡエンジン７４は
このＰＣＬにロードされた次アドレスを使用して最初の
実ＰＣＬにリンクする。パケット制御リスト開始アドレ
スレジスタ３１４は、ＰＣＬが処理されると動作中のＤ
ＭＡチャンネルによって更新される。ＤＭＡバッファ開
始アドレスレジスタ３１６には、動作中のＤＭＡチャン
ネルがＰＣＬを処理する際にＰＣＬから取り込まれたデ
ータバッファポインタがロードされる。ＤＭＡ状態レジ
スタ３２０はこのＰＣＬ中に転送されたビット数の進行
中の計数値を格納し、また転送の完了状態を含む。ＰＣ
Ｌの処理が完了した後、動作中ＤＭＡチャンネルはこの
レジスタの状態情報をＰＣＬ内のオフセット０×Ｃの場
所に書き戻す。
タの設定とを実行して、各ＤＭＡチャンネルの制御と状
態の監視とを行う。ＤＭＡレジスタ３１０は各ＤＭＡチ
ャンネルの多数の機能をサポートする。例えば、前回パ
ケット制御リスト開始アドレス／暫定レジスタ３１２は
非同期転送中に待ち行列を処理するとＤＭＡエンジン７
４で更新されるレジスタを提供する。これはまた補助命
令がデータをロードおよびストアする際の一時待避レジ
スタとしても使用される。パケット制御リスト開始アド
レスレジスタ３１４はアプリケーションソフトウェアに
よって初期化され、ＰＣＬチェイン内の最初の（ダミ
ー）ＰＣＬの開始点を指定する。ＤＭＡエンジン７４は
このＰＣＬにロードされた次アドレスを使用して最初の
実ＰＣＬにリンクする。パケット制御リスト開始アドレ
スレジスタ３１４は、ＰＣＬが処理されると動作中のＤ
ＭＡチャンネルによって更新される。ＤＭＡバッファ開
始アドレスレジスタ３１６には、動作中のＤＭＡチャン
ネルがＰＣＬを処理する際にＰＣＬから取り込まれたデ
ータバッファポインタがロードされる。ＤＭＡ状態レジ
スタ３２０はこのＰＣＬ中に転送されたビット数の進行
中の計数値を格納し、また転送の完了状態を含む。ＰＣ
Ｌの処理が完了した後、動作中ＤＭＡチャンネルはこの
レジスタの状態情報をＰＣＬ内のオフセット０×Ｃの場
所に書き戻す。
【００８５】ＤＭＡ制御レジスタ３２２は制御ビットを
含み、アプリケーションソフトウェアがＤＭＡチャンネ
ルの動作を可能化または不能化して、リンクを張るため
にＰＣＬの次アドレスを再取り込み出来るようにしてい
る。ＤＭＡ制御レジスタ３２２はデータバッファ転送制
御、転送ビット計数値、およびＰＣＬから取り込まれた
命令を格納する。ＤＭＡ準備完了レジスタ３２６の最下
位ビットはＤＭＡチャンネルがＸＭＴ，ＲＣＶ，ＬＯＡ
Ｄ，ＳＴＯＲＥ，ＳＴＯＲＥ０またはＳＴＯＲＥ１命令
の実行を継続する前に準備完了状態まで待機させること
ができる。この準備完了状態はＰＣＬの制御ワード（１
つまたは複数）で選択される。ＤＭＡ準備完了レジスタ
３２６の最下位ビットはＢＲＡＮＣＨ命令の実行中に、
ＤＭＡチャンネルの条件付き分岐を可能とする。この条
件はＰＣＬの制御ワード（１つまたは複数）で選択され
る。現ＤＭＡ状態レジスタ３２４はＤＭＡチャンネルの
状態ベクトルを格納する。このレジスタはＤＭＡチャン
ネルの動作時間中に更新され、チャンネルが停止する直
前に生成された最後の状態ベクトルを保持する。
含み、アプリケーションソフトウェアがＤＭＡチャンネ
ルの動作を可能化または不能化して、リンクを張るため
にＰＣＬの次アドレスを再取り込み出来るようにしてい
る。ＤＭＡ制御レジスタ３２２はデータバッファ転送制
御、転送ビット計数値、およびＰＣＬから取り込まれた
命令を格納する。ＤＭＡ準備完了レジスタ３２６の最下
位ビットはＤＭＡチャンネルがＸＭＴ，ＲＣＶ，ＬＯＡ
Ｄ，ＳＴＯＲＥ，ＳＴＯＲＥ０またはＳＴＯＲＥ１命令
の実行を継続する前に準備完了状態まで待機させること
ができる。この準備完了状態はＰＣＬの制御ワード（１
つまたは複数）で選択される。ＤＭＡ準備完了レジスタ
３２６の最下位ビットはＢＲＡＮＣＨ命令の実行中に、
ＤＭＡチャンネルの条件付き分岐を可能とする。この条
件はＰＣＬの制御ワード（１つまたは複数）で選択され
る。現ＤＭＡ状態レジスタ３２４はＤＭＡチャンネルの
状態ベクトルを格納する。このレジスタはＤＭＡチャン
ネルの動作時間中に更新され、チャンネルが停止する直
前に生成された最後の状態ベクトルを保持する。
【００８６】ＤＭＡレジスタ３１０はまた受信パケット
計数値レジスタ（図示せず）を含むことも可能であり、
これは現在受信されているパケット計数値を含む。ＤＭ
Ａエンジン７４はこのレジスタにＧＲＦ８０トークンワ
ード内を通過した受信パケット計数値をロードする。こ
の計数値はそのデータがＰＣＩバス２４に転送される毎
に減数される。また、ＤＭＡグローバルレジスタ（図示
せず）を含むことも可能であり、これは状態機械が非同
期転送パケットの実行を追跡する際に使用する、状態フ
ラグを含む。このＤＭＡグローバルレジスタはキャッシ
ュラインサイズレジスタと共に使用される下限ビットを
格納し、ＰＣＩマスタが要求するバーストサイズを決定
する。
計数値レジスタ（図示せず）を含むことも可能であり、
これは現在受信されているパケット計数値を含む。ＤＭ
Ａエンジン７４はこのレジスタにＧＲＦ８０トークンワ
ード内を通過した受信パケット計数値をロードする。こ
の計数値はそのデータがＰＣＩバス２４に転送される毎
に減数される。また、ＤＭＡグローバルレジスタ（図示
せず）を含むことも可能であり、これは状態機械が非同
期転送パケットの実行を追跡する際に使用する、状態フ
ラグを含む。このＤＭＡグローバルレジスタはキャッシ
ュラインサイズレジスタと共に使用される下限ビットを
格納し、ＰＣＩマスタが要求するバーストサイズを決定
する。
【００８７】図２１はセクション１３５で静止状態にリ
セットされた後ＤＭＡチャンネルが初期化される様子を
示す。各ＤＭＡレジスタ３１０は有効ＰＣＬポインタが
パケット制御リスト開始アドレスレジスタ３１４に書き
込まれるまで待機し、チャンネル可能化およびリンクビ
ットがＤＭＡ制御レジスタ内に設定される。有効ＰＣＬ
ポインタは現パケット制御リスト（ＰＣＬ）アドレスレ
ジスタの第０ビットで判断される。値が１の場合は無効
アドレスを表し、値が０の場合は有効アドレスを表す。
次にＤＭＡは現ＰＣＬアドレスレジスタ開始アドレスレ
ジスタで指定されたアドレスへ行き、次ＰＣＬアドレス
を取り込んで、もしも有効であればこれを現ＰＣＬアド
レスとして実行を開始する。もしもこのアドレスが無効
の場合は、ＤＭＡ制御レジスタ内のリンクビットが消去
されて、ＤＭＡ停止割り込みがこのチャンネルに対して
生成され、同時に割り込み状態レジスタ内にも関連する
状態が生成され、このチャンネルは停止される。この機
構はＰＣＬメモリ構造の健全性チェックを提供すると同
時に、次アドレスリンクが喪失した場合（すなわち無効
状態）に比較的簡単にチャンネルＰＣＬ実行を継続する
方法を提供する。ＤＭＡエンジン７４が有効な次ＰＣＬ
アドレスを検出すると、ＤＭＡエンジン７４はＤＭＡ制
御ならびに状態レジスタ７６内部にＢＳＹビットを設定
し、適切なＰＣＬのワードを取り込む。次にチェックを
実施して、その命令が受信、転送、ＰＣＩとローカルバ
スとの間のどちら向きであるか、または補助命令かの判
断を行う。
セットされた後ＤＭＡチャンネルが初期化される様子を
示す。各ＤＭＡレジスタ３１０は有効ＰＣＬポインタが
パケット制御リスト開始アドレスレジスタ３１４に書き
込まれるまで待機し、チャンネル可能化およびリンクビ
ットがＤＭＡ制御レジスタ内に設定される。有効ＰＣＬ
ポインタは現パケット制御リスト（ＰＣＬ）アドレスレ
ジスタの第０ビットで判断される。値が１の場合は無効
アドレスを表し、値が０の場合は有効アドレスを表す。
次にＤＭＡは現ＰＣＬアドレスレジスタ開始アドレスレ
ジスタで指定されたアドレスへ行き、次ＰＣＬアドレス
を取り込んで、もしも有効であればこれを現ＰＣＬアド
レスとして実行を開始する。もしもこのアドレスが無効
の場合は、ＤＭＡ制御レジスタ内のリンクビットが消去
されて、ＤＭＡ停止割り込みがこのチャンネルに対して
生成され、同時に割り込み状態レジスタ内にも関連する
状態が生成され、このチャンネルは停止される。この機
構はＰＣＬメモリ構造の健全性チェックを提供すると同
時に、次アドレスリンクが喪失した場合（すなわち無効
状態）に比較的簡単にチャンネルＰＣＬ実行を継続する
方法を提供する。ＤＭＡエンジン７４が有効な次ＰＣＬ
アドレスを検出すると、ＤＭＡエンジン７４はＤＭＡ制
御ならびに状態レジスタ７６内部にＢＳＹビットを設定
し、適切なＰＣＬのワードを取り込む。次にチェックを
実施して、その命令が受信、転送、ＰＣＩとローカルバ
スとの間のどちら向きであるか、または補助命令かの判
断を行う。
【００８８】図２１は続いてセクション１３７でＤＭＡ
エンジン７４がＧＲＦ８０内の等時間間隔および非同期
データの受信操作をする様子を図示している。ＤＭＡエ
ンジン７４は待機状態が存在するか否かを見るためのチ
ェックを実行する。待機状態がもはや存在しない場合、
処理装置はデータ移送フェーズに入る。ここで、ＤＭＡ
エンジン７４はループに入り、現在転送計数値が零とな
っているかのチェックを行う。その場合は、これがＰＣ
Ｌバッファリストの最終データバッファであるかを確認
するためのチェックが行われる。もしもこれが最終バッ
ファでしかも特殊制御トークンワードをＧＲＦ８０内に
書き込む事によるパケット境界の表示が、リンク層制御
ロジック９０によってなされていない場合は、エラーが
発生するがこれはバッファが保持できるより多くのパケ
ットデータが転送されることになるためである。この場
合、ＰＫＴ ＥＲＲビットがＤＭＡ制御ならびに状態レ
ジスタ７６にセットされＤＭＡエンジン７４は残りのデ
ータをパケット境界まで流し込む。もしも現在転送計数
値が零まで減数されていて、ＰＣＬリスト内に別のバッ
ファが存在する場合は、ＤＭＡエンジン７４は新たなバ
ッファアドレスと転送計数値とを獲得し転送を実行す
る。
エンジン７４がＧＲＦ８０内の等時間間隔および非同期
データの受信操作をする様子を図示している。ＤＭＡエ
ンジン７４は待機状態が存在するか否かを見るためのチ
ェックを実行する。待機状態がもはや存在しない場合、
処理装置はデータ移送フェーズに入る。ここで、ＤＭＡ
エンジン７４はループに入り、現在転送計数値が零とな
っているかのチェックを行う。その場合は、これがＰＣ
Ｌバッファリストの最終データバッファであるかを確認
するためのチェックが行われる。もしもこれが最終バッ
ファでしかも特殊制御トークンワードをＧＲＦ８０内に
書き込む事によるパケット境界の表示が、リンク層制御
ロジック９０によってなされていない場合は、エラーが
発生するがこれはバッファが保持できるより多くのパケ
ットデータが転送されることになるためである。この場
合、ＰＫＴ ＥＲＲビットがＤＭＡ制御ならびに状態レ
ジスタ７６にセットされＤＭＡエンジン７４は残りのデ
ータをパケット境界まで流し込む。もしも現在転送計数
値が零まで減数されていて、ＰＣＬリスト内に別のバッ
ファが存在する場合は、ＤＭＡエンジン７４は新たなバ
ッファアドレスと転送計数値とを獲得し転送を実行す
る。
【００８９】データをＧＲＦ８０からＰＣＩインタフェ
ースロジック７０へ移動させる一方で、ＤＭＡエンジン
７４はＧＲＦ８０が十分なデータを持つまで待って、Ｐ
ＣＩバスマスタに転送実行要求を行う。この転送閾値に
達するのは、１つまたは２つの条件が合致する場合であ
る。ＤＭＡエンジン７４は受信ＦＩＦＯ内のビット数
が”高水位マーク”に達した際にＰＣＩマスタに転送要
求を行う。この高水位マークはキャッシュラインレジス
タ以上かまたはＤＭＡグローバルレジスタの下位境界フ
ィールドに等しい。
ースロジック７０へ移動させる一方で、ＤＭＡエンジン
７４はＧＲＦ８０が十分なデータを持つまで待って、Ｐ
ＣＩバスマスタに転送実行要求を行う。この転送閾値に
達するのは、１つまたは２つの条件が合致する場合であ
る。ＤＭＡエンジン７４は受信ＦＩＦＯ内のビット数
が”高水位マーク”に達した際にＰＣＩマスタに転送要
求を行う。この高水位マークはキャッシュラインレジス
タ以上かまたはＤＭＡグローバルレジスタの下位境界フ
ィールドに等しい。
【００９０】ＤＭＡはパケットのデータサイズの情報を
リンクから得るが、これはパケットが最初にＧＲＦ８０
の中にリンク層制御ロジック９０によって書き込まれた
時である。この転送計数値を用いてＧＲＦ８０内のデー
タがパケット内の残りのデータであるかを判断し、もし
もそうであってそのサイズが高水位マークよりも小さい
場合は、その転送計数値がこの残り部分に等しいＰＣＩ
マスタロジック６４の転送を要求する。ＤＭＡエンジン
７４がデータを転送する一方で、ＤＭＡ制御ならびに状
態レジスタ７６内のデータバッファ開始アドレスレジス
タおよびデータバッファ転送長ビットが、転送の現在状
態を反映するように更新される。
リンクから得るが、これはパケットが最初にＧＲＦ８０
の中にリンク層制御ロジック９０によって書き込まれた
時である。この転送計数値を用いてＧＲＦ８０内のデー
タがパケット内の残りのデータであるかを判断し、もし
もそうであってそのサイズが高水位マークよりも小さい
場合は、その転送計数値がこの残り部分に等しいＰＣＩ
マスタロジック６４の転送を要求する。ＤＭＡエンジン
７４がデータを転送する一方で、ＤＭＡ制御ならびに状
態レジスタ７６内のデータバッファ開始アドレスレジス
タおよびデータバッファ転送長ビットが、転送の現在状
態を反映するように更新される。
【００９１】図２２および図２３のセクション１３９が
示すように、リンク層制御ロジック９０がパケットの最
後に遭遇すると、これは特殊制御トークンワードをＧＲ
Ｆ８０に書き込み、パケットの終わりを記す。この制御
ワードに組み込まれているのは状態ビットであって、こ
れはバス上でのパケットの完了状態を表示する。ＤＭＡ
エンジン７４はこのパケットの終了印を用いてＧＲＦ８
０からＰＣＩバス２４へのデータ転送を終了する。もし
もパケットの終了印が、ＩＥＥＥ１３９４ビジー肯定確
認信号が存在することを示している場合は、ＤＭＡエン
ジン７４はＰＣＬの最初のバッファアドレスと転送計数
値とを再獲得しパケットの全体の転送を開始する。ビジ
ー肯定確認状態がパケットの終了印から表示されていな
い場合は、ＤＭＡ制御ならびに状態レジスタ７６はパケ
ットの終了印の中にリンク層制御ロジック９０から通過
された肯定確認状態がロードされ、パケット完了ビット
がセットされる。次にパケット完了状態がＰＣＬ状態ワ
ード内メモリに書き込まれ、割り込み信号が発せられて
割り込み状態レジスタ内の対応するビット内にラッチさ
れる。もしも命令が受信および更新命令であった場合
は、残りの転送計数値および次バッファアドレスが適切
なＰＣＬオフセットに書き込まれる。
示すように、リンク層制御ロジック９０がパケットの最
後に遭遇すると、これは特殊制御トークンワードをＧＲ
Ｆ８０に書き込み、パケットの終わりを記す。この制御
ワードに組み込まれているのは状態ビットであって、こ
れはバス上でのパケットの完了状態を表示する。ＤＭＡ
エンジン７４はこのパケットの終了印を用いてＧＲＦ８
０からＰＣＩバス２４へのデータ転送を終了する。もし
もパケットの終了印が、ＩＥＥＥ１３９４ビジー肯定確
認信号が存在することを示している場合は、ＤＭＡエン
ジン７４はＰＣＬの最初のバッファアドレスと転送計数
値とを再獲得しパケットの全体の転送を開始する。ビジ
ー肯定確認状態がパケットの終了印から表示されていな
い場合は、ＤＭＡ制御ならびに状態レジスタ７６はパケ
ットの終了印の中にリンク層制御ロジック９０から通過
された肯定確認状態がロードされ、パケット完了ビット
がセットされる。次にパケット完了状態がＰＣＬ状態ワ
ード内メモリに書き込まれ、割り込み信号が発せられて
割り込み状態レジスタ内の対応するビット内にラッチさ
れる。もしも命令が受信および更新命令であった場合
は、残りの転送計数値および次バッファアドレスが適切
なＰＣＬオフセットに書き込まれる。
【００９２】図１３は表３６０を図示し、ＤＭＡチャン
ネル調停回路３４０の動作を示している。表３６０はも
しもチャンネルがＩＥＥＥ標準１３９４バス上で現在動
作中の場合は、そのチャンネルはＤＭＡチャンネル実行
スケジュールの中で最上位の優先順位を持つことを示し
ている。そうでない場合は、チャンネル優先順位はチャ
ンネル番号順であり、０が最も高い優先順位を持つ。”
無視”値には値”Ｘ”が３６２部分に割り当てられてい
る。これはその他の値がどうであっても、現在動作中の
チャンネルが最も高い優先順位であることを意味してい
る。すなわちチャンネルは早い者勝ちでスケジュールさ
れる。
ネル調停回路３４０の動作を示している。表３６０はも
しもチャンネルがＩＥＥＥ標準１３９４バス上で現在動
作中の場合は、そのチャンネルはＤＭＡチャンネル実行
スケジュールの中で最上位の優先順位を持つことを示し
ている。そうでない場合は、チャンネル優先順位はチャ
ンネル番号順であり、０が最も高い優先順位を持つ。”
無視”値には値”Ｘ”が３６２部分に割り当てられてい
る。これはその他の値がどうであっても、現在動作中の
チャンネルが最も高い優先順位であることを意味してい
る。すなわちチャンネルは早い者勝ちでスケジュールさ
れる。
【００９３】ＤＭＡ命令処理の動作を下記の例で示す。
ＤＭＡが現在チャンネル３で動作していると仮定する。
従って、チャンネル３に対する全てのレジスタはＤＭＡ
内のマルチプレクサ３４６経由で選択されている。ＤＭ
Ａはレジスタの個々のスライスを選択してＤＭＡ状態機
械上の現在状態および次状態ロジックに出現させる。
ＤＭＡが現在チャンネル３で動作していると仮定する。
従って、チャンネル３に対する全てのレジスタはＤＭＡ
内のマルチプレクサ３４６経由で選択されている。ＤＭ
Ａはレジスタの個々のスライスを選択してＤＭＡ状態機
械上の現在状態および次状態ロジックに出現させる。
【００９４】図１４は本発明のパーソナルコンピュータ
環境１２の簡略化された図を示し、これは自動ブート機
能３７０を含む。ＰＣＩインタフェースＡＳＩＣ２０の
ピン３７０は自動ブートＰＣＩインタフェースＡＳＩＣ
２０への直接入力を提供する。結果としてＰＣＩインタ
フェースＡＳＩＣ２０は参照番号３０のＰＣＩ機器＃
１、参照番号３１のＰＣＩ機器＃２に対してＰＣＩバス
２４を通してホスト機器として動作する。ＰＣＩインタ
フェースＡＳＩＣ２０に対する自律動作命令はＲＰＬ
ＲＯＭ３６およびＳＲＡＭ３８を使用するはずである。
更に、インタフェースバス１６を通してＰＣＩインタフ
ェースＡＳＩＣ２０は物理層インタフェース１８と通信
を行う。
環境１２の簡略化された図を示し、これは自動ブート機
能３７０を含む。ＰＣＩインタフェースＡＳＩＣ２０の
ピン３７０は自動ブートＰＣＩインタフェースＡＳＩＣ
２０への直接入力を提供する。結果としてＰＣＩインタ
フェースＡＳＩＣ２０は参照番号３０のＰＣＩ機器＃
１、参照番号３１のＰＣＩ機器＃２に対してＰＣＩバス
２４を通してホスト機器として動作する。ＰＣＩインタ
フェースＡＳＩＣ２０に対する自律動作命令はＲＰＬ
ＲＯＭ３６およびＳＲＡＭ３８を使用するはずである。
更に、インタフェースバス１６を通してＰＣＩインタフ
ェースＡＳＩＣ２０は物理層インタフェース１８と通信
を行う。
【００９５】自動ブートピン３７０が動作中（すなわち
持ち上げられている時）、本発明の自動ブートモードが
選択される。自動ブートモードは多くの特徴を可能と
し、これはＰＣＩインタフェースＡＳＩＣ２０を自律的
に機能させる。自律動作は次の機能を含む、電源リセッ
ト後、ＤＭＡチャンネル０を使用して最初のパケット制
御リストのアドレスを取り込む。また、電源リセット
後、自動ブートモードはＤＭＡマスタが外部ＲＰＬ Ｒ
ＯＭにアクセスすることが出来るようにする。更に、電
源リセット後、自動ブートモードはＤＭＡマスタが内部
リンクレジスタにアクセス出来るようにする。
持ち上げられている時）、本発明の自動ブートモードが
選択される。自動ブートモードは多くの特徴を可能と
し、これはＰＣＩインタフェースＡＳＩＣ２０を自律的
に機能させる。自律動作は次の機能を含む、電源リセッ
ト後、ＤＭＡチャンネル０を使用して最初のパケット制
御リストのアドレスを取り込む。また、電源リセット
後、自動ブートモードはＤＭＡマスタが外部ＲＰＬ Ｒ
ＯＭにアクセスすることが出来るようにする。更に、電
源リセット後、自動ブートモードはＤＭＡマスタが内部
リンクレジスタにアクセス出来るようにする。
【００９６】一度ＰＣＩバス２４上でマスタとして可能
化されると、ＰＣＩインタフェースＡＳＩＣ２０はＰＣ
Ｉ構成、入力／出力、およびメモリ読み取りおよび書き
込み命令をＰＣＩバス２４に発して、パケット制御リス
トを制御する際の適切なアドレス範囲を特定する。自動
ブートモードの動作中、外部ＰＣＩアドレス空間は３０
ビットに制限される。最上位の２つのアドレスビットの
値は常に０である。内部的にこれら２ビットはＰＣＩ命
令を選択するために使用される。
化されると、ＰＣＩインタフェースＡＳＩＣ２０はＰＣ
Ｉ構成、入力／出力、およびメモリ読み取りおよび書き
込み命令をＰＣＩバス２４に発して、パケット制御リス
トを制御する際の適切なアドレス範囲を特定する。自動
ブートモードの動作中、外部ＰＣＩアドレス空間は３０
ビットに制限される。最上位の２つのアドレスビットの
値は常に０である。内部的にこれら２ビットはＰＣＩ命
令を選択するために使用される。
【００９７】自動ブートピン３７０の状態は診断目的
で、その他の制御レジスタ内の特別ビットから読むこと
ができる。選択された自動ブートモードおよび外部ＲＯ
Ｍを用いて、本発明はＰＣＩインタフェースＡＳＩＣ２
０をローカル処理装置として動作させ、全ての内部ＰＣ
ＩインタフェースＡＳＩＣ２０レジスタをセットアップ
し、ＰＣＩバス２４上のその他の機器を初期化しそして
その他の複数のＰＣＬを構築して連結することが可能で
ある。種々のＤＭＡチャンネルはこれらのＰＣＬを実行
してＩＥＥＥ１３９４バス上でデータ転送を行わせるこ
とが可能である。
で、その他の制御レジスタ内の特別ビットから読むこと
ができる。選択された自動ブートモードおよび外部ＲＯ
Ｍを用いて、本発明はＰＣＩインタフェースＡＳＩＣ２
０をローカル処理装置として動作させ、全ての内部ＰＣ
ＩインタフェースＡＳＩＣ２０レジスタをセットアップ
し、ＰＣＩバス２４上のその他の機器を初期化しそして
その他の複数のＰＣＬを構築して連結することが可能で
ある。種々のＤＭＡチャンネルはこれらのＰＣＬを実行
してＩＥＥＥ１３９４バス上でデータ転送を行わせるこ
とが可能である。
【００９８】外部ローカルバスＲＡＭをＰＣＩインタフ
ェースＡＳＩＣ２０に追加することにより、ＰＣＩスレ
ーブメモリがＰＣＩバス２４上の機器に具備され、制御
情報の獲得が行え、またデータ転送用のローカルメモリ
を持つことができる。ＰＣＬプログラムは機器制御／デ
ータをＩＥＥＥ１３９４経由でその他のシステムに転送
することが出来る。従って、本発明の自動ブートモード
を採用している環境は、ＰＣＩインタフェース環境を管
理する適切な処理装置を利用できない周辺機器で使用す
ることができる。
ェースＡＳＩＣ２０に追加することにより、ＰＣＩスレ
ーブメモリがＰＣＩバス２４上の機器に具備され、制御
情報の獲得が行え、またデータ転送用のローカルメモリ
を持つことができる。ＰＣＬプログラムは機器制御／デ
ータをＩＥＥＥ１３９４経由でその他のシステムに転送
することが出来る。従って、本発明の自動ブートモード
を採用している環境は、ＰＣＩインタフェース環境を管
理する適切な処理装置を利用できない周辺機器で使用す
ることができる。
【００９９】図１４の回路は外部ピン経由でチップに対
して別の動作モードを提供する。その効果はメモリマッ
プの一部を可能化および事前指定して電源投入時にＤＭ
Ａエンジン７４がアクセス可能な資源を十分に確保し、
全ての要求された機能が十分に有効に働くようにするこ
とである。また、その効果はＤＭＡエンジン７４の動作
を変更して、ＤＭＡ機械が特定モードの時に機械が動作
停止となる代わりに専用のＲＯＭから新たな命令を要求
するようにすることである。
して別の動作モードを提供する。その効果はメモリマッ
プの一部を可能化および事前指定して電源投入時にＤＭ
Ａエンジン７４がアクセス可能な資源を十分に確保し、
全ての要求された機能が十分に有効に働くようにするこ
とである。また、その効果はＤＭＡエンジン７４の動作
を変更して、ＤＭＡ機械が特定モードの時に機械が動作
停止となる代わりに専用のＲＯＭから新たな命令を要求
するようにすることである。
【０１００】ＤＭＡエンジン７４が動作中となり、命令
を得るために或るアドレスを獲得する。これによりＰＣ
ＩインタフェースＡＳＩＣ２０が単独独立モードで動作
することが可能となる。これはまたＰＣＩメモリ命令、
およびＰＣＩインタフェースＡＳＩＣ２０からの全ての
入力／出力命令の生成を可能とする。
を得るために或るアドレスを獲得する。これによりＰＣ
ＩインタフェースＡＳＩＣ２０が単独独立モードで動作
することが可能となる。これはまたＰＣＩメモリ命令、
およびＰＣＩインタフェースＡＳＩＣ２０からの全ての
入力／出力命令の生成を可能とする。
【０１０１】自動ブートピン３７０を使用することによ
り、本発明はＲＯＭおよびＲＡＭに基づくアドレスレジ
スタのアクセスおよび初期化を可能化することにより、
電源投入メモリマップの再構成を可能とする。これによ
りＤＭＡ機械が電源投入後に読み取りおよび書き込みア
クセス出来るようになる。更に、本発明は自動ブートモ
ードが選択された際のＤＭＡエンジン７４の挙動を変更
する。これにより電源投入時に専用ＲＯＭアドレスから
新たな命令を獲得することが出来るようになる。初期ア
クセスアドレスは本実施例ではまさに０である。本発明
は更に通常の環境では要求されないバス命令およびプロ
トコルを生成する方法をも提供する。
り、本発明はＲＯＭおよびＲＡＭに基づくアドレスレジ
スタのアクセスおよび初期化を可能化することにより、
電源投入メモリマップの再構成を可能とする。これによ
りＤＭＡ機械が電源投入後に読み取りおよび書き込みア
クセス出来るようになる。更に、本発明は自動ブートモ
ードが選択された際のＤＭＡエンジン７４の挙動を変更
する。これにより電源投入時に専用ＲＯＭアドレスから
新たな命令を獲得することが出来るようになる。初期ア
クセスアドレスは本実施例ではまさに０である。本発明
は更に通常の環境では要求されないバス命令およびプロ
トコルを生成する方法をも提供する。
【０１０２】ＤＭＡエンジン７４は自動ブートオプショ
ンが選択された際に、ＲＰＬ ＲＯＭ３６から命令を獲
得して実行することができる。これにより、ＤＭＡエン
ジン７４が外部ＰＣＩバス上のマスタ機器として動作す
るために要求される命令を生成して、この外部バス上の
その他のＰＣＩ機器を構成し、初期化しそして管理でき
るようになる。
ンが選択された際に、ＲＰＬ ＲＯＭ３６から命令を獲
得して実行することができる。これにより、ＤＭＡエン
ジン７４が外部ＰＣＩバス上のマスタ機器として動作す
るために要求される命令を生成して、この外部バス上の
その他のＰＣＩ機器を構成し、初期化しそして管理でき
るようになる。
【０１０３】図１５の表３８０は、自動ブート入力３７
０が作動された際の、内部ＰＣＩアドレスバス［３１：
３０］ビットのＰＣＩバス上の命令への写像を示す。例
えば、ビット３１の値が０でビット３０が任意の値の
時、ＰＣＩメモリ命令が動作される。その後、アドレス
ビット３１の値が１となり、アドレスビット３０の値が
０となると、ＰＣＩ入出力命令が生じる。アドレスビッ
ト３１の値が１で、かつアドレスビット３０の値が１の
場合、ＰＣＩ構成命令がＰＣＩインタフェースＡＳＩＣ
２０へ送られる。
０が作動された際の、内部ＰＣＩアドレスバス［３１：
３０］ビットのＰＣＩバス上の命令への写像を示す。例
えば、ビット３１の値が０でビット３０が任意の値の
時、ＰＣＩメモリ命令が動作される。その後、アドレス
ビット３１の値が１となり、アドレスビット３０の値が
０となると、ＰＣＩ入出力命令が生じる。アドレスビッ
ト３１の値が１で、かつアドレスビット３０の値が１の
場合、ＰＣＩ構成命令がＰＣＩインタフェースＡＳＩＣ
２０へ送られる。
【０１０４】図１６は、本発明のひとつの特徴に基づく
ローカルバスインタフェースブロック３９０の図を示
す。ローカルバスインタフェースブロック３９０はロー
カルバス構成レジスタ３９２、ＺＶ機械３９６と通信を
行うズームビデオ（ＺＶ）復号インタフェースブロック
３９４とを含む。パック／アンパック状態機械３９８は
アドレス／データ／ビット可能化保持レジスタ３９８を
含む。ローカルバスインタフェースブロック３９０はま
たローカルバスインタフェース状態機械４００とスレー
ブ肯定確認割り込みブロック４０２とを含む。
ローカルバスインタフェースブロック３９０の図を示
す。ローカルバスインタフェースブロック３９０はロー
カルバス構成レジスタ３９２、ＺＶ機械３９６と通信を
行うズームビデオ（ＺＶ）復号インタフェースブロック
３９４とを含む。パック／アンパック状態機械３９８は
アドレス／データ／ビット可能化保持レジスタ３９８を
含む。ローカルバスインタフェースブロック３９０はま
たローカルバスインタフェース状態機械４００とスレー
ブ肯定確認割り込みブロック４０２とを含む。
【０１０５】図２のＺＶポートは、ＩＥＥＥ１３９４標
準バスからＰＣＩインタフェースＡＳＩＣ２０上の外部
機器へデータを転送するための出力専用ポートである。
正しくプログラムされると、ＺＶインタフェースロジッ
クはＩＥＥＥ１３９４ディジタルカメラパケットを受信
し、そのペイロードを外部ＺＶ適合機器に適切な制御信
号と共に転送するための方法を提供する。
準バスからＰＣＩインタフェースＡＳＩＣ２０上の外部
機器へデータを転送するための出力専用ポートである。
正しくプログラムされると、ＺＶインタフェースロジッ
クはＩＥＥＥ１３９４ディジタルカメラパケットを受信
し、そのペイロードを外部ＺＶ適合機器に適切な制御信
号と共に転送するための方法を提供する。
【０１０６】ＺＶ復号回路３９４は第三ＰＣＩメモリ準
拠アドレスレジスタの副セット経由でアクセスされる。
ＺＶ復号回路３９４が可能化されると、補助アドレスの
０ｘＦ０００と０ｘＦＦＦＦの間がＺＶポートに写像さ
れる。ＺＶポートは６つの利用可能クロック源３９５の
内のひとつがＺＶ画素クロックとして選択された際に可
能化される。もしも６つのクロックのいずれも選択され
ない場合は、ＺＶポートは不能化され、補助インタフェ
ースは全アドレス空間を要求する。ＺＶポートが不能化
されると、全てのＺＶ関連出力はデータバスを除き中立
状態となり、データバスは補助、ＲＡＭおよびＲＯＭア
クセス中に駆動される。
拠アドレスレジスタの副セット経由でアクセスされる。
ＺＶ復号回路３９４が可能化されると、補助アドレスの
０ｘＦ０００と０ｘＦＦＦＦの間がＺＶポートに写像さ
れる。ＺＶポートは６つの利用可能クロック源３９５の
内のひとつがＺＶ画素クロックとして選択された際に可
能化される。もしも６つのクロックのいずれも選択され
ない場合は、ＺＶポートは不能化され、補助インタフェ
ースは全アドレス空間を要求する。ＺＶポートが不能化
されると、全てのＺＶ関連出力はデータバスを除き中立
状態となり、データバスは補助、ＲＡＭおよびＲＯＭア
クセス中に駆動される。
【０１０７】ＺＶポートで、ＩＥＥＥ１３９４等時間間
隔パケットヘッダ同期フィールドが０ｘ１に等しいと検
出されると垂直同期信号が生成される。本実施例に於い
て、データビット２４は重要な同期フィールドデータを
含む。この垂直同期ビットを検出すると、垂直同期出力
が生成される。フレームの残り部分に関しては、ビデオ
データをズームポートに転送する際に特別のアドレスが
アクセスされる毎に水平同期出力が生成される。パケッ
ト制御リストを適切にプログラムすることにより、全て
のＩＥＥＥ１３９４ディジタルカメラパケットがＺＶポ
ートを経由して転送出来る。
隔パケットヘッダ同期フィールドが０ｘ１に等しいと検
出されると垂直同期信号が生成される。本実施例に於い
て、データビット２４は重要な同期フィールドデータを
含む。この垂直同期ビットを検出すると、垂直同期出力
が生成される。フレームの残り部分に関しては、ビデオ
データをズームポートに転送する際に特別のアドレスが
アクセスされる毎に水平同期出力が生成される。パケッ
ト制御リストを適切にプログラムすることにより、全て
のＩＥＥＥ１３９４ディジタルカメラパケットがＺＶポ
ートを経由して転送出来る。
【０１０８】図１７は本発明の同期検出回路４０５のひ
とつの実施例を示し、これは垂直同期検出信号４０７と
水平同期検出信号４０９を生成するためのものである。
ＰＣＩスレーブアドレスビット［１５：０］の値が０ｘ
Ｆ０００と仮定され、スレーブデータビット２８がバイ
ナリ値の１と仮定される時には、比較回路４１１および
４１３は信号をＡＮＤゲート４１５に送る。これは垂直
同期検出信号を線４０７上に生成する。同様に、スレー
ブアドレスビット［１５：０］が０ＸＦ００４を比較回
路４１７に送ると、水平同期検出信号が線４０９上に出
現する。
とつの実施例を示し、これは垂直同期検出信号４０７と
水平同期検出信号４０９を生成するためのものである。
ＰＣＩスレーブアドレスビット［１５：０］の値が０ｘ
Ｆ０００と仮定され、スレーブデータビット２８がバイ
ナリ値の１と仮定される時には、比較回路４１１および
４１３は信号をＡＮＤゲート４１５に送る。これは垂直
同期検出信号を線４０７上に生成する。同様に、スレー
ブアドレスビット［１５：０］が０ＸＦ００４を比較回
路４１７に送ると、水平同期検出信号が線４０９上に出
現する。
【０１０９】図１８は本発明に基づくパケットズームポ
ートアドレスマップ４１０用の１つのビデオ走査線を示
す。ズームポートアドレスマップ４１０はアドレス０Ｘ
Ｆ０００で始まる等時間間隔パケットヘッダ４１２と、
参照番号４１４から４２４で詳細に示されるアドレス０
ＸＦ００４で始まり０ＸＦＦＦＦで終了する等時間間隔
パケットデータ空間を含む。各々の等時間間隔パケット
はズームポートアドレス空間に、アドレス０ＸＦ０００
に転送されるヘッダクウォドレットと共に転送され、第
一データペイロードクウォドレット４２８はアドレス０
ＸＦ００４に転送され、パケット内の残りのクウォドレ
ットは順番通りのアドレスにパケットペイロードデータ
の終わりが、パケットＮクウォドレット長の場合はアド
レス（０ＸＦ０００＋（Ｎ−１）））に達するまで転送
される。
ートアドレスマップ４１０用の１つのビデオ走査線を示
す。ズームポートアドレスマップ４１０はアドレス０Ｘ
Ｆ０００で始まる等時間間隔パケットヘッダ４１２と、
参照番号４１４から４２４で詳細に示されるアドレス０
ＸＦ００４で始まり０ＸＦＦＦＦで終了する等時間間隔
パケットデータ空間を含む。各々の等時間間隔パケット
はズームポートアドレス空間に、アドレス０ＸＦ０００
に転送されるヘッダクウォドレットと共に転送され、第
一データペイロードクウォドレット４２８はアドレス０
ＸＦ００４に転送され、パケット内の残りのクウォドレ
ットは順番通りのアドレスにパケットペイロードデータ
の終わりが、パケットＮクウォドレット長の場合はアド
レス（０ＸＦ０００＋（Ｎ−１）））に達するまで転送
される。
【０１１０】図１８は本発明が、ソフトウェアの支援を
受けずにハードウェアが管理するウィンドウの中にビデ
オ画像表示を自律的に表示出来ることを示している。本
発明は生データをＩＥＥＥ１３９４バス上に送出し、ズ
ームポートの中にビデオ制御器チップに入力データとし
て入るのと互換性のあるフォーマットで流し込むことを
可能としている。これは水平および垂直フレーム同期を
維持しながら自律的にデータを表示することを可能とし
ている。
受けずにハードウェアが管理するウィンドウの中にビデ
オ画像表示を自律的に表示出来ることを示している。本
発明は生データをＩＥＥＥ１３９４バス上に送出し、ズ
ームポートの中にビデオ制御器チップに入力データとし
て入るのと互換性のあるフォーマットで流し込むことを
可能としている。これは水平および垂直フレーム同期を
維持しながら自律的にデータを表示することを可能とし
ている。
【０１１１】動作中、ズームビデオポートはあるアドレ
ス空間の中に写像されている。ヘッダはフレーム同期情
報または信号を含む。正しい制御構造を構築することに
より、ヘッダパケットデータを、ロジックがあるフィー
ルドを探すアドレスに基づく特定アドレスに転送する。
ＩＥＥＥＰ１３９４ディジタルカメラ仕様に適合するソ
ニーカメラの場合、等時間間隔ヘッダ同期フィールド内
のビットはビデオフレームの開始位置を示す。この特定
の等時間間隔ヘッダ同期フィールドビットを復号する事
により、垂直同期信号が生成される。この情報を使用し
てズームポートデータのズームポートへの受信の同期を
取ることができる。
ス空間の中に写像されている。ヘッダはフレーム同期情
報または信号を含む。正しい制御構造を構築することに
より、ヘッダパケットデータを、ロジックがあるフィー
ルドを探すアドレスに基づく特定アドレスに転送する。
ＩＥＥＥＰ１３９４ディジタルカメラ仕様に適合するソ
ニーカメラの場合、等時間間隔ヘッダ同期フィールド内
のビットはビデオフレームの開始位置を示す。この特定
の等時間間隔ヘッダ同期フィールドビットを復号する事
により、垂直同期信号が生成される。この情報を使用し
てズームポートデータのズームポートへの受信の同期を
取ることができる。
【０１１２】これを実現するのに２つの場合がある、１
つは水平同期、そしてもう１つは垂直同期である。垂直
同期に関しては、復号に際して特定アドレスと特定等時
間間隔ヘッダ同期ビットが必要である。水平同期は別の
特定アドレスを復号することにより生成される。
つは水平同期、そしてもう１つは垂直同期である。垂直
同期に関しては、復号に際して特定アドレスと特定等時
間間隔ヘッダ同期ビットが必要である。水平同期は別の
特定アドレスを復号することにより生成される。
【０１１３】本発明のビデオズーム機能は水平または垂
直同期信号の様な制御情報を、符号化されたビデオの様
な組込型制御情報を含むパケット化されたデータから、
自律的に抽出する機能を提供する。同時比較ロジック４
１１および４１３は、特定データ値で指定された行き先
アドレスへの転送を検出する。
直同期信号の様な制御情報を、符号化されたビデオの様
な組込型制御情報を含むパケット化されたデータから、
自律的に抽出する機能を提供する。同時比較ロジック４
１１および４１３は、特定データ値で指定された行き先
アドレスへの転送を検出する。
【０１１４】本発明はまたパケットデータの異なるセグ
メントに対して適切な行き先を指定するための、ソフト
ウェアまたはハードウェア制御構造を提供する。ＤＭＡ
アーキテクチャは、特定のパケットを異なる行き先アド
レスに異なる長さに分解して収集または配送することが
可能としている。従って、本発明はヘッダフィールドを
特定のアドレスに書き込みまた、データフィールドを別
のアドレスに書き込む事が出来る。この特徴を利用して
本発明はＰＣＩインタフェース機器のどの部分がどのア
ドレスを見るかを制御出来る。
メントに対して適切な行き先を指定するための、ソフト
ウェアまたはハードウェア制御構造を提供する。ＤＭＡ
アーキテクチャは、特定のパケットを異なる行き先アド
レスに異なる長さに分解して収集または配送することが
可能としている。従って、本発明はヘッダフィールドを
特定のアドレスに書き込みまた、データフィールドを別
のアドレスに書き込む事が出来る。この特徴を利用して
本発明はＰＣＩインタフェース機器のどの部分がどのア
ドレスを見るかを制御出来る。
【０１１５】本発明は更にプログラム可能計数器を提供
し、これは特定アドレス位置そして／またはデータパタ
ーンへの多重アクセスを行う基本制御信号を生成するた
めに使用される。これは計数器を使用することで水平走
査線毎にまたは水平同期の間に多重パケットを与えると
いうオプションが生じる。従って、垂直同期の直後に水
平同期信号が生成される。これはシステムが特定アドレ
スを通過する回数を計数する事を可能とする。システム
は例えばそのアドレスを４回繰り返した後にのみ別の水
平同期信号を生成するように出来る。これにより特定の
カメラ、解像度などに従って４つのパケットを水平走査
線にまとめることが可能となる。
し、これは特定アドレス位置そして／またはデータパタ
ーンへの多重アクセスを行う基本制御信号を生成するた
めに使用される。これは計数器を使用することで水平走
査線毎にまたは水平同期の間に多重パケットを与えると
いうオプションが生じる。従って、垂直同期の直後に水
平同期信号が生成される。これはシステムが特定アドレ
スを通過する回数を計数する事を可能とする。システム
は例えばそのアドレスを４回繰り返した後にのみ別の水
平同期信号を生成するように出来る。これにより特定の
カメラ、解像度などに従って４つのパケットを水平走査
線にまとめることが可能となる。
【０１１６】図１９は、単一ビデオパケットを複数のビ
デオ走査線にズームポートアドレスマップ４１０を用い
て写像する手順を示す。ズームポートアドレスマップ４
１０は等時間間隔パケットヘッダ４１２を含み、これは
等時間間隔パケットデータ４１４に隣接している。メモ
リ空間４１６から４２４は図１７で説明したものと同様
である。ズームビデオ等時間間隔パケット４４０はヘッ
ダクウォドレット０を含み、これは等時間間隔ヘッダ同
期フィールド内にフレーム開始ビットを含むはずであ
る。クウォドレット１は第一ビデオデータペイロードク
ウォドレットであり、これはビデオ走査Ａの開始部分を
含む。水平同期信号はこのクウォドレットをアドレス０
ＸＦ００４に書き込むことにより生成される。同様に、
データクウォドレット４４２をアドレス０ＸＦ００４に
書き込むことは水平同期を生成することによりビデオ走
査Ａ＋１の開始部分を示す。０ＸＦ０００から開始され
［０ＸＦ０００＋（Ｎ−１）］まで続くデータの書き込
みは、ズームビデオポートを通って出力される実際のデ
ータ、すなわちズームデータである。ヘッダは取りはず
されるのでデータフィールドの一部とはならない。
デオ走査線にズームポートアドレスマップ４１０を用い
て写像する手順を示す。ズームポートアドレスマップ４
１０は等時間間隔パケットヘッダ４１２を含み、これは
等時間間隔パケットデータ４１４に隣接している。メモ
リ空間４１６から４２４は図１７で説明したものと同様
である。ズームビデオ等時間間隔パケット４４０はヘッ
ダクウォドレット０を含み、これは等時間間隔ヘッダ同
期フィールド内にフレーム開始ビットを含むはずであ
る。クウォドレット１は第一ビデオデータペイロードク
ウォドレットであり、これはビデオ走査Ａの開始部分を
含む。水平同期信号はこのクウォドレットをアドレス０
ＸＦ００４に書き込むことにより生成される。同様に、
データクウォドレット４４２をアドレス０ＸＦ００４に
書き込むことは水平同期を生成することによりビデオ走
査Ａ＋１の開始部分を示す。０ＸＦ０００から開始され
［０ＸＦ０００＋（Ｎ−１）］まで続くデータの書き込
みは、ズームビデオポートを通って出力される実際のデ
ータ、すなわちズームデータである。ヘッダは取りはず
されるのでデータフィールドの一部とはならない。
【０１１７】従って、この場合垂直同期と水平同期とを
ビデオフレームの第一パケットに対して生成する。後続
のパケットはビデオフレームヘッダの残りの部分を埋め
る後続の走査線を意味するが、これらのヘッダは同期フ
ィールドは含まない。データの流れは全てのパケットに
対して同一であり、各々そこにヘッダが存在する点０Ｘ
Ｆ０００から開始され、もしも同期ビットがヘッダ内に
存在しない場合、垂直同期ビットは設定されない。もし
もＦ００４に書き込まれた時には水平同期が生成され
る。これは走査線の開始を生成し、これにより残りのデ
ータが走査線の一部として流れ出る。
ビデオフレームの第一パケットに対して生成する。後続
のパケットはビデオフレームヘッダの残りの部分を埋め
る後続の走査線を意味するが、これらのヘッダは同期フ
ィールドは含まない。データの流れは全てのパケットに
対して同一であり、各々そこにヘッダが存在する点０Ｘ
Ｆ０００から開始され、もしも同期ビットがヘッダ内に
存在しない場合、垂直同期ビットは設定されない。もし
もＦ００４に書き込まれた時には水平同期が生成され
る。これは走査線の開始を生成し、これにより残りのデ
ータが走査線の一部として流れ出る。
【０１１８】更に多重の走査線がパケット毎に存在する
状況もある。これを取り扱うために、パケット制御リス
トが使用される。
状況もある。これを取り扱うために、パケット制御リス
トが使用される。
【０１１９】本発明のＤＭＡエンジン７４はパケット制
御リストまたはＰＣＬと呼ばれるデータ構造により制御
される。ＰＣＬは命令情報を含み、これをＤＭＡは必要
に応じてメモリから取り出す。これらの命令はＤＭＡに
対してデータの発信元と行き先、ならびにどれだけのバ
イト量が転送されるかを告げる。いくつかの命令はデー
タの塊をＩＥＥＥ１３９４転送ＦＩＦＯとＰＣＩバス２
４との間、または汎用受信ＦＩＦＯ８０とＰＣＩバス２
４との間で移動させる。別の命令はデータをＰＣＩバス
２４と補助ポートローカルバス２６との間で移動させ
る。その他の命令は二次機能であって補助命令と呼ばれ
る。これらの補助命令はＤＭＡが任意のＰＣＩアドレス
に対して指定されたデータのクウォドレットをのぞき見
たり手を入れたり出来るようにし、またＰＣＬを使用し
た条件付き分岐を可能としたりする。意図している使用
目的は、ＤＭＡが特別なデータの移動制御を実行したり
また、ＰＣＬを自動ブートシーケンスで構築できる単独
独立処理装置として機能出来るようにする事である。こ
の機能の全範囲が系統立てられているわけでは無く、Ｄ
ＭＡのこれ以外の使用方法もこれから展開されるであろ
う。
御リストまたはＰＣＬと呼ばれるデータ構造により制御
される。ＰＣＬは命令情報を含み、これをＤＭＡは必要
に応じてメモリから取り出す。これらの命令はＤＭＡに
対してデータの発信元と行き先、ならびにどれだけのバ
イト量が転送されるかを告げる。いくつかの命令はデー
タの塊をＩＥＥＥ１３９４転送ＦＩＦＯとＰＣＩバス２
４との間、または汎用受信ＦＩＦＯ８０とＰＣＩバス２
４との間で移動させる。別の命令はデータをＰＣＩバス
２４と補助ポートローカルバス２６との間で移動させ
る。その他の命令は二次機能であって補助命令と呼ばれ
る。これらの補助命令はＤＭＡが任意のＰＣＩアドレス
に対して指定されたデータのクウォドレットをのぞき見
たり手を入れたり出来るようにし、またＰＣＬを使用し
た条件付き分岐を可能としたりする。意図している使用
目的は、ＤＭＡが特別なデータの移動制御を実行したり
また、ＰＣＬを自動ブートシーケンスで構築できる単独
独立処理装置として機能出来るようにする事である。こ
の機能の全範囲が系統立てられているわけでは無く、Ｄ
ＭＡのこれ以外の使用方法もこれから展開されるであろ
う。
【０１２０】本発明のアプリケーションソフトウェアは
ＤＭＡチャンネルの動作を、ホストメモリの中に存在す
るＰＣＬデータ構造を用いてプログラムする。アプリケ
ーションソフトウェアはＰＣＬの構築およびメモリの記
憶装置への配置の任を負う。ＰＣＬはメモリ配列の連続
した組として組織され、これは命令、制御パラメータ、
およびデータバッファポインタを含み、これらはＤＭＡ
チャンネルが１つのＩＥＥＥ１３９４データパケットの
転送する時、またはデータをＰＣＩバス２４と補助ポー
トローカルバス２６との間で移動するとき、または１つ
または複数の補助命令を実行する際に要求されるもので
ある。ＰＣＬから要求されるメモリ配列の総数は、今回
の実現例では一般的に３２クウォドレットに制限されて
いる。
ＤＭＡチャンネルの動作を、ホストメモリの中に存在す
るＰＣＬデータ構造を用いてプログラムする。アプリケ
ーションソフトウェアはＰＣＬの構築およびメモリの記
憶装置への配置の任を負う。ＰＣＬはメモリ配列の連続
した組として組織され、これは命令、制御パラメータ、
およびデータバッファポインタを含み、これらはＤＭＡ
チャンネルが１つのＩＥＥＥ１３９４データパケットの
転送する時、またはデータをＰＣＩバス２４と補助ポー
トローカルバス２６との間で移動するとき、または１つ
または複数の補助命令を実行する際に要求されるもので
ある。ＰＣＬから要求されるメモリ配列の総数は、今回
の実現例では一般的に３２クウォドレットに制限されて
いる。
【０１２１】最低限の要求として、ＰＣＬ開始アドレス
はクウォドレットの境界部に並べられている。ＤＭＡの
性能を最適とするために、ＰＣＬ開始アドレスはキャッ
シュライン境界上のラインであることが推奨されてい
る。データバッファポインタは任意のバイト境界に配列
する事ができる。ＤＭＡ性能を最適とするために、本発
明ではデータバッファポインタをキャッシュライン境界
上に配列している。もしもこれが不可能な場合は、デー
タバッファポインタをクウォドレットの境界上に配列す
るのが次善の方法である。ＰＣＬで指定されるデータバ
ッファサイズの合計は、ＩＥＥＥ１３９４ビット速度が
１００ｍｂｐｓの場合はおよそ１キロビット、またはＩ
ＥＥＥ１３９４ビット速度が２００ｍｂｐｓの場合はお
よそ２キロビットに制限される。
はクウォドレットの境界部に並べられている。ＤＭＡの
性能を最適とするために、ＰＣＬ開始アドレスはキャッ
シュライン境界上のラインであることが推奨されてい
る。データバッファポインタは任意のバイト境界に配列
する事ができる。ＤＭＡ性能を最適とするために、本発
明ではデータバッファポインタをキャッシュライン境界
上に配列している。もしもこれが不可能な場合は、デー
タバッファポインタをクウォドレットの境界上に配列す
るのが次善の方法である。ＰＣＬで指定されるデータバ
ッファサイズの合計は、ＩＥＥＥ１３９４ビット速度が
１００ｍｂｐｓの場合はおよそ１キロビット、またはＩ
ＥＥＥ１３９４ビット速度が２００ｍｂｐｓの場合はお
よそ２キロビットに制限される。
【０１２２】本実施例に於いて、動作中ＤＭＡチャンネ
ルは命令および制御パラメータをＰＣＬから取り込み、
これらを用いてチャンネル自体を構築して転送命令を実
行する。
ルは命令および制御パラメータをＰＣＬから取り込み、
これらを用いてチャンネル自体を構築して転送命令を実
行する。
【０１２３】アプリケーションソフトウェアプログラム
で、ＤＭＡチャンネルが複数のＩＥＥＥ１３９４データ
パケットを転送することを、複数のパケット制御リスト
をＰＣＬリスト待ち行列の中で連鎖することにより可能
とする。本発明はこの待ち行列を各ＰＣＬの次アドレス
フィールドを、次ＰＣＬのメモリ内の開始アドレスを指
示するようにセットすることで構成している。待ち行列
の最後のＰＣＬはＤＭＡ処理を停止させるか、待ち行列
の先頭に戻るかまたは新たな待ち行列を指示するように
プログラム出来る。補助命令を含むＰＣＬはＰＣＬ待ち
行列内の何処にでも組み込むことが出来るが、両方を同
時には出来ない。ＰＣＬ待ち行列は、受信および送信ま
た補助命令を混在させることが可能である；しかしなが
ら非同期転送命令は別の非同期転送命令の次に無ければ
ならず、これはパイプライン構造の転送を行うためと、
またパケットの再試行の可能性があるためである。一
方、非同期転送命令内の”状態待ち”ビットを設定する
ことにより、この要求は排除される。
で、ＤＭＡチャンネルが複数のＩＥＥＥ１３９４データ
パケットを転送することを、複数のパケット制御リスト
をＰＣＬリスト待ち行列の中で連鎖することにより可能
とする。本発明はこの待ち行列を各ＰＣＬの次アドレス
フィールドを、次ＰＣＬのメモリ内の開始アドレスを指
示するようにセットすることで構成している。待ち行列
の最後のＰＣＬはＤＭＡ処理を停止させるか、待ち行列
の先頭に戻るかまたは新たな待ち行列を指示するように
プログラム出来る。補助命令を含むＰＣＬはＰＣＬ待ち
行列内の何処にでも組み込むことが出来るが、両方を同
時には出来ない。ＰＣＬ待ち行列は、受信および送信ま
た補助命令を混在させることが可能である；しかしなが
ら非同期転送命令は別の非同期転送命令の次に無ければ
ならず、これはパイプライン構造の転送を行うためと、
またパケットの再試行の可能性があるためである。一
方、非同期転送命令内の”状態待ち”ビットを設定する
ことにより、この要求は排除される。
【０１２４】図２０は本発明の実施例に基づき、複数の
パケット制御リストのリンクされたリストの例を図示す
る。図２０に於いて、ＰＣＩ待ち行列４５０は開始アド
レス４５２から始まる。開始アドレス４５２から処理の
流れはダミーパケット制御リスト４５４に入る。ダミー
パケット制御リスト４５４は処理の流れを転送命令パケ
ット制御リスト４５６に送る。転送命令パケット制御リ
スト０に於いて、データバッファ計数命令およびデータ
バッファアドレス情報は例えばデータバッファ４６０、
データバッファ４６２、データバッファ４６４まで行
き、この例では１４個のデータバッファが使用される。
パケット制御リストのリンクされたリストの例を図示す
る。図２０に於いて、ＰＣＩ待ち行列４５０は開始アド
レス４５２から始まる。開始アドレス４５２から処理の
流れはダミーパケット制御リスト４５４に入る。ダミー
パケット制御リスト４５４は処理の流れを転送命令パケ
ット制御リスト４５６に送る。転送命令パケット制御リ
スト０に於いて、データバッファ計数命令およびデータ
バッファアドレス情報は例えばデータバッファ４６０、
データバッファ４６２、データバッファ４６４まで行
き、この例では１４個のデータバッファが使用される。
【０１２５】参照番号４５６が示す、転送命令パケット
制御リスト０は、次リストアドレス４６６を含み、これ
は参照番号４７０で示す補助命令パケット制御リスト１
へ接続される。参照番号４７０で示す、補助命令パケッ
ト制御リスト１はロード命令４７２、発信元アドレスを
４７４に、またストア命令および位置を４７６に含む。
ロード命令４７２はデータレジスタ４７８に接続され、
これはＤＭＡレジスタ４８０を供給する。ストア１命令
４７６は入力をメモり位置４８２に提供する。参照番号
４７０で示す、補助命令パケット制御リスト１はまた、
条件成立時の行き先アドレス４８４をも含み、これは条
件に応じてＰＣＩ工程制御を、参照番号４８６で示す転
送命令パケット制御リスト２に送る。参照番号４８６で
示す転送命令パケット制御リスト２は次リストアドレス
４８８を含み、これは参照番号４９０で示されるように
別のＰＣＬへ接続するためのものであり、一方データ計
数およびデータバッファアドレス４９２は、データバッ
ファ４９４に接続され、以下は同様に接続される。条件
成立時の行き先アドレス４８４がＰＣＩ待ち行列の処理
の流れを制御している場合には、次リストアドレス４６
８は参照番号４８６で示す、転送命令パケット制御リス
ト２に接続される。この情報は次に次リストアドレスか
ら、参照番号４９０で示されるように別のＰＣＩに送ら
れ、データバッファ０アドレスおよび計数命令情報はデ
ータバッファ１に送られる、以下同様である。
制御リスト０は、次リストアドレス４６６を含み、これ
は参照番号４７０で示す補助命令パケット制御リスト１
へ接続される。参照番号４７０で示す、補助命令パケッ
ト制御リスト１はロード命令４７２、発信元アドレスを
４７４に、またストア命令および位置を４７６に含む。
ロード命令４７２はデータレジスタ４７８に接続され、
これはＤＭＡレジスタ４８０を供給する。ストア１命令
４７６は入力をメモり位置４８２に提供する。参照番号
４７０で示す、補助命令パケット制御リスト１はまた、
条件成立時の行き先アドレス４８４をも含み、これは条
件に応じてＰＣＩ工程制御を、参照番号４８６で示す転
送命令パケット制御リスト２に送る。参照番号４８６で
示す転送命令パケット制御リスト２は次リストアドレス
４８８を含み、これは参照番号４９０で示されるように
別のＰＣＬへ接続するためのものであり、一方データ計
数およびデータバッファアドレス４９２は、データバッ
ファ４９４に接続され、以下は同様に接続される。条件
成立時の行き先アドレス４８４がＰＣＩ待ち行列の処理
の流れを制御している場合には、次リストアドレス４６
８は参照番号４８６で示す、転送命令パケット制御リス
ト２に接続される。この情報は次に次リストアドレスか
ら、参照番号４９０で示されるように別のＰＣＩに送ら
れ、データバッファ０アドレスおよび計数命令情報はデ
ータバッファ１に送られる、以下同様である。
【０１２６】典型的にホストＣＰＵ４４が動作する場合
は、パケット制御リストとダミーの次ＰＣＬアドレスを
構築するためにメモリを配列するが、これは前回ＰＣＬ
が存在しないからである。ダミーの次ＰＣＬアドレスは
メモリ位置を提供し、これは第一完全ＰＣＬ、すなわち
ＰＣＬ０の開始ポインタである。次にホスト処理装置は
必要なＰＣＬのリストを構築し、データ転送または補助
命令のいずれかの型式、例えば実際に処理装置相当の命
令を行う補助命令の操作を実施させる。
は、パケット制御リストとダミーの次ＰＣＬアドレスを
構築するためにメモリを配列するが、これは前回ＰＣＬ
が存在しないからである。ダミーの次ＰＣＬアドレスは
メモリ位置を提供し、これは第一完全ＰＣＬ、すなわち
ＰＣＬ０の開始ポインタである。次にホスト処理装置は
必要なＰＣＬのリストを構築し、データ転送または補助
命令のいずれかの型式、例えば実際に処理装置相当の命
令を行う補助命令の操作を実施させる。
【０１２７】次ＰＣＬアドレス内の空間は、エラーアド
レス、予約位置、および状態を含む。次の対は制御状
態、転送計数値である。そのひとつ置いて次はデータバ
ッファアドレスである。これら２つの長ワードは１つの
命令または１つのデータバッファへのデータ転送を構成
する。転送例はメモリ内のデータバッファ位置を指示す
るバッファアドレスであって、この場所へそのデータが
転送されるかまたはそこから転送される。もしもデータ
が連続して転送される場合には、本実施例では連続デー
タ転送のための大きな制御ループを形成できるようにし
ている。
レス、予約位置、および状態を含む。次の対は制御状
態、転送計数値である。そのひとつ置いて次はデータバ
ッファアドレスである。これら２つの長ワードは１つの
命令または１つのデータバッファへのデータ転送を構成
する。転送例はメモリ内のデータバッファ位置を指示す
るバッファアドレスであって、この場所へそのデータが
転送されるかまたはそこから転送される。もしもデータ
が連続して転送される場合には、本実施例では連続デー
タ転送のための大きな制御ループを形成できるようにし
ている。
【０１２８】図２１から図３０および以下の説明で本発
明の、ＰＣＩとポートローカルバスとの間の、受信、送
信、または補助操作の動作を説明する。受信操作に於い
て、図２１が示すようにＧＲＦ８０内の等時間間隔およ
び非同期データに対して、処理の流れは待ち状態が存在
しているか否をチェックすることから開始される。図２
７に示すように等時間間隔送信に関して、もしもチャン
ネル可能化が１に等しい場合、送信機能は準備完了であ
り、周期開始ビットは了承となって待ち状態は存在しな
い。待ち状態はデータバッファ制御ワード零の待ち選択
器ビットによって判定される。待ち状態が存在しなくな
ると、処理装置はデータ移送フェーズに入る。ここでル
ープに入り、現転送計数値が零となっているかの確認が
行われる。もしも零となっていたら、それがＰＣＬバッ
ファリストの最後のデータバッファであるかのチェック
が行われる。もしもそのデータバッファが最後のデータ
バッファであり、リンク層制御器が特別の制御トークン
ワードをＧＲＦ ＦＩＦＯの中に書き込むことによって
なされる、パケット境界の表示がなされていない場合
は、エラーが生じるが、それはバッファが保持出来る以
上のパケットデータが転送されようとしているためであ
る。この場合パケットエラービットがＤＭＡ状態レジス
タ内にセットされ、ＤＭＡは残りのデータをパケット境
界まで押し流す。もしも現転送計数値が零まで減数され
たと判断され、ＰＣＬリスト内に別のバッファが存在す
る場合は、ＤＭＡは新たなバッファアドレスと転送計数
値とを獲得し、転送を継続する。
明の、ＰＣＩとポートローカルバスとの間の、受信、送
信、または補助操作の動作を説明する。受信操作に於い
て、図２１が示すようにＧＲＦ８０内の等時間間隔およ
び非同期データに対して、処理の流れは待ち状態が存在
しているか否をチェックすることから開始される。図２
７に示すように等時間間隔送信に関して、もしもチャン
ネル可能化が１に等しい場合、送信機能は準備完了であ
り、周期開始ビットは了承となって待ち状態は存在しな
い。待ち状態はデータバッファ制御ワード零の待ち選択
器ビットによって判定される。待ち状態が存在しなくな
ると、処理装置はデータ移送フェーズに入る。ここでル
ープに入り、現転送計数値が零となっているかの確認が
行われる。もしも零となっていたら、それがＰＣＬバッ
ファリストの最後のデータバッファであるかのチェック
が行われる。もしもそのデータバッファが最後のデータ
バッファであり、リンク層制御器が特別の制御トークン
ワードをＧＲＦ ＦＩＦＯの中に書き込むことによって
なされる、パケット境界の表示がなされていない場合
は、エラーが生じるが、それはバッファが保持出来る以
上のパケットデータが転送されようとしているためであ
る。この場合パケットエラービットがＤＭＡ状態レジス
タ内にセットされ、ＤＭＡは残りのデータをパケット境
界まで押し流す。もしも現転送計数値が零まで減数され
たと判断され、ＰＣＬリスト内に別のバッファが存在す
る場合は、ＤＭＡは新たなバッファアドレスと転送計数
値とを獲得し、転送を継続する。
【０１２９】ＰＣＩインタフェース内の受信ＦＩＦＯか
らデータを移動する一方で、ＤＭＡはＰＣＩバスマスタ
に対して転送の実行要求を行う前にＦＩＦＯが十分なデ
ータを持つまで待機する。この転送閾値には１つまたは
２つの条件が合致すると到達する。ＤＭＡは受信ＦＩＦ
Ｏ内のバイト数が”高水位マーク”に達すると必ずＰＣ
Ｉマスタの転送を要求する。この高水位マークはキャッ
シュラインサイズレジスタの上限値またはＤＭＡグロー
バルレジスタの下限境界フィールドに等しい。ＤＭＡは
パケットのデータサイズの情報を、そのパケットが最初
に長さ層制御器によってＦＩＦＯの中に書き込まれた時
に、リンクから取得する。それはこの転送計数値を用い
てＦＩＦＯ内のデータがパケット内の残っているデータ
かを判断し、もしもそうであり、そのサイズが高水位マ
ーク未満の場合は、その転送計数値がこの残りに等しい
ＰＣＩマスタに対して転送を要求する。ＤＭＡがデータ
を転送する間、ＤＭＡ制御レジスタ内の転送長ビットに
バッファリングされたデータ内のデータバッファ開始ア
ドレスレジスタは、転送の現在状況を反映するように更
新される。
らデータを移動する一方で、ＤＭＡはＰＣＩバスマスタ
に対して転送の実行要求を行う前にＦＩＦＯが十分なデ
ータを持つまで待機する。この転送閾値には１つまたは
２つの条件が合致すると到達する。ＤＭＡは受信ＦＩＦ
Ｏ内のバイト数が”高水位マーク”に達すると必ずＰＣ
Ｉマスタの転送を要求する。この高水位マークはキャッ
シュラインサイズレジスタの上限値またはＤＭＡグロー
バルレジスタの下限境界フィールドに等しい。ＤＭＡは
パケットのデータサイズの情報を、そのパケットが最初
に長さ層制御器によってＦＩＦＯの中に書き込まれた時
に、リンクから取得する。それはこの転送計数値を用い
てＦＩＦＯ内のデータがパケット内の残っているデータ
かを判断し、もしもそうであり、そのサイズが高水位マ
ーク未満の場合は、その転送計数値がこの残りに等しい
ＰＣＩマスタに対して転送を要求する。ＤＭＡがデータ
を転送する間、ＤＭＡ制御レジスタ内の転送長ビットに
バッファリングされたデータ内のデータバッファ開始ア
ドレスレジスタは、転送の現在状況を反映するように更
新される。
【０１３０】リンク層制御器がパケットの終端に達する
と、これは特別な制御トークンワードをＦＩＦＯ内に書
き込んでパケットの終わりを記す。この制御ワードの中
に組み込まれているのは、バス上でそのパケットの完了
状態を表す状態ビットである。ＤＭＡはこのパケット終
了マーカーを用いてＦＩＦＯからＰＣＩバスへのデータ
の転送を終了させる。パケット終了マーカーがＩＥＥＥ
１３９４ビジー肯定確認を表している場合は、ＤＭＡは
ＰＣＬの第一バッファアドレスと転送計数値とを再獲得
し、パケットの転送を再度開始する。パケット終了マー
カーからビジー状態が表示され無い場合は、ＤＭＡ状態
レジスタにはリンク層制御器からパケット終了マーカー
の中に送られた肯定確認状態がロードされ、パケットの
完了がセットされる。次にこれはＰＣＬ状態ワード内の
メモリに、このＰＣＬへ転送されたビットの数と一緒に
書き込まれる。もしもＩＮＴビットがＰＣＬ内のデータ
バッファ制御／バイト計数命令に対してセットされる
と、割り込み信号が発せられて割り込み状態レジスタ内
の対応するＤＭＡ ＰＣＬビットの中にラッチされる。
もしも命令が受信および更新命令の場合は、残りの転送
計数値と次バッファアドレスとがＰＣＬに書き込まれ
る。次にＤＭＡは別のＰＣＬが現ＰＣＬにリンクされて
いるか否かを、現ＰＣＬの次リストアドレスフィールド
を取り込む事によって判断する。リンクされているＰＣ
Ｌが存在する場合は、ＤＭＡはそのリンクされているＰ
ＣＬを現ＰＣＬとして実行を継続する。現ＰＣＬに別の
ＰＣＬがリンクされていない場合は、ＤＭＡ停止割り込
みがこのチャンネルに対して関連する状態と共に割り込
み状態レジスタ内に生成され、そのチャンネルはアイド
リング状態となる。
と、これは特別な制御トークンワードをＦＩＦＯ内に書
き込んでパケットの終わりを記す。この制御ワードの中
に組み込まれているのは、バス上でそのパケットの完了
状態を表す状態ビットである。ＤＭＡはこのパケット終
了マーカーを用いてＦＩＦＯからＰＣＩバスへのデータ
の転送を終了させる。パケット終了マーカーがＩＥＥＥ
１３９４ビジー肯定確認を表している場合は、ＤＭＡは
ＰＣＬの第一バッファアドレスと転送計数値とを再獲得
し、パケットの転送を再度開始する。パケット終了マー
カーからビジー状態が表示され無い場合は、ＤＭＡ状態
レジスタにはリンク層制御器からパケット終了マーカー
の中に送られた肯定確認状態がロードされ、パケットの
完了がセットされる。次にこれはＰＣＬ状態ワード内の
メモリに、このＰＣＬへ転送されたビットの数と一緒に
書き込まれる。もしもＩＮＴビットがＰＣＬ内のデータ
バッファ制御／バイト計数命令に対してセットされる
と、割り込み信号が発せられて割り込み状態レジスタ内
の対応するＤＭＡ ＰＣＬビットの中にラッチされる。
もしも命令が受信および更新命令の場合は、残りの転送
計数値と次バッファアドレスとがＰＣＬに書き込まれ
る。次にＤＭＡは別のＰＣＬが現ＰＣＬにリンクされて
いるか否かを、現ＰＣＬの次リストアドレスフィールド
を取り込む事によって判断する。リンクされているＰＣ
Ｌが存在する場合は、ＤＭＡはそのリンクされているＰ
ＣＬを現ＰＣＬとして実行を継続する。現ＰＣＬに別の
ＰＣＬがリンクされていない場合は、ＤＭＡ停止割り込
みがこのチャンネルに対して関連する状態と共に割り込
み状態レジスタ内に生成され、そのチャンネルはアイド
リング状態となる。
【０１３１】ＤＭＡ非同期転送操作に関して、図２４か
ら図２６に示すように非同期転送は、有効ＰＣＬポイン
タがパケット制御リスト開始アドレスレジスタに書き込
まれ、チャンネル可能化およびリンクビットがセットさ
れた後に判断される。非同期パケット処理装置の最終的
な目的は、リンク層制御器によってＦＩＦＯからＩＥＥ
Ｅ１３９４バスに転送される現パケットより１パケット
多く、残すことである。ＤＭＡの観点から見ると、バス
上のこのパケットは前回パケットである。リンク層制御
器から報告される全ての状態は、この前回パケットに関
するものと考えられる；しかしながら、”状態待ち”ビ
ットをＰＣＬ内の”データバッファ／バイト計数／命
令”の中にセットすることにより、このパイプライン操
作が防止される。ＤＭＡは前回パケット制御リスト開始
アドレスのアドレスを、前回パケット制御リスト開始ア
ドレス／暫定レジスタ内に保持する。”前回ＰＣＬ有
効”と呼ばれるフラグがＤＭＡによってＤＭＡグローバ
ルレジスタ内に保持され、それが格納されていた有効ア
ドレスであるかの記録をとる。非同期チャンネルでの転
送操作は待ち状態が存在するかを確認しながら遂行され
る。待ち状態はＰＣＬ内の”データバッファ制御／バイ
ト計数／命令”の待ち選択ビットにより判断される。”
再試行”と呼ばれるフラグがＤＭＡによってＤＭＡグロ
ーバルレジスタ内に保持される。ＤＭＡはこのフラグを
使用して、再試行中にはこれらの待ち状態が無視される
よう、待ち状態が評価されるように追跡する。
ら図２６に示すように非同期転送は、有効ＰＣＬポイン
タがパケット制御リスト開始アドレスレジスタに書き込
まれ、チャンネル可能化およびリンクビットがセットさ
れた後に判断される。非同期パケット処理装置の最終的
な目的は、リンク層制御器によってＦＩＦＯからＩＥＥ
Ｅ１３９４バスに転送される現パケットより１パケット
多く、残すことである。ＤＭＡの観点から見ると、バス
上のこのパケットは前回パケットである。リンク層制御
器から報告される全ての状態は、この前回パケットに関
するものと考えられる；しかしながら、”状態待ち”ビ
ットをＰＣＬ内の”データバッファ／バイト計数／命
令”の中にセットすることにより、このパイプライン操
作が防止される。ＤＭＡは前回パケット制御リスト開始
アドレスのアドレスを、前回パケット制御リスト開始ア
ドレス／暫定レジスタ内に保持する。”前回ＰＣＬ有
効”と呼ばれるフラグがＤＭＡによってＤＭＡグローバ
ルレジスタ内に保持され、それが格納されていた有効ア
ドレスであるかの記録をとる。非同期チャンネルでの転
送操作は待ち状態が存在するかを確認しながら遂行され
る。待ち状態はＰＣＬ内の”データバッファ制御／バイ
ト計数／命令”の待ち選択ビットにより判断される。”
再試行”と呼ばれるフラグがＤＭＡによってＤＭＡグロ
ーバルレジスタ内に保持される。ＤＭＡはこのフラグを
使用して、再試行中にはこれらの待ち状態が無視される
よう、待ち状態が評価されるように追跡する。
【０１３２】待ち状態が存在しなくなると、ＤＭＡはパ
ケットの先頭を表す制御トークンをＦＩＦＯに書き込
み、データ移送フェーズに入る。ここでループに入っ
て、現転送計数値がチェックされそれが零に達している
かの確認が行われる。もしもそうである場合は、これが
ＰＣＬバッファリストの最終データバッファであるかを
確認するためのチェックが行われる。もしもＰＣＬ内に
別のバッファが存在する場合は、ＤＭＡは新たなバッフ
ァアドレスと転送計数値とを獲得し、転送を遂行する。
データを非同期転送ＦＩＦＯの中にＰＣＩインタフェー
スから移送する一方で、ＤＭＡはＰＣＩバスマスタが読
み取り転送を実行するように要求する前に、ＦＩＦＯが
十分な空きを持つまで待機する。ＤＭＡはＤＭＡ受信操
作に関して定義された高水位マークと等しいビット計数
値を備えたＰＣＩマスタの転送を要求する。ＤＭＡがデ
ータを転送する間、ＤＭＡ制御レジスタ内のデータバッ
ファ開始アドレスレジスタおよびデータバッファ転送リ
ンクビットは転送の現在状態を反映するように更新され
る。
ケットの先頭を表す制御トークンをＦＩＦＯに書き込
み、データ移送フェーズに入る。ここでループに入っ
て、現転送計数値がチェックされそれが零に達している
かの確認が行われる。もしもそうである場合は、これが
ＰＣＬバッファリストの最終データバッファであるかを
確認するためのチェックが行われる。もしもＰＣＬ内に
別のバッファが存在する場合は、ＤＭＡは新たなバッフ
ァアドレスと転送計数値とを獲得し、転送を遂行する。
データを非同期転送ＦＩＦＯの中にＰＣＩインタフェー
スから移送する一方で、ＤＭＡはＰＣＩバスマスタが読
み取り転送を実行するように要求する前に、ＦＩＦＯが
十分な空きを持つまで待機する。ＤＭＡはＤＭＡ受信操
作に関して定義された高水位マークと等しいビット計数
値を備えたＰＣＩマスタの転送を要求する。ＤＭＡがデ
ータを転送する間、ＤＭＡ制御レジスタ内のデータバッ
ファ開始アドレスレジスタおよびデータバッファ転送リ
ンクビットは転送の現在状態を反映するように更新され
る。
【０１３３】バッファからデータの最終ビットが非同期
転送ＦＩＦＯへ転送され、そのバッファが制御／バイト
計数ＰＣＬワード内の最終バッファビットで示されるよ
うに、ＰＣＬリストの最後である時には、ＤＭＡはパケ
ットの終端に達したことを知る。もしも前回パケットア
ドレスが有効であれば、ＤＭＡは状態のチェックを全パ
ケットが転送ＦＩＦＯの中に詰め込まれるまで遅らせ
る。この場合、状態待ちビットがセットされない限り、
戻り状態は常に前回パケットに対するものである。もし
も唯１つのパケットのみが転送されるのであれば、前回
および現在パケットは同一である。もしも前回パケット
アドレスが有効の場合は、ＤＭＡはパケット計数器を確
認する。パケットがＩＥＥＥ１３９４バスにリンク層制
御器によって転送が完了し、このパケットの状態が有効
の時は、リンク層制御器はパケット計数器を減数する。
ＤＭＡはパケット計数器が零となって前回パケットに対
して有効状態が適用出来ることを示すまで、空転して待
機する。もしも状態が前回パケットが再試行されるべき
事を示す場合は、ＤＭＡはＦＩＦＯの押し流し要求をリ
ンク層制御器に対して行い、リンク層制御器が再試行表
示を取り除くことでＦＩＦＯの押し流しが完了したこと
を示すまで待機する。次にＤＭＡは前回パケットに”戻
って”全体の転送を開始する。再試行が発生しない場合
は、ＤＭＡはＤＭＡ状態レジスタをリンク層制御器から
送られてきた肯定確認状態で更新し、パケットの完了を
セットし、次に完了状態を前回ＰＣＬ状態ワード内のメ
モリに、前回ＰＣＬとは関係しないはずの現在動作中の
ＰＣＬに対して転送されるビット数と共に書き込む。も
しも割り込みビットがＰＣＬの中にセットされると、割
り込み信号が発せられて対応する割り込み状態レジスタ
ビットの中にラッチされる。
転送ＦＩＦＯへ転送され、そのバッファが制御／バイト
計数ＰＣＬワード内の最終バッファビットで示されるよ
うに、ＰＣＬリストの最後である時には、ＤＭＡはパケ
ットの終端に達したことを知る。もしも前回パケットア
ドレスが有効であれば、ＤＭＡは状態のチェックを全パ
ケットが転送ＦＩＦＯの中に詰め込まれるまで遅らせ
る。この場合、状態待ちビットがセットされない限り、
戻り状態は常に前回パケットに対するものである。もし
も唯１つのパケットのみが転送されるのであれば、前回
および現在パケットは同一である。もしも前回パケット
アドレスが有効の場合は、ＤＭＡはパケット計数器を確
認する。パケットがＩＥＥＥ１３９４バスにリンク層制
御器によって転送が完了し、このパケットの状態が有効
の時は、リンク層制御器はパケット計数器を減数する。
ＤＭＡはパケット計数器が零となって前回パケットに対
して有効状態が適用出来ることを示すまで、空転して待
機する。もしも状態が前回パケットが再試行されるべき
事を示す場合は、ＤＭＡはＦＩＦＯの押し流し要求をリ
ンク層制御器に対して行い、リンク層制御器が再試行表
示を取り除くことでＦＩＦＯの押し流しが完了したこと
を示すまで待機する。次にＤＭＡは前回パケットに”戻
って”全体の転送を開始する。再試行が発生しない場合
は、ＤＭＡはＤＭＡ状態レジスタをリンク層制御器から
送られてきた肯定確認状態で更新し、パケットの完了を
セットし、次に完了状態を前回ＰＣＬ状態ワード内のメ
モリに、前回ＰＣＬとは関係しないはずの現在動作中の
ＰＣＬに対して転送されるビット数と共に書き込む。も
しも割り込みビットがＰＣＬの中にセットされると、割
り込み信号が発せられて対応する割り込み状態レジスタ
ビットの中にラッチされる。
【０１３４】状態のチェックが終わると、ＤＭＡは特別
制御トークンを転送ＦＩＦＯに書き込み、パケットの終
了を記す。パケット計数値は１に減数されてリンク層制
御器に対してパケットの終了がＤＭＡによって書き込ま
れたことを示す。現ＰＣＬアドレスが前回ＰＣＬアドレ
スとして保存され、前回パケット制御リスト開始アドレ
スレジスタおよび”前回有効”フラグがＤＭＡグローバ
ルレジスタの中にセットされる。次にＤＭＡは別のＰＣ
Ｌが現ＰＣＬにリンクされているか否かを、次リストア
ドレス値を取り込むことによって判断する。もしもそれ
が有効な場合は、ＤＭＡはこれを現ＰＣＬアドレスとし
実行を継続する。もしもそれが有効でないかまたは、状
態待ちビットがセットされている場合は、ＤＭＡは現パ
ケットがリンク層制御器によって転送されるまで待機す
る。パケット計数器が零に減数することで示されるよう
に、有効状態が認められる場合は、ＤＭＡはパケットが
ＩＥＥＥ１３９４ビジー状態で示されるように再試行さ
れるべきかを確認するためのチェックを行う。もしもそ
うである場合は、ＦＩＦＯは先に説明したように押し流
され転送が再度試みられる。
制御トークンを転送ＦＩＦＯに書き込み、パケットの終
了を記す。パケット計数値は１に減数されてリンク層制
御器に対してパケットの終了がＤＭＡによって書き込ま
れたことを示す。現ＰＣＬアドレスが前回ＰＣＬアドレ
スとして保存され、前回パケット制御リスト開始アドレ
スレジスタおよび”前回有効”フラグがＤＭＡグローバ
ルレジスタの中にセットされる。次にＤＭＡは別のＰＣ
Ｌが現ＰＣＬにリンクされているか否かを、次リストア
ドレス値を取り込むことによって判断する。もしもそれ
が有効な場合は、ＤＭＡはこれを現ＰＣＬアドレスとし
実行を継続する。もしもそれが有効でないかまたは、状
態待ちビットがセットされている場合は、ＤＭＡは現パ
ケットがリンク層制御器によって転送されるまで待機す
る。パケット計数器が零に減数することで示されるよう
に、有効状態が認められる場合は、ＤＭＡはパケットが
ＩＥＥＥ１３９４ビジー状態で示されるように再試行さ
れるべきかを確認するためのチェックを行う。もしもそ
うである場合は、ＦＩＦＯは先に説明したように押し流
され転送が再度試みられる。
【０１３５】もしもリンク層制御器で示されるように転
送時間切れ、再試行超過、またはＦＩＦＯ未達が存在し
た場合は、パケットエラービットがＤＭＡ状態レジスタ
に肯定確認状態と共に送られる。この状態はＰＣＬ内で
更新される。転送時間切れまたは再試行超過の場合は、
対象ノードがもはや応答しないとすることが可能であろ
う。ＤＭＡはこの状況を、この特定ノードへのデータの
ストリームを形成するＰＣＬをスキップ出来るようにす
ることで解消する。ソフトウェアはＰＣＬの次ＰＣＬス
トリームの入口を転送データの次ストリーム（すなわち
別の１３９４ノードへの次非同期転送）に対する第一Ｐ
ＣＬに指定することでセットできる。もしも次ＰＣＬス
トリームアドレスが有効な場合は、ＤＭＡはこのＰＣＬ
で実行を継続する。もしもこのアドレスが有効で無い場
合は、ＤＭＡチャンネルは次ＰＣＬアドレスが無効であ
ると印される場合に遭遇したときと同様、アイドリング
状態に入る。もしもこの次ストリーム内容が使用されな
い場合は、この値は次リストアドレスと同じ値にセット
されるべきである。もしもＤＭＡが停止すると、ＤＭＡ
停止割り込み状態を通知し次ＰＣＬストリーム導入が無
効となるため、次ＰＣＬストリームの再書き込みが必要
となる、それはＤＭＡが次ストリーム取得状態にあり、
ＤＭＡが次リストアドレスを無視するためである。従っ
て、常に”次リストアドレス”および”次ＰＣＬストリ
ーム”を同一アドレスにセットすることが、もしも次ス
トリーム内容が使用されない場合には必要であって、そ
れは次ＰＣＬストリーム導入を実施する全ての非同期転
送チャンネルが、エラーのために宙ぶらりんになること
を防止するためである。
送時間切れ、再試行超過、またはＦＩＦＯ未達が存在し
た場合は、パケットエラービットがＤＭＡ状態レジスタ
に肯定確認状態と共に送られる。この状態はＰＣＬ内で
更新される。転送時間切れまたは再試行超過の場合は、
対象ノードがもはや応答しないとすることが可能であろ
う。ＤＭＡはこの状況を、この特定ノードへのデータの
ストリームを形成するＰＣＬをスキップ出来るようにす
ることで解消する。ソフトウェアはＰＣＬの次ＰＣＬス
トリームの入口を転送データの次ストリーム（すなわち
別の１３９４ノードへの次非同期転送）に対する第一Ｐ
ＣＬに指定することでセットできる。もしも次ＰＣＬス
トリームアドレスが有効な場合は、ＤＭＡはこのＰＣＬ
で実行を継続する。もしもこのアドレスが有効で無い場
合は、ＤＭＡチャンネルは次ＰＣＬアドレスが無効であ
ると印される場合に遭遇したときと同様、アイドリング
状態に入る。もしもこの次ストリーム内容が使用されな
い場合は、この値は次リストアドレスと同じ値にセット
されるべきである。もしもＤＭＡが停止すると、ＤＭＡ
停止割り込み状態を通知し次ＰＣＬストリーム導入が無
効となるため、次ＰＣＬストリームの再書き込みが必要
となる、それはＤＭＡが次ストリーム取得状態にあり、
ＤＭＡが次リストアドレスを無視するためである。従っ
て、常に”次リストアドレス”および”次ＰＣＬストリ
ーム”を同一アドレスにセットすることが、もしも次ス
トリーム内容が使用されない場合には必要であって、そ
れは次ＰＣＬストリーム導入を実施する全ての非同期転
送チャンネルが、エラーのために宙ぶらりんになること
を防止するためである。
【０１３６】図２８、２９は上記の非同期および等時間
間隔転送操作で説明したのと同様の流れ図を示すが、Ｄ
ＭＡエンジン７４の補助操作に適用されるものである。
間隔転送操作で説明したのと同様の流れ図を示すが、Ｄ
ＭＡエンジン７４の補助操作に適用されるものである。
【０１３７】図３０に示すように、ＰＣＩからローカル
バスへ、またローカルバスからＰＣＩへの転送操作は、
ＰＣＩバスとローカルバスとの間のデータ転送を制御す
る。ＰＣＩアドレスおよび転送されるビット数は、転送
の様なその他の転送命令と同様、ＰＣＬ内のＰＣＬデー
タバッファ制御／ビット計数／命令ワードから導かれ
る。違いは転送の行き先または発信元がＦＩＦＯではな
くローカルバスであることである。そのローカルバスア
ドレスはＡＵＸ＿ＡＤＲレジスタ（ハードウェアレジス
タ定義参照）から生成される。
バスへ、またローカルバスからＰＣＩへの転送操作は、
ＰＣＩバスとローカルバスとの間のデータ転送を制御す
る。ＰＣＩアドレスおよび転送されるビット数は、転送
の様なその他の転送命令と同様、ＰＣＬ内のＰＣＬデー
タバッファ制御／ビット計数／命令ワードから導かれ
る。違いは転送の行き先または発信元がＦＩＦＯではな
くローカルバスであることである。そのローカルバスア
ドレスはＡＵＸ＿ＡＤＲレジスタ（ハードウェアレジス
タ定義参照）から生成される。
【０１３８】ＰＣＩとＬＯＣＡＬ間操作は待ち状態が存
在するか否かを確認するチェックを行うことで遂行され
る。待ち状態はＰＣＬオフセット０×１８のｂｕｆ０ｃ
ｔｌ／ｂｉｔ＿ｃｎｔ／ｃｍｄの待ち選択ビットにより
判断される。待ち状態がもはや存在していない場合は、
ＤＭＡはループに入りここで現転送計数値が零に達した
かを確認するためのチェックが行われる。もしもそうで
ある場合は、チェックを行ってこれがＰＣＬバッファリ
ストの最終データバッファであるかを確認する。ＰＣＬ
リスト内に別のバッファが存在する場合は、ＤＭＡは新
たなバッファアドレスと転送計数値とを獲得し転送を遂
行する。ＤＭＡがデータを転送する一方で、ＤＭＡ制御
レジスタ内のデータバッファ開始アドレスレジスタおよ
びデータバッファ転送長ビットは転送の現在状態を反映
するように更新される。
在するか否かを確認するチェックを行うことで遂行され
る。待ち状態はＰＣＬオフセット０×１８のｂｕｆ０ｃ
ｔｌ／ｂｉｔ＿ｃｎｔ／ｃｍｄの待ち選択ビットにより
判断される。待ち状態がもはや存在していない場合は、
ＤＭＡはループに入りここで現転送計数値が零に達した
かを確認するためのチェックが行われる。もしもそうで
ある場合は、チェックを行ってこれがＰＣＬバッファリ
ストの最終データバッファであるかを確認する。ＰＣＬ
リスト内に別のバッファが存在する場合は、ＤＭＡは新
たなバッファアドレスと転送計数値とを獲得し転送を遂
行する。ＤＭＡがデータを転送する一方で、ＤＭＡ制御
レジスタ内のデータバッファ開始アドレスレジスタおよ
びデータバッファ転送長ビットは転送の現在状態を反映
するように更新される。
【０１３９】バッファからのデータの最終ビットがロー
カルバスとバッファとの間で転送され、しかもそのバッ
ファが制御／ビット計数ＰＣＬワードの最終バッファビ
ットで示されるようにＰＣＬリストの最後である場合、
ＤＭＡは転送の終端に達したことを知る。ＤＭＡはＤＭ
Ａ状態レジスタを０ｘ０００１の状態で更新し、ＰＫＴ
ＣＭＰがセットされ、そしてＰＣＬのオフセット０ｘ
Ｃの所のＰＣＬ状態ワードに転送されたバイト数と共に
書き込まれる。ＩＮＴビットがＰＣＬオフセット０ｘ１
８のｂｕｆ０ｃｔｌ／ｂｉｔ＿ｃｎｔ／ｃｍｄにセット
されると、割り込み信号が発せられて、割り込み状態レ
ジスタ内の対応する（ＤＭＡ＿ＰＣＬ［ｘ］）ビット内
にラッチされる。
カルバスとバッファとの間で転送され、しかもそのバッ
ファが制御／ビット計数ＰＣＬワードの最終バッファビ
ットで示されるようにＰＣＬリストの最後である場合、
ＤＭＡは転送の終端に達したことを知る。ＤＭＡはＤＭ
Ａ状態レジスタを０ｘ０００１の状態で更新し、ＰＫＴ
ＣＭＰがセットされ、そしてＰＣＬのオフセット０ｘ
Ｃの所のＰＣＬ状態ワードに転送されたバイト数と共に
書き込まれる。ＩＮＴビットがＰＣＬオフセット０ｘ１
８のｂｕｆ０ｃｔｌ／ｂｉｔ＿ｃｎｔ／ｃｍｄにセット
されると、割り込み信号が発せられて、割り込み状態レ
ジスタ内の対応する（ＤＭＡ＿ＰＣＬ［ｘ］）ビット内
にラッチされる。
【０１４０】次にＤＭＡは現ＰＣＬに別のＰＣＬがリン
クされているか否かの判断を、次リストアドレス（ＰＣ
Ｌオフセット０ｘ００）を取り込むことで行う。もしも
それが有効であると、ビット０＝０によって表示されて
いる場合は、ＤＭＡはこれを現ＰＣＬアドレスとして、
図に示すように実行を継続する。もしも別のＰＣＬが現
ＰＣＬにリンクされていない場合は、ビット０＝１によ
って表示され、リンクおよびビジービットがＤＭＡ制御
レジスタ内で消去され、ＤＭＡ停止割り込みがこのチャ
ンネルに対して関連する状態（ＤＭＡ＿ＨＬＴ［ｘ］）
と共に割り込み状態レジスタ内に生成され、そのチャン
ネルはアイドリング状態となる。
クされているか否かの判断を、次リストアドレス（ＰＣ
Ｌオフセット０ｘ００）を取り込むことで行う。もしも
それが有効であると、ビット０＝０によって表示されて
いる場合は、ＤＭＡはこれを現ＰＣＬアドレスとして、
図に示すように実行を継続する。もしも別のＰＣＬが現
ＰＣＬにリンクされていない場合は、ビット０＝１によ
って表示され、リンクおよびビジービットがＤＭＡ制御
レジスタ内で消去され、ＤＭＡ停止割り込みがこのチャ
ンネルに対して関連する状態（ＤＭＡ＿ＨＬＴ［ｘ］）
と共に割り込み状態レジスタ内に生成され、そのチャン
ネルはアイドリング状態となる。
【０１４１】図３１、３２はＦＩＦＯ高レベル機能ブロ
ック図５００を示し、ＧＲＦ８０、非同期送信ＦＩＦＯ
８２、および等時間間隔送信ＦＩＦＯ８４に関するＦＩ
ＦＯ操作を説明している。本発明のＦＩＦＯロジックは
リンク側クロック領域５０２とＰＣＩ側クロック領域５
０４とを含む。ＰＣＩ側クロック領域５０４、ＦＩＦＯ
制御ならびに状態レジスタ８８は実時間でＰＣＩバスイ
ンタフェースロジックにより書き込まれる。また、ＦＩ
ＦＯ制御器状態レジスタ８８はポインタアドレス写像ロ
ジック８６に対して入力を提供する。ポインタアドレス
写像ロジック８６はＦＩＦＯ読み取り書き込みポインタ
に対するＲＡＭアドレス写像オフセットを生成する。
ック図５００を示し、ＧＲＦ８０、非同期送信ＦＩＦＯ
８２、および等時間間隔送信ＦＩＦＯ８４に関するＦＩ
ＦＯ操作を説明している。本発明のＦＩＦＯロジックは
リンク側クロック領域５０２とＰＣＩ側クロック領域５
０４とを含む。ＰＣＩ側クロック領域５０４、ＦＩＦＯ
制御ならびに状態レジスタ８８は実時間でＰＣＩバスイ
ンタフェースロジックにより書き込まれる。また、ＦＩ
ＦＯ制御器状態レジスタ８８はポインタアドレス写像ロ
ジック８６に対して入力を提供する。ポインタアドレス
写像ロジック８６はＦＩＦＯ読み取り書き込みポインタ
に対するＲＡＭアドレス写像オフセットを生成する。
【０１４２】二重ポートＲＡＭ５０１はＧＲＦ８０、非
同期送信ＦＩＦＯ８２、および等時間間隔送信ＦＩＦＯ
８４に対するデータ格納部となり、リンク側クロック領
域５０２とＰＣＩ側クロック領域５０４との間の境界部
に展開している。１つのＰＣＩ側クロック領域５０４、
クロック領域ポインタ翻訳ロジック５０６はＤＭＡＦＩ
ＦＯ占有状態ロジック５０８への入力を生成する。ＤＭ
Ａ ＦＩＦＯ占有状態ロジック５０８はＤＭＡロジック
信号５１０に対してＦＩＦＯ状態を生成する。１つのリ
ンク側クロック領域５０２、クロック領域ポインタ翻訳
ロジック５１２は、１３９４送信受信ロジック信号５１
６に対してＦＩＦＯ状態を生成する、１３９４ＦＩＦＯ
送信機および受信機占有状態ロジック５１４に対して入
力を提供する。
同期送信ＦＩＦＯ８２、および等時間間隔送信ＦＩＦＯ
８４に対するデータ格納部となり、リンク側クロック領
域５０２とＰＣＩ側クロック領域５０４との間の境界部
に展開している。１つのＰＣＩ側クロック領域５０４、
クロック領域ポインタ翻訳ロジック５０６はＤＭＡＦＩ
ＦＯ占有状態ロジック５０８への入力を生成する。ＤＭ
Ａ ＦＩＦＯ占有状態ロジック５０８はＤＭＡロジック
信号５１０に対してＦＩＦＯ状態を生成する。１つのリ
ンク側クロック領域５０２、クロック領域ポインタ翻訳
ロジック５１２は、１３９４送信受信ロジック信号５１
６に対してＦＩＦＯ状態を生成する、１３９４ＦＩＦＯ
送信機および受信機占有状態ロジック５１４に対して入
力を提供する。
【０１４３】二重ポートＲＡＭ５０１はマルチプレクサ
５１８およびマルチプレクサ５２０からアドレス入力を
受信する。マルチプレクサ５１８は汎用受信書き込みポ
インタ５２２、非同期送信読み取りポインタ５２４およ
び等時間間隔送信読み取りポインタ５２６から入力を受
信する。汎用受信書き込みポインタ５２２は１３９４受
信機およびアドレス写像ロジックとから制御を受ける。
非同期送信読み取りポインタ５２４および等時間間隔送
信読み取りポインタ５２６は１３９４受信機およびアド
レス写像ロジックとから制御を受ける。汎用受信書き込
みポインタ５２２、非同期送信読み取りポインタ５２４
および等時間間隔送信読み取りポインタ５２６からの出
力は、全て送信機および受信機占有状態ロジック５１
４、クロック領域ポインタ翻訳ロジック５０６およびマ
ルチプレクサ５１８に送られる。
５１８およびマルチプレクサ５２０からアドレス入力を
受信する。マルチプレクサ５１８は汎用受信書き込みポ
インタ５２２、非同期送信読み取りポインタ５２４およ
び等時間間隔送信読み取りポインタ５２６から入力を受
信する。汎用受信書き込みポインタ５２２は１３９４受
信機およびアドレス写像ロジックとから制御を受ける。
非同期送信読み取りポインタ５２４および等時間間隔送
信読み取りポインタ５２６は１３９４受信機およびアド
レス写像ロジックとから制御を受ける。汎用受信書き込
みポインタ５２２、非同期送信読み取りポインタ５２４
および等時間間隔送信読み取りポインタ５２６からの出
力は、全て送信機および受信機占有状態ロジック５１
４、クロック領域ポインタ翻訳ロジック５０６およびマ
ルチプレクサ５１８に送られる。
【０１４４】汎用受信ポインタ５２８、非同期送信書き
込みポインタ５３０、および等時間間隔送信書き込みポ
インタ５３２は全てＤＭＡロジックおよびアドレス写像
ロジックから制御を受ける。汎用受信ポインタ５２８、
非同期送信書き込みポインタ５３０、および等時間間隔
送信書き込みポインタ５３２は全てＤＭＡ ＦＩＦＯ状
態ロジック５０８、クロック領域ポインタ翻訳ロジック
５１２、およびマルチプレクサ５２０に出力を提供す
る。
込みポインタ５３０、および等時間間隔送信書き込みポ
インタ５３２は全てＤＭＡロジックおよびアドレス写像
ロジックから制御を受ける。汎用受信ポインタ５２８、
非同期送信書き込みポインタ５３０、および等時間間隔
送信書き込みポインタ５３２は全てＤＭＡ ＦＩＦＯ状
態ロジック５０８、クロック領域ポインタ翻訳ロジック
５１２、およびマルチプレクサ５２０に出力を提供す
る。
【０１４５】二重ポートＲＡＭ５０１はまた、１３９４
受信ロジックから３３ビットデータバス５３４経由でデ
ータ入力、リンククロック２５ＭＨｚ信号５３６、そし
て制御を線５３８経由で１３９４送信／受信ロジックか
ら受信する。また、１３９４送信／受信ロジック５３８
からの制御はリンク側アドレスマルチプレクサ５１８に
送られる。バイトパックロジック５４０はＤＭＡ読み取
りデータをホストメモリから、ＤＭＡロジックからの制
御を経由して受信し、出力を３３ビットデータバス５４
２上に提供し、これは二重ポートＲＡＭ５０１のＰＣＩ
側データ入力に送られる。バイトアンパックロジック５
４４は二重ポートＲＡＭ５０１ＰＣＩ側データ出力３３
ビットバス５４６からデータ出力を受信し、ホストメモ
リに対してＤＭＡ書き込みデータを提供する。また、Ｄ
ＭＡロジックからの制御はバイトアンパックロジック５
４４、マルチプレクサ５２０および二重ポートＲＡＭ５
０１に送られる。零から３３ＭＨｚＰＣＩクロック信号
は二重ポートＲＡＭ５０１に送られる。
受信ロジックから３３ビットデータバス５３４経由でデ
ータ入力、リンククロック２５ＭＨｚ信号５３６、そし
て制御を線５３８経由で１３９４送信／受信ロジックか
ら受信する。また、１３９４送信／受信ロジック５３８
からの制御はリンク側アドレスマルチプレクサ５１８に
送られる。バイトパックロジック５４０はＤＭＡ読み取
りデータをホストメモリから、ＤＭＡロジックからの制
御を経由して受信し、出力を３３ビットデータバス５４
２上に提供し、これは二重ポートＲＡＭ５０１のＰＣＩ
側データ入力に送られる。バイトアンパックロジック５
４４は二重ポートＲＡＭ５０１ＰＣＩ側データ出力３３
ビットバス５４６からデータ出力を受信し、ホストメモ
リに対してＤＭＡ書き込みデータを提供する。また、Ｄ
ＭＡロジックからの制御はバイトアンパックロジック５
４４、マルチプレクサ５２０および二重ポートＲＡＭ５
０１に送られる。零から３３ＭＨｚＰＣＩクロック信号
は二重ポートＲＡＭ５０１に送られる。
【０１４６】図２ならびに関連する説明文の中で行った
説明に関連して、ＦＩＦＯ、ＧＲＦ８０、非同期送信Ｆ
ＩＦＯ８２、および等時間間隔伝送ＦＩＦＯ８４の機能
に関する更に詳細な説明を以下に行う。
説明に関連して、ＦＩＦＯ、ＧＲＦ８０、非同期送信Ｆ
ＩＦＯ８２、および等時間間隔伝送ＦＩＦＯ８４の機能
に関する更に詳細な説明を以下に行う。
【０１４７】ＦＩＦＯ状態ロジック５１４および５１６
は各々の論理ＦＩＦＯに対する占有状態を生成するのに
必要なロジックを実行する。ＰＣＩ側ＦＩＦＯ状態を計
算する際に、リンクからＰＣＩクロック領域への翻訳ロ
ジックは、ＦＩＦＯのリンク側上の各ポインタの現在値
をサンプリングし、これらのサンプルをもとにリンクク
ロック領域からＰＣＩクロック領域への翻訳を行う。各
々の翻訳されたリンク側ポインタは、その対応するＰＣ
Ｉ側ポインタと比較され、各ＦＩＦＯの占有状態が生成
される。この状態はＤＭＡロジックで使用されて、ホス
トメモリとＦＩＦＯとの間のデータ転送のペースがとら
れる。同様にリンク側ＦＩＦＯ状態を計算する際に、Ｐ
ＣＩからリンククロック領域への翻訳ロジックは、ＦＩ
ＦＯのＰＣＩ側上の各ポインタの現在値をサンプリング
し、これらのサンプルのＰＣＩクロック領域からリンク
クロック領域への翻訳を行う。各々の翻訳されたＰＣＩ
側ポインタは、その対応するリンク側ポインタと比較さ
れ、各ＦＩＦＯの占有状態が計算される。この状態は１
３９４送信／受信ロジックで用いられ、１３９４バスと
ＦＩＦＯとの間のデータ転送のペースがとられる。
は各々の論理ＦＩＦＯに対する占有状態を生成するのに
必要なロジックを実行する。ＰＣＩ側ＦＩＦＯ状態を計
算する際に、リンクからＰＣＩクロック領域への翻訳ロ
ジックは、ＦＩＦＯのリンク側上の各ポインタの現在値
をサンプリングし、これらのサンプルをもとにリンクク
ロック領域からＰＣＩクロック領域への翻訳を行う。各
々の翻訳されたリンク側ポインタは、その対応するＰＣ
Ｉ側ポインタと比較され、各ＦＩＦＯの占有状態が生成
される。この状態はＤＭＡロジックで使用されて、ホス
トメモリとＦＩＦＯとの間のデータ転送のペースがとら
れる。同様にリンク側ＦＩＦＯ状態を計算する際に、Ｐ
ＣＩからリンククロック領域への翻訳ロジックは、ＦＩ
ＦＯのＰＣＩ側上の各ポインタの現在値をサンプリング
し、これらのサンプルのＰＣＩクロック領域からリンク
クロック領域への翻訳を行う。各々の翻訳されたＰＣＩ
側ポインタは、その対応するリンク側ポインタと比較さ
れ、各ＦＩＦＯの占有状態が計算される。この状態は１
３９４送信／受信ロジックで用いられ、１３９４バスと
ＦＩＦＯとの間のデータ転送のペースがとられる。
【０１４８】バイトパックロジック５４０はホストメモ
リからの全クウォドレットデータ読み取りを、バイト単
位で整列されたアドレス上に動作中ＤＭＡチャンネル経
由で集合させるロジックを実行する。このロジックは好
適に４つの８ビット幅レジスタと４つの８対１マルチプ
レクサとを含む。各レジスタとマルチプレクサとの対は
１つのバイト列に対応する。各レジスタの入力は入力バ
イト列に接続され、これは動作中ＤＭＡチャンネルによ
ってホストメモリに切り替えられる。各マルチプレクサ
の出力は出力バイト列に接続され、これはＦＩＦＯを駆
動する。各々の８対１マルチプレクサに対して、４つの
入力は１対１対応で各レジスタ出力に接続される。残り
の４つの入力は１対１対応で各レジスタ入力に接続され
る。この構成により４つの入力バイト列からのビット配
列ＤＭＡ読み取りデータを異なる順序で４つの出力バイ
ト列に切り替えることが可能となる。バイト列マルチプ
レクサの制御は動作中ＤＭＡ読み取りチャンネルで行わ
れる。
リからの全クウォドレットデータ読み取りを、バイト単
位で整列されたアドレス上に動作中ＤＭＡチャンネル経
由で集合させるロジックを実行する。このロジックは好
適に４つの８ビット幅レジスタと４つの８対１マルチプ
レクサとを含む。各レジスタとマルチプレクサとの対は
１つのバイト列に対応する。各レジスタの入力は入力バ
イト列に接続され、これは動作中ＤＭＡチャンネルによ
ってホストメモリに切り替えられる。各マルチプレクサ
の出力は出力バイト列に接続され、これはＦＩＦＯを駆
動する。各々の８対１マルチプレクサに対して、４つの
入力は１対１対応で各レジスタ出力に接続される。残り
の４つの入力は１対１対応で各レジスタ入力に接続され
る。この構成により４つの入力バイト列からのビット配
列ＤＭＡ読み取りデータを異なる順序で４つの出力バイ
ト列に切り替えることが可能となる。バイト列マルチプ
レクサの制御は動作中ＤＭＡ読み取りチャンネルで行わ
れる。
【０１４９】バイトアンパックロジック５４４は、ホス
トメモリにバイト単位で整列されたアドレス上に動作中
ＤＭＡチャンネル経由で、書き込むためにＦＩＦＯから
個々の選択可能なバイトへクウォドレットデータ読み取
りを解体するために必要なロジックを実行する。このロ
ジックは４つの８ビット幅レジスタと４つの８対１マル
チプレクサとで構成される。各レジスタとマルチプレク
サとの対は１つのバイト列に対応する。各レジスタの入
力は入力バイト列に接続され、これはＦＩＦＯから駆動
される。各マルチプレクサの出力は出力バイト列に接続
され、これはＤＭＡチャンネルによってホストメモリに
切り替えられる。各々の８対１マルチプレクサに対して
４つの入力が１対１対応で各レジスタ出力に接続され
る。残りの４つの入力は１対１対応で各レジスタ入力に
接続される。この構成でＦＩＦＯからのクウォドレット
読み取りを異なる順序で出力バイト列上に切り替えるこ
とが可能となる。バイト列マルチプレクサの制御は動作
中ＤＭＡ書き込みチャンネルによって行われる。
トメモリにバイト単位で整列されたアドレス上に動作中
ＤＭＡチャンネル経由で、書き込むためにＦＩＦＯから
個々の選択可能なバイトへクウォドレットデータ読み取
りを解体するために必要なロジックを実行する。このロ
ジックは４つの８ビット幅レジスタと４つの８対１マル
チプレクサとで構成される。各レジスタとマルチプレク
サとの対は１つのバイト列に対応する。各レジスタの入
力は入力バイト列に接続され、これはＦＩＦＯから駆動
される。各マルチプレクサの出力は出力バイト列に接続
され、これはＤＭＡチャンネルによってホストメモリに
切り替えられる。各々の８対１マルチプレクサに対して
４つの入力が１対１対応で各レジスタ出力に接続され
る。残りの４つの入力は１対１対応で各レジスタ入力に
接続される。この構成でＦＩＦＯからのクウォドレット
読み取りを異なる順序で出力バイト列上に切り替えるこ
とが可能となる。バイト列マルチプレクサの制御は動作
中ＤＭＡ書き込みチャンネルによって行われる。
【０１５０】本発明を詳細に渡って説明してきたが、種
々の変更、代入および改造が添付の請求項で定義された
本発明の精神ならびに範囲から逸脱することなく実行で
きることを理解されたい。
々の変更、代入および改造が添付の請求項で定義された
本発明の精神ならびに範囲から逸脱することなく実行で
きることを理解されたい。
【０１５１】以上の説明に関して更に以下の項を開示す
る。 （１）データ通信チャンネルを通してデータパケットを
割り当てるための方法であって、データパケットの少な
くとも一部をデータパケット比較回路に受信し、前記デ
ータパケットの少なくとも前記一部を予め定められた一
致データセットと比較し、少なくとも前記一部を、少な
くともひとつのデータ通信チャンネルに対応するプログ
ラム的に可変のデータフィールドを含む前記一致データ
セットにセットし、前記少なくとも前記一部と前記一致
データセットとの間に、予め定められた対応が生じた場
合に、チャンネル選択信号を前記少なくともひとつのデ
ータ通信チャンネルに誘導する、ステップを含む方法。
る。 （１）データ通信チャンネルを通してデータパケットを
割り当てるための方法であって、データパケットの少な
くとも一部をデータパケット比較回路に受信し、前記デ
ータパケットの少なくとも前記一部を予め定められた一
致データセットと比較し、少なくとも前記一部を、少な
くともひとつのデータ通信チャンネルに対応するプログ
ラム的に可変のデータフィールドを含む前記一致データ
セットにセットし、前記少なくとも前記一部と前記一致
データセットとの間に、予め定められた対応が生じた場
合に、チャンネル選択信号を前記少なくともひとつのデ
ータ通信チャンネルに誘導する、ステップを含む方法。
【０１５２】（２）第１項記載の方法に於いて、前記デ
ータパケットが複数の同様のデータパケットに関連し、
前記複数のデータパケットは同様にそれぞれの一致デー
タセットと比較されるそれぞれのデータパケット部分を
有し、複数のそれぞれのチャンネル選択信号を少なくと
もひとつのデータ通信チャンネルに誘導する、前記方法
が更に：前記チャンネル選択信号および前記複数のそれ
ぞれのチャンネル選択信号を優先順位符号化回路に受信
し；前記チャンネル選択信号と前記複数のそれぞれのチ
ャンネル選択信号の少なくともひとつを、少なくともひ
とつのデータ通信チャンネルに前記チャンネル選択信号
と前記複数のそれぞれのチャンネル選択信号との組み合
わせに関連した、予め定められた優先順位データに従っ
て誘導する、以上の手順を含む前記方法。
ータパケットが複数の同様のデータパケットに関連し、
前記複数のデータパケットは同様にそれぞれの一致デー
タセットと比較されるそれぞれのデータパケット部分を
有し、複数のそれぞれのチャンネル選択信号を少なくと
もひとつのデータ通信チャンネルに誘導する、前記方法
が更に：前記チャンネル選択信号および前記複数のそれ
ぞれのチャンネル選択信号を優先順位符号化回路に受信
し；前記チャンネル選択信号と前記複数のそれぞれのチ
ャンネル選択信号の少なくともひとつを、少なくともひ
とつのデータ通信チャンネルに前記チャンネル選択信号
と前記複数のそれぞれのチャンネル選択信号との組み合
わせに関連した、予め定められた優先順位データに従っ
て誘導する、以上の手順を含む前記方法。
【０１５３】（３）第２項記載の方法が更に、前記チャ
ンネル選択信号と前記複数のそれぞれのチャンネル選択
信号とを組み合わせ、論理的にＯＲを取られた比較器一
致信号を前記データ通信チャンネルに関連した受信機制
御ロジックに対して生成する手順を含む、前記方法。
ンネル選択信号と前記複数のそれぞれのチャンネル選択
信号とを組み合わせ、論理的にＯＲを取られた比較器一
致信号を前記データ通信チャンネルに関連した受信機制
御ロジックに対して生成する手順を含む、前記方法。
【０１５４】（４）第１項記載の方法に於いて、前記比
較手順が更にワード０フィールド選択レジスタ内容とワ
ード０比較値レジスタ内容とを比較する手順を含む、前
記方法。
較手順が更にワード０フィールド選択レジスタ内容とワ
ード０比較値レジスタ内容とを比較する手順を含む、前
記方法。
【０１５５】（５）第１項記載の方法に於いて、前記比
較手順が更にワード１フィールド選択レジスタ内容とワ
ード１比較値レジスタ内容とを比較する手順を含む、前
記方法。
較手順が更にワード１フィールド選択レジスタ内容とワ
ード１比較値レジスタ内容とを比較する手順を含む、前
記方法。
【０１５６】（６）第１項記載の方法に於いて、前記比
較手順が更に入力データパケットのワード０とワード１
とを含む前記データパケットの前記部分と一致データセ
ットとを比較する手順を含む、前記方法。
較手順が更に入力データパケットのワード０とワード１
とを含む前記データパケットの前記部分と一致データセ
ットとを比較する手順を含む、前記方法。
【０１５７】（７）第１項記載の方法に於いて、前記比
較手順が更に前記データパケットの前記部分と一致デー
タセットとを比較する手順を含み、前記一致データセッ
トがワード０とワード１の期待値を含む、前記方法。
較手順が更に前記データパケットの前記部分と一致デー
タセットとを比較する手順を含み、前記一致データセッ
トがワード０とワード１の期待値を含む、前記方法。
【０１５８】（８）１つのデータパケットを１つのデー
タ通信チャンネルに割り当てるためのＤＭＡチャンネル
受信パケット比較器回路であって、データパケットの少
なくとも一部をデータパケット比較回路内に受信する、
受信比較器と；前記受信比較器と関連し、少なくとも前
記一部を予め定められた一致データセットと比較し、少
なくとも前記一部を、少なくともひとつのデータ通信チ
ャンネルに対応するプログラム的に可変のデータフィー
ルドを含む前記一致データセットにセットすることで比
較するための比較回路と、前記少なくとも前記部分と前
記一致データセットとの間に、予め定められた対応が生
じた場合に、チャンネル選択信号を前記少なくともひと
つのデータチャンネルに誘導するための誘導回路とを含
む前記ＤＭＡチャンネル受信パケット比較器回路。
タ通信チャンネルに割り当てるためのＤＭＡチャンネル
受信パケット比較器回路であって、データパケットの少
なくとも一部をデータパケット比較回路内に受信する、
受信比較器と；前記受信比較器と関連し、少なくとも前
記一部を予め定められた一致データセットと比較し、少
なくとも前記一部を、少なくともひとつのデータ通信チ
ャンネルに対応するプログラム的に可変のデータフィー
ルドを含む前記一致データセットにセットすることで比
較するための比較回路と、前記少なくとも前記部分と前
記一致データセットとの間に、予め定められた対応が生
じた場合に、チャンネル選択信号を前記少なくともひと
つのデータチャンネルに誘導するための誘導回路とを含
む前記ＤＭＡチャンネル受信パケット比較器回路。
【０１５９】（９）第８項記載のＤＭＡチャンネル受信
パケット比較器回路に於いて、前記データパケットが複
数の同様のデータパケットに関連し、前記複数のデータ
パケットは同様にそれぞれの一致データセットと比較さ
れるそれぞれのデータパケット部分を有し、複数のそれ
ぞれのチャンネル選択信号を少なくともひとつのデータ
通信チャンネルに誘導する、前記ＤＭＡチャンネル受信
パケット比較器回路が更に：前記チャンネル選択信号お
よび前記複数のそれぞれのチャンネル選択信号を受信す
るための優先順位符号化器と；前記優先順位符号化器に
関連し、前記チャンネル選択信号と前記複数のそれぞれ
のチャンネル選択信号の少なくともひとつを、少なくと
もひとつのデータ通信チャンネルに前記チャンネル選択
信号と前記複数のそれぞれのチャンネル選択信号との組
み合わせに関連した、予め定められた優先順位データに
従って誘導する誘導回路とを含む、前記ＤＭＡチャンネ
ル受信パケット比較器回路。
パケット比較器回路に於いて、前記データパケットが複
数の同様のデータパケットに関連し、前記複数のデータ
パケットは同様にそれぞれの一致データセットと比較さ
れるそれぞれのデータパケット部分を有し、複数のそれ
ぞれのチャンネル選択信号を少なくともひとつのデータ
通信チャンネルに誘導する、前記ＤＭＡチャンネル受信
パケット比較器回路が更に：前記チャンネル選択信号お
よび前記複数のそれぞれのチャンネル選択信号を受信す
るための優先順位符号化器と；前記優先順位符号化器に
関連し、前記チャンネル選択信号と前記複数のそれぞれ
のチャンネル選択信号の少なくともひとつを、少なくと
もひとつのデータ通信チャンネルに前記チャンネル選択
信号と前記複数のそれぞれのチャンネル選択信号との組
み合わせに関連した、予め定められた優先順位データに
従って誘導する誘導回路とを含む、前記ＤＭＡチャンネ
ル受信パケット比較器回路。
【０１６０】（１０）第９項記載のＤＭＡチャンネル受
信パケット比較器回路が更に、前記チャンネル選択信号
と前記複数のそれぞれのチャンネル選択信号とを組み合
わせ、論理的にＯＲを取られた比較器一致信号を前記デ
ータ通信チャンネルに関連した受信機制御ロジックに対
して生成するための回路を含む、前記ＤＭＡチャンネル
受信パケット比較器回路。
信パケット比較器回路が更に、前記チャンネル選択信号
と前記複数のそれぞれのチャンネル選択信号とを組み合
わせ、論理的にＯＲを取られた比較器一致信号を前記デ
ータ通信チャンネルに関連した受信機制御ロジックに対
して生成するための回路を含む、前記ＤＭＡチャンネル
受信パケット比較器回路。
【０１６１】（１１）第８項記載のＤＭＡチャンネル受
信パケット比較器回路に於いて、前記比較回路が更にワ
ード０フィールド選択レジスタ内容とワード０比較値レ
ジスタ内容とを比較する回路を含む、前記ＤＭＡチャン
ネル受信パケット比較器回路。
信パケット比較器回路に於いて、前記比較回路が更にワ
ード０フィールド選択レジスタ内容とワード０比較値レ
ジスタ内容とを比較する回路を含む、前記ＤＭＡチャン
ネル受信パケット比較器回路。
【０１６２】（１２）第９項記載のＤＭＡチャンネル受
信パケット比較器回路に於いて、前記比較回路が更にワ
ード１フィールド選択レジスタ内容とワード１比較値レ
ジスタ内容とを比較する回路を含む、前記ＤＭＡチャン
ネル受信パケット比較器回路。
信パケット比較器回路に於いて、前記比較回路が更にワ
ード１フィールド選択レジスタ内容とワード１比較値レ
ジスタ内容とを比較する回路を含む、前記ＤＭＡチャン
ネル受信パケット比較器回路。
【０１６３】（１３）第８項記載のＤＭＡチャンネル受
信パケット比較器回路に於いて、前記比較回路が更に入
力データパケットのワード０とワード１とを含む前記デ
ータパケットの前記部分と一致データセットとを比較す
る回路を含む、前記ＤＭＡチャンネル受信パケット比較
器回路。
信パケット比較器回路に於いて、前記比較回路が更に入
力データパケットのワード０とワード１とを含む前記デ
ータパケットの前記部分と一致データセットとを比較す
る回路を含む、前記ＤＭＡチャンネル受信パケット比較
器回路。
【０１６４】（１４）第８項記載のＤＭＡチャンネル受
信パケット比較器回路に於いて、前記比較回路が更に前
記データパケットの前記部分と一致データセットとを比
較する回路を含み、前記位置データセットがワード０と
ワード１の期待値を含む、前記ＤＭＡチャンネル受信パ
ケット比較器回路。
信パケット比較器回路に於いて、前記比較回路が更に前
記データパケットの前記部分と一致データセットとを比
較する回路を含み、前記位置データセットがワード０と
ワード１の期待値を含む、前記ＤＭＡチャンネル受信パ
ケット比較器回路。
【０１６５】（１５）パーソナルコンピュータシステム
であって、データパケット転送バスを採用した少なくと
もひとつの周辺機器と、ＰＣＩバスを含むホストＣＰＵ
と、前記ＰＣＩバスと前記周辺機器との間のインタフェ
ースを行うＰＣＩインタフェース機器であって、該ＰＣ
Ｉインタフェース機器はデータパケットをデータ通信チ
ャンネルに割り当てるためのＤＭＡチャンネル受信パケ
ット比較器回路を含む、前記ＰＣＩインタフェース機器
とを含む、コンピュータと、データパケットの少なくと
も一部をデータパケット比較回路の中に受信するための
受信比較器と、前記受信比較器と関連し、前記データパ
ケットの少なくとも前記一部を予め定められた一致デー
タセットと比較し、少なくとも前記一部を、少なくとも
ひとつのデータ通信チャンネルに対応するプログラム的
に可変のデータフィールドを含む前記一致データセット
にセットする比較回路と、前記少なくとも前記一部と前
記一致データセットとの間に、予め定められた対応が生
じた場合に、チャンネル選択信号を前記少なくともひと
つのデータチャンネルに誘導するための誘導回路とを含
む、前記パーソナルコンピュータシステム。
であって、データパケット転送バスを採用した少なくと
もひとつの周辺機器と、ＰＣＩバスを含むホストＣＰＵ
と、前記ＰＣＩバスと前記周辺機器との間のインタフェ
ースを行うＰＣＩインタフェース機器であって、該ＰＣ
Ｉインタフェース機器はデータパケットをデータ通信チ
ャンネルに割り当てるためのＤＭＡチャンネル受信パケ
ット比較器回路を含む、前記ＰＣＩインタフェース機器
とを含む、コンピュータと、データパケットの少なくと
も一部をデータパケット比較回路の中に受信するための
受信比較器と、前記受信比較器と関連し、前記データパ
ケットの少なくとも前記一部を予め定められた一致デー
タセットと比較し、少なくとも前記一部を、少なくとも
ひとつのデータ通信チャンネルに対応するプログラム的
に可変のデータフィールドを含む前記一致データセット
にセットする比較回路と、前記少なくとも前記一部と前
記一致データセットとの間に、予め定められた対応が生
じた場合に、チャンネル選択信号を前記少なくともひと
つのデータチャンネルに誘導するための誘導回路とを含
む、前記パーソナルコンピュータシステム。
【０１６６】（１６）第１５項記載のパーソナルコンピ
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に、前記チャンネル選択信号と前
記複数のそれぞれのチャンネル選択信号とを組み合わ
せ、論理的にＯＲを取られた比較器一致信号を前記デー
タ通信チャンネルに関連した受信機制御ロジックに対し
て生成するための回路を含む、前記パーソナルコンピュ
ータシステム。
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に、前記チャンネル選択信号と前
記複数のそれぞれのチャンネル選択信号とを組み合わ
せ、論理的にＯＲを取られた比較器一致信号を前記デー
タ通信チャンネルに関連した受信機制御ロジックに対し
て生成するための回路を含む、前記パーソナルコンピュ
ータシステム。
【０１６７】（１７）第１５項記載のパーソナルコンピ
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更にワード０フィールド選択レジス
タ内容とワード０比較値レジスタ内容とを比較する回路
を含む、前記パーソナルコンピュータシステム。
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更にワード０フィールド選択レジス
タ内容とワード０比較値レジスタ内容とを比較する回路
を含む、前記パーソナルコンピュータシステム。
【０１６８】（１８）第１５項記載のパーソナルコンピ
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更にワード１フィールド選択レジス
タ内容とワード１比較値レジスタ内容とを比較する回路
を含む、前記パーソナルコンピュータシステム。
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更にワード１フィールド選択レジス
タ内容とワード１比較値レジスタ内容とを比較する回路
を含む、前記パーソナルコンピュータシステム。
【０１６９】（１９）第１５項記載のパーソナルコンピ
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に入力データパケットのワード０
とワード１とを含む前記データパケットの前記部分と一
致データセットとを比較する回路を含む、前記パーソナ
ルコンピュータシステム。
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に入力データパケットのワード０
とワード１とを含む前記データパケットの前記部分と一
致データセットとを比較する回路を含む、前記パーソナ
ルコンピュータシステム。
【０１７０】（２０）第１５項記載のパーソナルコンピ
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に前記データパケットの前記部分
と一致データセットとを比較する回路を含み、前記位置
データセットがワード０とワード１の期待値を含む、前
記パーソナルコンピュータシステム。
ュータシステムに於いて、前記ＤＭＡチャンネル受信パ
ケット比較器回路が更に前記データパケットの前記部分
と一致データセットとを比較する回路を含み、前記位置
データセットがワード０とワード１の期待値を含む、前
記パーソナルコンピュータシステム。
【０１７１】（２１）ＰＣＩインタフェースＡＳＩＣ２
０のＤＭＡチャンネル受信パケット比較器ロジック７４
はデータパケット１０６にデータ通信チャンネルを割り
当て、データパケットの少なくとも一部１０８をデータ
パケット比較回路１１０に受信するための、ＤＭＡチャ
ンネル比較器ロジック１１０を含む。データパケット比
較回路１２０はデータパケットの少なくとも一部１０８
と予め定められた一致データセット１２２とを比較す
る。部分１０８と一致データセット１２２とは少なくと
もひとつのデータ通信チャンネル１１７，１１９，１２
１，１２３に対応する、プログラム的に変更可能なデー
タフィールドＷＤ０，ＷＤ１を形成する。部分１０８と
一致データセット１２２との間に予め定められた対応が
生じた場合は、チャンネル選択信号１１７，１１９，１
２１，１２３が優先順位符号化器１２５に送られる。
０のＤＭＡチャンネル受信パケット比較器ロジック７４
はデータパケット１０６にデータ通信チャンネルを割り
当て、データパケットの少なくとも一部１０８をデータ
パケット比較回路１１０に受信するための、ＤＭＡチャ
ンネル比較器ロジック１１０を含む。データパケット比
較回路１２０はデータパケットの少なくとも一部１０８
と予め定められた一致データセット１２２とを比較す
る。部分１０８と一致データセット１２２とは少なくと
もひとつのデータ通信チャンネル１１７，１１９，１２
１，１２３に対応する、プログラム的に変更可能なデー
タフィールドＷＤ０，ＷＤ１を形成する。部分１０８と
一致データセット１２２との間に予め定められた対応が
生じた場合は、チャンネル選択信号１１７，１１９，１
２１，１２３が優先順位符号化器１２５に送られる。
【図１】本発明を組み入れたパーソナルコンピュータ環
境の動作概要図を図示する。
境の動作概要図を図示する。
【図２】本発明の機能ロジックの一般的動作概要図を示
す。
す。
【図３】本発明の比較ロジックの概念図を図示する。
【図４】本発明の比較ロジックの更に詳細な概念表現を
示す。
示す。
【図５】本発明のパケット受信機ロジックのヘッダ比較
機能の更に詳細を図示する。
機能の更に詳細を図示する。
【図６】本発明に適用される一致データセットフィール
ドとして考えられるデータ値を図示する。
ドとして考えられるデータ値を図示する。
【図７】本発明に適用される一致データセットフィール
ドとして考えられるデータ値を図示する。
ドとして考えられるデータ値を図示する。
【図８】本発明に適用される一致データセットフィール
ドとして考えられるデータ値を図示する。
ドとして考えられるデータ値を図示する。
【図９】本発明に適用される一致データセットフィール
ドとして考えられるデータ値を図示する。
ドとして考えられるデータ値を図示する。
【図１０】本発明のプログラム可能選択的書き込み可能
データフリップフロップのひとつの実施例を図示する。
データフリップフロップのひとつの実施例を図示する。
【図１１】本発明のプログラム可能ビット選択機能を実
現するための、アドレスフィールド例を示す。
現するための、アドレスフィールド例を示す。
【図１２】時分割多重処理されている直接メモリアクセ
ス、多重チャンネル環境の図を示し、本発明のＤＭＡ命
令処理動作を図示する。
ス、多重チャンネル環境の図を示し、本発明のＤＭＡ命
令処理動作を図示する。
【図１３】現時点で動作中のチャンネルに基づく優先順
位の割り当てを図示する表を示す。
位の割り当てを図示する表を示す。
【図１４】自動ブート機能に適用可能な、本発明のイン
タフェース装置構造の一部を示す。
タフェース装置構造の一部を示す。
【図１５】図１４の自動ブートピンが動作中状態にセッ
トされた際の、内部ＰＣＩアドレスバスのビット３１及
び３０に対応するＰＣＩマスタバス命令の表を示す。
トされた際の、内部ＰＣＩアドレスバスのビット３１及
び３０に対応するＰＣＩマスタバス命令の表を示す。
【図１６】本発明のローカルバスインタフェースをブロ
ック図形式で示す。
ック図形式で示す。
【図１７】水平および垂直同期信号を検出するための本
発明のインタフェース装置のロジックを図式的に示す。
発明のインタフェース装置のロジックを図式的に示す。
【図１８】単一データパケットを単一走査線へ誘導する
操作を含む、本発明の別の機能を図示する。
操作を含む、本発明の別の機能を図示する。
【図１９】単一データパケットを多重ビデオ走査線に写
像するための、本実施例の動作を示す。
像するための、本実施例の動作を示す。
【図２０】本発明のＤＭＡパケット処理装置で使用され
るパケット制御リストデータ構造ならびにデータバッフ
ァのメモリマップを図示する。
るパケット制御リストデータ構造ならびにデータバッフ
ァのメモリマップを図示する。
【図２１】ＤＭＡ機械の部分的流れ図を示し、本発明の
パケット処理装置動作を図示する。
パケット処理装置動作を図示する。
【図２２】ＤＭＡ機械の部分的流れ図を示し、本発明の
パケット処理装置動作を図示する。
パケット処理装置動作を図示する。
【図２３】ＤＭＡ機械の部分的流れ図を示し、本発明の
パケット処理装置動作を図示する。
パケット処理装置動作を図示する。
【図２４】ＤＭＡ機械の部分的流れ図を示し、本発明の
非同期送信動作を図示する。
非同期送信動作を図示する。
【図２５】ＤＭＡ機械の部分的流れ図を示し、本発明の
非同期送信動作を図示する。
非同期送信動作を図示する。
【図２６】ＤＭＡ機械の部分的流れ図を示し、本発明の
非同期送信動作を図示する。
非同期送信動作を図示する。
【図２７】ＤＭＡ機械の部分的流れ図を示し、本発明の
等時間間隔送信動作を図示する。
等時間間隔送信動作を図示する。
【図２８】本発明の補助機能流れ図の例を示す。
【図２９】本発明の補助機能流れ図の例を示す。
【図３０】ＤＭＡ機械の部分的流れ図を示し、本発明の
ローカルバス／ＰＣＩバス相互通信動作を図示する。
ローカルバス／ＰＣＩバス相互通信動作を図示する。
【図３１】本発明のＦＩＦＯ回路の中で生じる機能の、
高いレベルでの概念図である。
高いレベルでの概念図である。
【図３２】本発明のＦＩＦＯ回路の中で生じる機能の、
高いレベルでの概念図である。
高いレベルでの概念図である。
１０ パーソナルコンピュータ環境 １２ パーソナルコンピュータ １４ 周辺機器 １６ インタフェースバス １８ ３ポート物理層インタフェース ２０ ＰＣＩインタフェースＡＳＩＣ ２２ シリアルＥＰＲＯＭ ２４ ＰＣＩバス ２６ 補助ポートローカルバス ２８ ローカルバス ３０、３１ アドレスビット ３４ ＰＣＩホストブリッジ ３６ フラッシュＰＲＯＭ ３８ （ＤＭＡ）チャンネル制御静的ＲＡＭ（ＳＲＡ
Ｍ） ４０ 使用者定義機能（ＡＵＸ） ４２ ビデオ入出力用ズームビデオ（ＺＶ）ポート ４６ ローカルメモリ ４８ ＣＤ ＲＯＭ装置 ５０ レーザプリンタ ５２ デスクトップカメラ ５６ ビデオケーブルセットトップボックス ６０ ＰＣＩバスロジック ６２ シリアルＥＰＲＯＭインタフェース ６４ ＰＣＩマスタロジック ６６ ＰＣＩスレーブロジック ６８ ＰＣＩ構成制御ならびに状態レジスタ ７０ ローカルバスインタフェースロジック ７２ ＤＭＡロジック ７４ ＤＭＡエンジン ７６ ＤＭＡ制御ならびに状態レジスタ ７８ ＦＩＦＯロジック ８０ 汎用受信ＦＩＦＯ ８２ 非同期伝送ＦＩＦＯ ８４ 等時間間隔伝送ＦＩＦＯ ８６ ポインタアドレス写像ロジック ８８ ＦＩＦＯ制御ならびに状態レジスタ ９０ リンク層制御ロジック ９２ 制御ならびに状態レジスタ ９４ 周期監視ロジック ９６ 周期タイマロジック ９８ パケット伝送制御ロジック １００ ＣＲＣロジック １０２ パケット受信機制御ロジック １０４ 物理リンクインタフェースロジック １０６ 受信データ １１０ ＤＭＡヘッダ比較レジスタおよびロジック １２０ ＤＭＡチャンネルヘッダ比較ロジック １２８ 優先順位符号化器 １２９ 論理ＯＲ回路 １３６ 行き先ＩＤ比較ロジック １４０ 転送コード比較ロジック １４４、１４６ 比較ロジック １５０ ＡＮＤ機能 １６０ 転送コード １６２ 非同期ヘッダ １６４ 転送コードビット １６６ 等時間間隔ヘッダ ２５０ レジスタ書き込み回路 ２５２ 汎用Ｉ／Ｏ（ＧＰＩＯ）書き込みデータ入力 ２５４ データフリップフロップ ２５６ クロック信号 ２５８ 書き込み可能入力 ２６０ ＡＮＤ機能 ２６２ ＧＰＩＯアドレス了承信号 ２６４ 書き込み標準信号 ２６６ ＧＰＩＯアドレスビット入力 ３００ ＤＭＡ命令処理環境 ３０２ ＰＣＩレジスタ書き込みデータ ３０４ マルチプレクサ ３０６ ＤＭＡレジスタ書き込みデータ ３１０ ＤＭＡレジスタ ３１２ 前回アドレスまたは暫定フィールド ３１４ パケット制御リスト開始アドレスレジスタ ３１６ ＤＭＡバッファ開始アドレスレジスタ ３２０ ＤＭＡ状態レジスタ ３２２ ＤＭＡ制御レジスタ ３２４ 現ＤＭＡ状態レジスタ ３２６ 準備完了ビット ３２８ ＤＭＡレジスタ書き込み調停選択回路 ３３０ ＰＣＩスレーブ信号 ３３２ ＰＣＩマスタ信号 ３３４ ＤＭＡＰＣＩマスタ周期入力 ３３６ スレーブ終了入力 ３４０ ＤＭＡチャンネル調停器 ３４２ ロックチャンネル入力 ３４４ マルチプレクサ ３４６ マルチプレクサ ３４８ スレーブレジスタ読み込みアドレス入力 ３５０ ＤＭＡレジスタ読み取りデータ出力 ３７０ 自動ブート入力 ３９０ ローカルバスインタフェースブロック ３９２ ローカルバス構成レジスタ ３９４ ズームビデオ（ＺＶ）復号インタフェースブロ
ック ３９６ ＺＶ機械 ３９８ アドレス／データ／ビット可能化保持レジスタ ４００ ローカルバスインタフェース状態機械 ４０２ スレーブ確認肯定割り込みブロック ４１０ ズームポートアドレスマップ ４１２ 等時間間隔パケットヘッダ ４１４ 等時間間隔パケットデータ ４１６ メモリ空間 ４４０ ズームビデオ等時間間隔パケット ４５０ ＰＣＩ待ち行列 ４５２ 開始アドレス ４５４ ダミーパケット制御リスト ４５６ 転送命令パケット制御リスト ４８０ ＤＭＡレジスタ ４８４ 条件成立時の行き先アドレス ５０１ 二重ポートＲＡＭ ５０２ リンク側クロック領域 ５０４ ＰＣＩ側クロック領域 ５０６ クロック領域ポインタ翻訳ロジック ５０８ ＤＭＡ ＦＩＦＯ占有状態ロジック ５１０ ＤＭＡロジック信号 ５１２ クロック領域ポインタ翻訳ロジック ５１４ 送信機および受信機占有状態ロジック ５１６ １３９４送信受信ロジック信号 ５１８ マルチプレクサ ５２０ マルチプレクサ ５２２ 汎用受信書き込みポインタ ５２４ 非同期送信読み取りポインタ ５２６ 等時間間隔送信読み取りポインタ ５２８ 汎用受信ポインタ ５３０ 非同期送信書き込みポインタ ５３２ 等時間間隔送信書き込みポインタ ５３６ リンククロック２５ＭＨｚ信号 ５３８ １３９４送信／受信ロジック ５４０ バイトパックロジック ５４２ ３３ビットデータバス ５４６ ＰＣＩ側データ出力３３ビットバス
Ｍ） ４０ 使用者定義機能（ＡＵＸ） ４２ ビデオ入出力用ズームビデオ（ＺＶ）ポート ４６ ローカルメモリ ４８ ＣＤ ＲＯＭ装置 ５０ レーザプリンタ ５２ デスクトップカメラ ５６ ビデオケーブルセットトップボックス ６０ ＰＣＩバスロジック ６２ シリアルＥＰＲＯＭインタフェース ６４ ＰＣＩマスタロジック ６６ ＰＣＩスレーブロジック ６８ ＰＣＩ構成制御ならびに状態レジスタ ７０ ローカルバスインタフェースロジック ７２ ＤＭＡロジック ７４ ＤＭＡエンジン ７６ ＤＭＡ制御ならびに状態レジスタ ７８ ＦＩＦＯロジック ８０ 汎用受信ＦＩＦＯ ８２ 非同期伝送ＦＩＦＯ ８４ 等時間間隔伝送ＦＩＦＯ ８６ ポインタアドレス写像ロジック ８８ ＦＩＦＯ制御ならびに状態レジスタ ９０ リンク層制御ロジック ９２ 制御ならびに状態レジスタ ９４ 周期監視ロジック ９６ 周期タイマロジック ９８ パケット伝送制御ロジック １００ ＣＲＣロジック １０２ パケット受信機制御ロジック １０４ 物理リンクインタフェースロジック １０６ 受信データ １１０ ＤＭＡヘッダ比較レジスタおよびロジック １２０ ＤＭＡチャンネルヘッダ比較ロジック １２８ 優先順位符号化器 １２９ 論理ＯＲ回路 １３６ 行き先ＩＤ比較ロジック １４０ 転送コード比較ロジック １４４、１４６ 比較ロジック １５０ ＡＮＤ機能 １６０ 転送コード １６２ 非同期ヘッダ １６４ 転送コードビット １６６ 等時間間隔ヘッダ ２５０ レジスタ書き込み回路 ２５２ 汎用Ｉ／Ｏ（ＧＰＩＯ）書き込みデータ入力 ２５４ データフリップフロップ ２５６ クロック信号 ２５８ 書き込み可能入力 ２６０ ＡＮＤ機能 ２６２ ＧＰＩＯアドレス了承信号 ２６４ 書き込み標準信号 ２６６ ＧＰＩＯアドレスビット入力 ３００ ＤＭＡ命令処理環境 ３０２ ＰＣＩレジスタ書き込みデータ ３０４ マルチプレクサ ３０６ ＤＭＡレジスタ書き込みデータ ３１０ ＤＭＡレジスタ ３１２ 前回アドレスまたは暫定フィールド ３１４ パケット制御リスト開始アドレスレジスタ ３１６ ＤＭＡバッファ開始アドレスレジスタ ３２０ ＤＭＡ状態レジスタ ３２２ ＤＭＡ制御レジスタ ３２４ 現ＤＭＡ状態レジスタ ３２６ 準備完了ビット ３２８ ＤＭＡレジスタ書き込み調停選択回路 ３３０ ＰＣＩスレーブ信号 ３３２ ＰＣＩマスタ信号 ３３４ ＤＭＡＰＣＩマスタ周期入力 ３３６ スレーブ終了入力 ３４０ ＤＭＡチャンネル調停器 ３４２ ロックチャンネル入力 ３４４ マルチプレクサ ３４６ マルチプレクサ ３４８ スレーブレジスタ読み込みアドレス入力 ３５０ ＤＭＡレジスタ読み取りデータ出力 ３７０ 自動ブート入力 ３９０ ローカルバスインタフェースブロック ３９２ ローカルバス構成レジスタ ３９４ ズームビデオ（ＺＶ）復号インタフェースブロ
ック ３９６ ＺＶ機械 ３９８ アドレス／データ／ビット可能化保持レジスタ ４００ ローカルバスインタフェース状態機械 ４０２ スレーブ確認肯定割り込みブロック ４１０ ズームポートアドレスマップ ４１２ 等時間間隔パケットヘッダ ４１４ 等時間間隔パケットデータ ４１６ メモリ空間 ４４０ ズームビデオ等時間間隔パケット ４５０ ＰＣＩ待ち行列 ４５２ 開始アドレス ４５４ ダミーパケット制御リスト ４５６ 転送命令パケット制御リスト ４８０ ＤＭＡレジスタ ４８４ 条件成立時の行き先アドレス ５０１ 二重ポートＲＡＭ ５０２ リンク側クロック領域 ５０４ ＰＣＩ側クロック領域 ５０６ クロック領域ポインタ翻訳ロジック ５０８ ＤＭＡ ＦＩＦＯ占有状態ロジック ５１０ ＤＭＡロジック信号 ５１２ クロック領域ポインタ翻訳ロジック ５１４ 送信機および受信機占有状態ロジック ５１６ １３９４送信受信ロジック信号 ５１８ マルチプレクサ ５２０ マルチプレクサ ５２２ 汎用受信書き込みポインタ ５２４ 非同期送信読み取りポインタ ５２６ 等時間間隔送信読み取りポインタ ５２８ 汎用受信ポインタ ５３０ 非同期送信書き込みポインタ ５３２ 等時間間隔送信書き込みポインタ ５３６ リンククロック２５ＭＨｚ信号 ５３８ １３９４送信／受信ロジック ５４０ バイトパックロジック ５４２ ３３ビットデータバス ５４６ ＰＣＩ側データ出力３３ビットバス
Claims (2)
- 【請求項１】 データ通信チャンネルを通してデータパ
ケットを割り当てるための方法であって、 データパケットの少なくとも一部をデータパケット比較
回路で受信し、 前記データパケットの少なくとも前記一部を予め定めら
れた一致データセットと比較し、前記少なくとも一部お
よび前記一致データセットが、少なくともひとつのデー
タ通信チャンネルに対応するプログラム的に可変のデー
タフィールドを含み、 前記少なくとも一部と前記一致データセットとの間に予
め定められた対応が生じた場合に、チャンネル選択信号
を前記少なくともひとつのデータチャンネルに誘導す
る、ステップを含む方法。 - 【請求項２】 １つのデータパケットを１つのデータ通
信チャンネルに割り当てるためのＤＭＡチャンネル受信
パケット比較器回路であって、 データパケットの少なくとも一部をデータパケット比較
器回路内に受信する受信比較器と、 前記受信比較器と関連し、前記データパケットの少なく
とも前記一部を予め定められた一致データセットと比較
するための比較回路であって、前記少なくとも一部およ
び前記一致データセットが、少なくともひとつのデータ
通信チャンネルに対応するプログラム的に可変のデータ
フィールドを含む比較回路と、 前記少なくとも一部と前記一致データセットとの間に予
め定められた対応が生じた場合に、チャンネル選択信号
を前記少なくともひとつのデータチャンネルに誘導する
ための誘導回路と、を含むＤＭＡチャンネル受信パケッ
ト比較器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1684196P | 1996-04-26 | 1996-04-26 | |
| US016841 | 1996-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074175A true JPH1074175A (ja) | 1998-03-17 |
Family
ID=21779267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11112697A Pending JPH1074175A (ja) | 1996-04-26 | 1997-04-28 | 受信データパケットへのチャンネル番号割当て方法ならびにｄｍａチャンネル受信パケット比較器回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5948080A (ja) |
| EP (1) | EP0803819B1 (ja) |
| JP (1) | JPH1074175A (ja) |
| KR (1) | KR970072827A (ja) |
| DE (1) | DE69731421T2 (ja) |
| SG (1) | SG77135A1 (ja) |
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| KR970072827A (ko) | 1997-11-07 |
| DE69731421T2 (de) | 2005-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040414 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061026 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070131 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070205 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070626 |