JP2001244952A - 通信制御装置 - Google Patents

通信制御装置

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JP2001244952A
JP2001244952A JP2000054281A JP2000054281A JP2001244952A JP 2001244952 A JP2001244952 A JP 2001244952A JP 2000054281 A JP2000054281 A JP 2000054281A JP 2000054281 A JP2000054281 A JP 2000054281A JP 2001244952 A JP2001244952 A JP 2001244952A
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Abstract

(57)【要約】 【課題】 アシンクロナスパケット受信用ＦＩＦＯにお
けるパケットの格納容量と、ＦＩＦＯから読み出された
アシンクロナスパケットを処理する処理手段の処理能力
との間のパランスをとることのできるものを得る。 【解決手段】 判定手段５は、パケット受信手段２から
の、その受信されようとするパケットのパケットサイズ
Ｐinのデータ、パケット受信用ＦＩＦＯ４からの、既に
格納されているパケットの現状格納サイズＰnow 及び最
大格納サイズＰmax のデータ並びに格納サイズ設定手段
８よりの設定格納サイズＰset （但し、０≦Ｐset ≦Ｐ
max ）のデータを受けて、Ｐset ＜Ｐnow ＋Ｐinのとき
は、受信手段による新たなパケットの受信を拒否すべき
ものであると判定し、Ｐset ≧Ｐnow ＋Ｐinのときは、
パケット受信手段による新たなパケットの受信を容認す
べきものであると判定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＥＥＥ１３９４
のシリアルバスからのアシンクロナスパケットを受信
し、その受信したアシンクロナスパケットをアシンクロ
ナスパケット受信用ＦＩＦＯに格納し、そのＦＩＦＯに
おけるアシンクロナスパケットの格納状態に応じて、ア
シンクロナスパケットの受信の拒否又は容認を示すアク
ノレッジを、ＩＥＥＥ１３９４のシリアルバスに返すよ
うにした通信制御装置に関する。
【０００２】
【従来の技術】以下に、図２を参照して、従来の通信制
御装置を説明する。１は、ＩＥＥＥ１３９４のリンクコ
アを示し、このリンクコア１は、ＩＥＥＥ１３９４のシ
リアルバスからのアシンクロナスパケットを受信するア
シンクロナスパケット受信回路２及びアクノレッジ生成
回路３を備える。
【０００３】アシンクロナスパケット受信回路２によっ
て受信されたアシンクロナスパケットは、アシンクロナ
スパケット受信回路２によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯ４
に対する格納の有無を制御する制御手段としてのオンオ
フスイッチ６を介して、アシンクロナスパケット受信用
ＦＩＦＯ４に供給されて、格納される。アシンクロナス
パケット受信用ＦＩＦＯ４から読み出されたアシンクロ
ナスパケットは、処理手段としてのマイクロコンピュー
タ７に供給されて、そのマイクロコンピュータ７に搭載
されたソフトウェアに基づいて信号処理される。
【０００４】スイッチ６は、後述する判定回路５からの
制御信号によって、オンオフされるが、スイッチ６の代
わりに、ゲート回路を設けても良く、又、判定回路５か
らの制御信号によって、アシンクロナスパケット受信用
ＦＩＦＯ４を直接制御して、アシンクロナスパケット受
信回路２によって受信されたアシンクロナスパケットの
アシンクロナスパケット受信用ＦＩＦＯ４に対する格納
の有無を制御するようにしても良い。この場合は、アシ
ンクロナスパケット受信用ＦＩＦＯ４自体が制御手段を
兼ねることになる。
【０００５】５は判定回路で、アシンクロナスパケット
受信回路２からの、そのアシンクロナスパケット受信回
路２によって受信されようとするアシンクロナスパケッ
トのパケットサイズＰinのデータ、アシンクロナスパケ
ット受信用ＦＩＦＯ４からの、そのＦＩＦＯ４に既に格
納されているアシンクロナスパケットの現状格納サイズ
Ｐnow 及びそのＦＩＦＯ４の最大格納サイズＰmax のデ
ータを受けて、 Ｐmax ＜Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信回路２による新
たなアシンクロナスパケットの受信を拒否すべきもので
あると判定すると共に、スイッチ６をオフにし、 Ｐmax ≧Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信回路２による新
たなアシンクロナスパケットの受信を容認すべきもので
あると判定すると共に、スイッチ６をオンにし、且つ、
その各判定結果をアクノレッジ生成手段３に供給する。
【０００６】判定回路５からの判定結果であるフラグを
アクノレッジ生成回路３に供給して、アクノレッジ生成
回路３によって、新たなアシンクロナスパケット（ａ）
を受信できるか否かを示すアクノレッジ（ｂ）を生成し
て、ＩＥＥＥ１３９４のシリアルバスに返す。このアク
ノレッジ（ｂ）は、判定回路５よりの判定結果を示すフ
ラグがそれぞれ論理Ｈ出力及び論理Ｌ出力のときは、そ
れぞれアクノレッジ・コンプリート（又はアクノレッジ
・ペンディング）及びアクノレッジ・ビジーとなる。
【０００７】
【発明が解決しようとする課題】かかる従来の通信制御
装置では、アシンクロナスパケット受信用ＦＩＦＯ２の
最大格納サイズが固定されているため、次のような問題
があった。
【０００８】ＦＩＦＯ４から読み出されたアシンクロナ
スパケットを、処理手段としてのマイクロコンピュータ
７に供給して、そのマイクロコンピュータ７に搭載され
たソフトウェアに基づいて処理を行う場合に、ＦＩＦＯ
４の最大格納サイズに対して、マイクロコンピュータ７
の処理能力が低い場合、又は、マイクロコンピュータの
処理能力が、ある期間だけ低くなっている場合には、Ｆ
ＩＦＯ４は受信したアシンクロナスパケットを格納する
余裕があるため、アクノレッジ生成回路３は、新たなア
シンクロナスパケットの受信の容認を示すアクノレッジ
・コンプリートやアクノレッジ・ペンディングを生成
し、新たなアクノレッジパケットの受信の拒否を示すア
クノレッジ・ビジーを生成することはない。
【０００９】マイクロコンピュータ７によるアシンクロ
ナスパケットの処理能力自体が低いため、マイクロコン
ピュータ７によるそのアシンクロナスパケットの処理が
開始され、その後その処理が終了して、アシンクロナス
パケット受信回路２によって受信したアシンクロナスパ
ケットを、アシンクロナスパケットＦＩＦＯ４に格納で
きるようになったとき、アシンクロナスパケットの処理
が開始され、その後その処理が終了するまでの時間が、
スプリット・トランザクションの規定である１００ｍse
を越えてしまい、プロトコル違反を引き起し、その結
果、接続性問題の発生の原因となる可能性がある。
【００１０】又、アシンクロナスパケット受信用ＦＩＦ
Ｏ４から読み出されたアシンクロナスパケットを、マイ
クロコンピュータ７に供給して、そのマイクロコンピュ
ータ７に搭載されたソフトウェアに基づいて処理を行う
場合に、ＦＩＦＯ４の最大格納サイズに対して、マイク
ロコンピュータ７の処理能力が高い場合、又は、マイク
ロコンピュータの処理能力がある期間だけ高くなってい
る場合には、ＦＩＦＯ４に、その最大格納サイズを越え
た量のアシンクロナスパケットが供給されても、そのア
シンクロナスパケットを格納ができないので、アシンク
ロナスパケットに対するマイクロコンピュータ７の高い
処理能力を発揮させることができなくなる。
【００１１】尚、マイクロコンピュータ７の処理能力が
ある期間だけ高く（低く）なっている期間とは、マイク
ロコンピュータ７の処理が、他のソフトウェアによる影
響を受ける（受けない）期間を言う。
【００１２】即ち、ＩＥＥＥ１３９４のシリアルバスか
らのアシンクロナスパケットを受信して、ＦＩＦＯ４に
格納後に、そのＦＩＦＯ４に新たなアシンクロナスパケ
ットを格納できるか否かのアクノレッジを生成するよう
にした通信制御装置がある装置に組み込まれた場合は、
その通信制御装置が組み込まれた装置では、その内蔵マ
イクロコンピュータの処理能力と、通信制御装置内のＦ
ＩＦＯのアシンクロナスパケットの最大格納サイズとの
間のバランスがとれていないと、プロトコル違反の危険
性や、アシンクロナスパケットに対するマイクロコンピ
ュータの処理能力を発揮できなくなるという問題があっ
た。
【００１３】かかる点に鑑み、本発明は、ＩＥＥＥ１３
９４のシリアルバスからのアシンクロナスパケットを受
信し、その受信したアシンクロナスパケットをアシンク
ロナスパケット受信用ＦＩＦＯに格納し、そのＦＩＦＯ
におけるアシンクロナスパケットの格納状態に応じて、
アシンクロナスパケットの受信の拒否又は容認を示すア
クノレッジを、ＩＥＥＥ１３９４のシリアルバスに返す
ようにした通信制御装置において、アシンクロナスパケ
ット受信用ＦＩＦＯにおけるアシンクロナスパケットの
格納容量と、ＦＩＦＯから読み出されたアシンクロナス
パケットを処理する処理手段の処理能力との間のパラン
スをとることのできるものを提案しようとするものであ
る。
【００１４】
【課題を解決するための手段】本発明は、ＩＥＥＥ１３
９４のシリアルバスからのアシンクロナスパケットを受
信するアシンクロナスパケット受信手段及びアクノレッ
ジ生成手段を備えるＩＥＥＥ１３９４のリンクコアと、
アシンクロナスパケット受信手段によって受信されたア
シンクロナスパケットが供給されて格納されるアシンク
ロナスパケット受信用ＦＩＦＯと、アシンクロナスパケ
ット受信手段によって受信されたアシンクロナスパケッ
トのアシンクロナスパケット受信用ＦＩＦＯに対する格
納の有無を制御する制御手段と、アシンクロナスパケッ
ト受信用ＦＩＦＯの格納サイズを設定する格納サイズ設
定手段と、アシンクロナスパケット受信手段からの、そ
のアシンクロナスパケット受信手段によって受信されよ
うとするアシンクロナスパケットのパケットサイズＰin
のデータ、アシンクロナスパケット受信用ＦＩＦＯから
の、そのアシンクロナスパケット受信用ＦＩＦＯに既に
格納されているアシンクロナスパケットの現状格納サイ
ズＰnow 及び最大格納サイズＰmax のデータ並びに格納
サイズ設定手段よりの設定格納サイズＰset （但し、０
≦Ｐset ≦Ｐmax ）のデータを受けて、 Ｐset ＜Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信手段による新た
なアシンクロナスパケットの受信を拒否すべきものであ
ると判定すると共に、制御手段を制御して、アシンクロ
ナスパケット受信手段によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯに
対する格納を行わせないようにし、 Ｐset ≧Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信手段による新た
なアシンクロナスパケットの受信を容認すべきものであ
ると判定すると共に、制御手段を制御して、アシンクロ
ナスパケット受信手段によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯに
対する格納を行わせるようにし、且つ、その各判定結果
をアクノレッジ生成手段に供給する判定手段とを有し、
アクノレッジ生成手段によって、アシンクロナスパケッ
ト受信手段による新たなアシンクロナスパケットの受信
の拒否又は容認を示すアクノレッジを生成して、ＩＥＥ
Ｅ１３９４のシリアルバスに返すようにした通信制御装
置である。
【００１５】かかる本発明によれば、判定手段は、アシ
ンクロナスパケット受信手段からの、そのアシンクロナ
スパケット受信手段によって受信されようとするアシン
クロナスパケットのパケットサイズＰinのデータ、アシ
ンクロナスパケット受信用ＦＩＦＯからの、そのアシン
クロナスパケット受信用ＦＩＦＯに既に格納されている
アシンクロナスパケットの現状格納サイズＰnow 及び最
大格納サイズＰmax のデータ並びに格納サイズ設定手段
よりの設定格納サイズＰset （但し、０≦Ｐset ≦Ｐma
x ）のデータを受けて、 Ｐset ＜Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信手段による新た
なアシンクロナスパケットの受信を拒否すべきものであ
ると判定すると共に、制御手段を制御して、アシンクロ
ナスパケット受信手段によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯに
対する格納を行わせないようにし、Ｐset ≧Ｐnow ＋Ｐ
inのときは、アシンクロナスパケット受信手段による新
たなアシンクロナスパケットの受信を容認すべきもので
あると判定すると共に、制御手段を制御して、アシンク
ロナスパケット受信手段によって受信されたアシンクロ
ナスパケットのアシンクロナスパケット受信用ＦＩＦＯ
に対する格納を行わせるようにし、且つ、その各判定結
果をアクノレッジ生成手段に供給する。又、アクノレッ
ジ生成手段は、アシンクロナスパケット受信手段による
新たなアシンクロナスパケットの受信の拒否又は容認を
示すアクノレッジを生成して、ＩＥＥＥ１３９４のシリ
アルバスに返すようにする。
【００１６】
【発明の実施の形態】以下に、図１を参照して、本発明
の実施の形態の通信制御装置の一例を詳細に説明する。
ＩＥＥＥ１３９４のシリアルバス及び外部機器であるマ
イクロコンピュータ７を除き、通信制御装置の全体を半
導体集積回路にて構成することができる。尚、図１にお
いて、図２と対応する部分には、同一符号を付してあ
る。１はＩＥＥＥ１３９４のリンクコアで、このリンク
コア１は、ＩＥＥＥ１３９４のシリアルバスからのアシ
ンクロナスパケットを受信するアシンクロナスパケット
受信回路２及びアクノレッジ生成回路３を備える。
【００１７】アシンクロナスパケット受信回路２によっ
て受信されたアシンクロナスパケットは、オンオフスイ
ッチ６を介して、アシンクロナスパケット受信用ＦＩＦ
Ｏ４に供給されて格納される。アシンクロナスパケット
受信用ＦＩＦＯ４から読み出されたアシンクロナスパケ
ットは、処理手段としてのマイクロコンピュータ７に供
給されて、そのマイクロコンピュータ７に搭載されたソ
フトウェアに基づいて信号処理される。尚、スイッチ６
は、後述する判定回路５から供給される制御信号によっ
て、そのオンオフが制御される。
【００１８】８は、そのアシンクロナスパケット受信用
ＦＩＦＯ４の格納サイズを設定する格納サイズ設定回路
で、設定格納サイズＰset のデータを発生し、そのデー
タは後述する判定回路５に供給される。
【００１９】６は判定回路で、アシンクロナスパケット
受信回路２からの、そのアシンクロナスパケット受信回
路２によって受信されようとするアシンクロナスパケッ
トのパケットサイズＰinのデータ、アシンクロナスパケ
ット受信用ＦＩＦＯ４からの、そのＦＩＦＯ４に既に格
納されているアシンクロナスパケットの現状格納サイズ
Ｐnow 及びそのＦＩＦＯ４の最大格納サイズＰmax のデ
ータ並びに格納サイズ設定回路８よりの設定格納サイズ
Ｐset （但し、０≦Ｐset ≦Ｐmax ）のデータを受け
て、 Ｐset ＜Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信回路２による新
たなアシンクロナスパケットの受信を拒否すべきもので
あると判定すると共に、スイッチ６をオフにし、 Ｐset ≧Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信回路２による新
たなアシンクロナスパケットの受信を容認すべきもので
あると判定すると共に、スイッチ６をオンにし、且つ、
その各判定結果をアクノレッジ生成回路３に供給する。
【００２０】判定回路５からの判定結果であるフラグを
アクノレッジ生成回路３に供給して、アクノレッジ生成
回路３によって、新たなアシンクロナスパケット（ａ）
を受信できるか否かを示すアクノレッジ（ｂ）を生成し
て、ＩＥＥＥ１３９４のシリアルバスに返す。このアク
ノレッジ（ｂ）は、判定回路５よりの判定結果を示すフ
ラグがそれぞれアシンクロナスパケット受信回路２によ
る新たなアシンクロナスパケットの受信を拒否すべきも
のであることを示す論理Ｈ出力及びアシンクロナスパケ
ット受信回路２による新たなアシンクロナスパケットの
受信を容認すべきものであることを示す論理Ｌ出力にそ
れぞれ対応して、アクノレッジ・コンプリート（又はア
クノレッジ・ペンディング）及びアクノレッジ・ビジー
となる。
【００２１】格納サイズ設定回路６は、手動等による静
的な設定格納サイズＰset のデータを出力する回路であ
っても、又、アシンクロナスパケットＦＩＦＯ４から読
み出されたアシンクロナスパケットを処理する処理手段
としてのマイクロコンピュータ７の負荷状態に応じて、
動的な設定格納サイズのデータを出力する回路であって
も良い。
【００２２】
【発明の効果】上述せる本発明によれば、ＩＥＥＥ１３
９４のシリアルバスからのアシンクロナスパケットを受
信するアシンクロナスパケット受信手段及びアクノレッ
ジ生成手段を備えるＩＥＥＥ１３９４のリンクコアと、
アシンクロナスパケット受信手段によって受信されたア
シンクロナスパケットが供給されて格納されるアシンク
ロナスパケット受信用ＦＩＦＯと、アシンクロナスパケ
ット受信手段によって受信されたアシンクロナスパケッ
トのアシンクロナスパケット受信用ＦＩＦＯに対する格
納の有無を制御する制御手段と、アシンクロナスパケッ
ト受信用ＦＩＦＯの格納サイズを設定する格納サイズ設
定手段と、アシンクロナスパケット受信手段からの、そ
のアシンクロナスパケット受信手段によって受信されよ
うとするアシンクロナスパケットのパケットサイズＰin
のデータ、アシンクロナスパケット受信用ＦＩＦＯから
の、そのアシンクロナスパケット受信用ＦＩＦＯに既に
格納されているアシンクロナスパケットの現状格納サイ
ズＰnow 及び最大格納サイズＰmax のデータ並びに格納
サイズ設定手段よりの設定格納サイズＰset （但し、０
≦Ｐset ≦Ｐmax ）のデータを受けて、 Ｐset ＜Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信手段による新た
なアシンクロナスパケットの受信を拒否すべきものであ
ると判定すると共に、制御手段を制御して、アシンクロ
ナスパケット受信手段によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯに
対する格納を行わせないようにし、 Ｐset ≧Ｐnow ＋Ｐin のときは、アシンクロナスパケット受信手段による新た
なアシンクロナスパケットの受信を容認すべきものであ
ると判定すると共に、制御手段を制御して、アシンクロ
ナスパケット受信手段によって受信されたアシンクロナ
スパケットのアシンクロナスパケット受信用ＦＩＦＯに
対する格納を行わせるようにし、且つ、その各判定結果
をアクノレッジ生成手段に供給する判定手段とを有し、
アクノレッジ生成手段によって、アシンクロナスパケッ
ト受信手段による新たなアシンクロナスパケットの受信
の拒否又は容認を示すアクノレッジを生成して、ＩＥＥ
Ｅ１３９４のシリアルバスに返すようにしたので、下記
の効果が得られる。
【００２３】本発明によれば、ＩＥＥＥ１３９４のシリ
アルバスからのアシンクロナスパケットを受信し、その
受信したアシンクロナスパケットをアシンクロナスパケ
ット受信用ＦＩＦＯに格納し、そのＦＩＦＯにおけるア
シンクロナスパケットの格納状態に応じて、アシンクロ
ナスパケットの受信の拒否又は容認を示すアクノレッジ
を、ＩＥＥＥ１３９４のシリアルバスに返すようにした
通信制御装置において、アシンクロナスパケット受信用
ＦＩＦＯにおけるアシンクロナスパケットの格納容量
と、ＦＩＦＯから読み出されたアシンクロナスパケット
を処理する処理手段の処理能力との間のパランスをとる
ことのできるものを得ることができる。このため、スプ
リット・トランザクションの時間的制約を逸脱するおそ
れがなくなり、よって、プロトコル違反の危険性や、ア
シンクロナスパケットに対するマイクロコンピュータの
処理能力を発揮できなくなるという問題はなくなる。
【００２４】又、本発明によれば、格納サイズ設定手段
によって設定される格納サイズＰset を、０≦Ｐset ≦
Ｐmax の範囲で可変することによって、見かけ上、最大
格納サイズを可変することのできるアシンクロナスパケ
ット受信用ＦＩＦＯを備えた通信制御装置を得ることが
できる。この見かけ上の最大格納サイズは、処理手段や
通信制御装置が設けられる装置の規模、処理能力等に応
じて可変できるので、汎用の通信制御装置を得ることが
できる。
【００２５】更に、本発明によれば、格納サイズ設定手
段によって設定される格納サイズＰset を、アシンクロ
ナスパケット受信用ＦＩＦＯから読み出されたアシンク
ロナスパケットを処理する処理手段の負荷状態や処理能
力（パーフォマンス）に応じて、自動的に可変すること
ができる。
【００２６】更に、本発明によれば、格納サイズ設定手
段によって設定される格納サイズＰset を、アシンクロ
ナスパケット受信用ＦＩＦＯから読み出されたアシンク
ロナスパケットを処理する処理手段の負荷状態ばかりで
なく、ＩＥＥＥ１３９４シリアルバス上の安定度（再試
行の回数実績）やなどの多くの環境変化に応じてアシン
クロナス・トランザクションのスループットを制御する
ことが可能になり、動作の安定した通信制御装置を得る
ことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の通信制御装置の一例のブ
ロック線図である。
【図２】従来の通信制御装置のブロック線図である。
【符号の説明】 １ ＩＥＥＥ１３９４のリンクコア、２ アシンクロナ
スパケット受信回路、３ アクノレッジ生成回路、４
アシンクロナスパケット受信用ＦＩＦＯ、５判定回路、
６ 格納サイズ設定回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 12/56 Ｈ０４Ｌ 11/00 ３１０Ａ ５Ｋ０３４ 13/08 11/20 １０２Ｂ ９Ａ００１ Ｆターム(参考） 5B077 AA15 DD00 DD07 DD11 NN02 5B089 GA04 HA18 KA12 KD01 KD09 5K030 GA10 GA11 HA08 JA07 JT03 KA03 KA11 MA13 MB15 5K032 AA09 CC05 CC12 CC13 CD01 DB18 DB20 5K033 AA09 CB06 CB15 CC01 DA11 DA13 DB13 5K034 AA05 AA20 DD01 EE11 FF02 HH02 HH17 HH50 HH57 MM14 9A001 BB03 BB04

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＩＥＥＥ１３９４のシリアルバスからの
    アシンクロナスパケットを受信するアシンクロナスパケ
    ット受信手段及びアクノレッジ生成手段を備えるＩＥＥ
    Ｅ１３９４のリンクコアと、 上記アシンクロナスパケット受信手段によって受信され
    たアシンクロナスパケットが供給されて格納されるアシ
    ンクロナスパケット受信用ＦＩＦＯと、 上記アシンクロナスパケット受信手段によって受信され
    たアシンクロナスパケットの上記アシンクロナスパケッ
    ト受信用ＦＩＦＯに対する格納の有無を制御する制御手
    段と、 上記アシンクロナスパケット受信用ＦＩＦＯの格納サイ
    ズを設定する格納サイズ設定手段と、 上記アシンクロナスパケット受信手段からの、該アシン
    クロナスパケット受信手段によって受信されようとする
    アシンクロナスパケットのパケットサイズＰinのデー
    タ、上記アシンクロナスパケット受信用ＦＩＦＯから
    の、該アシンクロナスパケット受信用ＦＩＦＯに既に格
    納されているアシンクロナスパケットの現状格納サイズ
    Ｐnow 及び最大格納サイズＰmax のデータ並びに上記格
    納サイズ設定手段よりの設定格納サイズＰset （但し、
    ０≦Ｐset ≦Ｐmax ）のデータを受けて、 Ｐset ＜Ｐnow ＋Ｐin のときは、上記アシンクロナスパケット受信手段による
    新たなアシンクロナスパケットの受信を拒否すべきもの
    であると判定すると共に、上記制御手段を制御して、上
    記アシンクロナスパケット受信手段によって受信された
    アシンクロナスパケットの上記アシンクロナスパケット
    受信用ＦＩＦＯに対する格納を行わせないようにし、 Ｐset ≧Ｐnow ＋Ｐin のときは、上記アシンクロナスパケット受信手段による
    新たなアシンクロナスパケットの受信を容認すべきもの
    であると判定すると共に、上記制御手段を制御して、上
    記アシンクロナスパケット受信手段によって受信された
    アシンクロナスパケットの上記アシンクロナスパケット
    受信用ＦＩＦＯに対する格納を行わせるようにし、且
    つ、その各判定結果を上記アクノレッジ生成手段に供給
    する判定手段とを有し、 上記アクノレッジ生成手段によって、上記アシンクロナ
    スパケット受信手段による新たなアシンクロナスパケッ
    トの受信の拒否又は容認を示すアクノレッジを生成し
    て、上記ＩＥＥＥ１３９４のシリアルバスに返すように
    したことを特徴とする通信制御装置。
  2. 【請求項２】 上記格納サイズ設定手段は、静的な設定
    格納サイズのデータを出力する手段であることを特徴と
    する請求項１に記載の通信制御装置。
  3. 【請求項３】 上記格納サイズ設定手段は、動的な設定
    格納サイズのデータを出力する手段であることを特徴と
    する請求項１に記載の通信制御装置。
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