JP2001168849A - 調歩式データ・インターフェイス回路 - Google Patents
調歩式データ・インターフェイス回路Info
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Abstract
(57)【要約】
【課題】調歩式データ・インターフェイス回路におい
て、データ転送の周期が短かくなっても対応でき、高速
のシリアルデータ受信を実現することにある。 【解決手段】伝送データを複数並列に入力するＦ／Ｆ１
２〜１４と、各Ｆ／Ｆのクロック端子に位相差を持たせ
てクロックを入力する遅延素子３０，３１と、各Ｆ／Ｆ
の出力Ｄ１〜Ｄ３と遅延素子３０，３１による遅延クロ
ックを用いてサンプリングクロックＣＬＫを生成するク
ロック発生器１５とを有する。ＣＬＫ１〜３の１つとデ
ータＤＡＴＡが競合しても、クロック発生器１５によっ
てスタート信号を制御できるので、安定したＣＬＫによ
り伝送データＤＡＴＡをシリアルに受信できる。
て、データ転送の周期が短かくなっても対応でき、高速
のシリアルデータ受信を実現することにある。 【解決手段】伝送データを複数並列に入力するＦ／Ｆ１
２〜１４と、各Ｆ／Ｆのクロック端子に位相差を持たせ
てクロックを入力する遅延素子３０，３１と、各Ｆ／Ｆ
の出力Ｄ１〜Ｄ３と遅延素子３０，３１による遅延クロ
ックを用いてサンプリングクロックＣＬＫを生成するク
ロック発生器１５とを有する。ＣＬＫ１〜３の１つとデ
ータＤＡＴＡが競合しても、クロック発生器１５によっ
てスタート信号を制御できるので、安定したＣＬＫによ
り伝送データＤＡＴＡをシリアルに受信できる。
Description
【０００１】
【発明の属する技術分野】本発明は調歩式データのシリ
アル通信に関し、特にデータの受信に必要な調歩式デー
タ・インターフェイス回路に関する。
アル通信に関し、特にデータの受信に必要な調歩式デー
タ・インターフェイス回路に関する。
【０００２】
【従来の技術】従来、調歩式データのシリアル通信にお
いては、送信側から送出されたデータを受信側で高速に
受信するために、調歩式データ・インターフェイス回路
が用いられている。
いては、送信側から送出されたデータを受信側で高速に
受信するために、調歩式データ・インターフェイス回路
が用いられている。
【０００３】図９は一般的な調歩式シリアルデータの送
受信システムのブロック図である。図９に示すように、
調歩式データのシリアル通信は、送信側装置１から伝送
経路３を介して受信側装置２にシリアルにデータを送出
するシステムであり、通常の送信側装置１は通信手順や
送信するデータを記憶したメモリ４と、通信手順に基い
て通信制御などの通信処理を行うＣＰＵ５と、伝送経路
３にデータを送出するためのデータ送信回路６とを備
え、また受信側装置２は調歩式データ・インターフェイ
ス回路１０および制御回路１１を備えたデータ受信回路
７と、送信側とは逆の受信処理を行うためのＣＰＵ８お
よびメモリ９とを備えている。特に、この調歩式データ
・インターフェイス回路１０は、伝送経路３を特定の周
期で伝わってきた調歩式シリアルデータをサンプリング
して保持するとともに、受信側の内部回路へインターフ
ェイスする機能を有している。
受信システムのブロック図である。図９に示すように、
調歩式データのシリアル通信は、送信側装置１から伝送
経路３を介して受信側装置２にシリアルにデータを送出
するシステムであり、通常の送信側装置１は通信手順や
送信するデータを記憶したメモリ４と、通信手順に基い
て通信制御などの通信処理を行うＣＰＵ５と、伝送経路
３にデータを送出するためのデータ送信回路６とを備
え、また受信側装置２は調歩式データ・インターフェイ
ス回路１０および制御回路１１を備えたデータ受信回路
７と、送信側とは逆の受信処理を行うためのＣＰＵ８お
よびメモリ９とを備えている。特に、この調歩式データ
・インターフェイス回路１０は、伝送経路３を特定の周
期で伝わってきた調歩式シリアルデータをサンプリング
して保持するとともに、受信側の内部回路へインターフ
ェイスする機能を有している。
【０００４】従来、このような特定の周期で伝送されて
きたデータをサンプリングするクロックは、データの変
化する周期より十分早い周波数でサンプリングすること
により、伝送データとクロックが競合した際でも正しく
伝送データをラッチできるようにすることが常套手段で
ある。しかも、近年の扱うべきデータ量の増大、スピー
ドアップに伴って、伝送データの変化する周期をより短
くし、短時間で大量にデータを伝送する必要性が発生し
ている。
きたデータをサンプリングするクロックは、データの変
化する周期より十分早い周波数でサンプリングすること
により、伝送データとクロックが競合した際でも正しく
伝送データをラッチできるようにすることが常套手段で
ある。しかも、近年の扱うべきデータ量の増大、スピー
ドアップに伴って、伝送データの変化する周期をより短
くし、短時間で大量にデータを伝送する必要性が発生し
ている。
【０００５】図１０は図９における調歩式データ・イン
ターフェイス回路の構成図である。図１０に示すよう
に、従来の調歩式データ・インターフェイス回路は、伝
送経路より受信したデータ（ＤＡＴＡ）を順次入力する
ための３つのフリップ・フロップ回路（Ｆ／Ｆ）１２，
１３，１４と、これらのＦ／Ｆ１２〜１４の各出力Ｄ
１，Ｄ２，Ｄ３およびクロックＣＬＫ１に基いてサンプ
リングクロックＣＬＫを生成するクロック発生器１５
と、受信データＤＡＴＡおよびクロックＣＬＫを同期さ
せるためのフリップ・フロップ回路（Ｆ／Ｆ）１６とで
構成される。これらＦ／Ｆ１２〜１４は、縦続接続して
シフトレジスタを形成しており、またＦ／Ｆ１６から同
期のとれたデータが出力（ＯＵＴ）される。
ターフェイス回路の構成図である。図１０に示すよう
に、従来の調歩式データ・インターフェイス回路は、伝
送経路より受信したデータ（ＤＡＴＡ）を順次入力する
ための３つのフリップ・フロップ回路（Ｆ／Ｆ）１２，
１３，１４と、これらのＦ／Ｆ１２〜１４の各出力Ｄ
１，Ｄ２，Ｄ３およびクロックＣＬＫ１に基いてサンプ
リングクロックＣＬＫを生成するクロック発生器１５
と、受信データＤＡＴＡおよびクロックＣＬＫを同期さ
せるためのフリップ・フロップ回路（Ｆ／Ｆ）１６とで
構成される。これらＦ／Ｆ１２〜１４は、縦続接続して
シフトレジスタを形成しており、またＦ／Ｆ１６から同
期のとれたデータが出力（ＯＵＴ）される。
【０００６】図１１は図１０におけるクロック発生器の
回路図である。図１１に示すように、このクロック発生
器１５は、前述したシフトレジスタの各段出力、すなわ
ちＦ／Ｆ１２〜１４の出力Ｄ１〜Ｄ３よりスタートビッ
トの検出を行うための入力を反転させたＮＡＮＤゲート
素子１７と、スタートビットの検出が行われた後に、ス
タート信号（ＳＴＡＲＴ）を’Ｈｉｇｈ’（以下、’
Ｈ’）にするためのＲＳラッチ１８と、このＳＴＡＲＴ
信号が’Ｈ’になった時の立ち上がりエッジを検出する
ためにＦ／Ｆ２０およびＡＮＤゲート２１で形成したエ
ッジ検出回路１９と、エッジ検出回路１９でＳＴＡＲＴ
信号の立ち上がりエッジを検出した後に伝送データＤＡ
ＴＡのスタートビットからストップビットまでのデータ
長を決定しているデータ長測定回路２４と、クロックＣ
ＬＫ１を計数するとともに、エッジ検出回路１９の出力
でリセット（Ｒ）される６進カウンタ（１ビットのデー
タ長をクロックの６周期分としているため）２２と、こ
の６進カウンタ２２の出力をＳＴＡＲＴ信号が’Ｈ’の
間だけサンプリングクロックＣＬＫを出力するＡＮＤゲ
ート素子２３とで形成している。また、データ長測定回
路２４は、データ（ＤＡＴＡ）長（スタートビットから
ストップビットまで）を決めているＦ／Ｆ２５，２６
と、データ長をカウントする８進カウンタ２７と、ＲＳ
ラッチ１８のリセット入力端子（Ｒ）に整形した波形を
入力するためのＦ／Ｆ２８とから構成されている。な
お、６進カウンタ２２では、データ（ＤＡＴＡ）の真中
でサンプリングするために、’カウンタの出力が
５’，’０’，’１’のときに、サンプリングクロック
がＨ出力となる。
回路図である。図１１に示すように、このクロック発生
器１５は、前述したシフトレジスタの各段出力、すなわ
ちＦ／Ｆ１２〜１４の出力Ｄ１〜Ｄ３よりスタートビッ
トの検出を行うための入力を反転させたＮＡＮＤゲート
素子１７と、スタートビットの検出が行われた後に、ス
タート信号（ＳＴＡＲＴ）を’Ｈｉｇｈ’（以下、’
Ｈ’）にするためのＲＳラッチ１８と、このＳＴＡＲＴ
信号が’Ｈ’になった時の立ち上がりエッジを検出する
ためにＦ／Ｆ２０およびＡＮＤゲート２１で形成したエ
ッジ検出回路１９と、エッジ検出回路１９でＳＴＡＲＴ
信号の立ち上がりエッジを検出した後に伝送データＤＡ
ＴＡのスタートビットからストップビットまでのデータ
長を決定しているデータ長測定回路２４と、クロックＣ
ＬＫ１を計数するとともに、エッジ検出回路１９の出力
でリセット（Ｒ）される６進カウンタ（１ビットのデー
タ長をクロックの６周期分としているため）２２と、こ
の６進カウンタ２２の出力をＳＴＡＲＴ信号が’Ｈ’の
間だけサンプリングクロックＣＬＫを出力するＡＮＤゲ
ート素子２３とで形成している。また、データ長測定回
路２４は、データ（ＤＡＴＡ）長（スタートビットから
ストップビットまで）を決めているＦ／Ｆ２５，２６
と、データ長をカウントする８進カウンタ２７と、ＲＳ
ラッチ１８のリセット入力端子（Ｒ）に整形した波形を
入力するためのＦ／Ｆ２８とから構成されている。な
お、６進カウンタ２２では、データ（ＤＡＴＡ）の真中
でサンプリングするために、’カウンタの出力が
５’，’０’，’１’のときに、サンプリングクロック
がＨ出力となる。
【０００７】次に、かかる調歩式データ・インターフェ
イス回路１０およびそれを構成しているクロック発生器
１５の動作を図１２を参照して説明する。図１２は図１
０および図１１における各種信号のタイミング図であ
る。図１２に示すように、まず伝送データＤＡＴＡをク
ロックＣＬＫ１でサンプリングする。その後、クロック
発生器１５にＦ／Ｆ１２〜１４の出力Ｄ１，Ｄ２，Ｄ３
とＣＬＫ１が入力されると、スタート信号ＳＴＡＲＴ
が’Ｈ’の間、サンプリングクロックＣＬＫが生成され
るとともに、ＤＡＴＡをＣＬＫの立ち上がりでＦ／Ｆ１
６に保持する。この場合、Ｆ／Ｆ１２〜１４の出力Ｄ１
〜Ｄ３のそれぞれは、競合（斜線部分）が生じる可能性
がある。
イス回路１０およびそれを構成しているクロック発生器
１５の動作を図１２を参照して説明する。図１２は図１
０および図１１における各種信号のタイミング図であ
る。図１２に示すように、まず伝送データＤＡＴＡをク
ロックＣＬＫ１でサンプリングする。その後、クロック
発生器１５にＦ／Ｆ１２〜１４の出力Ｄ１，Ｄ２，Ｄ３
とＣＬＫ１が入力されると、スタート信号ＳＴＡＲＴ
が’Ｈ’の間、サンプリングクロックＣＬＫが生成され
るとともに、ＤＡＴＡをＣＬＫの立ち上がりでＦ／Ｆ１
６に保持する。この場合、Ｆ／Ｆ１２〜１４の出力Ｄ１
〜Ｄ３のそれぞれは、競合（斜線部分）が生じる可能性
がある。
【０００８】要するに、従来のインターフェイス回路に
おいては、受信データＤＡＴＡとクロックＣＬＫ１の競
合が無いタイミングにおいてサンプリングクロックＣＬ
Ｋが作成されることになる。
おいては、受信データＤＡＴＡとクロックＣＬＫ１の競
合が無いタイミングにおいてサンプリングクロックＣＬ
Ｋが作成されることになる。
【０００９】例えば、従来の調歩式データ・インターフ
ェイス回路を０．３５μｍプロセス（半導体の製造技
術）で設計し、伝送データＤＡＴＡ内の１ビットのＤＡ
ＴＡ（スタートビット，データａ，ｂ，ｃ，ｄ，ストッ
プビット）の各データの周期を１２ｎｓ（すなわち、８
３Ｍｂｐｓ、ＣＬＫ１が５００ＭＨｚ）として動作させ
ようとすると、クロック発生器１５内の６進カウンタ２
２はＣＬＫ１の周波数が高く、動作し得ないことにな
る。
ェイス回路を０．３５μｍプロセス（半導体の製造技
術）で設計し、伝送データＤＡＴＡ内の１ビットのＤＡ
ＴＡ（スタートビット，データａ，ｂ，ｃ，ｄ，ストッ
プビット）の各データの周期を１２ｎｓ（すなわち、８
３Ｍｂｐｓ、ＣＬＫ１が５００ＭＨｚ）として動作させ
ようとすると、クロック発生器１５内の６進カウンタ２
２はＣＬＫ１の周波数が高く、動作し得ないことにな
る。
【００１０】すなわち、従来の回路構成では、伝送デー
タＤＡＴＡを受信するクロックＣＬＫ１の周期が伝送デ
ータＤＡＴＡ内の１ビットのＤＡＴＡ周期の１／６にな
るためである。
タＤＡＴＡを受信するクロックＣＬＫ１の周期が伝送デ
ータＤＡＴＡ内の１ビットのＤＡＴＡ周期の１／６にな
るためである。
【００１１】また、仮にこの６進カウンタの問題を克服
したとしても、従来回路において、１２ｎｓ周期のデー
タを高速受信するためには、５００ＭＨｚよりも高いク
ロックＣＬＫ１が必要になる。
したとしても、従来回路において、１２ｎｓ周期のデー
タを高速受信するためには、５００ＭＨｚよりも高いク
ロックＣＬＫ１が必要になる。
【００１２】要するに、従来回路でデータを受信できた
とすると、上述したようなクロック（ＣＬＫ１）幅や周
波数を必要とすることになる。
とすると、上述したようなクロック（ＣＬＫ１）幅や周
波数を必要とすることになる。
【００１３】
【発明が解決しようとする課題】上述したシフトレジス
タ構成のインターフェイス回路は、クロックＣＬＫ１の
３クロック周期でスタートビット（ＳＴＡＲＴ信号とは
異なる）を検出しているため、データＤＡＴＡ転送時の
周期がＣＬＫ１の周期の３倍以下になった場合には、調
歩式シリアルデータ受信が不可能となるという欠点があ
る。
タ構成のインターフェイス回路は、クロックＣＬＫ１の
３クロック周期でスタートビット（ＳＴＡＲＴ信号とは
異なる）を検出しているため、データＤＡＴＡ転送時の
周期がＣＬＫ１の周期の３倍以下になった場合には、調
歩式シリアルデータ受信が不可能となるという欠点があ
る。
【００１４】すなわち、従来のインターフェイス回路
は、３段シフトレジスタ構成によってスタートビットを
検出し、サンプリングクロックを生成しているので、１
ビットのデータ（ＤＡＴＡ）を扱う際、１ビットのＤＡ
ＴＡのパルス幅は、クロックＣＬＫ１の３周期分と、ク
ロックＣＬＫ１の立ち上がり変化からサンプリングクロ
ックＣＬＫの立ち上がり変化までの遅延時間ｔと、Ｆ／
Ｆ１６のセットアップ時間とを合せた時間よりも大きく
なければならないという条件を満たすクロックＣＬＫ１
が必要になる。
は、３段シフトレジスタ構成によってスタートビットを
検出し、サンプリングクロックを生成しているので、１
ビットのデータ（ＤＡＴＡ）を扱う際、１ビットのＤＡ
ＴＡのパルス幅は、クロックＣＬＫ１の３周期分と、ク
ロックＣＬＫ１の立ち上がり変化からサンプリングクロ
ックＣＬＫの立ち上がり変化までの遅延時間ｔと、Ｆ／
Ｆ１６のセットアップ時間とを合せた時間よりも大きく
なければならないという条件を満たすクロックＣＬＫ１
が必要になる。
【００１５】したがって、この条件を考えると、データ
ＤＡＴＡ転送時の周期がＣＬＫ１の周期の３倍以下に短
かく、すなわち高速になった場合には、調歩式シリアル
データ受信が不可能になるという問題がある。この場合
の周期は、スタートビット，ａ，ｂ，ｃ，ｄともデータ
幅は同一としているので、スタートビットとａ〜ｄのそ
れぞれの時間を指している。
ＤＡＴＡ転送時の周期がＣＬＫ１の周期の３倍以下に短
かく、すなわち高速になった場合には、調歩式シリアル
データ受信が不可能になるという問題がある。この場合
の周期は、スタートビット，ａ，ｂ，ｃ，ｄともデータ
幅は同一としているので、スタートビットとａ〜ｄのそ
れぞれの時間を指している。
【００１６】本発明の目的は、このようなデータ転送の
周期が短かくなったときにも対応し、高速のシリアルデ
ータ受信を実現することのできる調歩式データ・インタ
ーフェイス回路を提供することにある。
周期が短かくなったときにも対応し、高速のシリアルデ
ータ受信を実現することのできる調歩式データ・インタ
ーフェイス回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の調歩式データ・
インターフェイス回路は、伝送経路に接続され、伝送デ
ータをシリアル受信するデータ入力端子および同期用ク
ロックを受信するクロック端子と、前記同期用クロック
端子に接続される遅延素子と、前記データ入力端子に並
列接続され且つ前記同期用クロックおよび前記遅延素子
から出力される所定時間遅延した遅延クロックによりそ
れぞれ保持制御される複数のデータ保持手段と、前記複
数のデータ保持手段の出力と前記遅延クロックによりサ
ンプリングクロックを作成するクロック発生器とを有
し、受信した前記伝送データを前記サンプリングクロッ
クによりサンプリングして出力するように構成される。
インターフェイス回路は、伝送経路に接続され、伝送デ
ータをシリアル受信するデータ入力端子および同期用ク
ロックを受信するクロック端子と、前記同期用クロック
端子に接続される遅延素子と、前記データ入力端子に並
列接続され且つ前記同期用クロックおよび前記遅延素子
から出力される所定時間遅延した遅延クロックによりそ
れぞれ保持制御される複数のデータ保持手段と、前記複
数のデータ保持手段の出力と前記遅延クロックによりサ
ンプリングクロックを作成するクロック発生器とを有
し、受信した前記伝送データを前記サンプリングクロッ
クによりサンプリングして出力するように構成される。
【００１８】また、本発明の調歩式データ・インターフ
ェイス回路は、伝送経路に接続され、伝送データをシリ
アル受信するデータ入力端子および同期用クロックを受
信するクロック端子と、前記同期用クロック端子に直列
に接続される複数の遅延素子と、前記データ入力端子に
並列接続され且つ前記同期用クロックおよび前記遅延素
子から出力される所定時間遅延した複数の遅延クロック
によりそれぞれ保持制御される複数のデータ保持手段
と、前記複数のデータ保持手段の出力と前記複数の遅延
クロックによりサンプリングクロックを作成するクロッ
ク発生器とを有し、受信した前記伝送データを前記サン
プリングクロックによりサンプリングして出力するよう
に構成される。
ェイス回路は、伝送経路に接続され、伝送データをシリ
アル受信するデータ入力端子および同期用クロックを受
信するクロック端子と、前記同期用クロック端子に直列
に接続される複数の遅延素子と、前記データ入力端子に
並列接続され且つ前記同期用クロックおよび前記遅延素
子から出力される所定時間遅延した複数の遅延クロック
によりそれぞれ保持制御される複数のデータ保持手段
と、前記複数のデータ保持手段の出力と前記複数の遅延
クロックによりサンプリングクロックを作成するクロッ
ク発生器とを有し、受信した前記伝送データを前記サン
プリングクロックによりサンプリングして出力するよう
に構成される。
【００１９】また、本発明の調歩式データ・インターフ
ェイス回路における前記複数のデータ保持手段は、それ
ぞれフリップ・フロップ回路を用いて構成し、それぞれ
前記同期用クロックおよび前記遅延クロックにより位相
差を持って保持するとともに、データ出力するように形
成される。
ェイス回路における前記複数のデータ保持手段は、それ
ぞれフリップ・フロップ回路を用いて構成し、それぞれ
前記同期用クロックおよび前記遅延クロックにより位相
差を持って保持するとともに、データ出力するように形
成される。
【００２０】また、本発明の調歩式データ・インターフ
ェイス回路における前記クロック発生器は、前記複数の
データ保持手段の出力をラッチして得られるスタート信
号が高レベルの間、前記サンプリングクロックの作成を
スタートさせる分周回路と、前記スタート信号のエッジ
を検出するエッジ検出回路と、データ長を測定するにあ
たり、前記遅延クロックを計数し且つ前記エッジ検出回
路の出力によりリセットされるデータ長測定回路とを備
えて構成できる。
ェイス回路における前記クロック発生器は、前記複数の
データ保持手段の出力をラッチして得られるスタート信
号が高レベルの間、前記サンプリングクロックの作成を
スタートさせる分周回路と、前記スタート信号のエッジ
を検出するエッジ検出回路と、データ長を測定するにあ
たり、前記遅延クロックを計数し且つ前記エッジ検出回
路の出力によりリセットされるデータ長測定回路とを備
えて構成できる。
【００２１】また、本発明の調歩式データ・インターフ
ェイス回路における前記クロック発生器は、前記受信デ
ータと前記遅延クロックとの競合が発生したとき、ＮＡ
ＮＤゲートにより前記スタート信号の立ち上げを遅延さ
せ、データのスタートビット検出を行うように形成す
る。
ェイス回路における前記クロック発生器は、前記受信デ
ータと前記遅延クロックとの競合が発生したとき、ＮＡ
ＮＤゲートにより前記スタート信号の立ち上げを遅延さ
せ、データのスタートビット検出を行うように形成す
る。
【００２２】また、本発明の調歩式データ・インターフ
ェイス回路は、伝送データを複数系統並列に入力するｎ
個のフリップ・フロップと、前記ｎ個のフリップ・フロ
ップそれぞれのクロック端子に位相差を持たせてクロッ
クを入力する（ｎ−１）個の遅延素子と、前記ｎ個のフ
リップ・フロップの出力および前記（ｎ−１）個の遅延
素子による遅延クロックを用いてサンプリングクロック
を生成するクロック発生器とを有し、前記サンプリング
クロックにより前記伝送データをシリアルに受信するよ
うに構成される。
ェイス回路は、伝送データを複数系統並列に入力するｎ
個のフリップ・フロップと、前記ｎ個のフリップ・フロ
ップそれぞれのクロック端子に位相差を持たせてクロッ
クを入力する（ｎ−１）個の遅延素子と、前記ｎ個のフ
リップ・フロップの出力および前記（ｎ−１）個の遅延
素子による遅延クロックを用いてサンプリングクロック
を生成するクロック発生器とを有し、前記サンプリング
クロックにより前記伝送データをシリアルに受信するよ
うに構成される。
【００２３】さらに、本発明の調歩式データ・インター
フェイス回路における前記クロック発生器は、前記遅延
クロックで前記伝送データをサンプリングするサンプリ
ングクロック生成機能を備え、データとクロックの競合
に対し、前記サンプリングクロックで前記伝送データを
ラッチするように形成される。
フェイス回路における前記クロック発生器は、前記遅延
クロックで前記伝送データをサンプリングするサンプリ
ングクロック生成機能を備え、データとクロックの競合
に対し、前記サンプリングクロックで前記伝送データを
ラッチするように形成される。
【００２４】
【発明の実施の形態】本発明の調歩式データ・インター
フェイス回路は、前述した図９からも解るように、送信
側のデータ送信回路６から送信されてきた調歩式シリア
ルデータを受信するために、受信側のデータ受信回路７
内部の調歩式データ・インターフェイス回路１０に適用
するものであり、この調歩式データ・インターフェイス
回路１０は伝送経路３を伝わってきた調歩式シリアルデ
ータをサンプリングして、シリアルデータを保持し、内
部へインターフェイスする回路である。以下、図面を参
照して本発明の実施の形態を説明する。
フェイス回路は、前述した図９からも解るように、送信
側のデータ送信回路６から送信されてきた調歩式シリア
ルデータを受信するために、受信側のデータ受信回路７
内部の調歩式データ・インターフェイス回路１０に適用
するものであり、この調歩式データ・インターフェイス
回路１０は伝送経路３を伝わってきた調歩式シリアルデ
ータをサンプリングして、シリアルデータを保持し、内
部へインターフェイスする回路である。以下、図面を参
照して本発明の実施の形態を説明する。
【００２５】図１は本発明の第１の実施の形態を示す調
歩式データ・インターフェイス回路の構成図である。図
１に示すように、本実施の形態は、伝送経路より受信し
たデータ（ＤＡＴＡ）を入力するための並列接続した３
つのフリップ・フロップ回路（Ｆ／Ｆ）１２，１３，１
４と、同期用クロックＣＬＫ１を入力し、順次所定時間
だけ遅延させるために直列接続した第１および第２の遅
延素子３０および３１と、これらのＦ／Ｆ１２〜１４の
各出力Ｄ１，Ｄ２，Ｄ３および遅延クロックＣＬＫ２，
ＣＬＫ３を入力し、サンプリングクロックＣＬＫを生成
するクロック発生器１５と、受信データＤＡＴＡおよび
クロックＣＬＫを同期させるためのフリップ・フロップ
回路（Ｆ／Ｆ）１６とで構成される。また、これらＦ／
Ｆ１２，１３，１４のクロック端子にそれぞれクロック
ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が入力されるため、各出
力Ｄ２，Ｄ３は出力Ｄ１に対し遅延素子３０，３１の遅
延時間だけ遅れて出力される。
歩式データ・インターフェイス回路の構成図である。図
１に示すように、本実施の形態は、伝送経路より受信し
たデータ（ＤＡＴＡ）を入力するための並列接続した３
つのフリップ・フロップ回路（Ｆ／Ｆ）１２，１３，１
４と、同期用クロックＣＬＫ１を入力し、順次所定時間
だけ遅延させるために直列接続した第１および第２の遅
延素子３０および３１と、これらのＦ／Ｆ１２〜１４の
各出力Ｄ１，Ｄ２，Ｄ３および遅延クロックＣＬＫ２，
ＣＬＫ３を入力し、サンプリングクロックＣＬＫを生成
するクロック発生器１５と、受信データＤＡＴＡおよび
クロックＣＬＫを同期させるためのフリップ・フロップ
回路（Ｆ／Ｆ）１６とで構成される。また、これらＦ／
Ｆ１２，１３，１４のクロック端子にそれぞれクロック
ＣＬＫ１，ＣＬＫ２，ＣＬＫ３が入力されるため、各出
力Ｄ２，Ｄ３は出力Ｄ１に対し遅延素子３０，３１の遅
延時間だけ遅れて出力される。
【００２６】なお、Ｆ／Ｆ１２，１３が２系統だけで
も、本発明を実現することができる。その場合は、遅延
素子３０のみを用いるとともに、作成されるＣＬＫ２に
基いてサンプリングクロックＣＬＫを作成するようにす
れば良い。
も、本発明を実現することができる。その場合は、遅延
素子３０のみを用いるとともに、作成されるＣＬＫ２に
基いてサンプリングクロックＣＬＫを作成するようにす
れば良い。
【００２７】かかるインターフェイス回路では、調歩式
データＤＡＴＡを受信する際にデータパルス幅（＝１周
期）の１／２周期のクロックＣＬＫ１を用いて高速のシ
リアルデータ受信を実現する。すなわち、伝送データＤ
ＡＴＡを３系統のＦ／Ｆ１２〜１４に入力し、Ｆ／Ｆ１
３，１４それぞれのクロック端子に第１，第２の遅延素
子３０，３１により位相差を与えたクロックを入力する
ことにより、シリアルデータＤＡＴＡとクロックが競合
した場合でも、そのシリアルデータを受信できるように
している。
データＤＡＴＡを受信する際にデータパルス幅（＝１周
期）の１／２周期のクロックＣＬＫ１を用いて高速のシ
リアルデータ受信を実現する。すなわち、伝送データＤ
ＡＴＡを３系統のＦ／Ｆ１２〜１４に入力し、Ｆ／Ｆ１
３，１４それぞれのクロック端子に第１，第２の遅延素
子３０，３１により位相差を与えたクロックを入力する
ことにより、シリアルデータＤＡＴＡとクロックが競合
した場合でも、そのシリアルデータを受信できるように
している。
【００２８】要するに、本実施の形態では、伝送データ
ＤＡＴＡとクロックＣＬＫ１を入力とし、クロック発生
器１５で生成したサンプリングクロックＣＬＫとこのク
ロックＣＬＫに同期したデータを出力端子ＯＵＴより出
力する。
ＤＡＴＡとクロックＣＬＫ１を入力とし、クロック発生
器１５で生成したサンプリングクロックＣＬＫとこのク
ロックＣＬＫに同期したデータを出力端子ＯＵＴより出
力する。
【００２９】図２は図１に示すクロック発生器の回路図
である。図２に示すように、このクロック発生器１５
は、スタートビットの検出を行うためにＤ１〜Ｄ３のそ
れぞれを反転させて入力するＮＡＮＤゲート素子１７
と、スタートビット検出が行われた後にＳＴＡＲＴ信号
を’Ｈ’にするためのＲＳラッチ１８と、ＳＴＡＲＴ信
号が’Ｈ’の間だけＣＬＫ３からサンプリングクロック
ＣＬＫを生成するための分周回路３４と、ＳＴＡＲＴ信
号が’Ｈ’になった時の立ち上がりエッジを検出するた
めのエッジ検出回路４０と、このエッジ検出回路４０に
よりＳＴＡＲＴ信号の立ち上がりエッジを検出した後
に、伝送データＤＡＴＡのスタートビットからストップ
ビットまでのデータ長を決定するデータ長測定回路３７
と、ＳＴＡＲＴ信号を制御するＦ／Ｆ回路３３と、イン
バータ３２とから構成される。また、分周回路３４はＡ
ＮＤゲート３５とＦ／Ｆ回路３６で形成され、データ長
測定回路３７は９進カウンタ３８とＦ／Ｆ回路３９で形
成され、エッジ検出回路４０はＦ／Ｆ回路４１とインバ
ータ４２とＡＮＤゲート４３で形成される。前述したデ
ータ長測定回路３７における９進カウンタ３８は、ＳＴ
ＡＲＴ信号が’Ｈ’の時間（長さ）を決めるため、’
７’で’Ｈ’出力される。
である。図２に示すように、このクロック発生器１５
は、スタートビットの検出を行うためにＤ１〜Ｄ３のそ
れぞれを反転させて入力するＮＡＮＤゲート素子１７
と、スタートビット検出が行われた後にＳＴＡＲＴ信号
を’Ｈ’にするためのＲＳラッチ１８と、ＳＴＡＲＴ信
号が’Ｈ’の間だけＣＬＫ３からサンプリングクロック
ＣＬＫを生成するための分周回路３４と、ＳＴＡＲＴ信
号が’Ｈ’になった時の立ち上がりエッジを検出するた
めのエッジ検出回路４０と、このエッジ検出回路４０に
よりＳＴＡＲＴ信号の立ち上がりエッジを検出した後
に、伝送データＤＡＴＡのスタートビットからストップ
ビットまでのデータ長を決定するデータ長測定回路３７
と、ＳＴＡＲＴ信号を制御するＦ／Ｆ回路３３と、イン
バータ３２とから構成される。また、分周回路３４はＡ
ＮＤゲート３５とＦ／Ｆ回路３６で形成され、データ長
測定回路３７は９進カウンタ３８とＦ／Ｆ回路３９で形
成され、エッジ検出回路４０はＦ／Ｆ回路４１とインバ
ータ４２とＡＮＤゲート４３で形成される。前述したデ
ータ長測定回路３７における９進カウンタ３８は、ＳＴ
ＡＲＴ信号が’Ｈ’の時間（長さ）を決めるため、’
７’で’Ｈ’出力される。
【００３０】なお、前述したように、Ｆ／Ｆ１２，１３
が２系統である場合は、ＮＡＮＤゲート素子１７の入力
はＤ１，Ｄ２およびＦ／Ｆ３３の出力となり、またＦ／
Ｆ３３の入力はＣＬＫ３がないため、ＣＬＫ２を用いる
ことにより、同様に実現できる。
が２系統である場合は、ＮＡＮＤゲート素子１７の入力
はＤ１，Ｄ２およびＦ／Ｆ３３の出力となり、またＦ／
Ｆ３３の入力はＣＬＫ３がないため、ＣＬＫ２を用いる
ことにより、同様に実現できる。
【００３１】つぎに、上述したＦ／Ｆ回路１３，１４の
クロック端子に接続される遅延素子３０，３１に基く遅
延時間ｄ、特に最小遅延時間ｄ（ｍｉｎ）および最大遅
延時間ｄ（ｍａｘ）について、図３を参照して説明す
る。
クロック端子に接続される遅延素子３０，３１に基く遅
延時間ｄ、特に最小遅延時間ｄ（ｍｉｎ）および最大遅
延時間ｄ（ｍａｘ）について、図３を参照して説明す
る。
【００３２】図３はクロック遅延の詳細を説明するため
のタイミング図である。図３に示すように、まず最小遅
延時間ｄ（ｍｉｎ）は、ｓｅｔｕｐ時間と、ｈｏｌｄ時
間との和で表わされる。このｓｅｔｕｐ時間とは、図１
におけるＦ／Ｆ１３，１４のセットアップ時間であり、
またｈｏｌｄ時間はＦ／Ｆ１２，１３のホールド時間で
ある。この最小遅延時間ｄ（ｍｉｎ）の関係は、３つの
Ｆ／Ｆ１２〜１４の内、必ず２つのＦ／Ｆでは競合を起
こさないための条件である。
のタイミング図である。図３に示すように、まず最小遅
延時間ｄ（ｍｉｎ）は、ｓｅｔｕｐ時間と、ｈｏｌｄ時
間との和で表わされる。このｓｅｔｕｐ時間とは、図１
におけるＦ／Ｆ１３，１４のセットアップ時間であり、
またｈｏｌｄ時間はＦ／Ｆ１２，１３のホールド時間で
ある。この最小遅延時間ｄ（ｍｉｎ）の関係は、３つの
Ｆ／Ｆ１２〜１４の内、必ず２つのＦ／Ｆでは競合を起
こさないための条件である。
【００３３】すなわち、３つのＦ／Ｆ１２〜１４の内、
１つのＦ／Ｆが競合したときでも、必ず他の２つのＦ／
Ｆでは競合を起こさない場合が次の３通り考えられる。
１つのＦ／Ｆが競合したときでも、必ず他の２つのＦ／
Ｆでは競合を起こさない場合が次の３通り考えられる。
【００３４】Ｆ／Ｆ１２でＣＬＫ１とＤＡＴＡが競合
した時に、必ずＦ／Ｆ１３，１４では競合を起こさな
い。
した時に、必ずＦ／Ｆ１３，１４では競合を起こさな
い。
【００３５】Ｆ／Ｆ１３でＣＬＫ２とＤＡＴＡが競合
した時に、必ずＦ／Ｆ１２，１４では競合を起こさな
い。
した時に、必ずＦ／Ｆ１２，１４では競合を起こさな
い。
【００３６】Ｆ／Ｆ１４でＣＬＫ３とＤＡＴＡが競合
した時に、必ずＦ／Ｆ１２，１３では競合を起こさな
い。
した時に、必ずＦ／Ｆ１２，１３では競合を起こさな
い。
【００３７】次に、ＣＬＫ３の立ち下がりで生成したサ
ンプリングクロックＣＬＫの立ち上がりで、ＤＡＴＡを
Ｆ／Ｆ１６に入力するための遅延素子３０，３１による
遅延時間の最大遅延時間ｄ（ｍａｘ）は、２ｔ−ｓｅｔ
ｕｐ時間＝ｔ＋２ｄ（ｍａｘ）＋（ｔ／２）＋α＋ＣＬ
Ｋのｈｏｌｄ時間で表わされる。この関係式より、ｄ
（ｍａｘ）＝（ｔ／４）−（１／２）×（ｓｅｔｕｐ＋
α＋ＣＬＫのｈｏｌｄ）となる。ここで、ｔはＣＬＫ１
の周期、ｓｅｔｕｐ時間はＦ／Ｆ１２のセットアップ時
間、αはＣＬＫ３の立ち下がりからＣＬＫを生成するた
めの遅延時間、ＣＬＫのｈｏｌｄ時間はＦ／Ｆ１６のホ
ールド時間である。
ンプリングクロックＣＬＫの立ち上がりで、ＤＡＴＡを
Ｆ／Ｆ１６に入力するための遅延素子３０，３１による
遅延時間の最大遅延時間ｄ（ｍａｘ）は、２ｔ−ｓｅｔ
ｕｐ時間＝ｔ＋２ｄ（ｍａｘ）＋（ｔ／２）＋α＋ＣＬ
Ｋのｈｏｌｄ時間で表わされる。この関係式より、ｄ
（ｍａｘ）＝（ｔ／４）−（１／２）×（ｓｅｔｕｐ＋
α＋ＣＬＫのｈｏｌｄ）となる。ここで、ｔはＣＬＫ１
の周期、ｓｅｔｕｐ時間はＦ／Ｆ１２のセットアップ時
間、αはＣＬＫ３の立ち下がりからＣＬＫを生成するた
めの遅延時間、ＣＬＫのｈｏｌｄ時間はＦ／Ｆ１６のホ
ールド時間である。
【００３８】このように、最小遅延時間ｄ（ｍｉｎ）お
よび最大遅延時間ｄ（ｍａｘ）が決定されるので、遅延
素子３０，３１による遅延時間ｄの条件は、ｄ（ｍｉ
ｎ）とｄ（ｍａｘ）の間になる。すなわち、（ｓｅｔｕ
ｐ＋ｈｏｌｄ）＜ｄ＜｛（ｔ／４）−（１／２）×（ｓ
ｅｔｕｐ＋α＋ＣＬＫのｈｏｌｄ）｝となる。
よび最大遅延時間ｄ（ｍａｘ）が決定されるので、遅延
素子３０，３１による遅延時間ｄの条件は、ｄ（ｍｉ
ｎ）とｄ（ｍａｘ）の間になる。すなわち、（ｓｅｔｕ
ｐ＋ｈｏｌｄ）＜ｄ＜｛（ｔ／４）−（１／２）×（ｓ
ｅｔｕｐ＋α＋ＣＬＫのｈｏｌｄ）｝となる。
【００３９】以下に、伝送データＤＡＴＡと第１〜第３
のクロックＣＬＫ１〜ＣＬＫ３とが競合していない場合
（図４）と、伝送データＤＡＴＡと第１〜第３のクロッ
クＣＬＫ１〜ＣＬＫ３とが競合している場合（図５〜図
７）とに分けて動作を説明する。
のクロックＣＬＫ１〜ＣＬＫ３とが競合していない場合
（図４）と、伝送データＤＡＴＡと第１〜第３のクロッ
クＣＬＫ１〜ＣＬＫ３とが競合している場合（図５〜図
７）とに分けて動作を説明する。
【００４０】図４は図１および図２における伝送データ
と第１〜第３のクロックとが競合していないときの各種
信号のタイミング図である。図４に示すように、データ
とクロックとの間に競合がないときは、まずＣＬＫ１を
遅延素子３０，３１によって遅延させ、ＣＬＫ２，ＣＬ
Ｋ３を生成する。
と第１〜第３のクロックとが競合していないときの各種
信号のタイミング図である。図４に示すように、データ
とクロックとの間に競合がないときは、まずＣＬＫ１を
遅延素子３０，３１によって遅延させ、ＣＬＫ２，ＣＬ
Ｋ３を生成する。
【００４１】一方、Ｆ／Ｆ１２はＤＡＴＡをＣＬＫ１の
立ち上がりで保持するとともに、出力側にＤ１を出力す
る。同様に、Ｆ／Ｆ１３，１４は、それぞれＤＡＴＡを
ＣＬＫ２，ＣＬＫ３の立ち上がりで保持するとともに、
出力側にＤ２，Ｄ３を出力する。
立ち上がりで保持するとともに、出力側にＤ１を出力す
る。同様に、Ｆ／Ｆ１３，１４は、それぞれＤＡＴＡを
ＣＬＫ２，ＣＬＫ３の立ち上がりで保持するとともに、
出力側にＤ２，Ｄ３を出力する。
【００４２】ついで、Ｆ／Ｆ１２〜１４の出力Ｄ１〜Ｄ
３が全て’Ｌｏｗ’（以下、’Ｌ’）になると、クロッ
ク発生器１５の内部信号であるＳＴＡＲＴ信号が’Ｈ’
になる。すなわち、スタートビットの検出が行われる。
このＳＴＡＲＴ信号が’Ｈ’の間、クロック発生器１５
はクロックＣＬＫ３を用いてサンプリングクロックＣＬ
Ｋを生成する。
３が全て’Ｌｏｗ’（以下、’Ｌ’）になると、クロッ
ク発生器１５の内部信号であるＳＴＡＲＴ信号が’Ｈ’
になる。すなわち、スタートビットの検出が行われる。
このＳＴＡＲＴ信号が’Ｈ’の間、クロック発生器１５
はクロックＣＬＫ３を用いてサンプリングクロックＣＬ
Ｋを生成する。
【００４３】さらに、このサンプリングクロックＣＬＫ
が生成されることにより、Ｆ／Ｆ１６はＤＡＴＡをＣＬ
Ｋの立ち上がりで保持するとともに、出力端子ＯＵＴに
受信データを出力する。最後に、データ長測定回路３７
によってストップビットが入力される時点で、ＳＴＡＲ
Ｔ信号を’Ｌ’にする。以上が無競合時の回路動作であ
る。
が生成されることにより、Ｆ／Ｆ１６はＤＡＴＡをＣＬ
Ｋの立ち上がりで保持するとともに、出力端子ＯＵＴに
受信データを出力する。最後に、データ長測定回路３７
によってストップビットが入力される時点で、ＳＴＡＲ
Ｔ信号を’Ｌ’にする。以上が無競合時の回路動作であ
る。
【００４４】図５は図１および図２における伝送データ
と第１のクロックとが競合しているときの各種信号のタ
イミング図である。図５に示すように、上述した競合の
一番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
と第１のクロックとが競合しているときの各種信号のタ
イミング図である。図５に示すように、上述した競合の
一番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
【００４５】一方、Ｆ／Ｆ１２はＤＡＴＡをＣＬＫ１の
立ち上がりで保持するとともに、出力側にＤ１を出力す
る。そのとき、ＤＡＴＡとＣＬＫ１が競合していると、
Ｆ／Ｆ１２の出力Ｄ１が’Ｌ’または’Ｈ’になる。ま
た、Ｆ／Ｆ１３，１４は、それぞれＤＡＴＡとＣＬＫ
２、およびＤＡＴＡとＣＬＫ３の立ち上がりで保持する
とともに、その出力がＤ２，Ｄ３となる。
立ち上がりで保持するとともに、出力側にＤ１を出力す
る。そのとき、ＤＡＴＡとＣＬＫ１が競合していると、
Ｆ／Ｆ１２の出力Ｄ１が’Ｌ’または’Ｈ’になる。ま
た、Ｆ／Ｆ１３，１４は、それぞれＤＡＴＡとＣＬＫ
２、およびＤＡＴＡとＣＬＫ３の立ち上がりで保持する
とともに、その出力がＤ２，Ｄ３となる。
【００４６】ついで、Ｆ／Ｆ１２〜１４の出力Ｄ１〜Ｄ
３が全て’Ｌ’になると、クロック発生器１５の内部信
号であるＳＴＡＲＴ信号が’Ｈ’になり、スタートビッ
トが検出される。ここで、ＤＡＴＡ内の１ビット周期は
ＣＬＫ１の２周期分であるので、ＤＡＴＡとＣＬＫ１が
競合した結果、Ｄ１が’Ｈ’になってスタートビットの
検出が行われなくても、次のＣＬＫ１の立ち上がりでＤ
１は’Ｌ’になり、スタートビット検出が行われる。
３が全て’Ｌ’になると、クロック発生器１５の内部信
号であるＳＴＡＲＴ信号が’Ｈ’になり、スタートビッ
トが検出される。ここで、ＤＡＴＡ内の１ビット周期は
ＣＬＫ１の２周期分であるので、ＤＡＴＡとＣＬＫ１が
競合した結果、Ｄ１が’Ｈ’になってスタートビットの
検出が行われなくても、次のＣＬＫ１の立ち上がりでＤ
１は’Ｌ’になり、スタートビット検出が行われる。
【００４７】さらに、ＳＴＡＲＴ信号が’Ｈ’の間、ク
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６は、ＤＡＴＡをＣＬＫの立ち上がりで保持する
とともに、出力端子ＯＵＴに受信データを出力する。最
後に、ストップビットが入力されると、前述のケースと
同様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の一
番目のケースにおける回路動作である。
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６は、ＤＡＴＡをＣＬＫの立ち上がりで保持する
とともに、出力端子ＯＵＴに受信データを出力する。最
後に、ストップビットが入力されると、前述のケースと
同様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の一
番目のケースにおける回路動作である。
【００４８】図６は図１および図２における伝送データ
と第２のクロックとが競合しているときの各種信号のタ
イミング図である。図６に示すように、上述した競合の
二番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
と第２のクロックとが競合しているときの各種信号のタ
イミング図である。図６に示すように、上述した競合の
二番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
【００４９】ついで、Ｆ／Ｆ１２はＤＡＴＡをＣＬＫ１
の立ち上がりで保持するとともに、出力側にＤ１を出力
する。また、Ｆ／Ｆ１３はＤＡＴＡをＣＬＫ２の立ち上
がりで保持する。そのとき、ＤＡＴＡとＣＬＫ２が競合
していると、Ｆ／Ｆ１３の出力Ｄ２が’Ｌ’または’
Ｈ’になる。さらに、Ｆ／Ｆ１４は、ＤＡＴＡをＣＬＫ
３の立ち上がりで保持するとともに、出力側にＤ３を出
力する。
の立ち上がりで保持するとともに、出力側にＤ１を出力
する。また、Ｆ／Ｆ１３はＤＡＴＡをＣＬＫ２の立ち上
がりで保持する。そのとき、ＤＡＴＡとＣＬＫ２が競合
していると、Ｆ／Ｆ１３の出力Ｄ２が’Ｌ’または’
Ｈ’になる。さらに、Ｆ／Ｆ１４は、ＤＡＴＡをＣＬＫ
３の立ち上がりで保持するとともに、出力側にＤ３を出
力する。
【００５０】これらＦ／Ｆ１２〜１４の出力Ｄ１〜Ｄ３
が全て’Ｌ’になると、クロック発生器１５の内部信号
であるＳＴＡＲＴ信号が’Ｈ’になる。すなわち、スタ
ートビットの検出が行われる。ここで、ＤＡＴＡ内の１
ビット周期は、ＣＬＫ１の２周期分であるので、ＤＡＴ
ＡとＣＬＫ２が競合した結果、Ｆ／Ｆ１３の出力Ｄ２
が’Ｈ’となってスタートビット検出が行われなくて
も、次のＣＬＫ２の立ち上がりでＤ２が’Ｌ’になり、
スタートビット検出が行われる。
が全て’Ｌ’になると、クロック発生器１５の内部信号
であるＳＴＡＲＴ信号が’Ｈ’になる。すなわち、スタ
ートビットの検出が行われる。ここで、ＤＡＴＡ内の１
ビット周期は、ＣＬＫ１の２周期分であるので、ＤＡＴ
ＡとＣＬＫ２が競合した結果、Ｆ／Ｆ１３の出力Ｄ２
が’Ｈ’となってスタートビット検出が行われなくて
も、次のＣＬＫ２の立ち上がりでＤ２が’Ｌ’になり、
スタートビット検出が行われる。
【００５１】さらに、ＳＴＡＲＴ信号が’Ｈ’の間、ク
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６はＤＡＴＡをＣＬＫの立ち上がりで保持すると
ともに、出力端子ＯＵＴに受信データを出力する。最後
に、ストップビットが入力されると、前述のケースと同
様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の二番
目のケースにおける回路動作である。
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６はＤＡＴＡをＣＬＫの立ち上がりで保持すると
ともに、出力端子ＯＵＴに受信データを出力する。最後
に、ストップビットが入力されると、前述のケースと同
様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の二番
目のケースにおける回路動作である。
【００５２】図７は図１および図２における伝送データ
と第３のクロックとが競合しているときの各種信号のタ
イミング図である。図７に示すように、上述した競合の
三番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
と第３のクロックとが競合しているときの各種信号のタ
イミング図である。図７に示すように、上述した競合の
三番目のケースにおいては、無競合時と同様に、ＣＬＫ
１を遅延素子３０，３１によって遅延させ、ＣＬＫ２，
ＣＬＫ３を生成する。
【００５３】ついで、Ｆ／Ｆ１２，１３はそれぞれＤＡ
ＴＡをＣＬＫ１，ＣＬＫ２の立ち上がりで保持するとと
もに、出力側にＤ１，Ｄ２を出力する。また、Ｆ／Ｆ１
４はＤＡＴＡをＣＬＫ３の立ち上がりで保持する。その
とき、ＤＡＴＡとＣＬＫ３が競合していると、Ｆ／Ｆ１
４の出力Ｄ３が’Ｌ’または’Ｈ’になる。
ＴＡをＣＬＫ１，ＣＬＫ２の立ち上がりで保持するとと
もに、出力側にＤ１，Ｄ２を出力する。また、Ｆ／Ｆ１
４はＤＡＴＡをＣＬＫ３の立ち上がりで保持する。その
とき、ＤＡＴＡとＣＬＫ３が競合していると、Ｆ／Ｆ１
４の出力Ｄ３が’Ｌ’または’Ｈ’になる。
【００５４】これらＦ／Ｆ１２〜１４の出力Ｄ１〜Ｄ３
が全て’Ｌ’になると、クロック発生器１５の内部信号
であるＳＴＡＲＴ信号が’Ｈ’になる。すなわち、スタ
ートビットの検出が行われる。ここで、ＤＡＴＡ内の１
ビット周期は、ＣＬＫ１の２周期分であるので、ＤＡＴ
ＡとＣＬＫ３が競合した結果、Ｆ／Ｆ１４の出力Ｄ３
が’Ｈ’となってスタートビット検出が行われなくて
も、次のＣＬＫ３の立ち上がりでＤ３が’Ｌ’になり、
スタートビット検出が行われる。
が全て’Ｌ’になると、クロック発生器１５の内部信号
であるＳＴＡＲＴ信号が’Ｈ’になる。すなわち、スタ
ートビットの検出が行われる。ここで、ＤＡＴＡ内の１
ビット周期は、ＣＬＫ１の２周期分であるので、ＤＡＴ
ＡとＣＬＫ３が競合した結果、Ｆ／Ｆ１４の出力Ｄ３
が’Ｈ’となってスタートビット検出が行われなくて
も、次のＣＬＫ３の立ち上がりでＤ３が’Ｌ’になり、
スタートビット検出が行われる。
【００５５】さらに、ＳＴＡＲＴ信号が’Ｈ’の間、ク
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６はＤＡＴＡをＣＬＫの立ち上がりで保持すると
ともに、出力端子ＯＵＴに受信データを出力する。最後
に、ストップビットが入力されると、前述のケースと同
様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の三番
目のケースにおける回路動作である。
ロック発生器１５はＣＬＫ３を用いてサンプリングクロ
ックＣＬＫを生成する。このＣＬＫが生成されると、Ｆ
／Ｆ１６はＤＡＴＡをＣＬＫの立ち上がりで保持すると
ともに、出力端子ＯＵＴに受信データを出力する。最後
に、ストップビットが入力されると、前述のケースと同
様にＳＴＡＲＴ信号を’Ｌ’にする。以上が競合の三番
目のケースにおける回路動作である。
【００５６】次に、上述した本実施の形態についても、
前述の従来の調歩式データ・インターフェイス回路に対
するシミュレーションと同様の解析を行う。
前述の従来の調歩式データ・インターフェイス回路に対
するシミュレーションと同様の解析を行う。
【００５７】本実施の形態の調歩式データ・インターフ
ェイス回路を０．３５μｍプロセスで設計し、伝送デー
タＤＡＴＡ内の１ビットのＤＡＴＡ周期を１２ｎｓ（す
なわち、８３Ｍｂｐｓ）として動作させると、伝送デー
タＤＡＴＡが１２ｎｓ周期、クロックＣＬＫ１が１６６
ＭＨｚ、つまり図４〜図７のタイミングで動作する（デ
ータ周期１２ｎｓで受信可能）。
ェイス回路を０．３５μｍプロセスで設計し、伝送デー
タＤＡＴＡ内の１ビットのＤＡＴＡ周期を１２ｎｓ（す
なわち、８３Ｍｂｐｓ）として動作させると、伝送デー
タＤＡＴＡが１２ｎｓ周期、クロックＣＬＫ１が１６６
ＭＨｚ、つまり図４〜図７のタイミングで動作する（デ
ータ周期１２ｎｓで受信可能）。
【００５８】これは、本実施の形態の回路構成（図１）
では、伝送データＤＡＴＡを受信するクロックＣＬＫ１
の周期が伝送データＤＡＴＡ内の１ビットのＤＡＴＡ周
期の１／２にできる。
では、伝送データＤＡＴＡを受信するクロックＣＬＫ１
の周期が伝送データＤＡＴＡ内の１ビットのＤＡＴＡ周
期の１／２にできる。
【００５９】このように、本実施の形態によれば、前述
した従来の回路と比較して、１ビットのＤＡＴＡを扱う
ＣＬＫ１の周期からも明らかなように、高速のシリアル
データ受信が容易となる。
した従来の回路と比較して、１ビットのＤＡＴＡを扱う
ＣＬＫ１の周期からも明らかなように、高速のシリアル
データ受信が容易となる。
【００６０】要するに、本実施の形態の回路によれば、
１２ｎｓ周期のデータを受信する場合、１６６ＭＨｚの
クロックＣＬＫ１を用いれば良く、前述した従来の５０
０ＭＨｚのような高い周波数のクロックを用いる必要が
なくなる。すなわち、本実施の形態においては、従来回
路と同一周期のデータを受信する際、遅いクロック周波
数を用いた回路によりデータ受信を実現することができ
る。
１２ｎｓ周期のデータを受信する場合、１６６ＭＨｚの
クロックＣＬＫ１を用いれば良く、前述した従来の５０
０ＭＨｚのような高い周波数のクロックを用いる必要が
なくなる。すなわち、本実施の形態においては、従来回
路と同一周期のデータを受信する際、遅いクロック周波
数を用いた回路によりデータ受信を実現することができ
る。
【００６１】図８は本発明の第２の実施の形態を示す調
歩式データ・インターフェイス回路の構成図である。図
８に示すように、この実施の形態における調歩式データ
・インターフェイス回路は、前述した図１におけるフリ
ップ・フロップ回路（Ｆ／Ｆ）１２〜１４を３つよりも
大きいｎ個に且つ遅延素子３０，３１を（ｎ−１）個に
拡大し、前述した第１の実施の形態と同様に、サンプリ
ングクロックＣＬＫを生成するためのクロック発生器１
５及びＣＬＫの立ち上がりでＤＡＴＡを保持するＦ／Ｆ
１６を備えている。ここでは、ｎ番目のＦ／Ｆ４５と
（ｎ−１）番目の遅延素子４４とを便宜的に追加して示
している。
歩式データ・インターフェイス回路の構成図である。図
８に示すように、この実施の形態における調歩式データ
・インターフェイス回路は、前述した図１におけるフリ
ップ・フロップ回路（Ｆ／Ｆ）１２〜１４を３つよりも
大きいｎ個に且つ遅延素子３０，３１を（ｎ−１）個に
拡大し、前述した第１の実施の形態と同様に、サンプリ
ングクロックＣＬＫを生成するためのクロック発生器１
５及びＣＬＫの立ち上がりでＤＡＴＡを保持するＦ／Ｆ
１６を備えている。ここでは、ｎ番目のＦ／Ｆ４５と
（ｎ−１）番目の遅延素子４４とを便宜的に追加して示
している。
【００６２】また、このときのクロック発生器１５は、
図２に示すＮＡＮＤゲート素子１７の入力がＤ１〜Ｄｎ
になることと、クロックＣＬＫ３がＣＬＫｎに変更され
ること、および分周回路３４，データ長測定回路３７を
扱うデータＤＡＴＡにより若干設計変更すること以外は
同様である。
図２に示すＮＡＮＤゲート素子１７の入力がＤ１〜Ｄｎ
になることと、クロックＣＬＫ３がＣＬＫｎに変更され
ること、および分周回路３４，データ長測定回路３７を
扱うデータＤＡＴＡにより若干設計変更すること以外は
同様である。
【００６３】このように、遅延素子３０，３１，４４の
個数及びＦ／Ｆ回路１２，１３，１４，４５の個数を増
加させることによって、伝送データＤＡＴＡ上のスター
トビット検出を行う際．前述した第１の実施の形態（図
１）よりも多点のサンプリングをすることができるの
で、より低い周波数のノイズが混入した伝送データであ
ってもスタートビットを容易に検出できるという利点が
ある。つまり、第１の実施の形態と比較すると、低速に
はなるが、ノイズに強くなるという利点がある。
個数及びＦ／Ｆ回路１２，１３，１４，４５の個数を増
加させることによって、伝送データＤＡＴＡ上のスター
トビット検出を行う際．前述した第１の実施の形態（図
１）よりも多点のサンプリングをすることができるの
で、より低い周波数のノイズが混入した伝送データであ
ってもスタートビットを容易に検出できるという利点が
ある。つまり、第１の実施の形態と比較すると、低速に
はなるが、ノイズに強くなるという利点がある。
【００６４】
【発明の効果】以上説明したように、本発明の調歩式デ
ータ・インターフェイス回路は、複数のフリップ・フロ
ップ回路をシフトレジスタ構成にするのではなく、受信
データ入力に対し並列接続するとともに、受信データ１
ビットの周期の１／２の同期用クロック（ＣＬＫ１）を
用いることにより、従来よりもより高速のシリアルデー
タ受信を実現できるという効果がある。
ータ・インターフェイス回路は、複数のフリップ・フロ
ップ回路をシフトレジスタ構成にするのではなく、受信
データ入力に対し並列接続するとともに、受信データ１
ビットの周期の１／２の同期用クロック（ＣＬＫ１）を
用いることにより、従来よりもより高速のシリアルデー
タ受信を実現できるという効果がある。
【図１】本発明の第１の実施の形態を示す調歩式データ
・インターフェイス回路の構成図である。
・インターフェイス回路の構成図である。
【図２】図１に示すクロック発生器の回路図である。
【図３】クロック遅延の詳細を説明するためのタイミン
グ図である。
グ図である。
【図４】図１および図２における伝送データと第１〜第
３のクロックとが競合していないときの各種信号のタイ
ミング図である。
３のクロックとが競合していないときの各種信号のタイ
ミング図である。
【図５】図１および図２における伝送データと第１のク
ロックとが競合しているときの各種信号のタイミング図
である。
ロックとが競合しているときの各種信号のタイミング図
である。
【図６】図１および図２における伝送データと第２のク
ロックとが競合しているときの各種信号のタイミング図
である。
ロックとが競合しているときの各種信号のタイミング図
である。
【図７】図１および図２における伝送データと第３のク
ロックとが競合しているときの各種信号のタイミング図
である。
ロックとが競合しているときの各種信号のタイミング図
である。
【図８】本発明の第２の実施の形態を示す調歩式データ
・インターフェイス回路の構成図である。
・インターフェイス回路の構成図である。
【図９】一般的な調歩式シリアルデータの送受信システ
ムのブロック図である。
ムのブロック図である。
【図１０】図９における調歩式データ・インターフェイ
ス回路の構成図である。
ス回路の構成図である。
【図１１】図１０におけるクロック発生器の回路図であ
る。
る。
【図１２】図１０および図１１における各種信号のタイ
ミング図である。
ミング図である。
１ 送信側装置 ２ 受信側装置 ３ 伝送経路 ４，９ メモリ ５，８ ＣＰＵ ６ データ送信回路 ７ データ受信回路 １０ 調歩式データ・インターフェイス回路 １１ 制御回路 １２〜１４，１６，４５ フリップ・フロップ回路
（Ｆ／Ｆ） １５ クロック発生器 １８ ＲＳラッチ ３０，３１，４４ 遅延素子 ３４ 分周回路 ３７ データ長測定回路 ４０ エッジ検出回路
（Ｆ／Ｆ） １５ クロック発生器 １８ ＲＳラッチ ３０，３１，４４ 遅延素子 ３４ 分周回路 ３７ データ長測定回路 ４０ エッジ検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 健一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5K029 AA11 EE07 HH13 LL08 LL15 5K034 AA01 KK05 PP03 5K047 GG03 GG24 JJ03 MM28 MM36 MM38 MM53 MM55
Claims (7)
- 【請求項１】 伝送経路に接続され、伝送データをシリ
アル受信するデータ入力端子および同期用クロックを受
信するクロック端子と、前記同期用クロック端子に接続
される遅延素子と、前記データ入力端子に並列接続され
且つ前記同期用クロックおよび前記遅延素子から出力さ
れる所定時間遅延した遅延クロックによりそれぞれ保持
制御される複数のデータ保持手段と、前記複数のデータ
保持手段の出力と前記遅延クロックによりサンプリング
クロックを作成するクロック発生器とを有し、受信した
前記伝送データを前記サンプリングクロックによりサン
プリングして出力することを特徴とする調歩式データ・
インターフェイス回路。 - 【請求項２】 伝送経路に接続され、伝送データをシリ
アル受信するデータ入力端子および同期用クロックを受
信するクロック端子と、前記同期用クロック端子に直列
に接続される複数の遅延素子と、前記データ入力端子に
並列接続され且つ前記同期用クロックおよび前記遅延素
子から出力される所定時間遅延した複数の遅延クロック
によりそれぞれ保持制御される複数のデータ保持手段
と、前記複数のデータ保持手段の出力と前記複数の遅延
クロックによりサンプリングクロックを作成するクロッ
ク発生器とを有し、受信した前記伝送データを前記サン
プリングクロックによりサンプリングして出力すること
を特徴とする調歩式データ・インターフェイス回路。 - 【請求項３】 前記複数のデータ保持手段は、それぞれ
フリップ・フロップ回路を用いて構成し、それぞれ前記
同期用クロックおよび前記遅延クロックにより位相差を
持って保持するとともに、データ出力する請求項１もし
くは請求項２記載の調歩式データ・インターフェイス回
路。 - 【請求項４】 前記クロック発生器は、前記複数のデー
タ保持手段の出力をラッチして得られるスタート信号が
高レベルの間、前記サンプリングクロックの作成をスタ
ートさせる分周回路と、前記スタート信号のエッジを検
出するエッジ検出回路と、データ長を測定するにあた
り、前記遅延クロックを計数し且つ前記エッジ検出回路
の出力によりリセットされるデータ長測定回路とを備え
た請求項１もしくは請求項２記載の調歩式データ・イン
ターフェイス回路。 - 【請求項５】 前記クロック発生器は、前記受信データ
と前記遅延クロックとの競合が発生したとき、ＮＡＮＤ
ゲートにより前記スタート信号の立ち上げを遅延させ、
データのスタートビット検出を行う請求項１もしくは請
求項２記載の調歩式データ・インターフェイス回路。 - 【請求項６】 伝送データを複数系統並列に入力するｎ
個のフリップ・フロップと、前記ｎ個のフリップ・フロ
ップそれぞれのクロック端子に位相差を持たせてクロッ
クを入力する（ｎ−１）個の遅延素子と、前記ｎ個のフ
リップ・フロップの出力および前記（ｎ−１）個の遅延
素子による遅延クロックを用いてサンプリングクロック
を生成するクロック発生器とを有し、前記サンプリング
クロックにより前記伝送データをシリアルに受信するこ
とを特徴とする調歩式データ・インターフェイス回路。 - 【請求項７】 前記クロック発生器は、前記遅延クロッ
クで前記伝送データをサンプリングするサンプリングク
ロック生成機能を備え、データとクロックの競合に対
し、前記サンプリングクロックで前記伝送データをラッ
チする請求項６記載の調歩式データ・インターフェイス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34810699A JP2001168849A (ja) | 1999-12-07 | 1999-12-07 | 調歩式データ・インターフェイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34810699A JP2001168849A (ja) | 1999-12-07 | 1999-12-07 | 調歩式データ・インターフェイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168849A true JP2001168849A (ja) | 2001-06-22 |
Family
ID=18394788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34810699A Pending JP2001168849A (ja) | 1999-12-07 | 1999-12-07 | 調歩式データ・インターフェイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011115005A (ja) * | 2009-11-30 | 2011-06-09 | Meidensha Corp | 高圧インバータのセル通信制御装置およびセル通信制御方法 |
-
1999
- 1999-12-07 JP JP34810699A patent/JP2001168849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011115005A (ja) * | 2009-11-30 | 2011-06-09 | Meidensha Corp | 高圧インバータのセル通信制御装置およびセル通信制御方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030916 |