WO2022037216A1

WO2022037216A1 - 检测电路和检测方法

Info

Publication number: WO2022037216A1
Application number: PCT/CN2021/100487
Authority: WO
Inventors: 冀康灵
Original assignee: 长鑫存储技术有限公司
Priority date: 2020-08-20
Filing date: 2021-06-17
Publication date: 2022-02-24
Also published as: CN114076849A

Abstract

一种检测电路和检测方法，检测电路用于检测两个不同频率的时钟信号之间的相位信息，两个时钟信号包括低频时钟信号和高频时钟信号，检测电路包括：信号生成模组，用于在高频时钟信号的边沿对低频时钟信号进行检测，以生成待采样信号，并当高频时钟信号保持预设电平且低频时钟信号满足预设条件时，生成目标采样信号；以及采样模组，与信号生成模组连接，用于在目标采样信号的边沿对待采样信号进行检测，以生成检测结果信号。

Description

检测电路和检测方法

相关申请交叉引用

本申请要求2020年08月20日递交的、标题为“检测电路和检测方法”、申请号为2020108443041的中国申请，其公开内容通过引用全部结合在本申请中。

技术领域

本申请涉及一种检测电路和检测方法。

背景技术

相位检测是一种检测两个时钟信号之间的相位关系，并产生与该相位关系对应的输出信号的方法。最初，相位检测的两个时钟信号的频率是相同的，传统的相位检测电路可以满足需求。科学技术的不断发展对相位检测提出了新的需求，即对于一个高频时钟信号和一个低频时钟信号的相位检测。在原有的相位检测方法的基础上，通过将高频时钟信号进行分频再去做相位检测的方式，可以基本上实现对不同频率时钟信号进行相位检测的功能。

发明内容

根据多个实施例，本申请第一方面提供一种检测电路，用于检测两个不同频率的时钟信号之间的相位信息，两个所述时钟信号包括低频时钟信号和高频时钟信号，所述检测电路包括：

信号生成模组，用于在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成待采样信号，并当所述高频时钟信号保持预设电平且所述低频时钟信号满足预设条件时，生成目标采样信号；以及

采样模组，与所述信号生成模组连接，用于在所述目标采样信号的边沿对所述待采样信号进行检测，以生成检测结果信号。

根据多个实施例，本申请第二方面提供一种检测方法，用于检测两个不同频率的时钟信号之间的相位信息，两个所述时钟信号包括低频时钟信号和高频时钟信号，所述检测方法包括：

在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成待采样信号，并当所述高频时钟信号保持预设电平且所述低频时钟信号满足预设条件时，生成目标采样信号；以及

在所述目标采样信号的边沿对所述待采样信号进行检测，以生成检测结果信号。

本申请的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其它特征和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中的一相位检测结果的时序图。

图2为现有技术中的另一相位检测结果的时序图。

图3为一实施例的检测电路的示意框图。

图4为一实施例的检测电路对低频时钟信号的低电平进行检测生成的时序图。

图5为一实施例的检测电路对低频时钟信号的高电平进行检测生成的时序图。

图6为一实施例的检测电路的结构图。

图7为另一实施例的检测电路的结构图。

图8为再一实施例的检测电路的结构图。

元件标号说明：

信号生成模组：100；第一生成模块：110；第五触发器：111；第六触发器：112；第七触发器：113；第二生成模块：120；第一采样单元：121；第一触发器：1211；第二触发器：1212；第二采样单元：122；第三触发器：1221；第四触发器：1222；逻辑门单元：123；采样模组：200

具体实施方式

在实际使用过程中，需要先使时钟信号通过输入缓冲器，以提高时钟信号的性能。但是，时钟信号通过输入缓冲器后可能会发生延时，甚至高频时钟信号的第一个脉冲可能由于工作状态不稳定等因素被过滤掉，进而使相位检测的结果错误。因此，现有的相位检测电路和检测方法的可靠性不足。

为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一触发器1211称为第二触发器1212，且类似地，可将第二触发器1212称为第一触发器1211。第一触发器1211和第二触发器1212两者都是触发器，但其不是同一触发器。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

图1为现有技术中的一相位检测结果的时序图，参考图1，待检测的两个时钟信号分别为CK1和CK2，通过输入缓冲器后的低频时钟信号为CK1_internal、高频时钟信号为CK2_internal。在现有技术中，需要对高频时钟信号CK2_internal进行分频处理，以获得与低频时钟信号CK1_internal的频率相同的信号CK2/2，再比较信号CK2/2和低频时钟信号CK1_internal，从而获取待检测的两个时钟信号之间的相位信息。需要说明的是，低频时钟信号CK1_internal和高频时钟信号CK2_internal中的高频和低频是指，两个时钟信号的频率的相对性，即两个时钟信号中频率较低的一个作为低频时钟信号CK1_internal，且频率较高的一个作为高频时钟信号CK2_internal，而不特指某一确定的频率范围内的信号为低频时钟信号或高频时钟信号。

如图1所示，在第一周期中，在信号CK2/2的上升沿对低频时钟信号CK1_internal的低电平状态进行采样，即检测低电平以生成检测结果。在第二周期中，高频时钟信号CK2_internal中的第一个脉冲被过滤掉，信号CK2圆圈中的脉冲丢失，导致分频后的信号CK2/2的时序改变，在信号CK2/2的上升沿会对低频时钟信号CK1_internal的高电平状态进行采样，即检测高电平以生成检测结果，检测结果发生错误。其中，第一周期和第二周期是指高频时钟信号CK2_internal的第一周期和第二周期，参考图1，每个周期中包括以相等时间间隔t1设置的多个上升沿信号，每个上升沿信号用于对低频时钟信号CK1_internal进行一次采样，进一步地，高频时钟信号CK2_internal相邻的两个周期之间保持一个预设时长t2的预设电平，且该持续时间t2长于上述时间间隔t1，例如可以使持续时间t2等于2个时间间隔t1的时长，从而区分不同的周期。

图2为现有技术中的另一相位检测结果的时序图，参考图2，在第一周期中，在信号CK2/2的上升沿对低频时钟信号CK1_internal的高电平状态进行采样，即检测高电平以生成检测结果。在第二周期中，高频时钟信号CK2_internal中的第一个脉冲被过滤掉，信号CK2圆圈中的脉冲丢失，导致分频后的信号CK2/2的时序发生改变，在信号CK2/2的上升沿会对低频时钟信号CK1_internal的低电平状态进行采样，即检测低电平以生成检测结果，检测结果发生错误。

因此，参考图1至图2，现有技术中的检测电路会由于高频时钟信号CK2_internal中的第一个脉冲被过滤掉，而导致检测结果错误的问题。

图3为一实施例的检测电路的示意框图，在本实施例中，检测电路用于检测两个不同频率的时钟信号之间的相位信息，两个时钟信号包括低频时钟信号CK1_internal和高频时钟信号CK2_internal，上述两个信号是指待检测的时钟信号CK1和CK2分别经过输入缓冲器后输出的信号。需要说明的是，在其他实施例中，低频时钟信号CK1_internal和高频时钟信号CK2_internal的定义均与本实施例相同，将不再进行赘述。

参考图3，检测电路包括信号生成模组100和采样模组200。

信号生成模组100用于在高频时钟信号CK2_internal的边沿对低频时钟信号CK1_internal进行检测，以生成待采样信号CK1m2，并当高频时钟信号CK2_internal保持预设电平且低频时钟信号CK1_internal满足预设条件时，生成目标采样信号NoCK2。

其中，与现有技术中的低频时钟信号CK1_internal和高频时钟信号CK2_internal相同，本实施例的低频时钟信号CK1_internal为连续时钟信号，高频时钟信号CK2_internal为间断出现的时钟信号，在每个出现高频时钟信号的周期中，包括多个高频时钟信号脉冲，相邻的两个周期之间具有一间隔时间，在该间隔时间中，高频时钟信号CK2_internal保持一预设电平。因此，当高频时钟信号CK2_internal保持预设电平大于或等于一预设时长时，则说明当前处于相邻的两个周期之间的间隔时间中。需要注意的是，在其他实施例中，低频时钟信号CK1_internal也可为间断出现的时钟信号，本发明对此不做限定。

图4为一实施例的检测电路对低频时钟信号的低电平进行检测生成的时序图，参考图4，在本实施例中，目标采样信号NoCK2中的上升沿并非响应于高频时钟信号CK2_internal的周期内信号的上升沿或下降沿生成，而是在高频时钟信号CK2_internal的相邻的两个周期之间生成。因此，即使周期内信号的部分脉冲被过滤掉或发生其他畸变现象，也不会影响目标采样信号NoCK2。待采样信号响应于高频时钟信号CK2_internal的边沿生成，实现了对低频时钟信号CK1_internal的初步采样，以生成与高频时钟信号CK2_internal的周期相匹配的待采样信号CK1m2。

继续参考图3，采样模组200与信号生成模组100连接，用于在目标采样信号NoCK2的边沿对待采样信号CK1m2进行检测，以生成检测结果信号。基于上述电路结构，高频时钟信号CK2_internal中的每个周期都对应生成目标采样信号NoCK2中的一个脉冲信号，且该脉冲信号在高频时钟信号CK2_internal的相邻的两个周期之间生成。因此，与目标采样信号NoCK2相同，检测结果信号也不受到高频时钟信号CK2_internal的周期内的脉冲变化的影响。

上述检测电路的高频时钟信号CK2_internal在两个周期之间持续输出预设电平，即，在高频时钟信号CK2_internal的每个周期后，当低频时钟信号满足预设条件时才会输出检测结果，因此，即使高频时钟信号CK2_internal的单个周期中的第一个脉冲被过滤掉，也不会影响检测结果，从而实现了一种可靠性高的检测电路。

在其中一个实施例中，继续参考图3，信号生成模组100包括第一生成模块110和第二生成模块120。

第一生成模块110的数据端与低频时钟信号CK1_internal连接，第一生成模块110的时钟端与高频时钟信号CK2_internal连接，第一生成模块110用于在高频时钟信号CK2_internal的边沿对低频时钟信号CK1_internal进行检测，以生成待采样信号CK1m2。

第二生成模块120的数据端与预设信号连接，第二生成模块120的时钟端与低频时钟信号CK1_internal连接，第二生成模块120的控制端与高频时钟信号CK2_internal连接，第二生成模块120用于当高频时钟信号CK2_internal保持预设电平时，在低频时钟信号CK1_internal的边沿对预设信号进行检测，以生成目标采样信号NoCK2。其中，预设信号可以为高电平信号也可以为低电平信号，在低频时钟信号CK1_internal的边沿对预设信号进行检测后，会使目标采样信号NoCK2切换至与预设信号相同的电平状态，以产生上升沿或下降沿，例如，若预设信号为高电平信号，响应于低频时钟信号CK1_internal的边沿，目标采样信号NoCK2会从低电平状态切换为高电平状态以产生一个上升沿，从而对待采样信号CK1m2进行采样。

在其中一个实施例中，继续参考图3，采样模组200的数据端与第一生成模块110连接，采样模组200的时钟端与第二生成模块120连接，采样模组200用于在目标采样信号NoCK2的边沿对待采样信号CK1m2进行检测，以生成检测结果信号。

在其中一个实施例中，第二生成模块120包括第一采样单元121、第二采样单元122和逻辑门单元123。

第一采样单元121的数据端与预设信号连接，第一采样单元121的时钟端与低频时钟信号CK1_internal连接，第一采样单元121的控制端与高频时钟信号CK2_internal连接，第一采样单元121用于当低频时钟信号CK1_internal输出第一预设条件的电平信号时，产生与预设信号的电平状态相同的第一采样信号Z2e。

第二采样单元122的数据端与预设信号连接，第二采样单元122的时钟端与低频时钟信号连接，第二采样单元122的控制端与高频时钟信号CK2_internal连接，第二采样单元122用于当低频时钟信号CK1_internal输出第二预设条件的电平信号时，产生与预设信号的电平状态相同的第二采样信号Z2o。

其中，继续参考图4，在第一周期中，高频时钟信号CK2_internal的第一个脉冲没有被过滤掉，当高频时钟信号CK2_internal保持预设电平(在图4实施例中为保持低电平)时，低频时钟信号CK1_internal先连续输出一个上升沿和一个下降沿；在第二周期中，高频时钟信号CK2_internal的第一个脉冲被过滤掉，当高频时钟信号CK2_internal保持预设电平时，低频时钟信号CK1_internal先连续输出一个上升沿和一个下降沿。因此，通过设置第一采样单元121和第二采样单元122，并使两个采样单元分别基于低频时钟信号CK1_internal输出不同的预设条件的电平信号时进行采样，可以确保不论高频时钟信号CK2_internal的第一个脉冲是否被过滤掉，都能够生成一个正确的采样信号。

继续参考图3，逻辑门单元123的两个输入端分别与第一采样单元121和第二采样单元122连接，用于根据第一采样信号Z2e和第二采样信号Z2o生成目标采样信号NoCK2。逻辑门单元123对第一采样信号Z2e和第二采样信号Z2o进行逻辑处理，以从两个采样信号中选择出需要的采样信号，即目标采样信号NoCK2，从而输出正确的相位检测结果。其中，逻辑门单元123可以为与门、或门、与或门、与非门等可以实现上述功能的逻辑门中的一种。

进一步地，当预设信号为高电平信号时，响应于满足预设条件的低频时钟信号CK1_internal，第一采样信号Z2e和第二采样信号Z2o均由低电平状态切换至高电平状态；当预设信号为低电平信号时，响应于满足预设条件的低频时钟信号CK1_internal，第一采样信号Z2e和第二采样信号Z2o均由高电平状态切换至低电平状态，而不同的电平状态需要对应不同的逻辑门单元123，以产生目标采样信号NoCK2，因此，逻辑门单元123的逻辑功能与第二生成模块120输入的预设信号之间存在对应关系。

在其中一个实施例中，第一预设条件为低频时钟信号CK1_internal依序连续输出一个下降沿信号和一个上升沿信号；第二预设条件为低频时钟信号CK1_internal依序连续输出一个上升沿信号和一个下降沿信号。第一采样单元121响应于第一预设条件生成第一采样信号Z2e，第二采样单元122响应于第二预设条件生成第二采样信号Z2o。在本实施例中，无论高频时钟信号CK2_internal的第一个脉冲是否被过滤掉，通过逻辑门单元123都会将第二采样信号Z2o作为目标采样信号NoCK2，从而确保不论高频时钟信号CK2_internal的第一个脉冲是否被过滤掉，都可以生成一个正确的采样信号。

在其中一个实施例中，预设信号为高电平信号，逻辑门单元123为或门电路，第一采样单元121的控制端和第二采样单元122的控制端均为复位端。即，当第一采样单元121的控制端和第二采样单元122的控制端输入使能信号时，即该控制端输入的是非预设电平信号时(如在一个实施例中，若预设电平为低电平，该控制端输入高电平信号时)，第一采样单元121和第二采样单元122均输出0，以作为第一采样单元121和第二采样单元122的初始输出状态，从而在低频时钟信号CK1_internal输出满足第一预设条件或第二预设条件的电平信号时，对应将第一采样信号Z2e或第二采样信号Z2o切换至预设信号的高电平状态，即“1”状态。

在其中一个实施例中，预设信号为低电平信号，逻辑门单元123为与非门电路，第一采样单元121的控制端和第二采样单元122的控制端均为置位端。即，当第一采样单元121的控制端和第二采样单元122的控制端输入使能信号时，即该控制端输入的是非预设电平信号时(如在一个实施例中，若预设电平为低电平，该控制端输入高电平信号时)第一采样单元121和第二采样单元122均输出1，以作为第一采样单元121和第二采样单元122的初始输出状态，从而在低频时钟信号CK1_internal输出满足第一预设条件或第二预设条件的电平信号时，对应将第一采样信号Z2e或第二采样信号Z2o切换至预设信号的低电平状态，即“0”状态。

图6为一实施例的检测电路的结构图，参考图4和图6，在本实施例中，第一采样单元121包括第一触发器1211和第二触发器1212。

第一触发器1211的数据端与预设信号连接，第一触发器1211的时钟端通过一反相器与低频时钟信号CK1_internal连接，第一触发器1211的控制端与高频时钟信号CK2_internal连接，第一触发器1211用于当检测到第一预设条件中的下降沿信号时，产生第一条件信号Z1e。

在图6所示的实施例中，全部触发器均为D触发器，全部触发器的控制端均为复位端，且复位端高电平使能，预设信号为高电平信号。当高频时钟信号CK2_internal为高电平时，第一触发器1211输出0；当高频时钟信号CK2_internal为低电平时，响应于第一触发器1211时钟端输入的信号，即低频时钟信号CK1_internal的反相信号的上升沿对预设信号Vcc进行采样，或者说是响应于低频时钟信号CK1_internal的下降沿对预设信号Vcc进行采样。

可以理解的是，在本实施例中，处于高频时钟信号CK2_internal的脉冲周期内时，低频时钟信号CK1_internal的下降沿都处于高频时钟信号CK2_internal的高电平时间段中，即第一触发器1211不会对输入端输入的预设信号Vcc进行采样。因此，在高频时钟信号CK2_internal的脉冲周期内，第一触发器1211的输出端始终输出低电平，并在高频时钟信号CK2_internal的脉冲周期外，即相邻的两个周期之间，第一触发器1211才会对预设信号Vcc进行采样并在第一条件信号Z1e中产生上升沿。需要说明的是，上述说明内容只用于示例性地解释图4所示的时序图，而不用于具体限定本申请的保护范围，即低频时钟信号CK1_internal的相邻上升沿之间的间隔时长与高频时钟信号CK2_internal的相邻上升沿之间的间隔时长也不局限于图4实施例中的2倍。在其他实施例中，低频时钟信号CK1_internal和高频时钟信号CK2_internal都可以根据测试要求进行相应地调整，不局限于上述低频时钟信号CK1_internal的下降沿都处于高频时钟信号CK2_internal的高电平时间段中的情况，而且，针对调整后的其他低频时钟信号CK1_internal和高频时钟信号CK2_internal，基于本申请实施例的检测电路，也可以输出正确的检测信号。

第二触发器1212与第一触发器1211连接，第二触发器1212的时钟端与低频时钟信号CK1_internal连接，第二触发器1212的控制端与高频时钟信号CK2_internal连接，第二触发器1212的输入端与第一触发器1211的输出端连接，第二触发器1212用于延迟第一条件信号Z1e以生成第一采样信号Z2e。第二触发器1212与第一触发器1211相似，在高频时钟信号CK2_internal的脉冲周期外，即相邻的两个周期之间，响应于低频时钟信号CK1_internal的上升沿对第一条件信号Z1e进行采样以生成第一采样信号Z2e。即第一触发器1211实现了对第一预设条件中的下降沿的识别，第二触发器1212实现了对第一预设条件中的上升沿的识别，从而共同生成了第一采样信号Z2e。

继续参考图6，在其中一个实施例中，第二采样单元122包括第三触发器1221和第四触发器1222。

第三触发器1221的数据端与预设信号Vcc连接，第三触发器1221的时钟端与低频时钟信号CK1_internal连接，第三触发器1221的控制端与高频时钟信号CK2_internal连接，第三触发器1221用于当检测到第二预设条件中的上升沿信号时，产生第二条件信号Z1o。

当高频时钟信号CK2_internal为高电平时，第三触发器1221输出0；当高频时钟信号CK2_internal为低电平时，响应于第三触发器1221时钟端输入的信号，即低频时钟信号CK1_internal的上升沿对预设信号Vcc进行采样。可以理解的是，处于高频时钟信号CK2_internal的脉冲周期内时，低频时钟信号CK1_internal的上升沿的时刻都在高频时钟信号CK2_internal的高电平时间段中，即不会对输入端输入的预设信号Vcc进行采样。因此，在高频时钟信号CK2_internal的脉冲周期内，第三触发器1221的输出端始终输出低电平，并在高频时钟信号CK2_internal的脉冲周期外，即相邻的两个周期之间，第三触发器1221才会对预设信号Vcc进行采样并在第二条件信号Z1o中产生上升沿。

第四触发器1222的数据端与第三触发器1221连接，第四触发器1222的时钟端与低频时钟信号CK1_internal连接，第四触发器1222的控制端与高频时钟信号CK2_internal连接，第四触发器1222的输入端与第三触发器1221的输出端连接，第四触发器1222用于延迟第二条件信号Z1oZ2e以生成第二采样信号Z2o。第四触发器1222与第三触发器1221相似，在高频时钟信号CK2_internal的脉冲周期外，即相邻的两个周期之间，响应于低频时钟信号CK1_internal的下降沿对第一条件信号Z1e进行采样以生成第二采样信号Z2oZ2e。即第三触发器1221实现了对第二预设条件中的下降沿的识别，第四触发器1222实现了对第二预设条件中的上升沿的识别，从而共同生成了第二采样信号Z2o。

图5为一实施例的检测电路对低频时钟信号的高电平进行检测生成的时序图，参考图5，在对高电平进行检测时，采样逻辑与图4对低电平进行检测时的逻辑相似。即，在高频时钟信号CK2_internal保持低电平时，响应于低频时钟信号CK1_internal中连续依次产生的下降沿和上升沿，检测电路生成第一采样信号Z2e中的上升沿，并响应于低频时钟信号CK1_internal中连依次产生续的上升沿和下降沿，检测电路生成第二采样信号Z2o中的上升沿。参考图4和图5可知，本实施例的检测电路可以适用于高电平采样和低电平采样两种不同的采样方式，具有较高的灵活性和兼容性。

进一步地，本实施例的逻辑门电路为或门，即第一采样信号Z2e和第二采样信号Z2o中的至少一个为高电平时，目标采样信号NoCK2即为高电平，从而获得准确的目标采样信号NoCK2。

图7为另一实施例的检测电路的结构图，参考图7，在本实施例中，全部触发器的控制端均为置位端，且置位端高电平使能，预设信号为低电平信号。当高频时钟信号CK2_internal为高电平时，各个触发器均输出1；当高频时钟信号CK2_internal为低电平时，各个触发器响应于时钟端输入的信号，对输入端输入的信号预设信号Vss进行采样。因此，当高频时钟信号CK2_internal为低电平时，第一触发器1211响应于低频时钟信号CK1_internal的下降沿对预设信号Vss进行采样，以在第一条件信号Z1e中产生下降沿，并通过第二触发器1212对第一条件信号Z1e进行延迟，以生成第一采样信号Z2e。相应地，第三触发器1221响应于低频时钟信号CK1_internal的上升沿对预设信号Vss进行采样，以在第二条件信号Z1o中产生下降沿，并通过第二触发器1212对第二条件信号Z1o进行延迟，以生成第二采样信号Z2o。

进一步地，本实施例的逻辑门单元123为与非门，即第一采样信号Z2e和第二采样信号Z2o中的至少一个为低电平时，目标采样信号NoCK2即为高电平，从而获得准确的目标采样信号NoCK2。

图8为再一实施例的检测电路的结构图，本实施例的检测电路适用于每个周期中包括奇数个脉冲信号的高频时钟信号CK2_internal。参考图8，第一生成模块110包括第五触发器111，第五触发器111的数据端与低频时钟信号CK1_internal连接，第五触发器111的时钟端与高频时钟信号CK2_internal连接，第五触发器111的输出端与采样模组200的数据端连接，第五触发器111用于在高频时钟信号CK2_internal的边沿对低频时钟信号CK1_internal进行检测，以生成初始待采样信号CK1m1，并将该初始待采样信号CK1m1作为待采样信号CK1m2。

继续参考图6和图7，当高频时钟信号CK2_internal的每个周期中包括偶数个脉冲信号时，第一生成模块110包括第六触发器112和第七触发器113。

第六触发器112，第六触发器112的数据端与低频时钟信号CK1_internal连接，第六触发器112的时钟端与高频时钟信号CK2_internal连接，第六触发器112用于在高频时钟信号CK2_internal的边沿对低频时钟信号CK1_internal进行检测，以生成初始待采样信号 CK1m1。

第七触发器113，第七触发器113的数据端与第六触发器112连接，第七触发器113的时钟端与高频时钟信号CK2_internal连接，第七触发器113的输出端与采样模组200的数据端连接，第七触发器113用于延迟初始待采样信号CK1m1，以生成待采样信号CK1m2。

在本实施例中，设置第七触发器113对初始待采样信号CK1m1进行延迟，以对初始待采样信号CK1m1的电平状态进行翻转，并生成待采样信号CK1m2，从而对低频时钟信号CK1_internal的目标电平状态进行采样。

一种检测方法，用于检测两个不同频率的时钟信号之间的相位信息，两个时钟信号包括低频时钟信号CK1_internal和高频时钟信号CK2_internal，检测方法包括：

在高频时钟信号CK2_internal的边沿对低频时钟信号CK1_internal进行检测，以生成待采样信号CK1m2，并当高频时钟信号CK2_internal保持预设电平且低频时钟信号CK1_internal满足预设条件时，生成目标采样信号NoCK2；

在目标采样信号NoCK2的边沿对待采样信号CK1m2进行检测，以生成检测结果信号。

在其中一个实施例中，当高频时钟信号CK2_internal保持预设电平且低频时钟信号CK1_internal满足预设条件时，生成目标采样信号NoCK2，包括：

当高频时钟信号CK2_internal保持预设电平时，在低频时钟信号CK1_internal满足预设条件的边沿对预设信号进行检测，以生成目标采样信号NoCK2。

在本实施例中，在高频时钟信号CK2_internal的每个周期后，当低频时钟信号满足预设条件时才会输出检测结果，因此，即使高频时钟信号CK2_internal的单个周期中的第一个脉冲被过滤掉，也不会影响检测结果，从而实现了一种可靠性高的检测方法。

上述实施例中的检测方法与前述实施例中的检测电路相对应，具体的说明内容可参考检测电路的对应实施例，此处不再进行赘述。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims

一种检测电路，用于检测两个不同频率的时钟信号之间的相位信息，两个所述时钟信号包括低频时钟信号和高频时钟信号，所述检测电路包括：

信号生成模组，用于在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成待采样信号，并当所述高频时钟信号保持预设电平且所述低频时钟信号满足预设条件时，生成目标采样信号；以及

采样模组，与所述信号生成模组连接，用于在所述目标采样信号的边沿对所述待采样信号进行检测，以生成检测结果信号。
根据权利要求1所述的检测电路，其中所述信号生成模组包括：

第一生成模块，所述第一生成模块的数据端与所述低频时钟信号连接，所述第一生成模块的时钟端与所述高频时钟信号连接，所述第一生成模块用于在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成待采样信号；以及

第二生成模块，所述第二生成模块的数据端与预设信号连接，所述第二生成模块的时钟端与所述低频时钟信号连接，所述第二生成模块的控制端与所述高频时钟信号连接，所述第二生成模块用于当所述高频时钟信号保持预设电平时，在所述低频时钟信号的边沿对所述预设信号进行检测，以生成目标采样信号。
根据权利要求2所述的检测电路，其中所述采样模组的数据端与所述第一生成模块连接，所述采样模组的时钟端与所述第二生成模块连接，所述采样模组用于在所述目标采样信号的边沿对所述待采样信号进行检测，以生成检测结果信号。
根据权利要求3所述的检测电路，其中所述第二生成模块包括：

第一采样单元，所述第一采样单元的数据端与所述预设信号连接，所述的第一采样单元的时钟端与所述低频时钟信号连接，所述第一采样单元的控制端与所述高频时钟信号连接，所述第一采样单元用于当所述低频时钟信号输出第一预设条件的电平信号时，产生与所述预设信号的电平状态相同的第一采样信号；

第二采样单元，所述第二采样单元的数据端与所述预设信号连接，所述的第二采样单元的时钟端与所述低频时钟信号连接，所述第二采样单元的控制端与所述高频时钟信号连接，所述第二采样单元用于当所述低频时钟信号输出第二预设条件的电平信号时，产生与所述预设信号的电平状态相同的第二采样信号；以及

逻辑门单元，所述逻辑门单元的两个输入端分别与所述第一采样单元和所述第二采样单元连接，用于根据所述第一采样信号和所述第二采样信号生成所述目标采样信号。
根据权利要求4所述的检测电路，其中所述预设信号为高电平信号，所述逻辑门单元为或门电路，所述第一采样单元的控制端和所述第二采样单元的控制端均为复位端。
根据权利要求4所述的检测电路，其中所述预设信号为低电平信号，所述逻辑门单元为与非门电路，所述第一采样单元的控制端和所述第二采样单元的控制端均为置位端。
根据权利要求4所述的检测电路，其中所述第一预设条件为所述低频时钟信号依序连续输出一个下降沿信号和一个上升沿信号；所述第二预设条件为所述低频时钟信号依序连续输出一个上升沿信号和一个下降沿信号。
根据权利要求7所述的检测电路，其中所述第一采样单元包括：

第一触发器，所述第一触发器的数据端与所述预设信号连接，所述第一触发器的时钟端通过一反相器与所述低频时钟信号连接，所述的第一触发器的控制端与所述高频时钟信号连接，所述第一触发器用于当检测到所述第一预设条件中的所述下降沿信号时，产生第一条件信号；以及

第二触发器，与所述第一触发器连接，所述第二触发器的时钟端与所述低频时钟信号连接，所述的第二触发器的控制端与所述高频时钟信号连接，所述第二触发器用于延迟所述第一条件信号以生成所述第一采样信号。
根据权利要求7所述的检测电路，其中所述第二采样单元包括：

第三触发器，所述第三触发器的数据端与所述预设信号连接，所述第三触发器的时钟端与所述低频时钟信号连接，所述的第三触发器的控制端与所述高频时钟信号连接，所述第三触发器用于当检测到所述第二预设条件中的所述上升沿信号时，产生第二条件信号；以及

第四触发器，所述第四触发器的数据端与所述第三触发器连接，所述第四触发器的时钟端与所述低频时钟信号连接，所述的第四触发器的控制端与所述高频时钟信号连接，所述第四触发器用于延迟所述第二条件信号以生成所述第二采样信号。
根据权利要求2所述的检测电路，其中所述高频时钟信号的每个周期中包括奇数个脉冲信号，所述第一生成模块包括：

第五触发器，所述第五触发器的数据端与所述低频时钟信号连接，所述第五触发器的时钟端与所述高频时钟信号连接，所述第五触发器的输出端与所述采样模组的数据端连接，所述第五触发器用于在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成所述待采样信号。
根据权利要求2所述的检测电路，其中所述高频时钟信号的每个周期中包括偶数个脉冲信号，所述第一生成模块包括：

第六触发器，所述第六触发器的数据端与所述低频时钟信号连接，所述第六触发器的时钟端与所述高频时钟信号连接，所述第六触发器用于在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成初始待采样信号；以及

第七触发器，所述第七触发器的数据端与所述第六触发器连接，所述第七触发器的时钟端与所述高频时钟信号连接，所述第七触发器的输出端与所述采样模组的数据端连接，所述第七触发器用于延迟所述初始待采样信号，以生成所述待采样信号。
一种检测方法，用于检测两个不同频率的时钟信号之间的相位信息，两个所述时钟信号包括低频时钟信号和高频时钟信号，所述检测方法包括：

在所述高频时钟信号的边沿对所述低频时钟信号进行检测，以生成待采样信号，并当所述高频时钟信号保持预设电平且所述低频时钟信号满足预设条件时，生成目标采样信号；以及

在所述目标采样信号的边沿对所述待采样信号进行检测，以生成检测结果信号。
根据权利要求12所述的检测方法，其中所述当所述高频时钟信号保持预设电平且所述低频时钟信号满足预设条件时，生成目标采样信号，包括：

当所述高频时钟信号保持预设电平时，在所述低频时钟信号满足所述预设条件的边沿对预设信号进行检测，以生成目标采样信号。