JP2022552852A - 高速次世代ｃ－ｐｈｙのための小ループ遅延クロックおよびデータ復元ブロック - Google Patents

Abstract

マルチワイヤ、多相インターフェースを介した通信のための方法、装置、およびシステムが開示される。クロック復元方法は、遷移パルスを含む組合せ信号を生成すること、を含み、各遷移パルスが、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成される。組合せ信号は、論理回路に与えられ、論理回路はそれの出力としてクロック信号を与えるように構成され、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。論理回路は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出されるリセット信号を受信する。クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。【選択図】図１６

Description

優先権の主張

関連出願の相互参照
[0001]本出願は、それらの全体が以下に完全に記載されるかのように、およびすべての適用可能な目的のために、それらの内容全体が本明細書に組み込まれる、２０２０年８月２５日に米国特許商標庁において出願された非仮特許出願第１７／００１，８０１号と、２０１９年１０月２５日に米国特許商標庁において出願された仮特許出願第６２／９２５，９１６号との優先権および利益を主張する。

[0002]本開示は、一般に高速データ通信インターフェースに関し、より詳細には、マルチワイヤ、多相（multi-phase）データ通信リンクに結合された受信機におけるクロック生成に関する。

[0003]セルラーフォンなどのモバイルデバイスの製造業者は、異なる製造業者を含む様々な供給元からモバイルデバイスの部品を入手し得る。たとえば、セルラーフォン中のアプリケーションプロセッサは第１の製造業者から入手され得、イメージングデバイスまたはカメラは第２の製造業者から入手され得、ディスプレイは第３の製造業者から入手され得る。アプリケーションプロセッサ、イメージングデバイス、ディスプレイコントローラ、または他のタイプのデバイスは、規格ベースのまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。一例では、イメージングデバイスは、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ：Mobile Industry Processor Interface）アライアンスによって定義されたカメラシリアルインターフェース（ＣＳＩ：Camera Serial Interface）を使用して接続され得る。別の例では、ディスプレイは、モバイルインダストリプロセッサインターフェース（ＭＩＰＩ）アライアンスによって指定されたディスプレイシリアルインターフェース（ＤＳＩ：Display Serial Interface）規格に準拠するインターフェースを含み得る。

[0004]Ｃ－ＰＨＹインターフェースは、デバイス間で情報を送信するために３つ組の導体（conductors）を使用する、ＭＩＰＩアライアンスによって定義された多相３ワイヤ（multiphase three-wire）インターフェースである。３つ組における各ワイヤは、シンボルの送信中に３つのシグナリング状態のうちの１つにあり得る。クロック情報が送信されるシンボルのシーケンスにおいて符号化され、受信機は連続するシンボル間の遷移からクロック信号を生成する。クロック情報を復元するクロックおよびデータ復元（ＣＤＲ：clock and data recovery）回路の能力は、通信リンクの異なるワイヤ上で送信される信号の遷移に関係する最大時間変動によって制限され得る。Ｃ－ＰＨＹ受信機中のＣＤＲ回路は、受信クロック信号中でパルスを生成する回路を制御するためのフィードバックループを採用し得る。フィードバックループは、パルス生成回路が、３つ組における導体がサンプリングエッジを与える前に安定したシグナリング状態を呈する前に発生し得る過渡事象（transients）によってトリガされる追加のパルスを生成しないことを保証するために使用され得る。最大シンボル送信レートはフィードバックループによって制限され得、一層高いシグナリング周波数において確実に機能することができる最適化されたクロック生成回路に対する継続的なニーズがある。

[0005]本明細書で開示される実施形態は、マルチワイヤおよび／または多相通信リンク上での改善された通信を可能にするシステム、方法および装置を提供する。通信リンクは、複数の集積回路（ＩＣ）デバイスを有するモバイル端末などの装置において展開され得る。

[0006]本開示の様々な態様では、クロック復元装置が、複数のパルス生成回路と、第１の論理回路と、第２の論理回路と、非対称遅延回路とを有する。各パルス生成回路は、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して遷移パルスを生成するように構成される。第１の論理回路は、複数のパルス生成回路から受信された遷移パルスに対応するパルスを含む組合せ信号（combination signal）を与えるように構成される。第２の論理回路は、組合せ信号中のパルスに応答し、３ワイヤバスのシグナリング状態における遷移から情報を復号するために使用されるクロック信号を出力するように構成される。組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。非対称遅延回路は、クロック信号からリセット信号を生成するように構成される。リセット信号は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによって生成され得、クロック信号は、リセット信号が第１の状態に遷移したとき、第１の状態から駆動され得る。

[0007]いくつかの態様では、複数のパルス生成回路の各々は、関連する差分信号と、関連する差分信号の遅延したバージョンとを入力として受信するように構成された排他的ＯＲゲートを含む。第１の論理回路は、各パルス生成回路の排他的ＯＲゲートから受信された出力信号を組み合わせることによって組合せ信号を与えるように構成された論理ゲートを含み得る。複数のパルス生成回路の各々は、第２の論理回路について定義された最小クロックパルス持続時間に基づいて構成された持続時間をもつパルスを生成するように構成され得る。複数のパルス生成回路の各々において遅延回路によって生成されたパルスの持続時間は、構成可能であり得る。第１の状態への遷移に非対称遅延回路によって適用される遅延の持続時間は、構成可能であり得る。

[0008]一態様では、非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された立上りエッジ遅延回路である。立上りエッジ遅延回路は、追加される遅延なしに高論理状態から低論理状態への遷移をパスするように構成され得る。一態様では、ワイヤ状態デコーダが、クロック信号において与えられるタイミング情報に基づいて、３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成される。

[0009]本開示の様々な態様では、クロック復元方法が、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成することを含む。クロック復元方法は、論理回路に組合せ信号を与えること、をさらに含み、論理回路は、それの出力としてクロック信号を与えるように構成され、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。クロック復元方法は、論理回路にリセット信号を与えること、をさらに含み、ここで、リセット信号は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される。クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。

[0010]本開示の様々な態様では、プロセッサ可読記憶媒体が１つまたは複数の命令を有し、１つまたは複数の命令は、受信機中の処理回路の少なくとも１つのプロセッサによって実行されたとき、少なくとも１つのプロセッサに、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成することを行わせる。命令は、少なくとも１つのプロセッサに、論理回路に組合せ信号を与えること、を行わせ、論理回路は、それの出力としてクロック信号を与えるように構成され、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。命令は、少なくとも１つのプロセッサに、論理回路にリセット信号を与えること、を行わせ、ここで、リセット信号が、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される。クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。

[0011]本開示の様々な態様では、クロック復元装置が、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成するための手段を含む。クロック復元装置は、論理回路に組合せ信号を与えるための手段、をさらに含み、論理回路は、それの出力としてクロック信号を与えるように構成され、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。クロック復元装置は、論理回路にリセット信号を与えるための手段をさらに含み、ここで、リセット信号が、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される。クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。

[0012]Ｃ－ＰＨＹプロトコルを含み得る複数の利用可能な規格またはプロトコルのうちの１つに従って選択的に動作される、ＩＣデバイス間のデータリンクを採用する装置を示す図。 [0013]複数の利用可能な規格のうちの１つに従って選択的に動作する、ＩＣデバイス間のデータリンクを採用する装置のためのシステムアーキテクチャを示す図。 [0014]Ｃ－ＰＨＹ３相送信機を示す図。 [0015]Ｃ－ＰＨＹ３相符号化インターフェースにおけるシグナリングを示す図。 [0016]Ｃ－ＰＨＹ３相受信機を示す図。 [0017]Ｃ－ＰＨＹ３相符号化インターフェースにおける潜在的状態遷移を示す状態図。 [0018]Ｃ－ＰＨＹデコーダにおける遷移検出に対する信号立上り時間の影響の一例の図。 [0019]Ｃ－ＰＨＹデコーダにおける遷移検出を示す図。 [0020]Ｃ－ＰＨＹインターフェース上で送信された連続するシンボルのペア間で発生する信号遷移の一例を示す図。 [0021]アイパターンにおける遷移領域およびアイ領域（eye region）を示す図。 [0022]Ｃ－ＰＨＹ３相インターフェースのために生成されたアイパターンの一例を示す図。 [0023]Ｃ－ＰＨＹ３相インターフェースのためのＣＤＲ回路の一例を示す図。 [0024]図１２のＣＤＲ回路に関連するタイミングを示す図。 [0025]Ｃ－ＰＨＹ３相信号上で送信された信号間のスキューよりも短いループ時間を有するＣＤＲ回路に関連するタイミングを示す図。 [0026]Ｃ－ＰＨＹ３相信号のシンボル間隔よりも長いループ時間を有するＣＤＲ回路に関連するタイミングを示す図。 [0027]本開示のいくつかの態様に従って提供されるＣＤＲ回路を示す図。 [0028]図１６に示されたＣＤＲ回路に関連するタイミングを示す図。 [0029]本明細書で開示されるいくつかの態様に従って使用され得る立上りエッジ遅延回路の一例を示す図。 [0030]本明細書で開示されるいくつかの態様に従って適応され得る処理回路を採用する装置の一例を示すブロック図。 [0031]本明細書で開示されるいくつかの態様による、較正の第１の方法のフローチャート。 [0032]本明細書で開示されるいくつかの態様に従って適応された処理回路を採用する装置のためのハードウェア実装形態の第１の例を示す図。

[0033]添付の図面に関して以下に記載される発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明される概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素がブロック図の形式で示される。

[0034]本出願で使用される「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなど、コンピュータ関連エンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で実行しているプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラムおよび／またはコンピュータであり得る。例として、コンピューティングデバイス上で実行しているアプリケーションと、そのコンピューティングデバイスの両方が構成要素であり得る。１つまたは複数の構成要素がプロセスおよび／または実行スレッド内に存在することができ、１つの構成要素が１つのコンピュータ上に局所化され、および／または２つまたはそれ以上のコンピュータ間で分散され得る。さらに、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読媒体から実行することができる。これらの構成要素は、信号を介して、ローカルシステム、分散システム内の別の構成要素と相互作用し、および／またはインターネットなどのネットワーク上で他のシステムと相互作用する１つの構成要素からのデータなど、１つまたは複数のデータパケットを有する信号に従うことなどによって、ローカルプロセスおよび／またはリモートプロセスを介して通信し得る。

[0035]その上、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「ＸはＡまたはＢを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「ＸはＡまたはＢを採用する」という句は、ＸがＡを採用する場合、ＸがＢを採用する場合、またはＸがＡとＢの両方を採用する場合のいずれによっても満たされる。さらに、本出願と添付の特許請求の範囲とにおいて使用される冠詞「ａ」および「ａｎ」は、別段に規定されていない限り、または単数形を対象とすることが文脈から明らかでない限り、概して「１つまたは複数」を意味するものと解釈されるべきである。
概観
[0036]本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車エレクトロニクス、アビオニクスシステムなど、モバイル装置の副構成要素である電子デバイスを接続するために展開され得る、ＭＩＰＩアライアンスによって指定されたＣ－ＰＨＹインターフェースに適用可能であり得る。モバイル装置の例は、モバイルコンピューティングデバイス、セルラーフォン、スマートフォン、セッション開始プロトコル（ＳＩＰ）フォン、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末（ＰＤＡ）、衛星無線、全地球測位システム（ＧＰＳ）デバイス、スマートホームデバイス、インテリジェント照明、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ（たとえば、ＭＰ３プレーヤ）、カメラ、ゲーム機、エンターテインメントデバイス、車両構成要素、アビオニクスシステム、ウェアラブルコンピューティングデバイス（たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカー、アイウェアなど）、アプライアンス、センサー、セキュリティデバイス、自動販売機、スマートメーター、ドローン、マルチコプター（multicopter）、または任意の他の同様に機能するデバイスを含む。

[0037]Ｃ－ＰＨＹインターフェースは、帯域幅制限されたチャネル上で高いスループットを与えることができる高速シリアルインターフェースである。Ｃ－ＰＨＹインターフェースは、ディスプレイとカメラとを含む周辺機器にアプリケーションプロセッサを接続するために展開され得る。Ｃ－ＰＨＹインターフェースは、３つ組またはワイヤの３つ組と呼ばれることがある３つのワイヤのセット上で送信されるシンボルにデータを符号化する。各シンボル送信間隔について、３相信号が３つ組のワイヤ上で異なる位相において送信され、ここで、各ワイヤ上の３相信号の位相は、シンボル送信間隔において送信されるシンボルによって定義される。各３つ組は、通信リンク上のレーンを与える。シンボル送信間隔が、単一のシンボルが３つ組のシグナリング状態を制御する時間間隔として定義され得る。各シンボル送信間隔において、３つ組の１つのワイヤは非駆動であり、残りの２つのワイヤは、２つの差動的に駆動されるワイヤのうちの一方が第１の電圧レベルを呈し、他方の差動的に駆動されるワイヤが第１の電圧レベルとは異なる第２の電圧レベルを呈するように、差動的に駆動される。非駆動ワイヤは、それが、第１の電圧レベルと第２の電圧レベルとの間の中間レベル電圧にあるかまたはその近くにある第３の電圧レベルを呈するように、浮動し、駆動され、および／または終端され得る。一例では、駆動電圧レベルは＋Ｖおよび－Ｖであり得、非駆動電圧は０Ｖである。別の例では、駆動電圧レベルは＋Ｖおよび０Ｖであり得、非駆動電圧は＋１／２Ｖである。異なるシンボルは、シンボルの各連続的に送信されるペアにおいて送信され、ワイヤの異なるペアは、異なるシンボル間隔において差動的に駆動され得る。

[0038]Ｃ－ＰＨＹ１．２仕様とＣ－ＰＨＹ２．０仕様とを含む、Ｃ－ＰＨＹについてのより最近の実装形態および提案される仕様は、受信機においてクロック信号を復元するための従来のＣＤＲ回路の能力を超えることができるシンボル送信クロック信号の周波数を定義する。クロック情報を復元するクロック復元回路の能力は、通信リンクの異なるワイヤ上で送信される信号の遷移に関係する最大時間変動によって制限され得る。Ｃ－ＰＨＹ受信機中のクロック復元回路は、一般に、受信クロック信号中のパルスの生成を制御するフィードバックループを採用する。フィードバックループは、パルス生成回路が、３つ組における導体がサンプリングエッジを与える前に安定したシグナリング状態を呈する前に発生し得る過渡事象（transients）によってトリガされる追加のパルスを生成しないことを保証するために使用され得る。最大シンボル送信レートはフィードバックループによって制限され得、Ｃ－ＰＨＹ仕様の後の世代によって定義される一層高いシグナリング周波数において確実に機能することができる最適化されたクロック生成回路に対する継続的なニーズがある。

[0039]本明細書で開示されるいくつかの態様は、Ｃ－ＰＨＹ受信機回路中にクロック復元回路を与え、ここで、Ｃ－ＰＨＹ受信機回路のループ時間は、クロック復元回路が次世代Ｃ－ＰＨＹクロックレートにおいて動作することができるように最小限に抑えられる。一例では、クロック復元回路は、１つまたは複数の遷移パルスを含む組合せ信号を生成することと、論理回路に組合せ信号を与えることと、論理回路はそれの出力としてクロック信号を与えるように構成され、論理回路にリセット信号を与えることとを行い、リセット信号は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される。各遷移パルスは、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成される。組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こし、クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。

[0040]クロック復元回路は、第１の差分信号と第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって第１の差分信号についての遷移パルスを生成し得る。クロック復元回路は、論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成し得る。クロック復元回路は、３ワイヤバスの動作条件に基づいて少なくとも１つのパルス生成回路を較正し得る。クロック復元回路は、第１の状態への遷移に適用される遅延の持続時間を選択するように非対称遅延回路を構成し得る。非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を含み得る。クロック復元回路は、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダにクロック信号を与え得る。
Ｃ－ＰＨＹインターフェースを採用する装置の例
[0041]図１は、本明細書で開示されるいくつかの態様に従って適応され得る装置１００の一例を示す。装置１００は、１つまたは複数の通信リンクを実装するためにＣ－ＰＨＹ３相プロトコルを採用し得る。装置１００は、複数の回路またはデバイス１０４、１０６および／または１０８を有する処理回路１０２を含み得る。いくつかの例では、回路またはデバイス１０４、１０６および／または１０８は、１つまたは複数のＡＳＩＣにおいてまたはシステムオンチップ（ＳｏＣ）において実装され得、ここで、ＳｏＣが、プロセッサ、コンピュータまたは他の電子システムの構成要素のすべてまたは実質的にすべてを実装する集積回路を含み得る。一例では、装置１００は通信デバイスであり得、処理回路１０２は、第１の回路またはデバイス１０４と、１つまたは複数の周辺デバイス１０６と、装置が無線アクセスネットワーク、コアアクセスネットワーク、インターネットおよび／または別のネットワークとアンテナ１２４を通して通信することを可能にするトランシーバ１０８とにおいて与えられるプロセッサ１１２を含み得る。

[0042]第１の回路またはデバイス１０４は、１つまたは複数のプロセッサ１１２、１つまたは複数のモデム１１０、オンボードメモリ１１４、バスインターフェース回路１１６および／あるいは他の論理回路または機能を有し得る。処理回路１０２は、１つまたは複数のプロセッサ１１２が処理回路１０２上に与えられたオンボードメモリ１１４またはプロセッサ可読ストレージ１２２中に常駐するソフトウェアモジュールを実行することを可能にするアプリケーションプログラミングインターフェース（ＡＰＩ）レイヤを与え得るオペレーティングシステムによって制御され得る。ソフトウェアモジュールは、オンボードメモリ１１４または他のプロセッサ可読ストレージ１２２に記憶された命令およびデータを含み得る。第１の回路またはデバイス１０４は、それのオンボードメモリ１１４、プロセッサ可読ストレージ１２２、および／または処理回路１０２の外部のストレージにアクセスし得る。オンボードメモリ１１４および／またはプロセッサ可読ストレージ１２２は、読取り専用メモリ（ＲＯＭ）またはランダムアクセスメモリ（ＲＡＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、フラッシュカード、あるいは処理システムおよびコンピューティングプラットフォームにおいて使用され得る任意のメモリデバイスを含み得る。処理回路１０２は、装置１００および／または処理回路１０２を構成し、動作させるために使用される動作パラメータおよび他の情報を維持することができるローカルデータベースまたは他のパラメータストレージを含むか、実装するか、またはそれへのアクセスを有し得る。ローカルデータベースは、レジスタ、データベースモジュール、フラッシュメモリ、磁気媒体、ＥＥＰＲＯＭ、ソフトまたはハードディスクなどを使用して実装され得る。処理回路１０２はまた、構成要素の中でも、アンテナ１２４、ディスプレイ１２６、スイッチまたはボタン１２８、１３０および／あるいは統合または外部キーパッド１３２などのオペレータ制御など、外部デバイスに動作可能に結合され得る。ユーザインターフェースモジュールが、専用通信リンクを通してまたは１つまたは複数の直列データ相互接続を通して、ディスプレイ１２６、外部キーパッド１３２などとともに動作するように構成され得る。

[0043]処理回路１０２は、いくつかの回路またはデバイス１０４、１０６、および／または１０８が通信することを可能にする１つまたは複数のバス１１８ａ、１１８ｂ、１２０を与え得る。一例では、第１の回路またはデバイス１０４は、回路、カウンタ、タイマー、制御論理および他の構成可能な回路またはモジュールの組合せを含むバスインターフェース回路１１６を含み得る。一例では、バスインターフェース回路１１６は、通信仕様またはプロトコルに従って動作するように構成され得る。処理回路１０２は、装置１００の動作を構成および管理する電力管理機能を含むか、または制御し得る。

[0044]図２は、通信リンク２２０を通してデータおよび制御情報を交換することができる複数のＩＣデバイス２０２および２３０を含む装置２００のいくつかの態様を示す。通信リンク２２０は、互いに極めて近接して配置されるか、または装置２００の異なる部分中に物理的に配置されるＩＣデバイス２０２および２３０のペアを接続するために使用され得る。一例では、通信リンク２２０は、ＩＣデバイス２０２および２３０を搬送するチップキャリア、基板または回路板上に与えられ得る。別の例では、第１のＩＣデバイス２０２は折り畳み式携帯電話のキーパッドセクション中に配置され得、第２のＩＣデバイス２３０は折り畳み式携帯電話のディスプレイセクション中に配置され得る。別の例では、通信リンク２２０の一部分は、ケーブルまたは光接続を含み得る。

[0045]通信リンク２２０は、複数のチャネル２２２、２２４および２２６を含み得る。１つまたは複数のチャネル２２６は、双方向であり得、半二重モードおよび／または全二重モードで動作し得る。１つまたは複数のチャネル２２２および２２４は単方向であり得る。通信リンク２２０は、非対称であり、一方向においてより高い帯域幅を与え得る。本明細書で説明される一例では、第１のチャネル２２２は順方向チャネル２２２と呼ばれることがあり、第２のチャネル２２４は逆方向チャネル２２４と呼ばれることがある。ＩＣデバイス２０２と２３０の両方がチャネル２２２上で送信および受信するように構成される場合でも、第１のＩＣデバイス２０２がホストシステムまたは送信機として指定され得、第２のＩＣデバイス２３０がクライアントシステムまたは受信機として指定され得る。一例では、順方向チャネル２２２は、第１のＩＣデバイス２０２から第２のＩＣデバイス２３０にデータを通信するときにより高いデータレートにおいて動作し得、逆方向チャネル２２４は、第２のＩＣデバイス２３０から第１のＩＣデバイス２０２にデータを通信するときにより低いデータレートにおいて動作し得る。

[0046]ＩＣデバイス２０２および２３０は各々、プロセッサ２０６、２３６、コントローラあるいは他の処理および／またはコンピューティング回路またはデバイスを含み得る。一例では、第１のＩＣデバイス２０２は、ワイヤレストランシーバ２０４およびアンテナ２１４を通してワイヤレス通信を確立および維持することを含む、装置２００のコア機能を実施し得、第２のＩＣデバイス２３０は、ディスプレイコントローラ２３２を管理するまたは動作させるユーザインターフェースをサポートし得、カメラコントローラ２３４を使用してカメラまたはビデオ入力デバイスの動作を制御し得る。ＩＣデバイス２０２および２３０のうちの１つまたは複数によってサポートされる他の特徴は、キーボードと、音声認識構成要素と、他の入力デバイスまたは出力デバイスとを含み得る。ディスプレイコントローラ２３２は、液晶ディスプレイ（ＬＣＤ）パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体２０８および２３８は、それぞれのプロセッサ２０６および２３６、ならびに／またはＩＣデバイス２０２および２３０の他の構成要素によって使用される命令およびデータを維持するように適応される一時的および／または非一時的ストレージデバイスを含み得る。各プロセッサ２０６、２３６と、それの対応する記憶媒体２０８および２３８と、他のモジュールおよび回路との間の通信は、１つまたは複数の内部バス２１２および２４２、ならびに／あるいは通信リンク２２０のチャネル２２２、２２４および／または２２６によって容易にされ得る。

[0047]逆方向チャネル２２４は順方向チャネル２２２と同じ様式で動作され得、順方向チャネル２２２と逆方向チャネル２２４とは、同等の速度または異なる速度において送信することが可能であり得、ここで、速度は、データ転送レート、シンボル送信レートおよび／またはクロッキングレートとして表され得る。順方向データレートと逆方向データレートとは、適用例に応じて、実質的に同じであり得るか、または数桁だけ異なり得る。いくつかの適用例では、単一の双方向チャネル２２６が、第１のＩＣデバイス２０２と第２のＩＣデバイス２３０との間の通信をサポートし得る。順方向チャネル２２２および／または逆方向チャネル２２４は、たとえば、順方向チャネル２２２と逆方向チャネル２２４とが同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク２２０は、業界規格または他の規格に従って第１のＩＣデバイス２０２と第２のＩＣデバイス２３０との間で制御情報、コマンド情報および他の情報を通信するように動作され得る。

[0048]図２の通信リンク２２０は、Ｃ－ＰＨＹについてのＭＩＰＩアライアンス仕様に従って実装され得、（Ｍ個のワイヤとして示されている）複数の信号ワイヤを含むワイヤードバスを与え得る。Ｍ個のワイヤは、モバイルディスプレイデジタルインターフェース（ＭＤＤＩ）など、高速デジタルインターフェースにおいてＮ相符号化データを搬送するように構成され得る。Ｍ個のワイヤは、チャネル２２２、２２４および２２６のうちの１つまたは複数上のＮ相極性符号化（polarity encoding）を容易にし得る。物理レイヤドライバ２１０および２４０は、通信リンク２２０上での送信のためにＮ相極性符号化データを生成するように構成または適応され得る。Ｎ相極性符号化の使用は、高速データ転送を与え、より少数のドライバがＮ相極性符号化データリンクにおいてアクティブであるので、他のインターフェースの電力の半分またはそれ以下を消費することがある。

[0049]物理レイヤドライバ２１０および２４０は、一般に、Ｎ相極性符号化のために構成されたとき、通信リンク２２０上の遷移ごとに複数のビットを符号化することができる。一例では、３相符号化と極性符号化の組合せは、フレームバッファなしにワイドビデオグラフィックスアレイ（ＷＶＧＡ：wide video graphics array）８０フレーム毎秒ＬＣＤドライバＩＣをサポートするために使用され、ディスプレイリフレッシュのために８１０Ｍｂｐｓにおいてピクセルデータを配信し得る。

[0050]図３は、図２に示された通信リンク２２０のいくつかの態様を実装するために使用され得る、３ワイヤ、３相極性エンコーダを示す図３００である。３ワイヤ、３相符号化の例は、単に本発明のいくつかの態様の説明を簡略化する目的で選択される。３ワイヤ、３相エンコーダについて開示される原理および技法は、Ｍワイヤ、Ｎ相極性エンコーダの他の構成において適用され得る。

[0051]３ワイヤ、３相極性符号化方式において３つのワイヤの各々について定義されるシグナリング状態は、非駆動状態（undriven state）と、正駆動状態（positively driven state）と、負駆動状態（negatively driven state）とを含み得る。正駆動状態および負駆動状態は、信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃのうちの２つの間の電圧差を与えることによって、ならびに／あるいは、終端抵抗器を通して接続された信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃのうちの２つを通る電流を、電流が信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃのうちの当該２つの信号ワイヤ中を異なる方向に流れるように、駆動することによって、得られ得る。非駆動状態は、信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃのドライバの出力を高インピーダンスモードに入れることによって実現され得る。代替または追加として、駆動信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃ上に与えられた正の電圧レベルと負の電圧レベルとの間の実質的に中間にある電圧レベルを受動的にまたは能動的に「非駆動」信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃに到達させることによって、信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃ上で非駆動状態が得られ得る。一般に、非駆動信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃを通る有意な電流フローはない。３ワイヤ、３相極性符号化方式について定義されるシグナリング状態は、３つの電圧または電流状態（＋１、－１、および０）を使用して示され得る。

[0052]３ワイヤ、３相極性エンコーダが、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃのシグナリング状態を制御するためにラインドライバ３０８を採用し得る。ラインドライバ３０８は、単位レベル電流モードまたは電圧モードドライバとして実装され得る。いくつかの実装形態では、各ラインドライバ３０８が、対応する信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの出力状態を決定する信号３１６ａ、３１６ｂおよび３１６ｃのセットを受信し得る。一例では、信号３１６ａ、３１６ｂおよび３１６ｃのセットの各々は、それぞれ、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃをより高いレベルまたはより低いレベルの電圧のほうへ駆動するプルアップ回路およびプルダウン回路を、高のとき、アクティブにする、プルアップ信号（ＰＵ信号）とプルダウン信号（ＰＤ信号）とを含む、２つまたはそれ以上の信号を含み得る。この例では、ＰＵ信号とＰＤ信号の両方が低であるとき、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは、中間レベル電圧に終端され得る。

[0053]Ｍワイヤ、Ｎ相極性符号化方式における各シンボル送信間隔について、少なくとも１つの信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃは、中間レベル／非駆動（０）電圧または電流状態にあり、正駆動（＋１電圧または電流状態）信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃの数は、受信機に流れる電流の和が常に０であるように、負駆動（－１電圧または電流状態）信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃの数に等しい。各シンボル送信間隔について、少なくとも１つの信号ワイヤ３１８ａ、３１８ｂまたは３１８ｃのシグナリング状態は、先行する送信間隔において送信されるワイヤ状態から変更される。

[0054]動作中、マッパ３０２が、１６ビットデータ３１０を受信し、７つのシンボル３１２にマッピングし得る。３ワイヤ例では、７つのシンボルの各々は、１つのシンボル送信間隔について信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を定義する。７つのシンボル３１２は、各信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃについてシンボル３１４の時限シーケンスを与える並直列変換器３０４を使用して直列化され得る。シンボル３１４のシーケンスは、一般に、シンボルクロック（ＣＬＫ_SYM）と呼ばれることがある送信クロックを使用して時間指定される。一例では、シンボルクロックの期間は、シンボル送信間隔の持続時間を定義する。３ワイヤ、３相エンコーダ３０６が、一度に１つのシンボルずつ、マッパによって生成された７つのシンボル３１４のシーケンスを受信し、各シンボル送信間隔について各信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を算出する。３ワイヤ、３相エンコーダ３０６は、現在の入力シンボル３１４と、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの前の状態とに基づいて、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃの状態を選択する。

[0055]Ｍワイヤ、Ｎ相符号化の使用は、いくつかのビットが複数のシンボルにおいて符号化されることを可能にし、ここで、シンボルごとのビットは整数ではない。３ワイヤ通信リンクの例では、同時に駆動され得る、２つのワイヤの３つの利用可能な組合せと、駆動されるワイヤのペア上の極性の２つの可能な組合せとがあり、６つの可能な状態を生じる。各遷移は現在の状態から発生するので、６つの状態のうちの５つがあらゆる遷移において利用可能である。少なくとも１つのワイヤの状態は、各遷移において変化することを必要とされる。５つの状態の場合、シンボルごとにｌｏｇ₂（５）≒２．３２ビットが符号化され得る。したがって、シンボルごとに２．３２ビットを搬送する７つのシンボルは１６．２４ビットを符号化することができるので、マッパが１６ビットワードを受け付け、それを７つのシンボルに変換し得る。言い換えれば、５つの状態を符号化する７つのシンボルの組合せは、５⁷（７８，１２５）個の順列を有する。したがって、７つのシンボルは、１６ビットの２¹⁶（６５，５３６）個の順列を符号化するために使用され得る。

[0056]図４は、円形状態図４５０に基づく３相変調データ符号化方式を使用して符号化される信号についてのタイミングチャート４００の一例を含む。情報がシグナリング状態のシーケンスにおいて符号化され得、ここで、たとえば、ワイヤまたはコネクタが、円形状態図４５０によって定義された３相状態Ｓ₁、Ｓ₂およびＳ₃のうちの１つにある。各状態は、１２０°位相シフトだけ他の状態から分離され得る。一例では、データは、ワイヤまたはコネクタ上の位相状態の回転の方向において符号化され得る。信号における位相状態は、時計回り方向４５２および４５２’または反時計回り方向４５４および４５４’において回転し得る。たとえば時計回り方向４５２および４５２’では、位相状態は、Ｓ₁からＳ₂への遷移、Ｓ₂からＳ₃への遷移およびＳ₃からＳ₁への遷移のうちの１つまたは複数を含むシーケンスにおいて進み得る。反時計回り方向４５４および４５４’では、位相状態は、Ｓ₃からＳ₂への遷移、Ｓ₂からＳ₁への遷移およびＳ₁からＳ₃への遷移のうちの１つまたは複数を含むシーケンスにおいて進み得る。３つの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは同じ信号の異なるバージョンを搬送し、ここで、それらのバージョンは互いに対して１２０°だけ位相シフトされ得る。各シグナリング状態は、ワイヤまたはコネクタ上の異なる電圧レベルおよび／あるいはワイヤまたはコネクタを通る電流フローの方向として表され得る。３ワイヤシステムにおけるシグナリング状態のシーケンスの各々の間、各信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃは、他のワイヤとは異なるシグナリング状態にある。３つより多くの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃが３相符号化システムにおいて使用されるとき、２つまたはそれ以上の信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃは、各シグナリング間隔において同じシグナリング状態にあり得るが、あらゆるシグナリング間隔において少なくとも１つの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃ上に各状態が存在する。

[0057]情報が各位相遷移４１０において回転の方向において符号化され得、３相信号は各シグナリング状態について方向を変更し得る。回転の方向は、非駆動信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃが、回転の方向にかかわらず、回転する３相信号においてあらゆるシグナリング状態において変化するので、どの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃが位相遷移の前および後に「０」状態にあるかを考慮することによって決定され得る。

[0058]符号化方式はまた、能動的に駆動される２つの信号ワイヤ３１８ａ、３１８ｂおよび／または３１８ｃの極性４０８において情報を符号化し得る。３ワイヤ実装形態における任意の時間において、信号ワイヤ３１８ａ、３１８ｂ、３１８ｃのうちの厳密に２つが、反対方向の電流を用いて、および／または電圧差を用いて駆動される。一実装形態では、データが２ビット値４１２を使用して符号化され得、ここで、１ビットが位相遷移４１０の方向において符号化され、第２のビットが現在の状態についての極性４０８において符号化される。

[0059]タイミングチャート４００は、位相回転方向と極性の両方を使用するデータ符号化を示す。曲線４０２、４０４および４０６は、複数の位相状態について、それぞれ３つの信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ上で搬送される信号に関する。最初に、位相遷移４１０は時計回り方向であり、最上位ビットはバイナリ「１」に設定され、その後、位相遷移４１０の回転は、時間４１４において、最上位ビットのバイナリ「０」によって表されるように反時計回り方向に切り替わる。最下位ビットは、各状態における信号の極性４０８を反映する。

[0060]本明細書で開示されるいくつかの態様によれば、データの１ビットが、３ワイヤ、３相符号化システムにおける回転、または位相変化において符号化され得、追加のビットが、２つの駆動ワイヤの極性において符号化され得る。追加情報が、現在の状態から可能な状態のいずれかへの遷移を可能にすることによって、３ワイヤ、３相符号化システムの各遷移において符号化され得る。各位相についての３つの回転位相および２つの極性を仮定すれば、６つの状態が、３ワイヤ、３相符号化システムにおいて利用可能である。したがって、５つの状態が現在の状態から利用可能であり、シンボル（遷移）ごとに符号化されたｌｏｇ₂（５）≒２．３２ビットがあり得、これは、マッパ３０２が１６ビットワードを受け入れ、それを７つのシンボルにおいて符号化することを可能にする。

[0061]図５は、３ワイヤ、３相デコーダ５００のいくつかの態様を示す図である。差動受信機５０２ａ、５０２ｂ、５０２ｃおよびワイヤ状態デコーダ５０４は、互いに対する３つの伝送線路（たとえば、図３に示されている信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ）の状態のデジタル表現５２２を与え、前のシンボル期間において送信された状態と比較した３つの伝送線路の状態の変化を検出するように構成される。デマッパ５０８によって処理されるべき７つのシンボル５１６のセットを得るために、７つの連続する状態が直並列変換器５０６によってアセンブルされる。デマッパ５０８は、出力データ５２０を与えるために先入れ先出し（ＦＩＦＯ）レジスタ５１０においてバッファされ得る１６ビットのデータ５１８を生成する。

[0062]ワイヤ状態デコーダ５０４は、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃ上で受信された位相符号化信号からシンボル５１４のシーケンスを抽出し得る。シンボル５１４は、本明細書で開示されるように位相回転と極性の組合せとして符号化される。ワイヤ状態デコーダは、信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃからワイヤ状態を確実に取り込むために使用され得るクロック５２６を抽出するＣＤＲ回路５２４を含み得る。各シンボル境界において信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃのうちの少なくとも１つ上で遷移が発生し、ＣＤＲ回路５２４は、１つまたは複数の遷移の発生に基づいてクロック５２６を生成するように構成され得る。すべての信号ワイヤ３１８ａ、３１８ｂおよび３１８ｃが安定しているための時間を可能にし、それにより現在のワイヤ状態が復号目的で取り込まれることを保証するために、クロックのエッジが遅延され得る。

[0063]図６は、３つのワイヤの可能なシグナリング状態６０２、６０４、６０６、６１２、６１４、６１６を示す状態図６００であり、各状態からの可能な遷移が示されている。３ワイヤ、３相通信リンクの例では、６つの状態および３０個の状態遷移が利用可能である。状態図６００における可能なシグナリング状態６０２、６０４、６０６、６１２、６１４および６１６は、図４の円形状態図４５０に示されている状態を含み、詳述する。状態要素６２８の標本に示されているように、状態図６００における各シグナリング状態６０２、６０４、６０６、６１２、６１４および６１６は、それぞれＡ、ＢおよびＣと標示されている、信号ワイヤ３１８ａ、３１８ｂ、３１８ｃの電圧シグナリング状態を定義する。たとえば、シグナリング状態６０２（＋ｘ）では、ワイヤＡ＝＋１、ワイヤＢ＝－１およびワイヤＣ＝０であり、これは、差動受信機５０２ａ（Ａ－Ｂ）＝＋２、差動受信機５０２ｂ（Ｂ－Ｃ）＝－１および差動受信機５０２ｃ（Ｃ－Ａ）＝－１の出力を生じる。受信機における位相変化検出回路によって行われる遷移決定は、－２、－１、０、＋１および＋２電圧状態を含む、差動受信機５０２ａ、５０２ｂ、５０２ｃによって生成された５つの可能なレベルに基づく。

[0064]状態図６００における遷移は、セット｛０００、００１、０１０、０１１、１００｝中の３ビットバイナリ値のうちの１つを有するフリップ（Flip）、回転（Rotate）、極性（Polarity）シンボル（たとえば、ＦＲＰシンボル６２６）によって表され得る。ＦＲＰシンボル６２６の回転（Rotation）ビット６２２は、次の状態への遷移に関連する位相回転の方向を示す。ＦＲＰシンボル６２６の極性ビット６２４は、次の状態への遷移が極性の変化を伴うとき、バイナリ１に設定される。ＦＲＰシンボル６２６のフリップビット６２０がバイナリ１に設定されたとき、回転値および極性値は無視され、および／またはゼロ化され得る。フリップは、極性の変化のみを伴う状態遷移を表す。したがって、３相信号の位相は、フリップが発生したとき、回転していると見なされず、極性ビットは、フリップが発生したとき、余分である。ＦＲＰシンボル６２６は、各遷移についてのワイヤ状態変化に対応する。状態図６００は、正極性シグナリング状態６０２、６０４、６０６を含む内円６０８と、負極性シグナリング状態６１２、６１４、６１６を包含する外円６１８とに分離され得る。
３相インターフェースにおけるジッタ
[0065]３相送信機は、送信チャネル上に高、低および中レベルの電圧を与えるドライバを含む。これは、連続するシンボル間隔間のいくつかの変動する遷移を生じる。低から高および高から低への電圧遷移はフルスイング遷移（full-swing transition）と呼ばれることがあり、低から中および高から中への電圧遷移はハーフスイング遷移（half-swing transition）と呼ばれることがある。異なるタイプの遷移は、異なる立上りまたは立下り時間を有し得、受信機における異なるゼロ交差を生じ得る。これらの差分は「符号化ジッタ」を生じることがあり、これは、リンク信号完全性性能に影響を及ぼし得る。

[0066]図７は、Ｃ－ＰＨＹ３相送信機の出力における遷移変動性のいくつかの態様を示すタイミング図７００である。信号遷移時間における変動性は、３相シグナリングにおいて使用される異なる電圧および／または電流レベルの存在に起因し得る。タイミング図７００は、単一の信号ワイヤ３１０ａ、３１０ｂまたは３１０ｃから受信された信号における遷移時間を示す。第１のシンボルＳｙｍ_n７０２が第１のシンボル間隔において送信され、第１のシンボル間隔は時点７２２において終了し、その後に、第２のシンボルＳｙｍ_n+1７０４が第２のシンボル間隔において送信される。第２のシンボル間隔は時点７２４において終了し得、その後に、第３のシンボルＳｙｍ_n+2７０６が第３のシンボル間隔において送信され、第３のシンボル間隔は時点７２６において終了し、その後に、第４のシンボルＳｙｍ_n+3７０８が第４のシンボル間隔において送信される。第１のシンボル７０２によって決定された状態から第２のシンボル７０４に対応する状態への遷移は、信号ワイヤ３１０ａ、３１０ｂまたは３１０ｃ中の電圧がしきい値電圧７１８および／または７２０に達するのにかかる時間に起因する遅延７１２の後に検出可能であり得る。しきい値電圧は、信号ワイヤ３１０ａ、３１０ｂまたは３１０ｃの状態を決定するために使用され得る。第２のシンボル７０４によって決定された状態から第３のシンボル７０６のための状態への遷移は、信号ワイヤ３１０ａ、３１０ｂまたは３１０ｃ中の電圧がしきい値電圧７１８および／または７２０のうちの１つに達するのにかかる時間に起因する遅延７１４の後に検出可能であり得る。第３のシンボル７０６によって決定された状態から第４のシンボル７０８のための状態への遷移は、信号ワイヤ３１０ａ、３１０ｂまたは３１０ｃ中の電圧がしきい値電圧７１８および／または７２０に達するのにかかる時間に起因する遅延７１６の後に検出可能であり得る。遅延７１２、７１４および７１６は異なる持続時間を有し得、異なる持続時間は、デバイス製造プロセスおよび動作条件の変動に一部起因し得、変動は、３つの状態に関連する異なる電圧または電流レベル間の遷移への不均等な影響、および／あるいは異なる遷移の大きさをもたらし得る。これらの差分は、Ｃ－ＰＨＹ３相受信機におけるジッタおよび他の問題の原因となり得る。

[0067]図８は、Ｃ－ＰＨＹインターフェース８００において受信機中で与えられ得るＣＤＲ回路のいくつかの態様を示す。差動受信機８０２ａ、８０２ｂおよび８０２ｃが、３つ組における信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃの各異なるペアのシグナリング状態を比較することによって差分信号８１０ａ、８１０ｂ、８１０ｃのセットを生成するように構成される。図示の例では、第１の差動受信機８０２ａは、Ａ信号ワイヤ３１０ａおよびＢ信号ワイヤ３１０ｂのシグナリング状態の差分を表すＡＢ差分信号８１０ａを与え、第２の差動受信機８０２ｂは、Ｂ信号ワイヤ３１０ｂおよびＣ信号ワイヤ３１０ｃのシグナリング状態の差分を表すＢＣ差分信号８１０ｂを与え、第３の差動受信機８０２ｃは、Ｃ信号ワイヤ３１０ｃおよびＡ信号ワイヤ３１０ａのシグナリング状態の差分を表すＣＡ差分信号８１０ｃを与える。したがって、遷移検出回路８０４が、差動受信機８０２ａ、８０２ｂおよび８０２ｃのうちの少なくとも１つの出力が各シンボル間隔の末尾において変化するので、位相変化の発生を検出するように構成され得る。

[0068]シンボルのいくつかの連続的に送信されたペア間の遷移は、単一の差動受信機８０２ａ、８０２ｂまたは８０２ｃによって検出可能であり得、他の遷移は、差動受信機８０２ａ、８０２ｂおよび８０２ｃのうちの２つまたはそれ以上によって検出され得る。一例では、２つのワイヤの状態、または相対状態は、遷移の後に、不変であり得、対応する差動受信機８０２ａ、８０２ｂまたは８０２ｃの出力も、位相遷移の後に、不変であり得る。したがって、クロック生成回路８０６は、位相遷移がいつ発生したかを決定するためにすべての差動受信機８０２ａ、８０２ｂおよび８０２ｃの出力を監視するために、遷移検出回路８０４および／または他の論理を含むか、あるいはそれと協働し得る。クロック生成回路は、検出された位相遷移に基づいて受信クロック信号８０８を生成し得る。

[0069]３つ組における３つのワイヤのシグナリング状態の変化が異なる時間において検出され得、これは、差分信号８１０ａ、８１０ｂ、８１０ｃが異なる時間において安定状態を呈することを生じることがある。差分信号８１０ａ、８１０ｂ、８１０ｃの状態は、各信号ワイヤ３１０ａ、３１０ｂおよび／または３１０ｃのシグナリング状態がシンボル送信間隔についてそれの定義された状態に遷移した後に安定性が到達される前に、切り替わり得る。そのような変動性の結果は、図８のタイミング図８２０に示されている。

[0070]シグナリング状態変化検出のタイミングは、発生したシグナリング状態変化のタイプに従って変動し得る。マーカー８２２、８２４および８２６は、遷移検出回路８０４に与えられた差分信号８１０ａ、８１０ｂ、８１０ｃにおける遷移の発生を表す。マーカー８２２、８２４および８２６は、説明の明快のために、タイミング図８２０において異なる高さを割り当てられているにすぎず、マーカー８２２、８２４および８２６の相対的な高さは、クロック生成またはデータ復号のために使用される電圧または電流レベル、極性あるいは重み付け値との特定の関係を示すものではない。タイミング図８２０は、３つの信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃ上の位相および極性における、送信されるシンボルに関連する遷移のタイミングの影響を示す。タイミング図８２０では、いくつかのシンボル間の遷移は、シンボルがその間に確実に取り込まれ得る可変取込みウィンドウ８３０ａ、８３０ｂ、８３０ｃ、８３０ｄ、８３０ｅ、８３０ｆおよび／または８３０ｇ（まとめてシンボル取込みウィンドウ８３０）を生じ得る。検出された状態変化の数と、それらの相対的タイミングとが、クロック信号８０８上のジッタを生じることがある。

[0071]Ｃ－ＰＨＹ通信リンクのスループットは、信号遷移時間における持続時間および変動性によって影響を及ぼされ得る。たとえば、検出回路における変動性は、製造プロセス許容差と、電圧源および電流源および動作温度の変動および安定性とによって、ならびに信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃの電気的特性によって引き起こされ得る。検出回路における変動性は、チャネル帯域幅を制限し得る。

[0072]図９は、いくつかの連続するシンボル間の第１のシグナリング状態から第２のシグナリング状態への遷移のいくつかの例を表すタイミング図９００および９２０を含む。タイミング図９００および９２０に示されているシグナリング状態遷移は説明の目的で選択され、他の遷移および遷移の組合せがＭＩＰＩアライアンスＣ－ＰＨＹインターフェースにおいて発生することがある。タイミング図９００および９２０は、複数の受信機出力遷移が、３つ組のワイヤ上の信号レベル間の立上りおよび立下り時間の差分により各シンボル間隔境界において発生し得る、３ワイヤ、３相通信リンクの一例に関する。図８も参照すると、第１のタイミング図９００は、遷移の前および後の３つ組の信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃ（Ａ、ＢおよびＣ）のシグナリング状態を示し、第２のタイミング図９２０は、信号ワイヤ３１０ａと３１０ｂと３１０ｃとの間の差分を表す差分信号８１０ａ、８１０ｂ、８１０ｃを与える差動受信機８０２ａ、８０２ｂおよび８０２ｃの出力を示す。多くの事例では、差動受信機８０２ａ、８０２ｂおよび８０２ｃのセットは、２つの信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃのための異なる組合せを比較することによって遷移を取り込むように構成され得る。一例では、これらの差動受信機８０２ａ、８０２ｂおよび８０２ｃは、それらのそれぞれの入力電圧の（たとえば減算による）差分を決定することによって出力を生成するように構成され得る。

[0073]タイミング図９００および９２０に示されている例の各々では、－ｚ状態６１６（図６参照）を表す初期シンボルが、異なるシンボルに遷移する。タイミング図９０２、９０４および９０６に示されているように、信号Ａは、最初は＋１状態にあり、信号Ｂは０状態にあり、信号Ｃは－１状態にある。したがって、差動受信機出力についてのタイミング図９２２、９３２、９３８に示されているように、差動受信機８０２ａ、８０２ｂは＋１差分９２４を最初に測定し、差動受信機８０２ｃは－２差分９２６を測定する。

[0074]タイミング図９０２、９２２に対応する第１の例では、－ｚ状態６１６を表すシンボルから－ｘシグナリング状態６１２（図６参照）を表すシンボルへの遷移が発生し、ここにおいて、信号Ａは－１状態に遷移し、信号Ｂは＋１状態に遷移し、信号Ｃは０状態に遷移し、差動受信機８０２ａは＋１差分９２４から－２差分９３０に遷移し、差動受信機８０２ｂは＋１差分９２４、９２８にとどまり、差動受信機８０２ｃは－２差分９２６から＋１差分９２８に遷移する。

[0075]タイミング図９０４、９３２に対応する第２の例では、－ｚ状態６１６を表すシンボルから＋ｚシグナリング状態６０６を表すシンボルへの遷移が発生し、ここにおいて、信号Ａは－１状態に遷移し、信号Ｂは０状態にとどまり、信号Ｃは＋１状態に遷移し、２つの差動受信機８０２ａおよび８０２ｂは＋１差分９２４から－１差分９３６に遷移し、差動受信機８０２ｃは－２差分９２６から＋２差分９３４に遷移する。

[0076]タイミング図９０６、９３８に対応する第３の例では、－ｚ状態６１６を表すシンボルから＋ｘシグナリング状態６０２を表すシンボルへの遷移が発生し、ここにおいて、信号Ａは＋１状態にとどまり、信号Ｂは－１状態に遷移し、信号Ｃは０状態に遷移し、差動受信機８０２ａは＋１差分９２４から＋２差分９４０に遷移し、差動受信機８０２ｂは＋１差分９２４から－１差分９４２に遷移し、差動受信機８０２ｃは－２差分９２６から－１差分９４２に遷移する。

[0077]これらの例は、０、１、２、３、４および５レベルにわたる差分値における遷移を示す。一般的な差動またはシングルエンド直列送信機のために使用されるプリエンファシス技法は、２レベル遷移のために開発されており、ＭＩＰＩアライアンスＣ－ＰＨＹ３相信号上で使用される場合、いくつかの悪影響をもたらし得る。特に、遷移中に信号を過励振するプリエンファシス回路は、１つまたは２つのレベルにわたる遷移中にオーバーシュートを引き起こし得、エッジ敏感回路において誤ったトリガが発生することを引き起こし得る。

[0078]図１０は、単一のシンボル間隔１００２を含む複数のシンボル間隔の重ね合わせとして生成されるバイナリアイパターン１０００を示す。信号遷移領域１００４は、可変信号立上り時間が確実な復号を妨げる、２つのシンボル間の境界における不確実性の時間期間を表す。状態情報は、シンボルが安定し、確実に受信および復号され得る時間期間を表す、「アイ開口（eye opening）」内のアイマスク（eye mask）１００６によって定義される領域中で確実に決定され得る。アイマスク１００６は、ゼロ交差が発生しない領域をマスクオフし、アイマスクは、第１の信号ゼロ交差に続く、シンボル間隔境界における後続のゼロ交差の影響による複数のクロッキングを防ぐためにデコーダによって使用される。

[0079]信号の周期的サンプリングおよび表示の概念は、受信データ中に現れる頻繁な遷移を使用して受信データタイミング信号を再生成するクロックデータ復元回路を使用するシステムの設計、適応および構成中に有用である。シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）技術に基づく通信システムは、バイナリアイパターン１０００のアイ開口に基づいてデータを確実に復元する能力を判定するための基礎としてバイナリアイパターン１０００が利用され得るシステムの一例である。

[0080]３ワイヤ、３相エンコーダなど、ＭワイヤＮ相符号化システムは、あらゆるシンボル境界において少なくとも１つの遷移を有する信号を符号化し得、受信機は、それらの保証された遷移を使用してクロックを復元し得る。受信機は、シンボル境界における最初の信号遷移の直前に、信頼できるデータを必要とし得、また、同じシンボル境界に相関される複数の遷移の発生を確実にマスキングすることが可能でなければならない。Ｍワイヤ（たとえば３つ組のワイヤ）上で搬送される信号間の立上りおよび立下り時間のわずかな差分により、ならびに受信された信号ペア（たとえば図８の差動受信機８０２ａ、８０２ｂおよび８０２ｃのＡ－Ｂ、Ｂ－Ｃ、およびＣ－Ａ出力）の組合せ間の信号伝搬時間のわずかな差分により、複数の受信機遷移が発生し得る。

[0081]図１１は、Ｃ－ＰＨＹ３相信号のために生成されたマルチレベルアイパターン１１００の一例を示す。マルチレベルアイパターン１１００は、複数のシンボル間隔１１０２の重ね合わせから生成され得る。マルチレベルアイパターン１１００は、固定の、および／またはシンボルに依存しないトリガ１１１０を使用して生成され得る。マルチレベルアイパターン１１００は、差動受信機８０２ａ、８０２ｂ、８０２ｃおよびＮ相受信機回路（図８参照）によって測定される複数の電圧レベルに起因し得る、増加された数の電圧レベル１１２０、１１２２、１１２４、１１２６、１１２８を含む。本例では、マルチレベルアイパターン１１００は、差動受信機８０２ａ、８０２ｂ、および８０２ｃに与えられた３ワイヤ、３相符号化信号における可能な遷移に対応し得る。３つの電圧レベルは、差動受信機８０２ａ、８０２ｂ、および８０２ｃに、正極性と負極性の両方について強い電圧レベル１１２６、１１２８と弱い電圧レベル１１２２、１１２４とを生成させ得る。一般に、１つの信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃのみがシンボルにおいて非駆動であり、差動受信機８０２ａ、８０２ｂ、および８０２ｃは０状態（ここでは、０ボルト）出力を生成しない。強いレベルおよび弱いレベルに関連する電圧は、０ボルトレベルに対して均等に離間している必要がない。たとえば、弱い電圧レベル１１２２、１１２４は、非駆動信号ワイヤ３１０ａ、３１０ｂおよび３１０ｃによって到達される電圧レベルを含み得る電圧の比較を表す。マルチレベルアイパターン１１００は、データが受信デバイスにおいて取り込まれたとき、信号のすべての３つのペアが同時であるものと見なされるので、差動受信機８０２ａ、８０２ｂ、および８０２ｃによって生成された波形を重ね得る。差動受信機８０２ａ、８０２ｂ、および８０２ｃによって生成された波形は、信号の３つのペア（Ａ－Ｂ、Ｂ－Ｃ、およびＣ－Ａ）の比較を表す差分信号８１０ａ、８１０ｂ、８１０ｃを表す。

[0082]Ｃ－ＰＨＹ３相デコーダにおいて使用されるドライバ、受信機および他のデバイスは、３つのワイヤから受信された信号間の相対遅延をもたらすことがある異なる切替え特性を呈し得る。３つ組の信号ワイヤ３１０ａ、３１０ｂ、３１０ｃの３つの信号間の立上りおよび立下り時間のわずかな差分による、ならびに信号ワイヤ３１０ａ、３１０ｂ、３１０ｃから受信された信号のペアの組合せ間の信号伝搬時間のわずかな差分による、複数の受信機出力遷移が、各シンボル間隔境界１１０８および／または１１１４において観測され得る。マルチレベルアイパターン１１００は、立上りおよび立下り時間の差異を、各シンボル間隔境界１１０８および１１１４の近くの遷移の相対遅延として取り込み得る。立上りおよび立下り時間の差異は、３相ドライバの異なる特性によるものであり得る。立上りおよび立下り時間の差分はまた、所与のシンボルについてのシンボル間隔１１０２の持続時間の効果的な短縮または延長を生じ得る。

[0083]信号遷移領域１１０４は、可変信号立上り時間が確実な復号を妨げる、不確実性の時間、または期間を表す。状態情報は、シンボルが安定し、確実に受信および復号され得る時間期間を表す「アイ開口」１１０６において確実に決定され得る。一例では、アイ開口１１０６は、信号遷移領域１１０４の末尾１１１２において開始し、シンボル間隔１１０２のシンボル間隔境界１１１４において終了すると決定され得る。図１１に示されている例では、アイ開口１１０６は、信号遷移領域１１０４の末尾１１１２において開始し、信号ワイヤ３１０ａ、３１０ｂ、３１０ｃのシグナリング状態ならびに／または３つの差動受信機８０２ａ、８０２ｂおよび８０２ｃの出力が変化して次のシンボルを反映し始めた時間１１１６において終了すると決定され得る。

[0084]Ｎ相符号化のために構成された通信リンク２２０の最大速度は、受信された信号に対応するアイ開口１１０６と比較した信号遷移領域１１０４の持続時間によって制限され得る。シンボル間隔１１０２のための最小期間は、たとえば、図５に示されているデコーダ５００中のＣＤＲ回路５２４に関連する厳しい設計マージンによって制約され得る。異なるシグナリング状態遷移は、２つまたはそれ以上の信号ワイヤ３１０ａ、３１０ｂおよび／または３１０ｃに対応する信号遷移時間の異なる変動に関連し得、それにより、受信デバイス中の差動受信機８０２ａ、８０２ｂおよび８０２ｃの出力を、差動受信機８０２ａ、８０２ｂおよび８０２ｃの入力が変化し始めるシンボル間隔境界１１０８に対して異なる時間および／またはレートにおいて変化させる。信号遷移時間の間の差分は、２つまたはそれ以上の差分信号８１０ａ、８１０ｂ、８１０ｃにおけるシグナリング遷移間のタイミングスキューを生じ得る。ＣＤＲ回路は、差分信号８１０ａと８１０ｂと８１０ｃとの間のタイミングスキューに適応するために、遅延回路および他の回路を含み得る。

[0085]図１２は、３ワイヤ、３相インターフェースのためのＣＤＲ回路１２００の一例を与える。図示されたＣＤＲ回路１２００は、多くの異なるタイプのクロック復元回路に共通であるいくつかの特徴および機能要素を含む。ＣＤＲ回路１２００は、たとえば図８の差動受信機８０２ａ、８０２ｂおよび８０２ｃによって生成された差分信号８１０ａ、８１０ｂ、８１０ｃから導出され得る差分信号１２０２、１２０４、１２０６を受信する。ＣＤＲ回路１２００では、各差分信号１２０２、１２０４、１２０６は、Ｄ型フリップフロップのペア１２１０ａ、１２１０ｂ、１２１０ｃをクロック制御して、出力信号１２３０ａ～１２３０ｆを生成する。出力信号１２３０ａ～１２３０ｆは、対応する差分信号１２０２、１２０４、１２０６上で遷移が検出されたとき、パルスを搬送する。Ｄ型フリップフロップ上のクロック入力に与えられる立上りエッジが、Ｄ型フリップフロップを通して論理１をクロック制御する。インバータ１２０８ａ、１２０８ｂ、１２０８ｃは、Ｄ型フリップフロップの各対応するペア１２１０ａ、１２１０ｂ、１２１０ｃにおけるＤ型フリップフロップのうちの一方に差分信号１２０２、１２０４、１２０６の反転バージョンを与えるために使用され得る。したがって、Ｄ型フリップフロップの各ペア１２１０ａ、１２１０ｂ、１２１０ｃは、対応する差分信号１２０２、１２０４、１２０６において検出された立上りエッジおよび立下りエッジに応答してパルスを生成する。

[0086]たとえば、ＡＢ差分信号１２０２は、Ｄ型フリップフロップの第１のペア１２１０ａの第１のＤ型フリップフロップ１２３２に与えられ、インバータ１２０８ａは、Ｄ型フリップフロップの第１のペア１２１０ａの第２のＤ型フリップフロップ１２３４にＡＢ差分信号１２０２の反転バージョンを与える。Ｄ型フリップフロップは、最初はリセット状態にある。ＡＢ差分信号１２０２上の立上りエッジが第１のＤ型フリップフロップ１２３２を通して論理１をクロック制御し、第１のフリップフロップ（ｒ＿ＡＢ）１２３０ａの出力を論理１状態に遷移させる。ＡＢ差分信号１２０２上の立下りエッジが第２のＤ型フリップフロップ１２３４を通して論理１をクロック制御し、第２のフリップフロップ（ｆ＿ＡＢ）１２３０ｂの出力を論理１状態に遷移させる。

[0087]出力信号１２３０ａ～１２３０ｆはＯＲゲート１２１２などの論理に与えられ、論理は、受信機クロック（ＲｘＣＬＫ）信号１２２２として働き得る出力信号を生成する。ＲｘＣＬＫ信号１２２２は、差分信号１２０２、１２０４、１２０６のいずれかのシグナリング状態において遷移が発生したとき、論理１状態に遷移する。ＲｘＣＬＫ信号１２２２はプログラマブル遅延回路１２１４に与えられ、プログラマブル遅延回路１２１４は、Ｄ型フリップフロップのペア１２１０ａ、１２１０ｂ、１２１０ｃ中のＤ型フリップフロップをリセットするリセット信号（ｒｂ信号１２２８）を駆動する。図示の例では、Ｄ型フリップフロップ１２１０ａ、１２１０ｂ、１２１０ｃが低信号（low signal）によってリセットされるとき、インバータ１２１６が含まれ得る。Ｄ型フリップフロップ１２１０ａ、１２１０ｂ、１２１０ｃがリセットされたとき、ＯＲゲート１２１２の出力は論理０状態に戻り、ＲｘＣＬＫ信号１２２２上のパルスは終了される。この論理０状態がプログラマブル遅延回路１２１４およびインバータ１２１６を通って伝搬するとき、Ｄ型フリップフロップ１２１０ａ、１２１０ｂ、１２１０ｃ上のリセット条件は解放される。Ｄ型フリップフロップ１２１０ａ、１２１０ｂ、１２１０ｃがリセット条件にある間、差分信号１２０２、１２０４、１２０６上の遷移は無視される。

[0088]プログラマブル遅延回路１２１４は、一般に、差分信号１２０２、１２０４、１２０６上の最初の遷移の発生と最後の遷移の発生との間のタイミングスキューの差分を超える持続時間を有する遅延を生成するように構成される。プログラマブル遅延回路１２１４は、ＲｘＣＬＫ信号１２２２上のパルスの持続時間（すなわち、パルス幅）を構成する。プログラマブル遅延回路１２１４は、セット信号１２２６がプロセッサあるいは他の制御および／または構成論理によってアサートされたとき、構成され得る。

[0089]ＲｘＣＬＫ信号１２２２はまた、差分信号１２０２、１２０４、１２０６のシグナリング状態を取り込む３つのフリップフロップ１２２０のセットに与えられ得、ＲｘＣＬＫ信号１２２２上で発生する各パルスについて安定した出力シンボル１２２４を与える。遅延または整合論理１２１８が、差分信号１２０２、１２０４、１２０６のセットのタイミングを調整し得る。たとえば、遅延または整合論理１２１８は、差分信号１２０２、１２０４、１２０６が安定しているとき、フリップフロップ１２２０が差分信号１２０２、１２０４、１２０６のシグナリング状態を取り込むことを保証するように、ＲｘＣＬＫ信号１２２２上のパルスに対して差分信号１２０２、１２０４、１２０６のタイミングを調整するために使用され得る。遅延または整合論理１２１８は、プログラマブル遅延回路１２１４のために構成された遅延に基づいて差分信号１２０２、１２０４、１２０６におけるエッジを遅延させ得る。

[0090]プログラマブル遅延回路１２１４は、差分信号１２０２、１２０４、１２０６における遷移時間の可能な大きい変動に適応するように、ＣＤＲ回路１２００中に構成され得る。一例では、プログラマブル遅延回路１２１４は、一般に、差分信号１２０２、１２０４、１２０６上の最初の遷移の発生と最後の遷移の発生との間のタイミングスキューの持続時間を超える最小遅延期間を与えるように構成される。プログラマブル遅延回路１２１４によって与えられる遅延時間は、ＣＤＲ回路１２００の遅延ループにおける論理ゲートの数を考慮するために計算され、論理ゲートおよび／またはプログラマブル遅延回路１２１４の動作に影響を及ぼすことがある製造プロセス、回路電源電圧、および温度（ＰＶＴ）条件の予想されるまたは観測されたばらつきを考慮する最小遅延時間に制約される。ＣＤＲ回路１２００の信頼できる動作では、プログラマブル遅延回路１２１４によって与えられる最大遅延時間は、シンボル間隔よりも大きくならないことがある。より速いデータレートにおいて、ＣＤＲ回路１２００の遅延ループによって与えられるタイミングスキューおよび遅延時間は、シンボル間隔１１０２の部分として増加する。アイ開口１１０６はシンボル間隔１１０２と比較して小さくなることがあり、アイ開口１１０６はより高い周波数において閉じることがある。最大シンボル送信レートは、プログラマブル遅延回路１２１４によって与えられる遅延時間が、アイ開口１１０６によって占有されるシンボル間隔１１０２の割合を、シンボルの確実な取込みをサポートすることができるしきい値サイズを下回って低減するとき、制限され得る。

[0091]図１３は、ＣＤＲ回路１２００の動作のいくつかの態様を示すタイミング図１３００である。図は、プログラマブル遅延回路１２１４が構成された後の動作に関し、セット信号１２２６は非アクティブである。ＣＤＲ回路１２００はエッジ検出器として動作する。Ｃ－ＰＨＹ３相符号化は、単位間隔（ＵＩ：unit interval）１３０２ごとに単一のシグナリング状態遷移を与える。３つ組の各ワイヤの状態、および／または３つ組の送信特性の差分は、遷移が２つまたはそれ以上のワイヤ上で異なる時間において現れることを引き起こし得る。差分信号１２０２、１２０４、１２０６における遷移の発生の時間の最大差分は、スキュー時間（ｔ_skew）１３０４と呼ばれることがある。ＣＤＲ回路１２００に関連する他の遅延は、Ｄ型フリップフロップのペア１２１０ａ、１２１０ｂ、１２１０ｃを通じた伝搬遅延（ｔ_ck2q）１３１４と、ＯＲゲート１２１２を通してパスされる立上りエッジに関連する伝搬遅延（ｔ_{OR_0}）１３０６と、ＯＲゲート１２１２を通してパスされる立下りエッジに関連する伝搬遅延（ｔ_{OR_1}）１３０８と、プログラマブル遅延回路１２１４とドライバおよび／またはインバータ１２１６とによってもたらされる遅延を組み合わせるプログラマブル遅延（ｔ_pgm）１３１０と、Ｄ型フリップフロップのペア１２１０ａ、１２１０ｂ、１２１０ｃによるｒｂ信号１２２８の受信時間とフリップフロップ出力がクリアされる時間との間の遅延に対応するリセット遅延（ｔ_rst）１３１２とを含む。

[0092]ループ遅延（ｔ_loop１３２０）が次のように定義され得る。

ｔ_loop１３２０とＵＩ１３０２との間の関係が、ＣＤＲ回路１２００の動作の信頼性を決定し得る。この関係は、ＵＩ１３０２への直接的影響を有する、送信のために使用されるクロック周波数と、プログラマブル遅延回路１２１４の動作における変動性とによって影響を及ぼされる。

[0093]いくつかのデバイスでは、図１２中のプログラマブル遅延回路１２１４の動作は、ＰＶＴ条件の変動を含む、動作条件の変動に悩まされ得る。構成された値についてプログラマブル遅延回路１２１４によって与えられる遅延時間は、デバイスごとに、および／またはデバイス内の回路ごとに、著しく変動し得る。従来のシステムでは、ＣＤＲ回路１２００の公称動作条件は、概して、ワーストケースのＰＶＴ影響下でさえ、信号遷移領域１１０４の末尾１１１２の後におよび次のシンボルへの遷移領域の始まりより前にクロックエッジが発生することを保証するために、すべてのＰＶＴ条件下でアイ開口１１０６の中間におけるどこかにクロックエッジを生成するように、設計によって設定される。送信周波数が増加し、差分信号１２０２、１２０４、１２０６のタイミングスキューがＵＩ１３０２と比較して大きいとき、アイ開口１１０６内のクロックエッジを保証するＣＤＲ回路１２００を設計する際に困難が生じることがある。たとえば、一般的な遅延回路は、すべてのＰＶＴ条件にわたって２倍に（by factor of 2）変化する遅延値を生成し得る。

[0094]図１４は、不十分な遅延を与えるプログラマブル遅延回路１２１４（図１２参照）の影響を示すタイミング図１４００である。この例では、ｔ_loop１４０６が、観測されたｔ_skew１４０４に対して短すぎ、１つのＵＩ１４０２中で複数のクロックパルス１４０８、１４１０が生成される。すなわち、ループ遅延ｔ_loop１４０６はｔ_skew１４０４に対して十分に大きくなく、差分信号１２０２、１２０４、１２０６上で後に発生する遷移はマスキングされない。図示された例では、差分信号１２０６のうちの１つにおける第２の遷移１４１４が、差分信号１２０２の別の１つにおける第１の発生する遷移１４１２に応答してパルス１４０８が生成された後に検出され得る。この例では、復元されたクロック周波数は、３相インターフェース上でシンボルを送信するために使用されるクロック周波数の２倍であり得る。

[0095]図１５は、長すぎる遅延を与えるプログラマブル遅延回路１２１４の影響を示すタイミング図１５００である。この例では、観測されたスキューの持続時間ｔ_skew１５０４があり、ｔ_loop１５０６がＵＩ１５０２よりも大きい。ＣＤＲ回路１２００は、第１のＵＩ１５０２中の第１の発生する遷移１５１４に応答してクロックパルス１５０８を生成し得るが、ｒｂ信号１２２８は、遷移１５１６、１５１８が第２のＵＩ１５１２中で発生したとき、アクティブであり得る。図示される例では、第２のＵＩ１５１２中の遷移１５１６、１５１８はマスキングされ、第２のＵＩ１５１２に対応する予想されるパルス１５１０は抑制される。この例では、復元されたクロック周波数は、３相インターフェース上でシンボルを送信するために使用されるクロック周波数の１／２であり得る。

[0096]図１４および図１５の例によって示されているように、ＣＤＲ回路１２００は、以下の制約を受け得る。

経験的証拠は、ｔ_loop１３２０、１４０６、１５０６がＰＶＴに極めて敏感であることを示唆する。ＣＤＲ回路１２００についてのｔ_loop１３２０は、次のように言い換えられ得る。

ループ時間は、ＰＶＴ変動に敏感である多数の遅延により、より高いシンボルレートにおける信頼性の影響を受けやすく、二重のｔ_pgm遅延と、６入力ＯＲゲート１２１２に関連する大きい遅延とが、ＣＤＲ回路１２００によって復元可能なクロック信号の最大周波数を制限することがある。ＰＶＴの潜在的変動の範囲に適応するために、プログラマブル遅延回路１２１４によって与えられる遅延を増加させることは、ＣＤＲ回路１２００によって復元可能なクロック信号の最大周波数をさらに制限するように働く。

[0097]Ｃ－ＰＨＹ１．２仕様とＣ－ＰＨＹ２．０仕様とを含む、Ｃ－ＰＨＹについてのより最近の実装形態および提案される仕様は、受信機においてクロック信号を復元するための従来のＣＤＲ回路の能力を超えることができるシンボル送信クロック信号の周波数を定義する。シンボル送信クロック信号は、シンボル送信のレートを制御するために使用され、ＵＩ１３０２の持続時間を決定する。ＵＩ１３０２の持続時間は、シンボル送信クロック信号の周波数が増加されたとき、低減される。ＣＤＲ回路１２００中のループ遅延によってもたらされる制約は、ＣＤＲ回路１２００によってサポートされ得るＵＩ１３０２の最小持続時間を制限し、これは、ＣＤＲ回路１２００によってサポートされ得るシンボル送信クロック信号の最大周波数を制限する。高度デバイス技術を使用してでさえ、ＣＤＲ回路１２００中のループ遅延は、いくつかのＰＶＴ条件下で３００ピコ秒を超えることがあり、これは、従来のＣ－ＰＨＹ適用例を毎秒２．５ギガシンボルの最大シンボル送信レートに制限することがある。いくつかの実装形態では、ＣＤＲ回路１２００中のループ遅延によってもたらされるＵＩ１３０２の持続時間に関する制約は、従来のＣＤＲ回路１２００を、Ｃ－ＰＨＹ仕様の後の世代に準拠するべきであるＣ－ＰＨＹインターフェースにおける使用について無効にすることがある。

[0098]本明細書で開示されるいくつかの態様に従って実装されるクロック復元回路は、後の世代のＣ－ＰＨＹ仕様によって定義されるより高いクロック周波数をサポートすることができる。図１６は、より高いシンボル送信クロック周波数をサポートするように本開示のいくつかの態様に従って構成され得るクロック復元回路１６４０の一例を与える。クロック復元回路１６４０は、ループ遅延を最小限に抑えるかまたは低減し、クロック復元回路１６４０が少なくとも８ＧＨｚの周波数において受信クロック信号１６４６を生成することを可能にする最適化されたフィードバックループを使用する。遅延ループは、あるタイプのエッジを遅延させ、最小遅延をもつ他のタイプのエッジをパスする非対称遅延回路を使用して実装され得る。図示の例では、遅延ループは、数個の論理ゲートと、立上りエッジのみに応答するＰＶＴ鈍感遅延ブロック（PVT insensitive delay block）とを使用して実装される。図示されたクロック復元回路１６４０は、ループタイミングを最適化し、超高速シンボル送信レートをサポートするように構成され得る。パルス生成およびマージ回路１６００が、差分信号１６０２、１６０４、１６０６において検出された遷移を表す遷移パルスを生成およびマージする。図１７は、パルス生成およびマージ回路１６００とクロック復元回路１６４０とに関連するタイミングを示すタイミング図１７００である。

[0099]パルス生成およびマージ回路１６００は、３つ組のワイヤＡ、ＢおよびＣのワイヤのペアのシグナリング状態の差分を表す差分信号１６０２、１６０４、１６０６を受信する。差分信号１６０２、１６０４、１６０６は、図８に示されている差分信号８１０ａ、８１０ｂ、８１０ｃを生成する差動受信機８０２ａ、８０２ｂおよび８０２ｃなど、差動受信機または比較器から受信され得る。パルス生成およびマージ回路１６００は、差分信号１６０２、１６０４、１６０６において発生する遷移に応答して持続時間制限付き遷移パルス（limited-duration transition pulse）１７０４、１７０６、１７０８を生成するために、３つの排他的ＯＲゲート１６０８、１６１０、１６１２ならびに対応する遅延回路１６１６、１６１８および１６２０を使用する。図示されたタイミング図１７００の例では、ＡＢ差分信号１６０２、ＢＣ差分信号１６０４およびＣＡ差分信号１６０６における遷移は、図示されたシンボル境界１７１０ａ、１７１０ｂ、１７１０ｃ、１７１０ｄの各々において発生する。差分信号１６０２、１６０４、１６０６における遷移は異なる時間において発生することがあり、したがって、第１の発生する遷移と最後の発生する遷移との間でスキュー１７０２が観測され得る。図示の例では、第１の図示されたシンボル境界１７１０ａにおいて、第１の発生する遷移はＡＢ差分信号１６０２上で観測され、最後の発生する遷移はＣＡ差分信号１６０６上で観測される。遷移間の関係は、各シンボル境界１７１０ａ、１７１０ｂ、１７１０ｃ、１７１０ｄにおいて異なり得る。動作中、遷移が、各シンボル境界１７１０ａ、１７１０ｂ、１７１０ｃ、１７１０ｄにおいて少なくとも１つの差分信号１６０２、１６０４、１６０６上で発生し、１つまたは複数のシンボル境界１７１０ａ、１７１０ｂ、１７１０ｃ、１７１０ｄにおいて３つよりも少ない差分信号１６０２、１６０４、１６０６上で発生することがある。

[0100]第１の排他的ＯＲゲート１６０８が、ＡＢ差分信号１６０２と、ＡＢ遅延回路１６１６によって与えられるＡＢ差分信号１６０２の遅延したバージョンとを受信し、ＡＢ遅延回路１６１６によってもたらされる遅延の持続時間によって制御される持続時間を有する遷移パルス１７０４を含むＡＢ＿ｐ信号１６２２を与える。第２の排他的ＯＲゲート１６１０が、ＢＣ差分信号１６０４と、ＢＣ遅延回路１６１８によって与えられるＢＣ差分信号１６０４の遅延したバージョンとを受信し、ＢＣ遅延回路１６１８によってもたらされる遅延の持続時間によって制御される持続時間を有する遷移パルス１７０６を含むＢＣ＿ｐ信号１６２４を与える。第３の排他的ＯＲゲート１６１２が、ＣＡ差分信号１６０６と、ＣＡ遅延回路１６２０によって与えられるＣＡ差分信号１６０６の遅延したバージョンとを受信し、ＣＡ遅延回路１６２０によってもたらされる遅延の持続時間によって制御される持続時間を有する遷移パルス１７０８を含むＣＡ＿ｐ信号１６２６を与える。ＡＢ＿ｐ信号１６２２とＢＣ＿ｐ信号１６２４とＣＡ＿ｐ信号１６２６とはＯＲゲート１６１４に与えられ、ＯＲゲート１６１４は、ＡＢ＿ｐ信号１６２２、ＢＣ＿ｐ信号１６２４およびＣＡ＿ｐ信号１６２６における遷移パルス１７０４、１７０６、１７０８から導出された、および／またはそれらに対応するパルス１７１４を含む、本明細書では組合せ信号と呼ばれることがあるｅｇ＿ｐｕｌｓｅ信号１６３０を与える。いくつかの事例では、遷移パルス１７０４、１７０６、１７０８のうちの２つまたはそれ以上は、時間的に重なり、組合せ信号のパルス１７１４においてマージされ得る。

[0101]ｅｇ＿ｐｕｌｓｅ信号１６３０は、クロック復元回路１６４０中の遅延フリップフロップ（ＤＦＦ１６４２）をクロック制御する。いくつかの実装形態では、異なるタイプのフリップフロップ、ラッチ、レジスタまたは他の順序論理回路が、ＤＦＦ１６４２の代替としての使用のために構成され得る。ｅｇ＿ｐｕｌｓｅ信号１６３０における各立上りエッジは、Ｄ入力からの論理１をＤＦＦ１６４２の出力（Ｑ）までクロック制御する。ＤＦＦ１６４２の出力は、受信クロック信号１６４６（Ｒｃｌｋ＿ｑ）を与える。遅延回路１６１６、１６１８および１６２０は、予想されるまたは観測されたＰＶＴ条件下でＤＦＦ１６４２をクロック制御するのに十分な持続時間を有する遷移パルス１７０４、１７０６、１７０８を与えるように構成され得る。たとえば、遷移パルス１７０４、１７０６、１７０８の持続時間は、クロックパルスについての最小持続時間に基づいて構成され得る。受信クロック信号１６４６は、受信クロック信号１６４６がリセット状態にある（すなわち、論理０状態に設定される）初期状態から高に遷移する。受信クロック信号１６４６は、ｅｇ＿ｐｕｌｓｅ信号１６３０における第１の立上りエッジに応答して、ならびにＯＲゲート１６１４およびＤＦＦ１６４２の累積遷移時間に対応し得るゲート伝搬遅延（ｃｌｋ＿ｑ１７１６）によって引き起こされる遅延の後に、高に遷移する。受信クロック信号１６４６は、ｅｇ＿ｐｕｌｓｅ信号１６３０における第１の立上りエッジに応答して高に遷移し、ｅｇ＿ｐｕｌｓｅ信号１６３０における追加のエッジは、ＤＦＦ１６４２がリセットされるまで影響を有しない。

[0102]ＤＦＦ１６４２は、立上りエッジ遅延回路１６４４の出力（Ｒｃｌｋ＿ｒｓｔ信号１６４８）が高に遷移したとき、リセットされる。立上りエッジ遅延回路１６４４は、Ｒｃｌｋ＿ｒｓｔ信号１６４８が立ち下がることを引き起こす前に遅延なしでまたは最小遅延で、それの入力において立下りエッジをパスし、Ｒｃｌｋ＿ｒｓｔ信号１６４８が立ち上がることを引き起こす前に、それの入力において立上りエッジを遅延させるように構成される。図示の例では、立上りエッジ遅延回路１６４４は、それの入力として受信クロック信号１６４６を受信し、選択された遅延持続時間（ｒｉｓｅ＿ｄｌｙ１７１８）だけ受信クロック信号１６４６における立上りエッジを遅延させる。受信クロック信号１６４６における立下りエッジは、ＤＦＦ１６４２、および／または立上りエッジ遅延回路１６４４中の１つまたは複数の論理ゲートに関連する遷移時間に起因し得る持続時間（ｆａｌｌ＿ｄｌｙ１７２０）だけ遅延される。立上りエッジ遅延回路１６４４は、非対称遅延回路の一例である。たとえば立下りエッジ遅延回路を含む、他のタイプの非対称遅延回路が様々な実装形態において使用され得ることを諒解されたい。

[0103]Ｒｃｌｋ＿ｒｓｔ信号１６４８が立ち上がった後に、ＤＦＦ１６４２の出力はリセットされ、受信クロック信号１６４６は、ゲート遷移時間に起因し得る遅延（ｒｓｔ＿ｄｌｙ１７２２）の後に論理０に戻る。受信クロック信号１６４６における立下りエッジはｆａｌｌ＿ｄｌｙ１７２０の持続時間だけ遅延され、クロック復元回路１６４０はそれの初期状態に戻される。いくつかの実装形態では、受信クロック信号１６４６は、差分信号１６０２、１６０４、１６０６を取り込み、および／または差分信号１６０２、１６０４、１６０６からデータを復号するために使用され得る。いくつかの実装形態では、受信クロック信号１６４６をバッファし、および／または遅延させ、クロック復元回路１６４０の出力としてクロック信号（ＲｘＣＬＫ信号１６５０）を与えるために、ドライバ回路１６５２が与えられる。ＲｘＣＬＫ信号１６５０は、差分信号１６０２、１６０４、１６０６を取り込み、および／または差分信号１６０２、１６０４、１６０６からデータを復号するために使用され得る。

[0104]一例では、データ復元回路１６６０が、ＲｘＣＬＫ信号１６５０を受信する１つまたは複数のラッチ、レジスタまたはフリップフロップ１６６４を含み得る。ラッチ、レジスタまたはフリップフロップ１６６４は、差分信号１６０２、１６０４、１６０６のシグナリング状態を取り込み、ＲｘＣＬＫ信号１６５０上で発生する各パルスについて安定した出力シンボル１６７０を与えるように構成され得る。遅延または整合論理１６６２が、差分信号１６０２、１６０４、１６０６のタイミングを調整し得る。たとえば、遅延または整合論理１６６２は、差分信号１６０２、１６０４、１６０６が安定しているとき、ラッチ、レジスタまたはフリップフロップ１６６４が差分信号１６０２、１６０４、１６０６のシグナリング状態を取り込むことを保証するように、ＲｘＣＬＫ信号１６５０上のパルスに対して差分信号１６０２、１６０４、１６０６のタイミングを調整するために使用され得る。遅延または整合論理１６６２は、差分信号１６０２、１６０４、１６０６におけるエッジの相対遅延または前進を与え得る。

[0105]クロック復元回路１６４０の最大動作周波数と、対応する最小ＵＩ１７１２とは、クロック復元回路１６４０ならびにパルス生成およびマージ回路１６００に関連するタイミング制約によって決定され得る。パルス生成およびマージ回路１６００におけるタイミング遅延は、クロック復元回路１６４０のタイミングループの外部にある。タイミング制約は、次のように述べられ得る。

ｃｌｋ＿ｑ１７１６、ｒｓｔ＿ｄｌｙ１７２２およびｆａｌｌ＿ｄｌｙ１７２０パラメータは、少数のゲーティング切替え遅延として定量化可能であり、ｒｉｓｅ＿ｄｌｙ１７１８持続時間は、ｃｌｋ＿ｑ１７１６に起因する小さいゲーティング切替え遅延を伴う予想されるＰＶＴ条件下でスキュー時間に基づいて選択され得る。

[0106]本明細書で開示されるいくつかの態様によれば、立上りエッジ遅延回路１６４４ならびに遅延回路１６１６、１６１８および１６２０は、製造、システム構成および／またはシステム初期化中に構成され得る。いくつかの実装形態では、立上りエッジ遅延回路１６４４ならびに／または遅延回路１６１６、１６１８および１６２０の各々は、プログラマブルであり、たとえば、Ｃ－ＰＨＹバスを介して送信される初期ライン同期シグナリングを使用して、バス動作中に動的に再構成および／または較正され得る。遅延回路１６１６、１６１８および１６２０は、測定された、観測されたおよび／または予想される動作条件に基づいて較正され得る。コントローラまたはプロセッサが、ｒｉｓｅ＿ｄｌｙ１７１８の持続時間、ならびに／またはＰＶＴ条件について遅延回路１６１６、１６１８および１６２０によって与えられる遅延を最適化することによって、所望のまたは必要とされるシンボル送信レートを得ることができる。

[0107]図１８は、本明細書で開示されるいくつかの態様による、追加される遅延なしに立下りエッジをパスしながら、構成されたまたは構成可能な遅延持続時間だけ立上りエッジを遅延させるために使用され得る立上りエッジ遅延回路１８００の一例を示す。追加される遅延なしに立下りエッジをパスしながら立上りエッジを遅延させるために、他のタイプの回路が採用され得る。図示された立上りエッジ遅延回路１８００は、単位遅延要素１８０４のセットを使用して実装され得、ここで、異なる遅延経路１８０６が、選択可能な遅延持続時間を得るために連結された異なる数の単位遅延要素１８０４を含む。いくつかの事例では、異なる遅延経路１８０６は、単一のマルチタップ遅延経路を使用して与えられ得る。立上りエッジ遅延回路１８００の入力１８０２において受信された信号は、選択回路１８０８の制御下で１つまたは複数の遅延経路１８０６を通してルーティングされ、選択回路１８０８は、選択回路１８０８の出力１８１２を駆動するための遅延経路１８０６のうちの１つによって出力された信号を選択する。一例では、選択回路１８０８はマルチプレクサを使用して実装される。別の例では、選択回路１８０８は、入力１８０２において受信された信号を遅延経路１８０６に向けるスイッチのセットを使用して実装されるか、または遅延経路１８０６のうちの１つを横断した信号を使用して選択回路１８０８の出力１８１２を駆動する。立上りエッジ遅延回路１８００は、選択回路１８０８に選択信号１８１４を与えることによって構成され得、ここで、選択信号１８１４は、遅延経路１８０６のうちのどれが選択回路１８０８の出力１８１２を駆動するかを決定する。

[0108]選択回路１８０８の出力１８１２は、ＡＮＤゲート１８１０を使用して立上りエッジ遅延回路１８００の入力１８０２によってゲートされる。ＡＮＤゲート１８１０は、立上りエッジ遅延回路１８００の出力１８１６を駆動する。立上りエッジ遅延回路１８００の入力１８０２における低論理レベルが、立上りエッジ遅延回路１８００の出力１８１６を強制的に低論理レベルにする。入力１８０２が低論理レベルから高論理レベルに遷移したとき、立上りエッジ遅延回路１８００の入力１８０２における立上りエッジが発生する。入力１８０２が高論理レベルにあるとき、立上りエッジ遅延回路１８００の出力１８１６は、選択回路１８０８の出力１８１２によって制御される。選択回路１８０８の出力１８１２は、最初は低論理状態にあり、立上りエッジ遅延回路１８００の入力１８０２における立上りエッジの遅延したバージョンが、選択された遅延経路１８０６を出て、選択回路１８０８の出力１８１２が高に遷移することを引き起こすまで、低のままである。入力１８０２が高論理レベルから低論理レベルに遷移したとき、入力１８０２における立下りエッジが発生する。ＡＮＤゲート１８１０の入力に結合されている、立上りエッジ遅延回路１８００の入力１８０２における低論理レベルは、強制的に立上りエッジ遅延回路１８００の出力１８１６を低論理レベルに戻す。

[0109]立上りエッジ遅延回路１８００の他の実装形態が企図される。いくつかの実装形態では、ＡＮＤゲート１８１０は、単位遅延要素１８０４の各々がリセット可能遅延要素として実装されるとき、省略され得る。いくつかの実装形態では、立上りエッジ遅延回路１８００中の各遅延要素は、立上りエッジ遅延回路１８００の入力１８０２上の低論理レベルによってリセットされ得、したがって、立下りエッジは、（１つまたは複数の論理ゲートの切替え時間に起因する小さい遅延を伴って）遅延経路１８０６を通して直ちに伝搬され、立上りエッジは、各遅延経路１８０６中の遅延要素ごとに伝搬される。別の例では、選択回路１８０８のタイプは、追加のまたは最小の遅延を得るように構成され得る。
処理回路および方法の例
[0110]図１９は、本明細書で開示される１つまたは複数の機能を実施するように構成され得る、処理回路１９０２を採用する装置１９００のためのハードウェア実装形態の一例を示す。本開示の様々な態様によれば、本明細書で開示される要素、または要素の任意の部分、または要素の任意の組合せが、処理回路１９０２を使用して実装され得る。処理回路１９０２は、本明細書で開示されるクロック復元技法をサポートするいくつかのデバイス、回路、および／または論理を含み得る。

[0111]処理回路１９０２は、ハードウェアおよびソフトウェアモジュールの何らかの組合せによって制御される１つまたは複数のプロセッサ１９０４を含み得る。プロセッサ１９０４の例は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、シーケンサ、ゲート論理、個別ハードウェア回路、および本開示全体にわたって説明される様々な機能を実施するように構成された他の好適なハードウェアを含む。１つまたは複数のプロセッサ１９０４は、特定の機能を実施し、ソフトウェアモジュール１９１６のうちの１つによって構成されるか、拡張されるか、または制御され得る、専用プロセッサを含み得る。１つまたは複数のプロセッサ１９０４は、初期化中にロードされるソフトウェアモジュール１９１６の組合せを通して構成され、動作中に１つまたは複数のソフトウェアモジュール１９１６をロードまたはアンロードすることによってさらに構成され得る。

[0112]図示の例では、処理回路１９０２は、バス１９１０によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス１９１０は、処理回路１９０２の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。一例では、バス１９１０は、１つまたは複数のプロセッサ１９０４とプロセッサ可読記憶媒体１９０６とを含む様々な回路を互いにリンクする。プロセッサ可読記憶媒体１９０６は、メモリデバイスと大容量ストレージデバイスとを含み得、本明細書ではコンピュータ可読媒体および／またはプロセッサ可読媒体と呼ばれることがある。バス１９１０は、タイミングソース、タイマー、周辺機器、電圧調節器、および電力管理回路など、様々な他の回路をもリンクし得る。バスインターフェース１９０８は、バス１９１０と１つまたは複数のトランシーバ１９１２との間のインターフェースを与え得る。トランシーバ１９１２は、処理回路によってサポートされる各ネットワーキング技術のために与えられ得る。いくつかの事例では、複数のネットワーキング技術は、トランシーバ１９１２中で見つけられる回路または処理モジュールの一部または全部を共有し得る。各トランシーバ１９１２は、伝送媒体を介して様々な他の装置と通信するための手段を与える。装置１９００の性質に応じて、ユーザインターフェース１９１８（たとえば、キーパッド、ディスプレイ、スピーカー、マイクロフォン、ジョイスティック）も与えられ得、直接またはバスインターフェース１９０８を通してバス１９１０に通信可能に結合され得る。

[0113]プロセッサ１９０４は、バス１９１０を管理することと、プロセッサ可読記憶媒体１９０６を含み得るコンピュータ可読媒体に記憶されたソフトウェアの実行を含み得る一般的な処理とを担当し得る。この点において、プロセッサ１９０４を含む処理回路１９０２は、本明細書で開示される方法、機能および技法のいずれかを実装するために使用され得る。プロセッサ可読記憶媒体１９０６は、ソフトウェアを実行するとき、プロセッサ１９０４によって操作されるデータを記憶するために使用され得、ソフトウェアは、本明細書で開示される方法のいずれか１つを実装するように構成され得る。

[0114]処理回路１９０２中の１つまたは複数のプロセッサ１９０４はソフトウェアを実行し得る。ソフトウェアは、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語などの名称にかかわらず、命令、命令セット、コード、コードセグメント、プログラムコード、プログラム、サブプログラム、ソフトウェアモジュール、アプリケーション、ソフトウェアアプリケーション、ソフトウェアパッケージ、ルーチン、サブルーチン、オブジェクト、実行ファイル、実行スレッド、プロシージャ、関数、アルゴリズムなどを意味すると広く解釈されたい。ソフトウェアは、プロセッサ可読記憶媒体１９０６中または別の外部プロセッサ可読媒体中にコンピュータ可読形式で常駐し得る。プロセッサ可読記憶媒体１９０６は、非一時的コンピュータ可読記憶媒体および／または一時的プロセッサ可読記憶媒体を含み得る。非一時的プロセッサ可読記憶媒体は、例として、磁気ストレージデバイス（たとえば、ハードディスク、フロッピー（登録商標）ディスク、磁気ストリップ）、光ディスク（たとえば、コンパクトディスク（ＣＤ）またはデジタル多用途ディスク（ＤＶＤ））、スマートカード、フラッシュメモリデバイス（たとえば、「フラッシュドライブ」、カード、スティック、またはキードライブ）、ランダムアクセスメモリ（ＲＡＭ）、ＲＯＭ、ＰＲＯＭ、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、ＥＥＰＲＯＭ、レジスタ、リムーバブルディスク、ならびにコンピュータによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を記憶するための任意の他の好適な媒体を含む。プロセッサ可読記憶媒体１９０６はまた、例として、搬送波、伝送線路、ならびにコンピュータによってアクセスされ、読み取られ得るソフトウェアおよび／または命令を送信するための任意の他の好適な媒体を含み得る。プロセッサ可読記憶媒体１９０６は、プロセッサ１９０４中の処理回路１９０２中に存在するか、処理回路１９０２の外部にあるか、または処理回路１９０２を含む複数のエンティティにわたって分散され得る。プロセッサ可読記憶媒体１９０６は、コンピュータプログラム製品において具現され得る。例として、コンピュータプログラム製品は、パッケージング材料中にコンピュータ可読媒体を含み得る。特定の適用例および全体的なシステムに課される全体的な設計制約に応じて、本開示全体にわたって提示される記載の機能をどのようにしたら最も良く実装することができるかを、当業者は認識されよう。

[0115]プロセッサ可読記憶媒体１９０６は、本明細書ではソフトウェアモジュール１９１６と呼ばれることがある、ロード可能なコードセグメント、モジュール、アプリケーション、プログラムなどの中で維持および／または編成されたソフトウェアを維持し得る。ソフトウェアモジュール１９１６の各々は、処理回路１９０２上にインストールまたはロードされ、１つまたは複数のプロセッサ１９０４によって実行されたとき、１つまたは複数のプロセッサ１９０４の動作を制御するランタイムイメージ１９１４に寄与する、命令およびデータを含み得る。実行されたとき、いくつかの命令は、処理回路１９０２に、本明細書で説明されるいくつかの方法、アルゴリズムおよびプロセスによる機能を実施させ得る。

[0116]ソフトウェアモジュール１９１６のうちのいくつかは、処理回路１９０２の初期化中にロードされ得、これらのソフトウェアモジュール１９１６は、本明細書で開示される様々な機能の性能を可能にするように処理回路１９０２を構成し得る。たとえば、いくつかのソフトウェアモジュール１９１６は、プロセッサ１９０４の内部デバイスおよび／または論理回路１９２２を構成し得、トランシーバ１９１２、バスインターフェース１９０８、ユーザインターフェース１９１８、タイマー、数学的コプロセッサなど、外部デバイスへのアクセスを管理し得る。ソフトウェアモジュール１９１６は、割込みハンドラおよびデバイスドライバと対話し、処理回路１９０２によって与えられる様々なリソースへのアクセスを制御する、制御プログラムおよび／またはオペレーティングシステムを含み得る。リソースは、メモリ、処理時間、トランシーバ１９１２、ユーザインターフェース１９１８へのアクセスなどを含み得る。

[0117]処理回路１９０２の１つまたは複数のプロセッサ１９０４は多機能であり得、それにより、ソフトウェアモジュール１９１６のうちのいくつかが異なる機能または同じ機能の異なるインスタンスを実施するようにロードされ、構成される。１つまたは複数のプロセッサ１９０４は、たとえば、ユーザインターフェー１９１８、トランシーバ１９１２、およびデバイスドライバからの入力に応答して開始されるバックグラウンドタスクを管理するようにさらに適応され得る。複数の機能の性能をサポートするために、１つまたは複数のプロセッサ１９０４は、マルチタスキング環境を与えるように構成され得、それにより、複数の機能の各々が、必要または所望に応じて、１つまたは複数のプロセッサ１９０４によってサービスされるタスクのセットとして実装される。一例では、マルチタスキング環境は、異なるタスク間にプロセッサ１９０４の制御を受け渡す時分割プログラム１９２０を使用して実装され得、それにより、各タスクは、未処理の動作の完了時におよび／または割込みなどの入力に応答して、１つまたは複数のプロセッサ１９０４の制御を時分割プログラム１９２０に戻す。タスクが１つまたは複数のプロセッサ１９０４の制御を有するとき、処理回路は、制御タスクに関連する機能によって対処される目的のために効果的に専用化される。時分割プログラム１９２０は、オペレーティングシステム、ラウンドロビンベースで制御を転送するメインループ、機能の優先度付けに従って１つまたは複数のプロセッサ１９０４の制御を割り振る機能、および／または処理機能に１つまたは複数のプロセッサ１９０４の制御を与えることによって外部イベントに応答する割込み駆動型メインループを含み得る。

[0118]装置１９００は、本開示のいくつかの態様に従って適応され、構成され、および／または動作され得る。第１の実装形態では、得られたクロック復元装置は、複数のパルス生成回路１６２８（図１６参照）、ここで、各パルス生成回路が、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して遷移パルスを生成するように構成される、を含み得る。第１の実装形態では、クロック復元装置は、複数のパルス生成回路１６２８から受信された遷移パルスに対応するパルスを含む組合せ信号を与えるように構成された第１の論理回路と、組合せ信号中のパルスに応答する、および３ワイヤバスのシグナリング状態における遷移から情報を復号するために使用されるクロック信号を出力するように構成された、第２の論理回路と、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす、を含み得る。第２の論理回路は、（遅延フリップフロップなどの）フリップフロップ、ラッチ、レジスタまたは他の順序論理回路を使用して実装され得る。第１の実装形態では、クロック復元装置は、クロック信号からリセット信号を生成するように構成された非対称遅延回路、ここで、リセット信号が、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによって生成され、ここで、クロック信号は、第１の状態へのクロック信号の遷移が非対称遅延回路によってパスされた後に第１の状態から駆動される、を含み得る。

[0119]第２の実装形態では、第１の実装形態のクロック復元装置の複数のパルス生成回路１６２８の各々は、関連する差分信号と、関連する差分信号の遅延したバージョンとを入力として受信するように構成された排他的ＯＲゲートを含む。第３の実装形態では、第２の実装形態の第１の論理回路は、各パルス生成回路中の排他的ＯＲゲートから受信された出力信号を組み合わせることによって組合せ信号を与えるように構成された論理ゲートを含む。第４の実装形態では、第２の実装形態または第３の実装形態の複数のパルス生成回路１６２８の各々は、第２の論理回路について定義された最小クロックパルス持続時間に基づいて構成された持続時間をもつ遷移パルスを生成するように構成される。第５の実装形態では、第２の実装形態、第３の実装形態または第４の実装形態の複数のパルス生成回路１６２８の各々によって生成されたパルスの持続時間は、構成可能である。

[0120]第６の実装形態では、第１の状態への遷移に、第１の実装形態、第２の実装形態、第３の実装形態、第４の実装形態または第５の実装形態の非対称遅延回路によって適用される遅延の持続時間は、構成可能である。第７の実装形態では、第１の実装形態、第２の実装形態、第３の実装形態、第４の実装形態、第５の実装形態または第６の実装形態の非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を含む。第８の実装形態では、第１の実装形態、第２の実装形態、第３の実装形態、第４の実装形態、第５の実装形態、第６の実装形態または第７の実装形態のクロック復元装置は、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダを含む。

[0121]処理回路１９０２は、本明細書で開示される方法の少なくともある部分を実施するように構成され得る。第１の例では、クロック復元方法は、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成することと、それの出力としてクロック信号を与えるように構成された論理回路に組合せ信号を与えることと、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす、論理回路にリセット信号を与えることと、ここで、リセット信号が、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出され、ここで、クロック信号は、第１の状態へのクロック信号の遷移が非対称遅延回路によってパスされた後に第１の状態から駆動される、を含む。論理回路は、（遅延フリップフロップなどの）フリップフロップ、ラッチ、レジスタまたは他の順序論理回路を使用して実装され得る。

[0122]第２の例では、第１の例のクロック復元方法は、第１の差分信号と第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって第１の差分信号についての遷移パルスを生成することを含む。第３の例では、第１の例または第２の例のクロック復元方法は、論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成することを含む。第４の例では、第１の例、第２の例または第３の例のクロック復元方法は、３ワイヤバスの動作条件に基づいて少なくとも１つのパルス生成回路を較正することを含む。第５の例では、第１の例、第２の例、第３の例または第４の例のクロック復元方法は、第１の状態への遷移に適用される遅延の持続時間を選択するように非対称遅延回路を構成することを含む。第６の例では、第１の例、第２の例、第３の例、第４の例または第５の例の非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成され、追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成される立上りエッジ遅延回路を含む。第７の例では、第１の例、第２の例、第３の例、第４の例、第５の例または第６の例のクロック復元方法は、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダにクロック信号を与えることを含む。

[0123]図２０は、３ワイヤＣ－ＰＨＹインターフェースに結合された受信デバイスにおいて実装され得るクロック復元方法のフローチャート２０００である。ブロック２００２において、受信デバイスは、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成し得る。ブロック２００４において、受信デバイスは、論理回路に組合せ信号を与え得、論理回路は、それの出力としてクロック信号を与えるように構成される。論理回路は、（遅延フリップフロップなどの）フリップフロップ、ラッチ、レジスタまたは他の順序論理回路を使用して実装され得る。組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。ブロック２００６において、受信デバイスは、論理回路にリセット信号を与え得る。リセット信号は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される。クロック信号は、第１の状態へのクロック信号の遷移をパスした後の第１の状態から駆動される。

[0124]受信デバイスは、第１の差分信号と第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって第１の差分信号についての遷移パルスを生成し得る。受信デバイスは、論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成し得る。受信デバイスは、３ワイヤバスの動作条件に基づいて少なくとも１つのパルス生成回路を較正し得る。受信デバイスは、第１の状態への遷移に適用される遅延の所望の持続時間を与えるように非対称遅延回路を構成し得る。一例では、非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された立上りエッジ遅延回路として実装される。立上りエッジ遅延回路は、追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成され得る。

[0125]様々な実装形態では、クロック信号は、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダに与えられ得る。

[0126]図２１は、処理回路２１０２を採用する装置２１００のためのハードウェア実装形態の一例を示す図である。処理回路２１０２は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサおよび状態機械のうちの１つまたは複数を含み得る少なくとも１つのプロセッサ２１１６を有する。処理回路２１０２は、バス２１２０によって概略的に表されるバスアーキテクチャを用いて実装され得る。バス２１２０は、処理回路２１０２の特定の適用例および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス２１２０は、プロセッサ２１１６、モジュールまたは回路２１０４、２１０６および２１０８、コネクタまたはワイヤ２１１４の異なるペア間のシグナリング状態の差分を表す差分信号２１２２を生成する差分受信機回路２１１２、ならびにプロセッサ可読記憶媒体２１１８によって表される、１つまたは複数のプロセッサおよび／またはハードウェアモジュールを含む様々な回路を互いにリンクする。バス２１２０はまた、タイミングソース、周辺機器、電圧調節器、および電力管理回路など、様々な他の回路をリンクし得、これらの回路は当技術分野においてよく知られており、したがって、これ以上説明されない。

[0127]プロセッサ２１１６は、プロセッサ可読記憶媒体２１１８に記憶されたソフトウェアの実行を含む一般的な処理を担当する。ソフトウェアは、プロセッサ２１１６によって実行されたとき、処理回路２１０２に、特定の装置のための上記で説明された様々な機能を実施させる。プロセッサ可読記憶媒体２１１８はまた、Ｃ－ＰＨＹバスとして構成され得るコネクタまたはワイヤ２１１４を介して送信されたシンボルから復号されたデータを含む、ソフトウェアを実行するときにプロセッサ２１１６によって操作されるデータを記憶するために使用され得る。処理回路２１０２は、モジュール２１０４、２１０６および２１０８のうちの少なくとも１つをさらに含む。モジュール２１０４、２１０６および２１０８は、プロセッサ可読記憶媒体２１１８中に常駐する／記憶された、プロセッサ２１１６中で動作するソフトウェアモジュールであるか、プロセッサ２１１６に結合された１つまたは複数のハードウェアモジュールであるか、またはそれらの何らかの組合せであり得る。モジュール２１０４、２１０６および／または２１０８は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。

[0128]一構成では、装置２１００は、Ｃ－ＰＨＹインターフェースプロトコルに従うデータ通信のために構成され得る。装置２１００は、差分信号２１２２のシグナリング状態における遷移に応答して遷移パルスを生成するように構成されたモジュールおよび／または回路２１０８と、３ワイヤバスのシグナリング状態における遷移からシンボルを復号するために使用可能なクロック信号を生成するように構成されたモジュールおよび／または回路２１０６と、遷移パルスおよび／または受信クロックを生成する際に使用される遅延持続時間を構成するための構成モジュールおよび／または回路２１０４とを含み得る。

[0129]一例では、装置２１００は、複数のパルス生成回路１６２８（図１６参照）と、１つまたは複数の組合せ論理回路と、クロック復元回路とを有する。パルス生成回路１６２８の各々は、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号２１２２における遷移に応答して遷移パルスを生成するように構成される。１つの組合せ論理回路は、複数のパルス生成回路１６２８から受信された遷移パルスに対応するパルスを含む組合せ信号を与えるように構成される。一例では、３つの差分信号２１２２が、任意の差分信号２１２２中の遷移パルスの高論理レベルが組合せ信号における高論理レベルを引き起こすように論理ＯＲゲートを使用して組み合わせられ、ここで、組合せ信号の状態は、３つの差分信号２１２２が低論理レベルにあるとき、低論理レベルに戻る。クロック復元回路は、（遅延フリップフロップなどの）フリップフロップ、ラッチ、レジスタまたは他の順序論理回路を使用して実装され得る。クロック復元回路は、組合せ信号中のパルスに応答し得、３ワイヤバスのシグナリング状態における遷移から情報を復号するために使用されるクロック信号を出力するように構成される。組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす。クロック復元回路は、クロック信号からリセット信号を生成するように構成された非対称遅延回路を含み得る。リセット信号は、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによって生成される。クロック信号は、第１の状態へのクロック信号の遷移が非対称遅延回路によってパスされた後に第１の状態から駆動される。

[0130]各パルス生成回路は、関連する差分信号と、関連する差分信号の遅延したバージョンとを入力として受信するように構成された排他的ＯＲゲートを含む。組合せ論理回路は、各パルス生成回路の排他的ＯＲゲートから受信された出力信号を組み合わせることによって組合せ信号を与えるように構成された論理ゲートを含み得る。各パルス生成回路は、クロック復元回路について定義された最小クロックパルス持続時間に基づいて構成された持続時間をもつパルスを生成するように構成される。複数のパルス生成回路１６２８の各々において遅延回路１６１６、１６１８、１６２０によって生成されたパルスの持続時間は、構成可能であり得る。第１の状態への遷移に非対称遅延回路によって適用される遅延の持続時間は、構成可能であり得る。

[0131]一例では、非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路として実装される。一例では、装置２１００は、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダを含む。

[0132]プロセッサ可読記憶媒体２１１８は、非一時的記憶媒体であり得、命令および／またはコードを記憶し得、命令および／またはコードは、プロセッサ２１１６によって実行されたとき、処理回路２１０２に、１つまたは複数の遷移パルスを含む組合せ信号を生成すること、ここで、各遷移パルスが、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号２１２２における遷移に応答して生成される、を行わせる。命令および／またはコードは、処理回路２１０２に、論理回路に組合せ信号を与えること、論理回路は、それの出力としてクロック信号を与えるように構成され、ここで、組合せ信号中のパルスは、クロック信号が第１の状態に駆動されることを引き起こす、を行わせる。論理回路は、（遅延フリップフロップなどの）フリップフロップ、ラッチ、レジスタまたは他の順序論理回路を使用して実装され得る。命令および／またはコードは、処理回路２１０２に、論理回路にリセット信号を与えること、ここで、リセット信号が、第１の状態への遷移を遅延させ、追加される遅延なしに第１の状態からの遷移をパスすることによってクロック信号から導出される、を行わせる。クロック信号は、第１の状態へのクロック信号の遷移をパスした後に第１の状態から駆動される。

[0133]命令および／またはコードは、処理回路２１０２に、第１の差分信号と第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって第１の差分信号についての遷移パルスを生成することを行わせ得る。命令および／またはコードは、処理回路２１０２に、論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成することを行わせ得る。命令および／またはコードは、処理回路２１０２に、３ワイヤバスの動作条件に基づいて少なくとも１つのパルス生成回路を較正することを行わせ得る。命令および／またはコードは、処理回路２１０２に、第１の状態への遷移に適用される遅延の所望の持続時間を与えるように非対称遅延回路を構成することを行わせ得る。非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに高論理状態から低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を使用して実装され得る。命令および／またはコードは、処理回路２１０２に、クロック信号において与えられるタイミング情報に基づいて３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダにクロック信号を与えることを行わせ得る。

[0134]開示されるプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計選好に基づいて、プロセス中のステップの特定の順序または階層は再構成され得ることを理解されたい。さらに、いくつかのステップは組み合わせられるかまたは省略され得る。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
以上の説明は、当業者が本明細書で説明された様々な態様を実施できるようにするために与えられた。これらの態様への様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書に示された態様に限定されるものではなく、クレーム文言に矛盾しない最大の範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。当業者に知られている、または後に知られることになる、本開示全体にわたって説明される様々な態様の要素のすべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示されるいかなることも、そのような開示が特許請求の範囲に明示的に記載されているか否かにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「のための手段」という語句を使用して明確に具陳されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。

Claims (29)

1. クロック復元装置であって、
   複数のパルス生成回路と、ここにおいて、各パルス生成回路は、３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して遷移パルスを生成するように構成され、
   前記複数のパルス生成回路から受信された遷移パルスに対応するパルスを含む組合せ信号を与えるように構成された第１の論理回路と、
   前記組合せ信号中のパルスに応答する、および前記３ワイヤバスから情報を復号するために使用されるクロック信号を出力するように構成された、第２の論理回路と、ここにおいて、前記組合せ信号中の前記パルスは、前記クロック信号が第１の状態に駆動されることを引き起こし、
   前記クロック信号からリセット信号を生成するように構成された非対称遅延回路と、ここにおいて、前記リセット信号は、前記第１の状態への遷移を遅延させ、追加される遅延なしに前記第１の状態からの遷移をパスすることによって生成され、前記クロック信号は、前記第１の状態への前記クロック信号の遷移が前記非対称遅延回路によってパスされた後に前記第１の状態から駆動され、
   を備える、クロック復元装置。
2. 前記複数のパルス生成回路の各々は、
   関連する差分信号と、前記関連する差分信号の遅延したバージョンとを入力として受信するように構成された排他的ＯＲゲート、
   を備える、請求項１に記載のクロック復元装置。
3. 前記第１の論理回路は、
   各パルス生成回路中の前記排他的ＯＲゲートから受信される出力信号を組み合わせることによって前記組合せ信号を与えるように構成された論理ゲート、
   を備える、請求項２に記載のクロック復元装置。
4. 前記複数のパルス生成回路の各々は、前記第２の論理回路について定義された最小クロックパルス持続時間に基づいて構成された持続時間をもつ遷移パルスを生成するように構成された、請求項２に記載のクロック復元装置。
5. 前記複数のパルス生成回路の各々によって生成されるパルスの持続時間は構成可能である、請求項２に記載のクロック復元装置。
6. 前記第１の状態への遷移に前記非対称遅延回路によって適用される遅延の持続時間は、構成可能である、請求項１に記載のクロック復元装置。
7. 前記非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに前記高論理状態から前記低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を備える、請求項１に記載のクロック復元装置。
8. 前記クロック信号において与えられるタイミング情報に基づいて、前記３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダ、
   をさらに備える、請求項１に記載のクロック復元装置。
9. クロック復元方法であって、
   ３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成することと、
   出力としてクロック信号を与えるように構成された論理回路に、前記組合せ信号を与えることと、ここにおいて、前記組合せ信号中のパルスは、前記クロック信号が第１の状態に駆動されることを引き起こし、
   前記論理回路にリセット信号を与えることと、ここにおいて、前記リセット信号は、前記第１の状態への遷移を遅延させ、追加される遅延なしに前記第１の状態からの遷移をパスすることによって前記クロック信号から導出され、前記クロック信号は、前記第１の状態への前記クロック信号の遷移をパスした後に前記第１の状態から駆動され、
   を備える、クロック復元方法。
10. 第１の差分信号と前記第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって、前記第１の差分信号についての遷移パルスを生成すること、
    をさらに備える、請求項９に記載のクロック復元方法。
11. 前記論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成すること、
    をさらに備える、請求項９に記載のクロック復元方法。
12. 前記３ワイヤバスの動作条件に基づいて、少なくとも１つのパルス生成回路を較正すること、
    をさらに備える、請求項９に記載のクロック復元方法。
13. 前記第１の状態への遷移に適用される遅延の持続時間を選択するように非対称遅延回路を構成すること、
    をさらに備える、請求項９に記載のクロック復元方法。
14. 前記非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに前記高論理状態から前記低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を備える、請求項１３に記載のクロック復元方法。
15. 前記クロック信号において与えられるタイミング情報に基づいて、前記３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダに前記クロック信号を与えること、
    をさらに備える、請求項９に記載のクロック復元方法。
16. １つまたは複数の命令を有する非一時的プロセッサ可読記憶媒体であって、前記命令は、受信機中の処理回路の少なくとも１つのプロセッサによって実行されたとき、前記少なくとも１つのプロセッサに、
    ３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成することと、
    論理回路に前記組合せ信号を与えることと、前記論理回路は、その出力としてクロック信号を与えるように構成され、ここにおいて、前記組合せ信号中のパルスは、前記クロック信号が第１の状態に駆動されることを引き起こし、
    前記論理回路にリセット信号を与えることと、ここにおいて、前記リセット信号は、前記第１の状態への遷移を遅延させ、追加される遅延なしに前記第１の状態からの遷移をパスすることによって前記クロック信号から導出され、前記クロック信号は、前記第１の状態への前記クロック信号の遷移をパスした後に前記第１の状態から駆動され、
    を行わせる、非一時的プロセッサ可読記憶媒体。
17. 前記少なくとも１つのプロセッサに、
    第１の差分信号と前記第１の差分信号の遅延したバージョンとに対して排他的ＯＲゲート機能を実施することによって、前記第１の差分信号についての遷移パルスを生成すること、
    を行わせる命令をさらに備える、請求項１６に記載の記憶媒体。
18. 前記少なくとも１つのプロセッサに、
    前記論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように少なくとも１つのパルス生成回路を構成すること、
    を行わせる命令をさらに備える、請求項１６に記載の記憶媒体。
19. 前記少なくとも１つのプロセッサに、
    前記３ワイヤバスの動作条件に基づいて、少なくとも１つのパルス生成回路を較正すること、
    を行わせる命令をさらに備える、請求項１６に記載の記憶媒体。
20. 前記少なくとも１つのプロセッサに、
    前記第１の状態への遷移に適用される遅延の持続時間を選択するように非対称遅延回路を構成すること、
    を行わせる命令をさらに備える、請求項１６に記載の記憶媒体。
21. 前記非対称遅延回路は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに前記高論理状態から前記低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を備える、請求項２０に記載の記憶媒体。
22. 前記少なくとも１つのプロセッサに、
    前記クロック信号において与えられるタイミング情報に基づいて、前記３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダに前記クロック信号を与えること、
    を行わせる命令をさらに備える、請求項１６に記載の記憶媒体。
23. クロック復元装置であって、
    ３ワイヤバス中のワイヤのペアのシグナリング状態の差分を表す差分信号における遷移に応答して生成された遷移パルスに対応するパルスを含む組合せ信号を生成するための手段と、
    前記組合せ信号中のパルスに応答する論理回路を含む、クロック信号を与えるための手段と、ここにおいて、前記組合せ信号中の前記パルスは、前記クロック信号が第１の状態に駆動されることを引き起こし、
    前記論理回路にリセット信号を与えるための手段と、ここにおいて、前記リセット信号は、前記第１の状態への遷移を遅延させ、追加される遅延なしに前記第１の状態からの遷移をパスすることによって前記クロック信号から導出され、前記クロック信号は、前記第１の状態への前記クロック信号の遷移をパスした後に前記第１の状態から駆動され、
    を備える、クロック復元装置。
24. 前記１つまたは複数の遷移パルスを生成するための手段をさらに備え、各遷移パルスは、対応する差分信号と前記対応する差分信号の遅延したバージョンとを使用して生成される、請求項２３に記載のクロック復元装置。
25. 少なくとも１つのパルス生成回路は、前記論理回路について定義された最小クロックパルス持続時間に基づく持続時間をもつ対応する遷移パルスを与えるように構成された、請求項２３に記載のクロック復元装置。
26. １つまたは複数のパルス生成回路は前記３ワイヤバスの動作条件に基づいて較正される、請求項２３に記載のクロック復元装置。
27. 前記リセット信号を与えるための前記手段は、前記第１の状態への遷移に適用される遅延の持続時間を選択するように構成可能である、請求項２３に記載のクロック復元装置。
28. 前記リセット信号を与えるための前記手段は、低論理状態から高論理状態への遷移を遅延させるように構成された、および追加される遅延なしに前記高論理状態から前記低論理状態への遷移をパスするようにさらに構成された、立上りエッジ遅延回路を備える、請求項２７に記載のクロック復元装置。
29. 前記クロック信号は、前記クロック信号において与えられるタイミング情報に基づいて、前記３ワイヤバスのシグナリング状態における遷移からシンボルを復号するように構成されたワイヤ状態デコーダに与えられる、請求項２３に記載のクロック復元装置。

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