TW202127796A - 用於高速次世代ｃ實體層之小迴路延遲時脈及資料恢復區塊 - Google Patents

用於高速次世代ｃ實體層之小迴路延遲時脈及資料恢復區塊 Download PDF

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Abstract

本發明揭示用於經由多線、多相介面進行通信之方法、裝置及系統。一種時脈恢復方法包括：產生包括轉變脈衝之組合信號，每一轉變脈衝係回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變來產生。將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝致使時脈信號被驅動至第一狀態。邏輯電路接收重設信號，重設信號係藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出。在傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。

Description

用於高速次世代C實體層之小迴路延遲時脈及資料恢復區塊
＜相關申請案的交叉參考＞
本申請案主張於2020年8月25日在美國專利與商標局提交的非臨時專利申請案第17/001,801號及於2019年10月25日在美國專利與商標局提交的臨時專利申請案第62/925,916號的優先權及權益。
本發明大體而言係關於高速資料通信介面，且更特定而言，係關於耦接至多線、多相資料通信鏈路之接收器中之時脈產生。
諸如行動電話之行動器件之製造商可自各種來源(包括不同製造商)獲得行動器件之組件。舉例而言，行動電話中之應用程式處理器可自第一製造商獲得，而成像器件或相機可自第二製造商獲得，且顯示器可自第三製造商獲得。應用程式處理器、成像器件、顯示器控制器或其他類型之器件可使用基於標準或專屬實體介面來互連。在一個實例中，成像器件可使用由行動產業處理器介面(MIPI)聯盟定義之相機串列介面(CSI)來連接。在另一實例中，顯示器可包括符合由行動產業處理器介面(MIPI)聯盟規定之顯示器串列介面(DSI)標準之介面。
C實體層介面為由MIPI聯盟定義之多相三線介面，其使用三件一組的導體在器件之間傳輸資訊。三件一組中之每一條線可在傳輸符號期間處於三個信令狀態之一。時脈資訊可被編碼於所傳輸符號序列中且接收器自連續符號之間的轉變產生時脈信號。時脈與資料恢復(CDR)電路恢復時脈資訊之能力可受限於與在通信鏈路之不同線上傳輸之信號之轉變相關之最大時間變化。C實體層接收器中之CDR電路可使用回饋迴路來控制在接收時脈信號中產生脈衝的電路。回饋迴路可用於確保脈衝產生電路不會產生由瞬態觸發的額外脈衝，該等瞬態可在三組一件中之導體在提供取樣邊緣之前呈現穩定的信令狀態之前發生。最大符號傳輸速率可能會受限於回饋迴路，並且不斷需要能夠在越來越高的發信頻率下可靠地發揮作用的最佳化時脈產生電路。
本文中所揭示之實施例提供允許在多線及/或多相通信鏈路上實現改良通信之系統、方法及裝置。通信鏈路可經部署在諸如具有多個積體電路(IC)器件之行動終端機之裝置中。
在本發明之各種態樣中，一種時脈恢復裝置具有複數個脈衝產生電路，第一邏輯電路、第二邏輯電路及不對稱延遲電路。每一脈衝產生電路經組態以回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變來產生轉變脈衝。第一邏輯電路經組態以提供包括脈衝的組合信號，該等脈衝與自複數個脈衝產生電路接收之轉變脈衝相對應。第二邏輯電路回應於組合信號中之脈衝，且經組態以輸出用於自三線匯流排之信令狀態之轉變解碼資訊的時脈信號。組合信號中之脈衝致使時脈信號被驅動至第一狀態。不對稱延遲電路經組態以自時脈信號產生重設信號。重設信號可藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來產生，且時脈信號可在重設信號轉變至第一狀態時自第一狀態被驅動。
在某些態樣中，該等脈衝產生電路中之每一脈衝產生電路包括互斥「或」閘，該互斥「或」閘經組態以接收相關聯的差異信號和相關聯的差異信號的延遲版本作為輸入。第一邏輯電路可包括邏輯閘，該邏輯閘經組態以藉由組合自每一脈衝產生電路的互斥「或」閘接收的輸出信號來提供組合信號。該等脈衝產生電路中之每一脈衝產生電路可經組態以產生具有持續時間的脈衝，該持續時間基於針對第二邏輯電路定義之最小時脈脈衝持續時間而組態。在該等脈衝產生電路中之每一脈衝產生電路中由延遲電路產生的脈衝的持續時間可為可組態的。由不對稱延遲電路施加於至第一狀態之轉變的延遲的持續時間可為可組態的。
在一個態樣中，不對稱延遲電路為經組態以延遲自低邏輯狀態至高邏輯狀態的轉變的上升邊緣延遲電路。上升邊緣延遲電路可經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。在一個態樣中，線狀態解碼器經組態以基於時脈信號中提供之時序資訊，自三線匯流排之信令狀態之轉變解碼符號。
在本發明之各種態樣中，一種時脈恢復方法包括：產生包括脈衝之組合信號，該等脈衝與回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生之轉變脈衝相對應。時脈恢復方法進一步包括將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝致使時脈信號被驅動至第一狀態。時脈恢復方法進一步包括將重設信號提供至邏輯電路，其中藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號。在傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
在本發明之各種態樣中，一種處理器可讀儲存媒體具有一或多個指令，該一或多個指令在由接收器中之處理電路之至少一個處理器執行時，致使該至少一個處理器產生組合信號，組合信號包括與回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生的轉變脈衝相對應的脈衝。該等指令致使至少一個處理器將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝致使時脈信號被驅動至第一狀態。該等指令致使至少一個處理器將重設信號提供至邏輯電路，其藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號。在傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
在本發明之各種態樣中，時脈恢復裝置包括用於產生組合信號的構件，組合信號包括與回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變產生的轉變脈衝相對應的脈衝。時脈恢復裝置進一步包括用於將組合信號提供至邏輯電路的構件，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝致使時脈信號被驅動至第一狀態。時脈恢復裝置進一步包括用於將重設信號提供至邏輯電路的構件，其中藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號。在傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
下文結合附圖所闡明之詳細描述意欲作為對各種組態之描述且並不意欲表示可實踐本文中所描述之概念之僅有的組態。出於提供對各種概念之徹底理解的目的，詳細描述包括特定細節。然而，對熟習此項技術者將顯而易見，可在無此等特定細節的情況下實踐此等概念。在一些情況中，眾所周知之結構及組件係以方塊圖形式顯示以便避免混淆此等概念。
如本申請案中所使用，術語「組件」、「模組」、「系統」及其類似者意欲包括電腦相關實體，諸如但不限於硬體、韌體、硬體與軟體之組合、軟體、或執行中之軟體。舉例而言，組件可為(但不限於)在處理器上執行之處理序、處理器、物件、可執行檔、執行緒、程式及/或電腦。藉由繪示之方式，在計算器件上執行之應用程式及計算器件可為組件。一或多個組件可駐留在程序及/或執行緒內且組件可位於一個電腦上及/或分佈於兩個或多於兩個電腦之間。另外，此等組件可自其上儲存有各種資料結構之各種電腦可讀媒體執行。組件可(諸如)根據具有一或多個資料封包(諸如來自與本端系統、分佈系統中之另一組件互動之一個組件之資料)之信號藉由本端及/或遠端處理序及/或藉由該信號跨越網路(諸如網際網路)與其他系統進行通信。
此外，術語「或」意欲意指包括性「或」而非互斥「或」。亦即，除非另有規定，或自內容脈絡明確，片語「X使用A或B」意欲意指自然包括性排列中之任一者。亦即，片語「X使用A或B」由以下情況中之任一者滿足：X使用A；X使用B；或X使用A及B兩者。另外，除非另有規定或自內容脈絡明確係針對單數形式，否則如本申請案及隨附申請專利範圍中所使用之冠詞「一(a)」及「一(an)」通常應解釋為意指「一或多個」。 ＜概述＞
本發明之某些態樣可應用於由MIPI聯盟規定之C實體層介面，該C實體層介面可經配置以連接電子器件，該等電子器件為諸如電話、行動計算器件、器械、車用電子、航空電子系統等之行動裝置之子組件。行動裝置之實例包括行動計算器件、行動電話、智慧型電話、工作階段初始通訊協定(SIP)電話、膝上型電腦、筆記型電腦、迷你筆記型電腦、智慧筆記型電腦、個人數位助理(PDA)、衛星無線電、全球定位系統(GPS)器件、智慧型家用器件、智慧型照明、多媒體器件、視訊器件、數位音訊播放器(例如，MP3播放器)、相機、遊戲主機、娛樂器件、載具組件、航空電子系統、可穿戴計算器件(例如，智慧型手錶、健康或健身追蹤器、眼鏡等)、器械、感測器、安全性器件、自動販賣機、智慧型量錶、無人機、直升機或任何其他類似功能器件。
C實體層介面為可經由頻寬限制頻道提供高輸送量之高速串列介面。C實體層介面可經配置以將應用程式處理器連接至周邊器件(包括顯示器及相機)。C實體層介面將資料編碼至經由一組三條線(其可被稱為三件一組或三件一組之線)傳輸之符號中。對於每一符號傳輸間隔，三相信號在三件一組之線上以不同相傳輸，其中每一線上之三相信號之相由在符號傳輸間隔中傳輸之符號定義。每一三件一組在通信鏈路上提供巷道。符號間隔可被定義為單個符號控制三件一組之信令狀態的時間間隔在每一符號傳輸間隔中，三件一組中之一條線未被驅動，而剩餘兩條線被差動地驅動，使得被差動地驅動之兩條線之一呈現第一電壓位準且另一條線呈現不同於第一電壓位準之第二電壓位準。未被驅動的線可浮動、被驅動及/或被端接使得其呈現處於或接近介於第一電壓位準與第二電壓位準之間的中位準電壓之第三電壓位準。在一個實例中，在未驅動電壓為0V的情況下，驅動電壓位準可為+V及–V。在另一實例中，在未驅動電壓為+½V的情況下，驅動電壓位準可為+V及0V。不同符號在每一連續傳輸符號對中傳輸，且不同對線可以不同符號間隔差動地被驅動。
用於C實體層之較新實施方案及所提議規範，包括C實體層1.2規範及C實體層2.0規範，定義符號傳輸時脈信號的頻率，該等頻率可超過習知CDR電路在接收器處恢復時脈信號的能力。時脈恢復電路恢復時脈資訊之能力可受與在通信鏈路之不同線上傳輸之信號之轉變相關之最大時間變化限制。C實體層接收器中之時脈恢復電路通常採用回饋迴路，該迴路控制接收時脈信號中脈衝的產生。回饋迴路可用於確保脈衝產生電路不會產生由瞬態觸發的額外脈衝，該等瞬態可在三組一件中之導體在提供取樣邊緣之前呈現穩定的信令狀態之前發生。最大符號傳輸速率可能會受到回饋迴路的限制，並且不斷需要能夠在由C實體層規範之稍後產生所定義的越來越高的發信頻率下可靠地發揮作用的最佳化時脈產生電路。
本文中所揭示之某些態樣在C實體層接收器電路中提供時脈恢復電路，其中C實體層接收器電路的迴路時間經最小化，使得時脈恢復電路可以次世代C實體層時脈速率工作。在一個實例中，時脈恢復電路產生包括一或多個轉變脈衝的組合信號，將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，將重設信號提供至邏輯電路，重設信號係藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出。回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變產生每一轉變脈衝。組合信號中之脈衝致使時脈信號被驅動至第一狀態，且在傳遞時脈信號至第一狀態的轉變之後，自第一狀態驅動時脈信號。
時脈恢復電路可藉由對第一差異信號及第一差異信號的延遲版本執行互斥「或」閘函數來產生用於第一差異信號的轉變脈衝。時脈恢復電路可組態至少一個脈衝產生電路，以基於針對邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。時脈恢復電路可基於三線匯流排之操作條件來校準至少一個脈衝產生電路。時脈恢復電路可組態不對稱延遲電路以選擇施加於至第一狀態之轉變的延遲的持續時間。不對稱延遲電路可包括上升邊緣延遲電路，上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。時脈恢復電路可將時脈信號提供至線狀態解碼器，線狀態解碼器經組態以基於時脈信號中提供之時序資訊來自三線匯流排之信令狀態之轉變解碼符號。 ＜使用C實體層介面的裝置的實例＞
圖1繪示可根據本文中所揭示之某些態樣調適的裝置100之實例。裝置100可採用C實體層3相協定來實施一或多個通信鏈路。裝置100可包括具有多個電路或器件104、106及/或108的處理電路102。在一些實施例中，電路或器件104、106及/或108可在一或多個ASIC中或在系統單晶片(SoC)中實施，其中SoC可包括積體電路，積體電路實現處理器、電腦或其他電子系統之所有或大體上所有組件。在一個實例中，裝置100可為通信器件，並且處理電路102可包括提供在第一電路或器件104中之處理器112、一或多個周邊器件106以及收發器108，收發器108使得裝置能夠經由天線124與無線電存取網路、核心存取網路、網際網路及/或另一網路的天線124進行通信。
第一電路或器件104可具有一或多個處理器112、一或多個數據機110、機載記憶體114、匯流排介面電路116及/或其他邏輯電路或功能。處理電路102可由作業系統控制，作業系統可提供使得一或多個處理器112能夠執行駐留在提供在處理電路102上之機載記憶體114或處理器可讀儲存器122中之軟體模組的應用程式設計介面(API)層。軟體模組可包括儲存在機載記憶體114或其他處理器可讀儲存器122中之指令及資料。第一電路或器件104可存取其機載記憶體114、處理器可讀儲存器122及/或處理電路102外部之儲存器。機載記憶體114及/或處理器可讀儲存器122可包括唯讀記憶體(ROM)或隨機存取記憶體(RAM)、電可抹除可程式化ROM(EEPROM)、快閃卡或可用於處理系統及計算平台的任何記憶體器件。處理電路102可包括、實現或存取本地資料庫或其他參數儲存器，本地資料庫或其他參數儲存器可維持用於組態及操作裝置100及/或處理電路102之操作參數及其他資訊。可使用暫存器、資料庫模組、快閃記憶體、磁性媒體、EEPROM、軟碟或硬碟或其類似者來實現本地資料庫。處理電路102亦可以可操作方式耦接至外部器件(諸如天線124、顯示器126、操作者控制件，諸如開關或按鈕128、130及/或整合式或外部小鍵盤132)以及其他組件。使用者介面模組可經組態以藉由專用通信鏈路或藉由一或多個串列資料互連與顯示器126、外部小鍵盤132等一起操作。
處理電路102可提供使得某些電路或器件104、106及/或108能夠通信的一或多個匯流排118a、118b、120。在一個實例中，第一電路或器件104可包括匯流排介面電路116，匯流排介面電路116包括電路、計數器、定時器、控制邏輯及其他可組態電路或模組的組合。在一個實例中，匯流排介面電路116可經組態以根據通信規範或協定進行操作。處理電路102可包括或控制組態及管理裝置100之操作的電源管理功能。
圖2繪示包括複數個IC器件202及230的裝置200的某些態樣，其可經由通信鏈路220交換資料及控制資訊。通信鏈路220可用於連接一對IC器件202及230，該對IC器件202及230彼此緊鄰，或物理上位於裝置200之不同部分中。在一個實例中，通信鏈路220可提供在攜載IC器件202及230的晶片載體、基板或電路板上。在另一實例中，第一IC器件202可位於翻蓋電話之小鍵盤區段中，而第二IC器件230可位於翻蓋電話之顯示區段中。在另一實例中，通信鏈路220之部分可包括纜線或光學連接。
通信鏈路220可包括多個頻道222、224及226。一或多個頻道226可為雙向的，且可以半雙工及/或全雙工模式操作。一或多個頻道222及224可為單向的。通信鏈路220可為不對稱的，在一個方向上提供較高頻寬。在本文中所描述的一個實例中，第一頻道222可被稱為前向頻道222，而第二頻道224可被稱為反向頻道224。即使IC器件202及230兩者經組態以在頻道222上傳輸及接收，第一IC器件202可經指定為主機系統或傳輸器，而第二IC器件230可經指定為用戶端系統或接收器。在一個實例中，當將資料自第一IC器件202傳達至第二IC器件230時，前向通道222可以較高資料速率操作，而當將資料自第二IC器件230傳達至第一IC器件202時，反向通道224可以較低資料速率操作。
IC器件202及230可各自包括處理器206、236，控制器或其他處理及/或計算電路或器件。在一個實例中，第一IC器件202可執行裝置200之核心功能，包括藉由無線收發器204及天線214建立及維護無線通信，而第二IC器件230可支援管理或操作顯示器控制器232之使用者介面，且可使用相機控制器234來控制相機或視頻輸入器件的操作。由IC器件202及230中之一或多者所支援之其他特徵可包括鍵盤、語音識別組件以及其他輸入或輸出器件。顯示器控制器232可包括支援諸如液晶顯示器(LCD)面板、觸控螢幕顯示器、指示器等等之顯示器之電路及軟體驅動器。儲存媒體208及238可包括暫時性及/或非暫時性儲存器件，暫時性及/或非暫時性儲存器件經調適以維持由個別的處理器206及236及/或IC器件202及230的其他組件使用的指令及資料。每一處理器206、236及其對應儲存媒體208及238與其他模組及電路之間的通信可藉由一或多個內部匯流排212及242及/或通信鏈路220之頻道222、224及/或226來促進。
反向頻道224可以與前向頻道222相同之方式操作，且前向頻道222及反向頻道224能夠以相當的速度或以不同的速度進行傳輸，其中速度可表達為資料傳送速率、符號傳輸速率及/或時脈速率。取決於應用，前向資料速率及反向資料速率可大體上相同或可相差多個數量級。在一些應用中，單個雙向頻道226可支援第一IC器件202與第二IC器件230之間的通信。前向頻道222及/或反向頻道224可經組態以在(例如)前向頻道222及反向頻道224共用相同實體連接且以半雙工方式操作時以雙向模式操作。在一個實例中，通信鏈路220可操作以根據產業或其他標準在第一IC器件202與第二IC器件230之間傳達控制、命令及其他資訊。
圖2之通信鏈路220可根據MIPI聯盟關於C實體層的規範實施且可提供包括複數條信號線(標記為M條線)之有線匯流排。M條線可經組態以在高速數位介面(諸如行動顯示數位介面(MDDI))中攜載N相編碼資料。M條線可便於在頻道222、224及226中之一或多者上進行N相極性編碼。實體層驅動器210及240可經組態或經調適以產生N相極性編碼資料以在通信鏈路220上傳輸。使用N相極性編碼提供高速資料傳送，且可消耗其他介面之功率的一半或更小，此係因為較少驅動器在N相極性編碼資料鏈路中為作用中。
實體層驅動器210及240可通常在經組態用於N相極性編碼時在通信鏈路220上之每個轉變編碼多個位元。在一個實例中，3相編碼及極性編碼之組合可用於支援寬視訊圖形陣列(WVGA)80個幀/秒的LCD驅動器IC而無需幀緩衝器，從而以810 Mbps遞送像素資料以用於顯示器再新。
圖3為繪示可用於實施圖2中所描繪之通信鏈路220之某些態樣之3線、3相極性編碼器的圖300。僅出於簡化本發明之某些態樣的描述的目的來選擇3線、3相編碼之實例。針對3線、3相編碼器所揭示之原理及技術可應用於M線、N相極性編碼器之其他組態中。
針對3線、3相極性編碼方案中之3條線中之每一條線定義之信令狀態可包括未驅動狀態、正驅動狀態及負驅動狀態。正驅動狀態及負驅動狀態可藉由以下步驟而獲得：在信號線318a、318b及/或318c中之兩者之間提供電壓差動，及/或驅動電流通過藉由端接電阻器連接之信號線318a、318b及/或318c中之兩者，使得電流在兩條信號線318a、318b及/或318c中沿不同方向流動。未驅動狀態可藉由使信號線318a、318b或318c之驅動器之輸出處於高阻抗模式來實現。替代地或另外，未驅動狀態可藉由被動地或主動地致使「未驅動」的信號線318a、318b或318c達到一電壓位準來在信號線318a、318b或318c上獲得，該電壓位準大體上位於在驅動信號線318a、318b及/或318c上提供之正電壓位準與負電壓位準的中間。通常，無顯著電流流過未驅動信號線318a、318b或318c。針對3線、3相極性編碼方案定義之信令狀態可使用三個電壓或電流狀態(+1、-1及0)標示。
3線、3相極性編碼器可使用線路驅動器308來控制信號線318a、318b及318c之信令狀態。驅動器308可實施為單元等級電流模式或電壓模式驅動器。在一些實施方案中，每一驅動器308可接收判定對應信號線318a、318b及318c之輸出狀態之信號316a、316b及316c之集合。在一個實例中，信號316a、316b及316c之集合中之每一者可包括兩個或多於兩個信號，包括上拉信號(PU信號)及下拉信號(PD信號)，當PU信號及PD信號為高時啟動上拉電路及下拉電路，上拉電路及下拉電路分別將信號線318a、318b及318c驅動至較高位準或較低位準電壓。在此實例中，當PU信號及PD信號兩者為低時，信號線318a、318b及318c可被端接至中位準電壓。
針對M線、N相極性編碼方案中之每一符號傳輸間隔，至少一條信號線318a、318b或318c處於中位準/未驅動(0)電壓或電流狀態，而正驅動(+1電壓或電流狀態)信號線318a、318b或318c之數目等於負驅動(-1電壓或電流狀態)信號線318a、318b或318c之數目，使得流動至接收器之電流的總和始終等於零。針對每一符號傳輸間隔，至少一條信號線318a、318b或318c之信令狀態自在上述傳輸間隔中傳輸之線狀態改變。
在操作中，映射器302可接收16位元資料310並將其映射至7個符號312。在3線實例中，7個符號中之每一者定義一個符號傳輸間隔內信號線318a、318b及318c的狀態。可使用並列轉串列轉換器304將7個符號312串列化，並列轉串列轉換器304針對每一信號線318a、318b及318c提供符號314之時間序列。符號314之序列通常使用傳輸時脈來定時，傳輸時脈可被稱為符號時脈(CLKSYM )。在一個實例中，符號時脈之時間段定義符號傳輸間隔的持續時間。3線、3相編碼器306一次一個符號地接收由映射器產生之7個符號314之序列且針對每一符號傳輸間隔計算每一信號線318a、318b及318c之狀態。3線、3相編碼器306基於電流輸入符號314及信號線318a、318b及318c之先前狀態來選擇信號線318a、318b及318c之狀態。
M線、N相編碼之使用准許在複數個符號中編碼多個位元，其中每符號之位元並非整數。在3線通信鏈路之實例中，存在可同時驅動之2條線之3個可用組合，且被驅動之該對線上之極性之2個可能組合，從而產生6個可能狀態。由於自當前狀態發生每一轉變，因此每一轉變時可獲得6個狀態中之5者。要求至少一條線之狀態在每一轉變時改變。在5個狀態的情況下，每符號可編碼log2 (5)
Figure 02_image001
2.32個位元。因此，映射器可接受16位元字組且將其轉換成7個符號，此係因為每符號攜載2.32個位元之7個符號可編碼16.24個位元。換言之，編碼五個狀態之七個符號之組合具有57 (78,125)個排列。因此，可使用7個符號來編碼16個位元之216 (65,536)個排列。
圖4包括基於圓形狀態圖450的、使用三相調變資料編碼方案編碼的信號的時序圖400之實例。資訊可按信令狀態序列進行編碼，其中例如電線或連接器處於由循環狀態圖450定義之三個相位狀態S 1 、S 2 及S 3 之一中。每一狀態可與其他狀態分離120°相移。在一個實例中，可在線或連接器上之相位狀態之旋轉方向上對資料進行編碼。信號之相位狀態可沿順時針方向452及452'或逆時針方向454及454'旋轉。舉例而言，在順時針方向452及452'，相位狀態可以包括自S 1 至S 2 、自S 2 至S 3 及自S 3 至S 1 轉變中之一或多者之序列進展。在逆時針方向454及454'，相位狀態可以包括自S 3 至S 2 、自S 2 至S 1 及自S 1 至S 3 轉變中之一或多者之序列進展。三條信號線318a、318b及318c攜載同一信號之不同版本，其中該等版本可相對於彼此相移120°。每一信令狀態可表示為線或連接器上之不同電壓位準及/或通過線或連接器之電流之方向。在3線系統中之信令狀態序列中之每一者期間，每一信號線318a、318b及318c處於不同於其他線之信令狀態中。當多於3條信號線318a、318b及318c用於3相編碼系統中時，兩個或多於兩條信號線318a、318b及/或318c可在每一發信間隔處於相同信令狀態，但每一狀態在每一發信間隔中存在與至少一條信號線318a、318b及/或318c上。
可在每一相位轉變410處沿旋轉方向上對資訊進行編碼，且3相信號可改變每一信令狀態之方向。可藉由考量在相位轉變之前及之後哪些信號線318a、318b及/或318c處於「0」狀態來判定旋轉方向，此係因為未驅動信號線318a、318b及/或318c在旋轉三相信號中之每一信令狀態處改變，而不論旋轉方向如何。
編碼方案亦可在經主動驅動之兩條信號線318a、318b及/或318c之極性408中對資訊進行編碼。在3線實施方案中之任何時間，藉助在相反方向上之電流及/或藉助電壓動來驅動信號線318a、318b、318c中之確切兩者。在一個實施方案中，可使用兩個位元值412來對資料進行編碼，其中在相位轉變410之方向上對一個位元進行編碼且在針對目前狀態之極性408方面對第二位元進行編碼。
時序圖400繪示使用相位旋轉方向及極性兩者來進行資料編碼。曲線402、404及406係關於分別針對多個相位狀態在三條信號線318a、318b及318c上攜載之信號。最初，相位轉變410處於順時針方向且最高有效位元經設定為二進位「1」，直至相位轉變410之旋轉在時間414處切換至逆時針方向為止，如由最高有效位元之二進位「0」所表示。最低有效位元反映每一狀態中之信號之極性408。
根據本文中所揭示之某些態樣，可在3線、3相編碼系統中之旋轉或相位改變方面對一個資料位元進行編碼，且可在兩個驅動線之極性方面對額外位元進行編碼。可藉由允許自當前狀態至可能狀態中之任一者之轉變來在3線、3相編碼系統之每一轉變中對額外資訊進行編碼。假定3個旋轉相位且針對每一相位有兩個極性，3線、3相編碼系統中可獲得6個狀態。因此，任何當前狀態皆有5個狀態可轉變，且可存在每符號(轉變)編碼log2 (5)
Figure 02_image001
2.32個位元，其允許映射器302接受一16位元字組且將其以7個符號編碼。
圖5為繪示3線、3相解碼器500的某些態樣的圖。差動接收器502a、502b、502c及線狀態解碼器504經組態以提供三個傳輸線路(例如，圖3中所繪示之信號線318a、318b及318c)相對於彼此之狀態之數位表示522，及偵測與先前符號週期中傳輸之狀態相比之三個傳輸線路之狀態之改變。七個連續狀態由串列至並列轉換器506編譯，以獲得將由解映射器508處理之7個符號516的集合。解映射器508產生16位元資料518，可緩衝暫存在先進先出(FIFO)暫存器510中以提供輸出資料520。
線狀態解碼器504可自在信號線318a、318b及318c上接收之相位編碼信號提取一系列符號514。符號514經編碼為如本文中所揭示之相位旋轉及極性之組合。線狀態解碼器可包括CDR電路524，CDR電路提取可用於自信號線318a、318b及318c可靠地擷取線狀態之時脈526。在每一符號邊界處在信號線318a、318b及318c中之至少一者上發生轉變，且CDR電路524可經組態以基於一轉變或多個轉變之發生來產生時脈526。時脈之邊緣可經延遲以允許所有信號線318a、318b及318c有時間穩定化且藉此確保出於解碼目的擷取當前線狀態。
圖6為狀態圖600，其繪示三條線之可能的信令狀態602、604、606，612、614、616，其中可能轉變自每一狀態進行說明。在3線、3相通信鏈路之實例中，6個狀態及30個狀態轉變為可用的。狀態圖600中之可能的信令狀態602、604、606、612、614及616包括並詳述圖4之圓形狀態圖450中所顯示之狀態。如狀態元素628之實例中所顯示，狀態圖600中之每一信令狀態602、604、606、612、614及616定義分別經標記為A、B及C的信號線318a、318b、318c的電壓信令狀態。舉例而言，在信令狀態602(+x)中，線A=+1、線B=-1及線C=0，產生差動接收器502a (A-B)= +2的輸出，差動接收器502b (B-C)= -1及差動接收器502c (C-A)＝-1。接收器中之相變偵測電路所做出之轉變決策基於差動接收器502a、502b、502c產生之5種可能位準，其包括-2、-1、0、+1及+2電壓狀態。
狀態圖600中之轉變可由翻轉、旋轉、極性符號(例如，FRP符號626)表示，該符號在集合中具有三位元二進位值之一：{000, 001, 010, 011, 100}。FRP符號626之旋轉位元622指示與轉變至下一狀態相關聯的相位旋轉的方向。當至下一狀態之轉變涉及極性改變時，FRP符號626之極性位元624經設定為二進位1。當FRP符號626之翻轉位元620經設定為二進位1時，旋轉及極性值可被忽略及/或歸零。翻轉表示僅涉及極性改變的狀態轉變。因此，當發生翻轉時，3相信號之相位未被認為係旋轉的，且當發生翻轉時，極性位元為冗餘的。FRP符號626對應於每一轉變的線狀態改變。狀態圖600可分為內圈608及外圈618，內圈608包括正極性的信令狀態602、604、606，且外圈618囊括負極性的信令狀態612、614、616。 ＜3相介面中之抖動＞
3相傳輸器包括將高、低及中間位準電壓提供至傳輸頻道上之驅動器。此導致連續符號間隔之間的一些可變轉變。低至高及高至低電壓轉變可被稱作為全擺動轉變，而低至中間及高至中間電壓轉變可被稱作半擺動轉變。不同類型之轉變可具有不同上升或下降時間，且可在接收器處導致不同零交叉。此等差異可導致「編碼抖動」，此可影響鏈路信號完整性效能。
圖7繪示C實體層3相傳輸器之輸出處之轉變可變性之某些態樣的時序圖700。信號轉變時間之可變性可歸因於3相發信中所使用之不同電壓及/或電流位準之存在。時序圖700繪示自單條信號線310a、310b或310c接收之信號之轉變時間。在第一符號間隔中傳輸第一符號(Sym n )702，第一符號間隔在時間點722處結束，在時間點722之後在第二符號間隔中傳輸第二符號(Sym n +1 )704。第二符號間隔可在時間點724處結束，在時間點724之後在第三符號間隔中傳輸第三符號(Sym n +2 )706，第三符號間隔在時間點726處結束，在時間點726之後在第四符號間隔中傳輸第四符號(Sym n +3 )708。自由第一符號702判定之狀態至對應於第二符號704之狀態之轉變可在由信號線310a、310b或310c中之電壓達到臨限電壓718及/或720所花費之時間所致之延遲712之後可偵測。臨限電壓可用於判定信號線310a，310b或310c之狀態。自由第二符號704判定之狀態至關於第三符號706之狀態之轉變可在由信號線310a、310b或310c中之電壓達到臨限電壓718及/或720之一所花費之時間所致之延遲714之後可偵測。自由第三符號706判定之狀態至關於第四符號708之狀態之轉變可在由信號線310a、310b或310c中之電壓達到臨限電壓718及/或720所花費之時間所致之延遲716之後可偵測。延遲712、714及716可具有不同持續時間，此可部分地由器件製造程序及操作條件之變化所致，其可對與3個狀態及/或不同轉變量值相關聯的不同電壓或電流位準之間的轉變產生不相等效應。此等差異可促進C實體層3相接收器中之抖動及其他問題。
圖8繪示可提供在C實體層介面800中之接收器中之CDR電路之某些態樣。差動接收器802a、802b及802c經組態以藉由在三組一件中比較每對不同信號線對310a、310b及310c的信令狀態來產生一組差異信號810a、810b、810c。在所繪示實例中，第一差動接收器802a提供表示A信號線310a及B信號線310b之信令狀態之差異的AB差異信號810a，第二差動接收器802b提供表示B信號線310b及C信號線310c之差異的BC差異信號810b，且第三差動接收器802c提供表示C信號線310c及A信號線310a的信令狀態中之差異的CA差異信號810c。因此，轉變偵測電路804可經組態以偵測相位改變之發生，此係因為差動接收器802a、802b及802c中之至少一者之輸出在每一符號間隔之結束時改變。
一些連續所傳輸符號對之間的轉變可藉由單個差動接收器802a、802b或802c偵測，而其他轉變可藉由差動接收器802a、802b及802c中之兩者或多於兩者偵測。在一個實例中，兩條線之狀態或相對狀態可在轉變之後未改變且對應差動接收器802a、802b或802c之輸出亦可在相位轉變之後未改變。因此，時脈產生電路806可包括轉變偵測電路804及/或用以監測所有差動接收器802a、802b及802c之輸出的其他邏輯，或與其協作，以便判定相位轉變發生的時間。時脈產生電路可基於所偵測到的相位轉變來產生接收時脈信號808。
可在不同的時間偵測三件一組中之3條線的信令狀態的改變，這可導致差異信號810a、810b、810c在不同的時間呈現穩定狀態。差異信號810a、810b、810c之狀態可在每一信號線310a、310b及/或310c之信令狀態在符號傳輸間隔內已轉變至其定義的狀態之後在達到穩定性之前切換。此可變性之結果在圖8之時序圖820中予以說明。
信令狀態改變之偵測之時序可根據已發生之信令狀態改變之類型而變化。標記822、824及826表示在提供至轉變偵測電路804之差異信號810a、810b、810c之轉變的發生。僅出於說明的目的，在時序圖820中為標記822、824及826指派不同高度，且標記822、824及826之相對高度並不意欲顯示與用於時脈產生或資料解碼的電壓或電流位準、極性或加權值的特定關係。時序圖820繪示與在三條信號線310a、310b及310c上以相位及極性傳輸之符號相關聯的轉變之時序之效應。在時序圖820中，一些符號之間的轉變可導致變數擷取窗口830a、830b、830c、830d、830e、830f及/或830g (統稱為符號擷取窗口830)，在此期間可可靠地擷取符號。所偵測之狀態改變之數目及其相對時序可導致時脈信號808上之抖動。
C實體層通信鏈路之輸送量可受信號轉變時間之持續時間及可變性影響。舉例而言，偵測電路之可變性可由製造程序容限、電壓及電流源以及操作溫度之變化及穩定性，以及信號線310a、310b及310c之電特性引起。偵測電路之可變性可限制頻道頻寬。
圖9包括表示某些連續符號之間自第一信令狀態至第二信令狀態之轉變之某些實例的時序圖900及920。時序圖900及920中所繪示之信令狀態轉變經選擇用於說明目的，且MIPI聯盟C實體層介面中可發生其他轉變及轉變之組合。時序圖900及920係關於3線、3相通信鏈路之實例，其中由於線之三件一組上之信號位準之間的上升及下降時間之差異而可在每一符號間隔邊界處發生多個接收器輸出轉變。亦參考圖8，第一時序圖900繪示在轉變之前及之後的信號線310a、310b及310c之三件一組之信令狀態(A、B及C)，且第二時序圖920繪示差動接收器802a、802b及802c之輸出，此提供表示信號線310a、310b及310c之間的差異之差異信號810a、810b、810c。在諸多情況中，一組差動接收器802a、802b及802c可經組態以藉由比較兩條信號線310a、310b及310c之不同組合來擷取轉變。在一個實例中，這些差動接收器802a、802b及802c可經組態以藉由判定其個別輸入電壓之差(例如，藉由減法)來產生輸出。
在時序圖900及920中所顯示之實例中之每一者中，表示(-z)狀態616(參見圖6)的初始符號轉變至不同符號。如在時序圖902、904及906中所顯示，信號A初始處於(+1)狀態，信號B處於(0)狀態且信號C處於(-1)狀態。因此，差動接收器802a、802b初始量測(+1)差924且差動接收器802c量測(-2)差926，如針對差動接收器輸出在時序圖922、932、938中所顯示。
在對應於時序圖902、922之第一實例中，發生自表示(-z)狀態616之符號至表示(–x)信令狀態612 (參見圖6)之符號之轉變，其中信號A轉變至(-1)狀態，信號B轉變至(+1)狀態且信號C轉變至(0)狀態，其中差動接收器802a自(+1)差924轉變至(-2)差930，差動接收器802b保持處於(+1)差924、928且差動接收器802c自(-2)差926轉變至(+1)差928。
在對應於時序圖904、932之第二實例中，發生自表示(-z) 616之符號至表示(+z)信令狀態606之符號之轉變，其中信號A轉變至(-1)狀態，信號B保持處於(0)狀態且信號C轉變至(+1)狀態，其中兩個差動接收器802a及802b自(+1)差924轉變至(-1)差936，且差動接收器802c自(-2)差926轉變至(+2)差934。
在對應於時序圖906、938之第三實例中，發生自表示(-z)狀態616之符號至表示(+x)信令狀態602之符號之轉變，其中信號A保持處於(+1)狀態，信號B轉變至(-1)狀態且信號C轉變至(0)狀態，其中差動接收器802a自(+1)差924轉變至(+2)差940，差動接收器802b自(+1)差924轉變至(-1)差942，且差動接收器802c自(-2)差926轉變至(-1)差942。
此等實例說明橫跨0、1、2、3、4及5等級之差值之轉變。用於典型差動或單端型串列傳輸器之預強調技術經發展用於兩個等級轉變且可在使用之條件下對MIPI聯盟C實體層3相信號產生某些不良效應。特定而言，在轉變期間過驅動信號之預強調電路可在橫跨1或2等級之轉變期間造成過激且可導致在邊緣敏感電路中發生誤觸發。
圖10繪示產生為多個符號間隔(包括單符號間隔1002)的疊加的二進位眼圖1000信號轉變區域1004表示兩個符號之間的邊界處之不確定性之時間段，其中可變信號上升時間防止可靠解碼。可在由眼圖遮罩1006在「眼圖開放」內界定之區域內可靠地判定狀態資訊，該「眼圖開放」表示其中符號穩定且可可靠地被接收及解碼之時間段。眼圖遮罩1006遮蔽其中不發生零交叉之區域，且眼圖遮罩1006由解碼器用於防止由符號間隔邊界處在第一信號零交叉之後的隨後零交叉之效應所致之多重時脈。
信號之週期性取樣及顯示之概念在使用時脈資料恢復電路之系統之設計、調適及組態期間有用，時脈資料恢復電路使用在所接收資料中發生之頻繁轉變來重新形成所接收之資料時序信號。基於串列化器/解串列化器(SERDES)技術之通信系統為其中眼圖1000可用作基於二進位眼圖1000之二進位眼圖開放而判斷可靠恢復資料之能力之基礎的系統之實例。
M線N相編碼系統(諸如3線、3相編碼器)可對在每一符號邊界處具有至少一個轉變之信號進行編碼且接收器可使用該等保證轉變來恢復時脈。接收器可緊接在符號邊界處之第一信號轉變之前需要可靠資料，且必須亦能夠可靠地遮蔽與同一符號邊界相關之多個轉變之任何發生。可由於在M條線(例如，線之三件一組)上攜載之信號之間的上升及下降時間之微差且由於所接收之信號對之組合(例如，圖8之差動接收器802a、802b及802c之A至B、B至C及C至A輸出)之間的信號傳播時間之微差而發生多個接收器轉變。
圖11繪示針對C實體層3相信號產生之多層次眼圖1100的實例。可自多個符號間隔1102之疊加產生多層次眼圖1100。可使用固定的及/或與符號無關的正反器1110來產生多層次眼圖1100。多層次眼圖1100包括增加數目的電壓位準1120、1122、1124、1126、1128，該等電壓位準可歸因於由差動接收器802a、802b、802c及N相接收器電路(參見圖8)所量測之多個電壓位準。在實例中，多層次眼圖1100可對應於提供至差動接收器802a、802b及802c之3線、3相編碼信號之可能轉變。三個電壓位準可致使差動接收器802a、802b及802c針對正極性及負極性兩者產生強電壓位準1126、1128及弱電壓位準1122、1124。通常，僅一條信號線310a、310b及310c在任何符號中未經驅動且差動接收器802a、802b及802c未產生(0)狀態(此處，為0伏特)輸出。與強及弱位準相關聯之電壓不需要相對於0伏特位準均勻間隔開。舉例而言，弱電壓位準1122、1124表示可包括由未驅動信號線310a、310b及310c達到之電壓為準之電壓之比較。多層次眼圖1100可與由差動接收器802a、802b及802c產生之波形重疊，此係因為當在接收器件處擷取資料時同時考慮所有三對信號。由差動接收器802a、802b及802c產生之波形表示差異信號810a、810b、810c，該等差異信號表示三對信號(A至B、B至C及C至A)之比較。
C實體層3相解碼器中所使用之驅動器、接收器及其他器件可顯示不同切換特性，該等不同切換特性可在自三條線接收之信號之間引起相對延遲。由於信號線310a、310b、310c之三件一組之三個信號之間的上升及下降時間之微差且由於自信號線310a、310b、310c接收之信號對之組合之間的信號傳播時間之微差可在每一符號間隔邊界1108及/或1114處觀察到多個接收器輸出轉變。多層次眼圖1100可擷取上升時間及下降時間的變異數，作為每一符號間隔邊界1108及1114附近的轉變中之相對延遲。上升時間及下降時間的變異數可能歸因於3相驅動器之不同特性。上升時間及下降時間之差異亦可導致任何給定符號之符號間隔1102之持續時間之有效縮短或延長。
信號轉變區域1104表示不確定性之時間或時間段，其中可變信號上升時間防止可靠解碼。可在「眼圖開放」1106中可靠地判定狀態資訊，該「眼圖開放」表示其中符號穩定且可可靠地被接收及解碼之時間段。在一個實例中，眼圖開放1106可經判定為在信號轉變區域1104的結束1112時開始，且在符號間隔1102之符號間隔邊界1114處結束。在圖11中所描繪之實例中，眼圖開放1106可經判定在信號轉變區域1104之結束1112時開始，且在信號線310a、310b、310c之信令狀態及/或三個差動接收器802a、802b及802c之輸出已開始改變以反映下一符號之時間1116結束。
與對應於所接收信號之眼圖開放1106相比，經組態用於N相編碼之通信鏈路220之最大速度可受信號轉變區域1104之持續時間限制。舉例而言，符號間隔1102之最小週期可受與圖5中所繪示之解碼器500中之CDR電路524相關聯的嚴格設計餘裕約束。不同信令狀態轉變可與對應於兩條或多於兩條信號線310a、310b及/或310c之信號轉變時間之不同變化相關聯，藉此致使接收器件中之差動接收器802a、802b及802c之輸出相對於符號間隔邊界1108以不同時間及/或速率改變，其中差動接收器802a、802b及802c之輸入開始改變。信號轉變時間之間的差異可能導致兩個或多於兩個差異信號810a、810b、810c之發信轉變之間的時序偏斜。CDR電路可包括延遲電路及其他電路，以容納差異信號810a、810b、810c之間的時序偏斜。
圖12提供用於3線、3相介面之CDR電路1200的實例。圖12所繪示CDR電路1200包括諸多不同類型之時脈恢復電路共同之某些特徵及功能元件。CDR電路1200接收差異信號1202、1204、1206，該等差異信號可自藉由(例如)圖8之差動接收器802a、802b及802產生之差異信號810a、810b、810c導出。在CDR電路1200中，每一差異信號1202、1204、1206為一對D正反器1210a、1210b、1210c定時以產生輸出信號1230a至1230f。當在對應的差異信號1202、1204、1206上偵測到轉變時，輸出信號1230a至1230f攜載一脈衝。提供至D正反器之時脈輸入的上升邊緣經由D正反器為邏輯1定時。反相器1208a、1208b、1208c可用於將差異信號1202、1204、1206之反相版本提供至每一對應對之D正反器1210a、1210b、1210c中之D正反器之一。因此，每一對D正反器1210a、1210b、1210c回應於對應的差異信號1202、1204、1206中所偵測到之上升邊緣及下降邊緣產生脈衝。
舉例而言，將AB差異信號1202提供至第一對D正反器1210a中之第一D正反器1232，且反相器1208a將AB差異信號1202之反相版本提供至第一對D正反器1210a中之第二D正反器1234。D正反器初始處於重設狀態。AB差異信號1202上之上升邊緣經由第一D正反器1232為邏輯1定時，致使第一正反器之輸出(r_AB)1230a轉變至邏輯1狀態。AB差異信號1202上之下降邊緣經由第二D正反器1234為邏輯1定時，致使第二正反器之輸出(f_AB)1230b轉變至邏輯1狀態。
將輸出信號1230a至1230f提供至邏輯，諸如「或」閘1212，邏輯產生可用作接收器時脈(RxCLK)信號1222之輸出信號。當差異信號1202、1204、1206中之任何一者的信令狀態發生轉變時，RxCLK信號1222轉變為邏輯1狀態。RxCLK信號1222經提供至可程式化延遲電路1214，可程式化延遲電路1214驅動重設信號(rb信號1228)，重設信號對該複數對D正反器1210a、1210b、1210c中之D正反器進行重設。在所繪示實例中，當D正反器1210a、1210b、1210c由低信號重設時，可包括反相器1216。當D正反器1210a、1210b、1210c經重設時，「或」閘1212之輸出返回至邏輯0狀態，且RxCLK信號1222上之脈衝終止。當此邏輯0狀態透過可程式化延遲電路1214及反相器1216傳播時，D正反器1210a、1210b、1210c上之重設條件被釋放。在D正反器1210a、1210b、1210c處於重設條件時，差異信號1202、1204、1206上之轉變被忽略。
可程式化延遲電路1214通常經組態以產生一延遲，延遲之持續時間超過差異信號1202、1204、1206上之第一轉變及最後轉變的發生之間的時序偏移之差。可程式化延遲電路1214組態RxCLK信號1222上之脈衝的持續時間(即，脈衝寬度)。當設定信號1226被處理器或其他控制及/或組態邏輯確證時，可程式化延遲電路1214可被組態。
RxCLK信號1222亦可經提供至三個正反器1220的集合，其擷取差異信號1202、1204、1206之信令狀態，從而為發生在RxCLK信號1222上的每一脈衝提供穩定的輸出符號1224。延遲或對準邏輯1218可調整差異信號1202、1204、1206集合的時序。舉例而言，延遲或對準邏輯1218可用於相對於RxCLK信號1222上之脈衝來調整差異信號1202、1204、1206之時序，以確保正反器1220在差異信號1202、1204、1206為穩定時擷取差異信號1202、1204、1206之信號狀態。延遲或對準邏輯1218可基於經組態用於可程式化延遲電路1214之延遲來延遲差異信號1202、1204、1206中之邊緣。
可程式化延遲電路1214可經組態在CDR電路1200中，以適應差異信號1202、1204、1206中轉變時間的可能較大變化。在一個實例中，可程式化延遲電路1214典型地經組態以提供超過差異信號1202、1204、1206上之第一轉變及最後轉變的發生之間的時序偏移的持續時間的最小延遲時間段。由可程式化延遲電路1214提供之延遲時間經計算以考慮CDR電路1200之延遲迴路中之邏輯閘的數目，且經約束為考慮可影響邏輯閘及/或可程式化延遲電路1214之操作的製造程序、電路供應電壓及溫度(PVT)條件中之預期或所觀察到之變異數的最小延遲時間。為了CDR電路1200之可靠操作，可程式化延遲電路1214提供之最大延遲時間可不大於符號間隔。在較快的資料速率下，CDR電路1200之延遲迴路提供之時序偏斜及延遲時間作為符號間隔1102之部分增加。與符號間隔1102相比，眼圖開放1106可變小，且眼圖開放1106可以較高頻率閉合。當由可程式化延遲電路1214提供之延遲時間將由眼圖開放1106所佔據之符號間隔1102之百分比降低低於可支援符號之可靠擷取的臨限值大小時，可限制最大符號傳輸速率。
圖13為時序圖1300，其說明CDR電路1200之操作的某些態樣。該圖係關於在已組態可程式化延遲電路1214且設定信號1226為非作用之後的操作。CDR電路1200操作為邊緣偵測器。C實體層3相編碼每單位間隔(UI)1302提供單個信令狀態轉變。三組一件之每一條線之狀態差異及/或三組一件之傳輸特性可導致在兩條或多於兩條線上之不同時間發生轉變。差異信號1202、1204、1206之轉變的發生時間的最大差異可被稱為偏斜時間(tskew ) 1304。與CDR電路1200相關聯的其他延遲包括遍及成對之D正反器1210a、1210b、1210c之傳播延遲(tck2q ) 1314、與「或」閘1212通過上升邊緣相關聯的傳播延遲(tOR_0 ) 1306、與下降邊緣通過「或」閘1212相關聯的傳播延遲(tOR_1 ) 1308、組合了由可程式化延遲電路1214及驅動器及/或反相器1216引入之延遲的可程式化延遲(tpgm ) 1310，及與由成對D正反器1210a、1210b、1210c接收rb信號1228之時間與清除正反器輸出之時間之間的延遲相對應的重設延遲(trst ) 1312。
迴路延遲(tloop 1320)可經定義為： tloop = tck2q + tOR_1 + tpgm + trst + tOR_0 + tpgm 。 tloop 1320與UI 1302之間的關係可判定CDR電路1200之操作的可靠性。此關係受到用於傳輸之時脈頻率(其對UI 1302具有直接影響)以及可程式化延遲電路1214之操作的可變性的影響。
在一些器件中，圖12中之可程式化延遲電路1214之操作可受到包括PVT條件之變化在內的操作條件之變化影響。可程式化延遲電路1214為組態值提供之延遲時間可顯著地因器件及/或因器件內之電路而不同。在習知系統中，CDR電路1200之標稱操作條件通常藉由設計設定以產生在所有PVT條件下在眼圖開放1106之中間中任何位置產生時脈邊緣，以便確保在信號轉變區域1104之結束1112之後且在下一符號之轉變區域開始之前甚至在最糟狀況PVT效應下發生時脈邊緣。設計CDR電路1200時可能發生之困難為在傳輸頻率增加且差異信號1202、1204、1206之時序偏斜相比UI 1302較大時保證眼圖開放1106內之時脈邊緣。舉例而言，典型的延遲電路可產生延遲值，延遲值在所有PVT條件下皆改變2倍。
圖14繪示提供不足延遲之可程式化延遲電路1214(參見圖12)之效應的時序圖1400。在此實例中，對於所觀察到的tskew 1404，tloop 1406過短，且在一個UI 1402中產生多個時脈脈衝1408、1410。亦即，迴路延遲tloop 1406相對於tskew 1404不夠大，且稍後在差異信號1202、1204、1206上發生之轉變未被遮蔽。在所描繪實例中，可在已回應於差異信號1202中之另一者之第一發生轉變1412來產生時脈脈衝1408之後偵測到差異信號1206中之一者中之第二轉變1414。在此實例中，恢復時脈頻率可為用於在3相介面上傳輸符號之時脈頻率的兩倍。
圖15繪示提供過長延遲之可程式化延遲電路1214之效應的時序圖1500。在此實例中，存在持續時間為tskew 1504及tloop 1506的所觀察到偏斜大於UI 1502。CDR電路1200可回應於第一UI 1502中之第一發生轉變1514來產生時脈脈衝1508，但rb信號1228可在第二UI 1512中發生轉變1516、1518時處於作用中。在所描繪之實例中，第二UI 1512中之轉變1516、1518經遮蔽，且抑制對應於第二UI 1512之預期脈衝1510。在此實例中，被恢復的時脈頻率可為用於在3相介面上傳輸符號之時脈頻率的一半。
如由圖14及圖15之實例所說明，CDR電路1200可能受到約束： tskew ＜ tloop ＜ UI。 經驗證據表明，tloop 1320、1406、1506對PV極其敏感。CDR電路1200之tloop 1320可重新表述為： tloop = tck2q + tOR_1 + trst + tOR_0 + (tpgm + tpgm )。 循環時間在較高的符號速率下易受可靠性影響，此歸因於由於對PVT變化敏感的大量延遲、兩倍的tpgm 延遲以及與6輸入「或」閘1212相關聯的較大延遲可限制可由CDR電路1200恢復之時脈信號的最大頻率。增加由可程式化延遲電路1214所提供之延遲以適應PVT之電位變化範圍的作用為進一步限制可由CDR電路1200恢復之時脈信號的最大頻率。
用於C實體層之較新實施方案及所提議規範，包括C實體層1.2規範及C實體層2.0規範，定義符號傳輸時脈信號的頻率，該等頻率可超過習知CDR電路在接收器處恢復時脈信號的能力。符號傳輸時脈信號用於控制符號傳輸之速率並判定UI 1302之持續時間。當符號傳輸時脈信號之頻率增加時，UI 1302之持續時間減少。由CDR電路1200中之迴路延遲引入之約束限制可由CDR電路1200支援之UI 1302之最小持續時間，此限制可由CDR電路1200支援之符號傳輸時脈信號之最大頻率。即使使用高階器件技術，CDR電路1200中之迴路延遲在某些PVT條件下亦可超過300皮秒，此可將習知C實體層應用限制為25億個符號/秒的最大符號傳輸速率。在一些實施方案中，由CDR電路1200中之迴路延遲引入之對UI 1302之持續時間的約束會使得習知CDR電路1200對於用於符合後世代C實體層規範的C實體層介面無效。
根據本文中所揭示之某些態樣實施的時脈恢復電路可支援由後世代C實體層規範定義之較高時脈頻率。圖16提供時脈恢復電路1640之一個實例，其可根據本發明之某些態樣進行組態以支援較高符號傳輸時脈頻率。時脈恢復電路1640使用最佳化的回饋迴路，回饋迴路使迴路延遲最小化或減小，並使得時脈恢復電路1640能夠以至少8 GHz的頻率產生接收時脈信號1646。可使用不對稱延遲電路來實現延遲迴路，不對稱延遲電路會延遲一種類型的邊緣並以最小延遲傳遞另一種類型的邊緣。在所繪示實例中，使用幾個邏輯閘及僅回應上升邊緣的PVT感應延遲區塊來實現延遲迴路。所繪示時脈恢復電路1640可經組態以最佳化迴路時序以及支援非常快的符號傳輸速率。脈衝產生與合併電路1600產生與合併表示在差異信號1602、1604、1606中偵測到之轉變的轉變脈衝。圖17為繪示與脈衝產生與合併電路1600及時脈恢復電路1640相關聯的時序的時序圖1700。
脈衝產生與合併電路1600接收表示三件一組之線A、B及C的成對線之信令狀態之差異的差異信號1602、1604、1606。可自差異接收器或比較器(諸如產生圖8中所繪示的差異信號810a、810b、810c之差動接收器802a、802b及802c)接收差異信號1602、1604、1606。脈衝產生與合併電路1600使用三個互斥「或」閘1608、1610、1612及對應的延遲電路1616、1618及1620來回應於差異信號1602、1604、1606中發生轉變產生有限持續時間的轉變脈衝1704、1706、1708。在所繪示時序圖1700之實例中，在所繪示符號邊界1710a、1710b、1710c、1710d中之每一者處發生AB差異信號1602、BC差異信號1604及CA差異信號1606之轉變。差異信號1602、1604、1606之轉變可發生在不同的時間，使得可在第一發生轉變與最後發生轉變之間觀察到偏斜1702。在所繪示實例中，在第一符號邊界1710a處，在AB差異信號1602上觀察到第一發生轉變，且在CA差異信號1606處觀察到最後發生轉變。在每一符號邊界1710a、1710b、1710c、1710d處，轉變之間的關係可不同。在操作中，在每一符號邊界1710a、1710b、1710c、1710d處之至少一個差異信號1602、1604、1606上發生轉變，且可在一或多個符號邊界1710a、1710b、1710c、1710d處之少於三個差異信號1602、1604、1606上發生轉變。
第一互斥「或」閘1608接收由AB延遲電路1616提供的AB差異信號1602及AB差異信號1602之延遲版本，並提供AB_p信號1622，AB_p信號1622包括具有由AB延遲電路1616引入之延遲之持續時間控制之持續時間的轉變脈衝1704。第二互斥「或」閘1610接收BC差異信號1604及由BC延遲電路1618所提供之BC差異信號1604之延遲版本，並提供BC_p信號1624，BC_p信號包括具有由BC延遲電路1618引入之延遲之持續時間控制之持續時間的轉變脈衝1706。第三互斥「或」閘1612接收由CA延遲電路1620提供之CA差異信號1606及CA差異信號1606之延遲版本，且提供CA_p信號1626，CA_p信號包括具有由CA延遲電路1620引入之延遲之持續時間控制之持續時間的轉變脈衝1708。AB_p信號1622、BC_p信號1624及CA_p信號1626經提供至「或」閘1614，「或」閘1614提供eg_pulse信號1630，該eg_pulse信號1630在本文中可被稱為組合信號，組合信號包括自AB_p信號1622、BC_p信號1624及CA_p信號1626中之轉變脈衝1704、1706、1708導出及/或與其相對應的脈衝1714。在一些情況下，轉變脈衝1704、1706、1708中之兩者或多於兩者可在時間上重疊且可合併在組合信號之脈衝1714中。
eg_pulse信號1630在時脈恢復電路1640中為延遲正反器(DFF 1642)定時。在某些實施方案中，可組態不同類型之正反器、鎖存器、暫存器或其他順序邏輯電路，以用作DFF 1642之替代。eg_pulse信號1630中之每一上升邊緣將為自DFF 1642之D輸入至輸出(Q)的邏輯1定時。DFF 1642之輸出提供接收時脈信號1646(Rclk_q)。延遲電路1616、1618及1620可經組態以提供轉變脈衝1704、1706、1708，轉變脈衝具有足以在預期或所觀察到的PVT條件下為DFF 1642定時的持續時間。舉例而言，可基於時脈脈衝之最小持續時間來組態轉變脈衝1704、1706、1708之持續時間。接收時脈信號1646自接收時脈信號1646處於重設狀態(亦即，經設定為邏輯0狀態)之初始狀態轉變為高。接收時脈信號1646回應於eg_pulse信號1630中之第一上升邊緣且在由閘傳播延遲(clk_q 1716)引起的延遲之後轉變為高，延遲可對應於「或」閘1614及DFF 1642的累積轉變時間。接收時脈信號1646回應於eg_pulse信號1630中之第一上升邊緣而轉變為高，且eg_pulse信號1630中之其餘邊緣直至DFF 1642經重設才起作用。
當上升邊緣延遲電路1644之輸出(Rclk_rst信號1648)轉變為高時，DFF 1642被重設。上升邊緣延遲電路1644經組態以在致使Rclk_rst信號1648下降之前在其輸入處無任何延遲或最小延遲地傳遞下降邊緣，且在致使Rclk_rst信號1648上升之前在其輸入處延遲上升邊緣。在所繪示實例中，上升邊緣延遲電路1644接收接收時脈信號1646作為其輸入，並將接收時脈信號1646中之上升邊緣延遲所選擇的延遲持續時間(rise_dly 1718)。接收時脈信號1646中之下降邊緣延遲一持續時間(fall_dly 1720)，持續時間可由與DFF 1642相關聯的轉變時間，及/或上升邊緣延遲電路1644中之一或多個邏輯閘所致。上升邊緣延遲電路1644為不對稱延遲電路的一個實例。應瞭解的是，可在包括例如下降邊緣延遲電路之各種實施方案中使用其他類型之不對稱延遲電路。
在Rclk_rst信號1648上升之後，DFF 1642之輸出被重設，且接收時脈信號1646在可由閘轉變時間所致之延遲(rst_dly 1722)之後返回至邏輯0。接收時脈信號1646中之下降邊緣延遲了持續時間fall_dly 1720，且時脈恢復電路1640返回至其初始狀態。在一些實施方案中，接收時脈信號1646可用於擷取差異信號1602、1604、1606及/或解碼來自差異信號1602、1604、1606之資料。在一些實施方案中，提供驅動器電路1652以緩衝暫存及/或延遲接收時脈信號1646，並提供時脈信號(RxCLK信號1650)作為時脈恢復電路1640之輸出。RxCLK信號1650可用於擷取差異信號1602、1604、1606及/或自差異信號1602、1604、1606解碼資料。
在一個實例中，資料恢復電路1660可包括一或多個接收RxCLK信號1650之鎖存器、暫存器或正反器1664。鎖存器、暫存器或正反器1664可經組態以擷取差異信號1602、1604、1606之信令狀態，且為在RxCLK信號1650上發生之每一脈衝提供穩定的輸出符號1670。延遲或對準邏輯1662可調整差異信號1602、1604、1606之時序。舉例而言，延遲或對準邏輯1662可用於相對於RxCLK信號1650上之脈衝來調整差異信號1602、1604、1606之時序，以確保鎖存器、暫存器或正反器1664在差異信號1602、1604、1606為穩定時擷取差異信號1602、1604、1606之信號狀態。延遲或對準邏輯1662可在差異信號1602、1604、1606中提供邊緣的相對延遲或提前。
時脈恢復電路1640之最大操作頻率及對應最小UI 1712可由與時脈恢復電路1640以及脈衝產生與合併電路1600相關聯的時序約束來判定。脈衝產生與合併電路1600中之時序延遲在時脈恢復電路1640之時序迴路外部。時序約束可表述為： clk_q + rise_dly ＞偏斜，且 clk_q + rise_dly + rst_dly + fall_dly ＜ 1UI 可將clk_q 1716、rst_dly 1722及fall_dly 1720參數量化為較小數目個閘控切換延遲，且可基於預期PVT條件下之偏斜時間以及由clk_q 1716所致之小閘控切換延遲選擇rise_dly 1718持續時間。
根據本文中所揭示之某些態樣，可在製造、系統組態及/或系統初始化期間組態上升邊緣延遲電路1644以及延遲電路1616、1618及1620。在一些實施方案中，上升邊緣延遲電路1644及/或延遲電路1616、1618及1620中之每一者為可程式化的，且可在匯流排操作期間使用例如經由C實體層匯流排傳輸之初始線路同步發信來動態地重新組態及/或校準。可基於所量測、所觀察到及/或預期的操作條件來校準延遲電路1616、1618及1620。控制器或處理器可藉由最佳化rise_dly 1718之持續時間及/或由延遲電路1616、1618及1620針對PVT條件提供之延遲來獲得所要或所需的符號傳輸速率。
圖18繪示根據本文中所揭示之某些態樣的上升邊緣延遲電路1800的一個實例，其可用於將上升邊緣延遲了經組態或可組態延遲持續時間同時在無新增延遲的情況下傳遞下降邊緣。可採用其他類型之電路來延遲上升邊緣，同時在無新增延遲的情況下傳遞下降邊緣。可使用一組單位延遲元件1804來實施所繪示的上升邊緣延遲電路1800，其中不同的延遲路徑1806包括不同數目個單位延遲元件1804，其經級聯以獲得可選擇的延遲持續時間。在某些情況下，可使用單個多分接頭延遲路徑來提供不同的延遲路徑1806。在選擇電路1808的控制下，在上升邊緣延遲電路1800之輸入1802處所接收之信號經路由通過一或多個延遲路徑1806，選擇電路1808選擇延遲路徑1806之一所輸出之信號以驅動選擇電路1808之輸出1812。在一個實例中，選擇電路1808使用多工器實現。在另一實例中，使用一組開關來實現選擇電路1808，該組開關將在輸入1802處所接收之信號引導至延遲路徑1806，或使用橫穿延遲路徑1806之一的信號來驅動選擇電路1808之輸出1812。上升邊緣延遲電路1800可藉由將選擇信號1814提供至選擇電路1808來組態，其中選擇信號1814判定哪個延遲路徑1806驅動選擇電路1808之輸出1812。
選擇電路1808之輸出1812使用「及」閘1810由上升邊緣延遲電路1800之輸入1802閘控。「及」閘1810驅動上升邊緣延遲電路1800之輸出1816。上升邊緣延遲電路1800之輸入1802處的低邏輯位準迫使上升邊緣延遲電路1800之輸出1816至低邏輯位準。當輸入1802自低邏輯位準轉變至高邏輯位準時，在上升邊緣延遲電路1800之輸入1802處發生上升邊緣。當輸入1802處於高邏輯位準時，上升邊緣延遲電路1800之輸出1816由選擇電路1808之輸出1812控制。選擇電路1808之輸出1812初始處於低邏輯狀態且保持為低，直至上升邊緣延遲電路1800之輸入1802中之上升邊緣的延遲版本離開所選擇延遲路徑1806且致使選擇電路1808之輸出1812轉變為高。當輸入1802自高邏輯位準轉變至低邏輯位準時，在輸入1802處發生下降邊緣。上升邊緣延遲電路1800之輸入1802處的低邏輯位準耦合至「及」閘1810之輸入，迫使上升邊緣延遲電路1800之輸出1816返回至低邏輯位準。
考慮到上升邊緣延遲電路1800之其他實施方案。在一些實施方案中，當單位延遲元件1804中之每一者被實現為可重設延遲元件時，可省略「及」閘1810。在一些實施方案中，可藉由上升邊緣延遲電路1800之輸入1802上之低邏輯位準來重設上升邊緣延遲電路1800中之每一延遲元件，使得下降邊緣立即傳播通過延遲路徑1806 (具有由一或多個邏輯閘之切換時間所致的小延遲)，而上升邊緣在每一延遲路徑1806中自延遲元件傳播至延遲元件。在另一實例中，選擇電路1808之類型可經組態以獲得額外或最小延遲。 ＜處理電路及方法的實例＞
圖19繪示用於使用可經組態以執行本文中所揭示之一或多個功能之處理電路1902之裝置1900之硬體實施方案之實例。根據本發明之各種態樣，可使用處理單元1902來實現一元件或元件之任何部分或如本文中所揭示之元件之任何組合。處理電路1902可包括支持本文中所揭示之時脈恢復技術的某些器件、電路及/或邏輯。
處理電路1902可包括由硬體及軟體模組的某一組合控制的一或多個處理器1904。處理器1904之實例包括微處理器、微控制器、數位信號處理器(DSP)、場可程式化閘陣列(FPGA)、可程式化邏輯器件(PLD)、狀態機、定序器、閘控邏輯、離散硬體電路以及經組態以執行貫穿本發明所闡述之各種功能性之其他適合硬體。一或多個處理器1904可包括執行特定功能且可由軟體模組1916之一組態、擴增或控制的專用處理器。一或多個處理器1904可藉由在初始化期間載入之軟體模組1916之組合來組態，且可藉由在操作期間載入或卸載一或多個軟體模組1916來進一步組態。
在所繪示實例中，處理電路1902可用匯流排架構來實施，匯流排架構通常由匯流排1910表示。匯流排1910可取決於處理電路1902的特定應用及整體設計約束而包括任何數目個互連匯流排及網橋。在一個實例中，匯流排1910將包括一或多個處理器1904及處理器可讀儲存媒體1906之各種電路鏈接在一起。處理器可讀儲存媒體1906可包括記憶體器件及大容量儲存器件，且在本文中可被稱為電腦可讀媒體及/或處理器可讀媒體。匯流排1910亦可鏈接各種其他電路，諸如時序源、時序器、周邊器件、電壓調節器及功率管理電路。匯流排介面1908可在匯流排1910與一或多個收發器1912之間提供介面。可為處理電路支援之每一網路連結技術提供收發器1912。在一些情況下，多種網路連結技術可共用在收發器1912中發現之一些或全部電路系統或處理模組。收發器1912提供用於經由傳輸媒體與各種其他裝置進行通信的構件。取決於裝置1900之本質，使用者介面1918 (例如，小鍵盤、顯示器、揚聲器、麥克風、搖桿)亦可被提供，且可直接地或經由匯流排介面1908以通信方式耦接至匯流排1910。
處理器1904可負責管理匯流排1910，且負責一般處理，處理可包括執行儲存在電腦可讀媒體中之軟體，電腦可讀媒體可包括處理器可讀儲存媒體1906。就此方面而言，包括處理器1904之處理電路1902可用於實施本文中所揭示之方法、功能及技術中之任一者。處理器可讀儲存媒體1906可用於儲存在執行軟體時由處理器1904操縱之資料，且軟體可經組態以實施本文中所揭示之方法中之任一者。
處理電路1902中之一或多個處理器1904可執行軟體。無論稱作軟體、韌體、中間軟體、微碼、硬體描述語言抑或其他，軟體應廣泛地解釋為意指指令、指令集、碼、碼段、程式碼、程式、子程式、軟體模組、應用程式、軟體應用程式、軟體套件、常式、副常式、物件、可執行檔、執行緒、程序、函式、演算法等。軟體可以電腦可讀形式駐留在處理器可讀儲存媒體1906中或另一外部處理器可讀媒體中。處理器可讀儲存媒體1906可包括非暫時性電腦可讀儲存媒體及/或暫時性處理器可讀儲存媒體。藉由實例，非暫時性處理器可讀儲存媒體包括：磁性儲存器件(例如，硬碟、軟碟、磁條)、光學碟片(例如，光碟(CD)、多樣化數位光碟(DVD))、智慧卡、快閃記憶體器件(例如，「隨身碟」、記憶卡、記憶棒、保密磁碟)、隨機存取記憶體(RAM)、ROM、PROM、可抹除PROM (EPROM)、EEPROM、暫存器、可抽換磁碟及用於儲存可由電腦存取及讀取之軟體及/或指令之任何其他適合媒體。藉由實例，處理器可讀儲存媒體1906亦可包括載波、傳輸線及適於傳輸可由電腦存取及讀取的軟體及/或指令的任何其他媒體。處理器可讀儲存媒體1906可駐留於處理電路1902中，駐留於處理電路1904中，在處理電路1902外部，或橫跨包括處理電路1902的多個實體分佈。機器可讀媒體1906可體現於電腦程式產品中。藉由實例，電腦程式產品可包括封裝材料中之電腦可讀媒體。熟習此項技術者將認識到最佳實施貫穿本發明所呈現之所描述功能性的方式取決於特定應用及強加於整體系統上之整體設計約束。
處理器可讀儲存媒體1906可維護在可載入碼段、模組、應用程式、程式等中維護及/或組織之軟體，該等可載入碼段、模組、應用程式、程式等在本文中可被稱為軟體模組1916。軟體模組1916中之每一者可包括指令及資料，該等指令及資料在安裝或載入至處理電路1902上且由一或多個處理器1904執行時，有助於控制一或多個處理器1904之操作的運行時影像1914。當執行時，某些指令可致使處理電路1902根據本文中所描述之某些方法、演算法及處理序來執行功能。
可在處理電路1902之初始化期間載入軟體模組1916之一，且此等軟體模組1916可組態處理電路1902以實現本文中所揭示之各種功能之效能。舉例而言，一些軟體模組1916可組態處理器1904之內部器件及/或邏輯電路1922，且可管理對諸如收發器1912、匯流排介面1908、使用者介面1918、時序器、數學共處理器等等外部器件之存取。軟體模組1916可包括與中斷處置器及器件驅動器互動且控制對由處理電路1902提供之各種資源之存取之控制程式及/或作業系統。資源可包括記憶體、處理時間、對收發器1912之存取，使用者介面1918等等。
處理電路1902之一或多個處理器1904可為多功能的，藉此軟體模組1916中之一些經載入且經組態以執行不同功能或相同功能之不同情況。一或多個處理器1904可另外經調適以管理回應於來自(例如)使用者介面1918、收發器1912及器件驅動器之輸入而起始之背景任務。為支援多功能之效能，一或多個處理器1904可經組態以提供多任務環境，藉此複數個功能中之每一者視需要或期望實施為由一或多個處理器1904伺服之任務集。在一個實例中，多任務環境可使用在不同任務之間傳遞對處理器1904之控制之分時程式1920來實施，藉此每一任務在任何未完成操作之完成時及/或回應於諸如中斷之輸入而將對一或多個處理器1904之控制返回至分時程式1920。當任務具有對一或多個處理器1904之控制時，處理電路有效地專門用於由於控制任務相關聯之功能解決之用途。分時程式1920可包括作業系統、在循環配置資源基礎上傳送控制之主迴路、根據功能之優先次序分配對一或多個處理器1904之控制之功能，及/或藉由將對一或多個處理器1904之控制提供至處置功能來對外部事件作出回應之中斷驅動主迴路。
可根據本發明之某些態樣來調適、組態及/或操作裝置1900。在第一實施方案中，所得時脈恢復裝置可包括複數個脈衝產生電路1628 (參見圖16)，其中每一脈衝產生電路經組態以回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變來產生轉變脈衝。在第一實施方案中，時脈恢復裝置可包括第一邏輯電路及第二邏輯電路，該第一邏輯電路經組態以提供組合信號，組合信號包括與自複數個脈衝產生電路1628接收之轉變脈衝相對應的脈衝，第二邏輯電路回應於組合信號中之脈衝且經組態以輸出用於對來自三線匯流排之信令狀態中之轉變的資訊進行解碼的時脈信號，其中組合信號中之脈衝致使將時脈信號驅動至第一狀態。第二邏輯電路可使用正反器(諸如延遲正反器)、鎖存器，暫存器或其他順序邏輯電路來實施。在第一實施方案中，時脈恢復裝置可包括不對稱延遲電路，不對稱延遲電路經組態以自時脈信號產生重設信號，其中藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之改變來產生重設信號，且其中在藉由不對稱延遲電路傳遞至第一狀態之時脈信號的轉變之後自第一狀態導出時脈信號。
在第二實施方案中，第一實施方案之時脈恢復裝置之複數個脈衝產生電路1628中之每一者包括互斥「或」閘，該互斥「或」閘經組態以接收相關聯的差異信號及相關聯的差異信號的延遲版本作為輸入。在第三實施方案中，第二實施方案之第一邏輯電路包括邏輯閘，邏輯閘經組態以藉由組合自每一脈衝產生電路中之互斥「或」閘接收的輸出信號來提供組合信號。在第四實施方案中，第二實施方案或第三實施方案之複數個脈衝產生電路1628中之每一者經組態以產生具有一持續時間的轉變脈衝，持續時間基於針對第二邏輯電路定義之最小時脈脈衝持續時間而組態。在第五實施方案中，由第二實施方案、第三實施方案或第四實施方案之複數個脈衝產生電路1628中之每一者產生的脈衝的持續時間為可組態的。
在第六實施方案中，由第一實施方案、第二實施方案、第三實施方案、第四實施方案或第五實施方案之不對稱延遲電路施加於至第一狀態之轉變的延遲的持續時間為可組態的。在第七實施方案中，第一實施方案、第二實施方案、第三實施方案、第四實施方案、第五實施方案或第六實施方案之不對稱延遲電路包括上升邊緣延遲電路，上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。在第八實施方案中，第一實施方案、第二實施方案、第三實施方案、第四實施方案、第五實施方案、第六實施方案或第七實施方案之時脈恢復裝置包括線狀態解碼器，線狀態解碼器經組態以基於在時脈信號中提供之時序資訊自三線匯流排之信令狀態之轉變解碼符號。
處理器1902可經組態以執行本文中所揭示的方法中之至少某一部分。在第一實例中，時脈恢復方法包括：產生組合信號，組合信號包括與回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生的轉變脈衝相對應的脈衝；將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝致使將時脈信號驅動至第一狀態；及將重設信號提供至邏輯電路，其中藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號，且其中在藉由不對稱延遲電路傳遞時脈信號至第一狀態之轉變之後自第一狀態導出時脈信號。可使用正反器(諸如，延遲正反器)、鎖存器、暫存器或其他順序邏輯電路來實施邏輯電路。
在第二實例中，第一實例之時脈恢復方法包括藉由對第一差異信號及第一差異信號的延遲版本執行互斥「或」閘函數來產生用於第一差異信號的轉變脈衝。在第三實例中，第一實例或第二實例之時脈恢復方法包括：組態至少一個脈衝產生電路，以基於為邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。在第四實例中，第一實例、第二實例或第三實例之時脈恢復方法包括：基於三線匯流排之工作條件來校準至少一個脈衝產生電路。在第五實例中，第一實例、第二實例、第三實例或第四實例之時脈恢復方法包括組態不對稱延遲電路以選擇施加於至第一狀態之轉變的延遲的持續時間。在第六實例中，第一實例、第二實例、第三實例、第四實例或第五實例之不對稱延遲電路包括上升邊緣延遲電路，上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。在第七實例中，第一實例、第二實例、第三實例、第四實例、第五實例或第六實例之時脈恢復方法包括將時脈信號提供至線狀態解碼器，線狀態解碼器經組態以基於在時脈信號中提供之時序資訊自三線匯流排之信令狀態之轉變解碼符號。
圖20為可在耦接至3線C實體層介面之接收器件處實施之時脈恢復方法的流程圖2000。在區塊2002處，接收器件可產生包括脈衝之組合信號，該等脈衝與回應於表示在三線匯流排中之一對線的發信狀態之差異的差異信號之轉變所產生之轉變脈衝相對應。在區塊2004處，接收器件可將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出。可使用正反器(諸如，延遲正反器)、鎖存器、暫存器或其他順序邏輯電路來實施邏輯電路。組合信號中之脈衝致使時脈信號被驅動至第一狀態。在區塊2006處，接收器件可將重設信號提供至邏輯電路。藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號。在傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
接收器件可藉由對第一差異信號及第一差異信號的延遲版本執行互斥「或」閘函數來產生用於第一差異信號的轉變脈衝。接收器件可組態至少一個脈衝產生電路，以基於為邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。接收器件可基於三線匯流排之操作條件來校準至少一個脈衝產生電路。接收器件可組態不對稱延遲，以提供施加於至第一狀態之轉變的所要延遲持續時間。在一個實例中，不對稱延遲電路經實施為經組態以延遲自低邏輯狀態至高邏輯狀態的轉變的上升邊緣延遲電路。上升邊緣延遲電路可進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。
在各種實施方案中，可將時脈信號提供至線狀態解碼器，線狀態解碼器經組態以基於時脈信號中提供之時序資訊來自三線匯流排之信令狀態之轉變解碼符號。
圖21繪示使用處理電路2102的裝置2100的硬體實施方案的實例的圖。處理電路2102通常具有至少一個處理器2116，該至少一個處理器可包括微處理器、微控制器、數位信號處理器、序列器及狀態機中之一或多者。處理系統2102可以匯流排架構(大體上由匯流排2120表示)實現。匯流排2120可取決於處理電路2102的特定應用及整體設計約束而包括任何數目個互連匯流排及網橋。匯流排2120將各種電路鏈接在一起，該各種電路包括由以下各項表示之一或多個處理器及/或硬體模組：處理器2116、模組或電路2104、2106及2108、差動接收器電路2112，差動接收器電路產生差異信號2122，該等差異信號表示不同成對之連接器或線2114與處理器可讀儲存媒體2118之間的信令狀態之差異。匯流排2120亦可鏈接此項技術中眾所周知且因此將不再進一步描述的各種其他電路(諸如，時序源、周邊器件、電壓調節器及功率管理電路。
處理器2116負責一般處理，包括儲存在處理器可讀儲存媒體2118上之軟體之執行。軟體在由處理器2116執行時致使處理電路2102執行上文針對任何特定裝置所描述之各種功能。處理器可讀儲存媒體2118亦可用於儲存在執行軟體時由處理器2116操縱之資料，包括經由連接器或線2114傳輸之符號解碼之資料，該等連接器或線2114可經組態為C-實體層匯流排。處理電路2102進一步包括模組2104、2106及2108中之至少一者。模組2104、2106及2108可為在處理器2116中執行、駐留/儲存於處理器可讀媒體2118中之軟體模組、耦接至處理器2116之一或多個硬體模組，或其某一組合。模組2104、2106及/或2108可包括微控制器指令、狀態機組態參數或其某一組合。
在一個組態中，裝置2100可經組態用於根據C實體層介面協定的資料通信。裝置2100可包括：模組及/或電路2108，其經組態以回應於差異信號2122的信令狀態之轉變來產生轉變脈衝；模組及/或電路2106，其經組態以產生時脈信號，時脈信號可用於自三線匯流排之信令狀態的轉變解碼符號；及組態模組及/或電路2104，該等組態模組及/或電路用於組態在產生轉變脈衝及/或接收時脈使用的延遲持續時間。
在一個實例中，裝置2100具有複數個脈衝產生電路1628 (參見圖16)、一或多個組合邏輯電路及時脈恢復電路。脈衝產生電路1628中之每一者經組態以回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號2122之轉變來產生轉變脈衝。一個可組合邏輯電路經組態以提供包括脈衝的組合信號，該等脈衝與自複數個脈衝產生電路1628接收之轉變脈衝相對應。在一個實例中，使用邏輯「或」閘來組合三個差異信號2122，使得任何差異信號2122中之轉變脈衝的高邏輯位準在組合信號中造成高邏輯位準，其中組合信號之狀態當三個差異信號2122處於低邏輯位準時返回至低邏輯位準。可使用正反器(諸如，延遲正反器)、鎖存器、暫存器或其他順序邏輯電路來實施時脈恢復電路。時脈恢復電路回應於組合信號中之脈衝，且經組態以輸出用於自三線匯流排之信令狀態之轉變解碼資訊的時脈信號。組合信號中之脈衝致使時脈信號被驅動至第一狀態。時脈恢復電路可包括不對稱延遲電路，不對稱延遲電路經組態以自時脈信號產生重設信號。藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來產生重設信號。在藉由不對稱延遲電路傳遞時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
每一脈衝產生電路包括互斥「或」閘，互斥「或」閘經組態以接收相關聯的差異信號和相關聯的差異信號的延遲版本作為輸入。組合邏輯電路可包括邏輯閘，邏輯閘經組態以藉由組合自每一脈衝產生電路的互斥「或」閘接收的輸出信號來提供組合信號。以每一脈衝產生電路經組態以產生具有一持續時間的脈衝，持續時間基於針對時脈恢復電路定義之最小時脈脈衝持續時間而組態。在複數個脈衝產生電路1628中之每一者中由延遲電路1616、1618、1620產生的脈衝的持續時間可為可組態的。由不對稱延遲電路施加於至第一狀態之轉變的延遲的持續時間可為可組態的。
在一個實例中，不對稱延遲電路經實施為上升邊緣延遲電路，上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。在一個實例中，裝置2100包括線狀態解碼器，線狀態解碼器經組態以基於時脈信號中提供之時序資訊，自三線匯流排之信令狀態之轉變解碼符號。
處理器可讀儲存媒體2118可為非暫時性儲存媒體，且可儲存指令及/或程式碼，當由處理器2116執行時，該等指令及/或程式碼致使處理電路2102產生包含一或多個轉變脈衝之組合信號，其中每一轉變脈衝回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號的差異信號2122之轉變來產生每一轉變脈衝。該等指令及/或程式碼致使處理電路2102將組合信號提供至邏輯電路，邏輯電路經組態以提供時脈信號作為其輸出，其中組合信號中之脈衝使將時脈信號驅動至第一狀態。可使用正反器(諸如，延遲正反器)、鎖存器、暫存器或其他順序邏輯電路來實施邏輯電路。指令及/或程式碼致使處理電路2102將重設信號提供至邏輯電路，其中藉由延遲至第一狀態之轉變同時在無新增延遲的情況下傳遞自第一狀態之轉變來自時脈信號導出重設信號。在傳遞該時脈信號至第一狀態之轉變之後，自第一狀態驅動時脈信號。
指令及/或程式碼可致使處理電路2102藉由對第一差異信號及第一差異信號的延遲版本執行互斥「或」閘函數來產生用於第一差異信號的轉變脈衝。指令及/或程式碼可致使處理電路2102組態至少一個脈衝產生電路，以基於為邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。指令及/或程式碼可導致處理電路2102基於三線匯流排之操作條件校準至少一個脈衝產生電路。指令及/或程式碼可致使處理電路2102組態不對稱延遲電路以提供施加於施加至第一狀態之轉變的所要延遲持續時間。不對稱延遲電路可使用上升邊緣延遲電路來實施，上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自高邏輯狀態至低邏輯狀態的轉變。指令及/或程式碼可致使處理電路2102將時脈信號提供至線狀態解碼器，線狀態解碼器經組態以基於時脈信號中提供之時序資訊來自三線匯流排之信令狀態之轉變解碼符號。
應理解，所揭示之程序中之步驟之特定次序或階層係對例示性方法之說明。基於設計偏好，應理解，可重新組態程序中之步驟之特定次序或階層。此外，一些步驟可經組合或省略。所附方法請求項以樣本次序呈現各種步驟之要素，且並不意欲限於所呈現之特定次序或階層。
提供先前描述以使得熟習此項領域者能夠實踐本文中所描述各種態樣。熟習此項技術者將容易明瞭對此等態樣的各種修改，且本文中所定義的一般原理可適用於其他態樣。因此，申請專利範圍並不意欲限於本文中所顯示之態樣，而是欲賦予其與申請專利範圍之語言一致之全部範疇，其中以單數形式對一元件之提及並不意欲意味著「一個且僅一個」(除非明確地如此陳述)，而是「一或多個」。除非另有具體陳述，否則術語「一些」係指一或多個。為熟習此項技術者已知或稍後將知曉之貫穿本發明所描述之各種態樣中之元件的所有結構及功能等效物以引用的方式確切地併入本文中且意欲由申請專利範圍囊括。此外，本文中所揭示的任何內容皆不打算奉獻於公眾而不論此揭示內容是否在申請專利範圍中予以明確地敍述。任何請求項元件不應被認作構件加功能，除非該元件係使用片語「用於...的構件」來予以明確地敍述。
100:裝置 102:處理電路 104:電路/器件/第一電路或器件 106:電路/器件/周邊器件 108:電路/器件/收發器 110:數據機 112:處理器 114:機載記憶體 116:匯流排介面電路 118a:匯流排 118b:匯流排 120:匯流排 122:處理器可讀儲存器 124:天線 126:顯示器 128:操作者控制件/開關/按鈕 130:操作者控制件/開關/按鈕 132:小鍵盤 200:裝置 202:積體電路(IC)器件/第一IC器件 204:無線收發器 206:處理器 208:儲存媒體 210:實體層驅動器 212:內部匯流排 214:天線 220:通信鏈路 222:頻道/第一頻道/前向頻道 224:頻道/第二頻道/反向頻道 226:頻道 230:積體電路(IC)器件/第二IC器件 232:顯示器控制器 234:相機控制器 236:處理器 238:儲存媒體 240:實體層驅動器 242:內部匯流排 300:圖 302:映射器 304:並列轉串列轉換器 306:3線、3相編碼器 308:線路驅動器 310:資料 312:符號 314:符號 316a:信號 316b:信號 316c:信號 318a:信號線A 318b:信號線B 318c:信號線C 400:時序圖 402:曲線 404:曲線 406:曲線 408:極性 410:相位轉變 412:位元值 414:時間 450:循環狀態圖 452:順時針方向 452':順時針方向 454:逆時針方向 454':逆時針方向 500:3線、3相解碼器 502a:差動接收器 502b:差動接收器 502c:差動接收器 504:線狀態解碼器 506:串列至並列轉換器 508:解映射器 510:先進先出(FIFO)暫存器 514:符號 516:符號 518:16位元資料 520:輸出資料 522:數位表示 524:時脈與資料恢復(CDR)電路 526:時脈 600:狀態圖 602:信令狀態/(+x)信令狀態 604:信令狀態 606:信令狀態/(+z)信令狀態 608:內圈 612:信令狀態/(–x)信令狀態 614:信令狀態 616:信令狀態/(-z)狀態 618:外圈 620:翻轉位元 622:旋轉位元 624:極性位元 626:FRP符號 628:狀態元素 700:時序圖 702:第一符號Sym n 704:第二符號Sym n +1 706:第三符號Sym n +2 708:第四符號Sym n +3 712:延遲 714:延遲 716:延遲 718:臨限電壓 720:臨限電壓 722:時間點 724:時間點 726:時間點 800:C實體層介面 802a:差動接收器/第一差動接收器 802b:差動接收器/第二差動接收器 802c:差動接收器/第三差動接收器 804:轉變偵測電路 806:時脈產生電路 808:接收時脈信號 810a:差異信號/AB差異信號 810b:差異信號/BC差異信號 810c:差異信號/CA差異信號 822:標記 824:標記 826:標記 830:符號擷取窗口 830a:變數擷取窗口 830b:變數擷取窗口 830c:變數擷取窗口 830d:變數擷取窗口 830e:變數擷取窗口 830f:變數擷取窗口 830g:變數擷取窗口 900:時序圖 902:時序圖 904:時序圖 906:時序圖 920:時序圖 922:時序圖 924:(+1)差 926:(-2)差 928:(+1)差 930:(-2)差 932:時序圖 934:(+2)差 936:(-1)差 938:時序圖 940:(+2)差 942:(-1)差 1000:二進位眼圖 1002:單符號間隔 1004:信號轉變區域 1006:眼圖遮罩 1100:多層次眼圖 1102:符號間隔 1104:信號轉變區域 1106:眼圖開放 1108:符號間隔邊界 1110:正反器 1112:結束 1114:符號間隔邊界 1116:時間 1120:電壓位準 1122:電壓位準/弱電壓位準 1124:電壓位準/弱電壓位準 1126:電壓位準/強電壓位準 1128:電壓位準/強電壓位準 1200:時脈與資料恢復(CDR)電路 1202:差異信號 1204:差異信號 1206:差異信號 1208a:反相器 1208b:反相器 1208c:反相器 1210a:D正反器 1210b:D正反器 1210c:D正反器 1212:「或」閘 1214:可程式化延遲電路 1216:反相器 1218:延遲或對準邏輯 1220:正反器 1222:接收器時脈(RxCLK)信號 1224:輸出符號 1226:設定信號 1228:rb信號 1230a:輸出信號/第一正反器之輸出(r_AB) 1230b:輸出信號/第二正反器之輸出(f_AB) 1230c:輸出信號 1230d:輸出信號 1230e:輸出信號 1230f:輸出信號 1232:第一D正反器 1234:第二D正反器 1300:時序圖 1302:單位間隔(UI) 1304:偏斜時間(tskew ) 1306:傳播延遲(tOR_0 ) 1308:傳播延遲(tOR_1 ) 1310:可程式化延遲(tpgm ) 1312:重設延遲(trst ) 1314:傳播延遲(tck2q ) 1400:時序圖 1402:單位間隔(UI) 1404:偏斜時間(tskew ) 1406:迴路延遲(tloop ) 1408:時脈脈衝 1410:時脈脈衝 1412:第一發生轉變 1414:第二轉變 1500:時序圖 1502:單位間隔(UI)/第一單位間隔(UI) 1504:偏斜時間(tskew ) 1506:迴路延遲(tloop ) 1508:時脈脈衝 1510:脈衝 1512:第二單位間隔(UI) 1514:第一發生轉變 1516:轉變 1518:轉變 1600:時脈恢復電路/脈衝產生與合併電路 1602:差異信號/AB差異信號 1604:差異信號/BC差異信號 1606:差異信號/CA差異信號 1608:互斥「或」閘/第一互斥「或」閘 1610:互斥「或」閘/第二互斥「或」閘 1612:互斥「或」閘/第三互斥「或」閘 1614:「或」閘 1616:延遲電路/AB延遲電路 1618:延遲電路 1620:延遲電路 1622:AB_p信號 1624:BC_p信號 1626:CA_p信號 1628:脈衝產生電路 1630:eg_pulse信號 1640:時脈恢復電路 1642:延遲正反器(DFF) 1644:上升邊緣延遲電路 1646:接收時脈信號(Rclk_q) 1648:輸出(Rclk_rst信號) 1650:時脈信號/RxCLK信號 1652:驅動器電路 1660:資料恢復電路 1662:延遲或對準邏輯 1664:暫存器/正反器 1670:輸出符號 1700:時序圖 1702:偏斜 1704:轉變脈衝 1706:轉變脈衝 1708:轉變脈衝 1710a:符號邊界/第一符號邊界 1710b:符號邊界 1710c:符號邊界 1710d:符號邊界 1712:最小單位間隔(UI) 1714:脈衝 1716:閘傳播延遲(clk_q) 1718:延遲持續時間(rise_dly) 1720:持續時間(fall_dly) 1722:延遲(rst_dly) 1800:上升邊緣延遲電路 1802:輸入 1804:單位延遲元件 1806:延遲路徑 1808:選擇電路 1810:「及」閘 1812:輸出 1814:選擇信號 1816:輸出 1900:裝置 1902:處理電路 1904:處理器 1906:處理器可讀儲存媒體 1908:匯流排介面 1910:匯流排 1912:收發器 1914:運行時影像 1916:軟體模組 1918:使用者介面 1920:分時程式 1922:邏輯電路 2000:流程圖 2002:區塊 2004:區塊 2006:區塊 2100:裝置 2102:處理電路 2104:模組/電路 2106:模組/電路 2108:模組/電路 2112:差動接收器電路 2114:連接器/線 2116:處理器 2118:處理器可讀儲存媒體 2120:匯流排 2122:差異信號 CLKSYM :符號時脈 D:輸入 Q:輸出S 1 :相位狀態S 2 :相位狀態S 3 :相位狀態
圖1繪示根據複數個可用標準或協定(其可包括C實體協定)之一選擇性操作之在IC器件之間使用資料鏈路之裝置。
圖2繪示用於根據複數個可用標準之一選擇性操作之在IC器件之間使用資料鏈路之裝置的系統架構。
圖3繪示C實體層3相傳輸器。
圖4繪示C實體層3相編碼介面中之發信。
圖5繪示C實體層3相接收器。
圖6繪示C實體層3相編碼介面中之可能的狀態轉變的狀態圖。
圖7繪示信號上升時間對C實體層解碼器中之轉變偵測之效應的實例。
圖8繪示C實體層解碼器中之轉變偵測。
圖9繪示在C實體層介面上傳輸之連續符號對之間發生之信號轉變的一個實例。
圖10繪示眼圖中之轉變區域及眼區域。
圖11繪示針對C實體層3相介面產生之眼圖的實例。
圖12繪示用於C實體層3相介面之CDR電路的實例。
圖13繪示與圖12之CDR電路相關聯的時序。
圖14繪示與CDR電路相關聯的具有比在C實體層3相信號上傳輸之信號之間的偏斜短的迴路時間之時序。
圖15繪示與CDR電路相關聯的具有比C實體層3相信號之符號間隔長的迴路時間之時序。
圖16繪示根據本發明之某些態樣提供的CDR電路。
圖17繪示與圖16中所繪示的CDR電路相關聯的時序。
圖18繪示可根據本文中所揭示之某些態樣使用的上升邊緣延遲電路之實例。
圖19繪示使用可根據本文中所揭示之某些態樣調適之處理電路之裝置之實例的方塊圖。
圖20繪示根據本文中所揭示之某些態樣之第一校準方法的流程圖。
圖21繪示用於使用根據本文中所揭示之某些態樣經調適之處理電路之裝置之硬體實施方案之第一實例的圖。
1600:時脈恢復電路/脈衝產生與合併電路
1602:差異信號/AB差異信號
1604:差異信號/BC差異信號
1606:差異信號/CA差異信號
1608:互斥「或」閘/第一互斥「或」閘
1610:互斥「或」閘/第二互斥「或」閘
1612:互斥「或」閘/第三互斥「或」閘
1614:「或」閘
1616:延遲電路/AB延遲電路
1618:延遲電路
1620:延遲電路
1622:AB_p信號
1624:BC_p信號
1626:CA_p信號
1628:脈衝產生電路
1630:eg_pulse信號
1640:時脈恢復電路
1642:延遲正反器(DFF)
1644:上升邊緣延遲電路
1646:接收時脈信號(Rclk_q)
1648:輸出(Rclk_rst信號)
1650:時脈信號/RxCLK信號
1652:驅動器電路
1660:資料恢復電路
1662:延遲或對準邏輯
1664:暫存器/正反器
1670:輸出符號
D:輸入
Q:輸出

Claims (29)

  1. 一種時脈恢復裝置，其包含： 複數個脈衝產生電路，其中每一脈衝產生電路經組態以回應於表示三線匯流排中之一對線的信令狀態之差異的差異信號之轉變來產生轉變脈衝； 第一邏輯電路，其經組態以提供組合信號，該組合信號包括與自該等脈衝產生電路接收之轉變脈衝相對應的脈衝； 第二邏輯電路，其回應於該組合信號中之脈衝且經組態以輸出用於自該三線匯流排解碼資訊之時脈信號，其中該組合信號中之該等脈衝致使該時脈信號被驅動至第一狀態；及 不對稱延遲電路，其經組態以自該時脈信號產生重設信號，其中藉由延遲至該第一狀態之轉變同時在無新增延遲的情況下傳遞自該第一狀態之轉變來產生該重設信號，且其中在藉由該不對稱延遲電路傳遞該時脈信號至該第一狀態之轉變之後自該第一狀態驅動該時脈信號。
  2. 如請求項1之時脈恢復裝置，其中該等脈衝產生電路中之每一者包含： 互斥「或」閘，其經組態以接收相關聯的差異信號及該相關聯的差異信號的延遲版本作為輸入。
  3. 如請求項2之時脈恢復裝置，其中該第一邏輯電路包含： 邏輯閘，其經組態以藉由組合自每一脈衝產生電路中之該互斥「或」閘接收的輸出信號來提供該組合信號。
  4. 如請求項2之時脈恢復裝置，其中該等脈衝產生電路中之每一者經組態以產生具有持續時間的轉變脈衝，該持續時間係基於針對該第二邏輯電路定義之最小時脈脈衝持續時間而組態。
  5. 如請求項2之時脈恢復裝置，其中由該等脈衝產生電路中之每一者產生之脈衝的持續時間為可組態的。
  6. 如請求項1之時脈恢復裝置，其中由該不對稱延遲電路施加於至該第一狀態之轉變的延遲的持續時間為可組態的。
  7. 如請求項1之時脈恢復裝置，其中該不對稱延遲電路包含上升邊緣延遲電路，該上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自該高邏輯狀態至該低邏輯狀態的轉變。
  8. 如請求項1之時脈恢復裝置，其進一步包含： 線狀態解碼器，其經組態以基於該時脈信號中提供之時序資訊，自該三線匯流排之信令狀態之轉變解碼符號。
  9. 一種時脈恢復方法，其包含： 產生包括複數個脈衝之組合信號，該等脈衝與回應於表示在三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生之轉變脈衝相對應； 將該組合信號提供至邏輯電路，該邏輯電路經組態以提供時脈信號作為其輸出，其中該組合信號中之脈衝致使該時脈信號被驅動至第一狀態；及 將重設信號提供至該邏輯電路，其中藉由延遲至該第一狀態之轉變同時在無新增延遲的情況下傳遞自該第一狀態之轉變來自該時脈信號導出該重設信號，且其中在傳遞該時脈信號至該第一狀態之轉變之後，自該第一狀態驅動該時脈信號。
  10. 如請求項9之時脈恢復方法，其進一步包含： 藉由對第一差異信號及該第一差異信號的延遲版本執行互斥「或」閘函數來產生用於該第一差異信號的轉變脈衝。
  11. 如請求項9之時脈恢復方法，其進一步包含： 組態至少一個脈衝產生電路，以基於為該邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。
  12. 如請求項9之時脈恢復方法，其進一步包含： 基於該三線匯流排之操作條件校準至少一個脈衝產生電路。
  13. 如請求項9之時脈恢復方法，其進一步包含： 組態不對稱延遲電路以選擇施加於至該第一狀態之轉變的延遲的持續時間。
  14. 如請求項13之時脈恢復方法，其中該不對稱延遲電路包含上升邊緣延遲電路，該上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自該高邏輯狀態至該低邏輯狀態的轉變。
  15. 如請求項9之時脈恢復方法，其進一步包含： 將該時脈信號提供至線狀態解碼器，該線狀態解碼器經組態以基於該時脈信號中提供之時序資訊，自該三線匯流排之信令狀態之轉變解碼符號。
  16. 一種具有一或多個指令的非暫時性處理器可讀儲存媒體，該一或多個指令在由接收器中之處理電路的至少一個處理器執行時致使該至少一個處理器執行以下操作： 產生包括複數個脈衝之組合信號，該等脈衝與回應於表示在三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生之轉變脈衝相對應； 將該組合信號提供至邏輯電路，該邏輯電路經組態以提供時脈信號作為其輸出，其中該組合信號中之脈衝致使該時脈信號被驅動至第一狀態；及 將重設信號提供至該邏輯電路，其中藉由延遲至該第一狀態之轉變同時在無新增延遲的情況下傳遞自該第一狀態之轉變來自該時脈信號導出該重設信號，且其中在傳遞該時脈信號至該第一狀態之轉變之後，自該第一狀態驅動該時脈信號。
  17. 如請求項16之儲存媒體，其進一步包含致使該至少一個處理器執行以下操作的指令： 藉由對第一差異信號及該第一差異信號的延遲版本執行互斥「或」閘函數來產生用於該第一差異信號的轉變脈衝。
  18. 如請求項16之儲存媒體，其進一步包含致使該至少一個處理器執行以下操作的指令： 組態至少一個脈衝產生電路，以基於為該邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。
  19. 如請求項16之儲存媒體，其進一步包含致使該至少一個處理器執行以下操作的指令： 基於該三線匯流排之操作條件校準至少一個脈衝產生電路。
  20. 如請求項16之儲存媒體，其進一步包含致使該至少一個處理器執行以下操作的指令： 組態不對稱延遲電路以選擇施加於至該第一狀態之轉變的延遲的持續時間。
  21. 如請求項20之儲存媒體，其中該不對稱延遲電路包含上升邊緣延遲電路，該上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自該高邏輯狀態至該低邏輯狀態的轉變。
  22. 如請求項16之儲存媒體，其進一步包含致使該至少一個處理器執行以下操作的指令： 將該時脈信號提供至線狀態解碼器，該線狀態解碼器經組態以基於該時脈信號中提供之時序資訊，自該三線匯流排之信令狀態之轉變解碼符號。
  23. 一種時脈恢復裝置，其包含： 用於產生包括複數個脈衝之組合信號的構件，該等脈衝與回應於表示在三線匯流排中之一對線的信令狀態之差異的差異信號之轉變所產生之轉變脈衝相對應； 用於提供時脈信號的構件，其包括回應於該組合信號中之脈衝的邏輯電路，其中該組合信號中之該等脈衝致使該時脈信號被驅動至第一狀態；及 用於將重設信號提供至該邏輯電路的構件，其中藉由延遲至該第一狀態之轉變同時在無新增延遲的情況下傳遞自該第一狀態之轉變來自該時脈信號導出該重設信號，且其中在傳遞該時脈信號至該第一狀態之轉變之後，自該第一狀態驅動該時脈信號。
  24. 如請求項23之時脈恢復裝置，其進一步包含： 用於產生該一或多個轉變脈衝的構件，每一轉變脈衝係使用對應的差異信號及該對應的差異信號的延遲版本來產生。
  25. 如請求項23之時脈恢復裝置，其中至少一個脈衝產生電路經組態以基於為該邏輯電路定義的最小時脈脈衝持續時間來提供具有持續時間的對應轉變脈衝。
  26. 如請求項23之時脈恢復裝置，其中一或多個脈衝產生電路係基於該三線匯流排之操作條件來校準。
  27. 如請求項23之時脈恢復裝置，其中用於提供該重設信號的該構件可組態以選擇施加於至該第一狀態之轉變的延遲的持續時間。
  28. 如請求項27之時脈恢復裝置，其中用於提供該重設信號的該構件包含上升邊緣延遲電路，該上升邊緣延遲電路經組態以延遲自低邏輯狀態至高邏輯狀態的轉變，且進一步經組態以在無新增延遲的情況下傳遞自該高邏輯狀態至該低邏輯狀態的轉變。
  29. 如請求項23之時脈恢復裝置，其中將該時脈信號提供至線狀態解碼器，該線狀態解碼器經組態以基於該時脈信號中提供之時序資訊來自該三線匯流排之信令狀態之轉變解碼符號。
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