KR20180033190A - C-phy 3상 송신기를 위한 시간 기반 등화 - Google Patents

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다발 세지팔
철규 이
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Abstract

멀티-와이어 멀티-위상 인터페이스 상으로의 데이터 통신을 위한 방법, 장치, 및 컴퓨터 프로그램 제품이 제공된다. 그 방법은 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하는 단계로서, 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하는, 상기 심볼들의 시퀀스를 제공하는 단계, 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하는 단계, 및 미리결정된 지연 이후 제 2 송신된 심볼에 따라 3와이어 인터페이스의 각각의 와이어를 구동하는 단계를 포함할 수도 있다. 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 인터페이스의 다른 와이어들과는 상이한 전압 상태에 있을 수도 있다. 공통 전압 상태가 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다.

Description

C-PHY 3상 송신기를 위한 시간 기반 등화{TIME BASED EQUALIZATION FOR A C-PHY 3-PHASE TRANSMITTER}
관련 출원에 대한 상호참조
본 출원은 2015년 7월 24일자로 미국 특허 상표청에 출원된 정규출원 제14/808,272호에 대한 우선권을 주장하고 그 이익을 주장하며, 그 출원의 전체 내용은 본 명세서에 참조로 통합된다.
본 개시는 일반적으로 고속 데이터 통신 인터페이스들에 관한 것으로서, 더 상세하게는, 멀티-와이어 멀티-위상 데이터 통신 링크 상에서 송신된 신호들을 조정하는 것에 관한 것이다.
셀룰러 폰들과 같은 모바일 디바이스들의 제조자들은 상이한 제조자들을 포함한 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 셀룰러 폰에서의 어플리케이션 프로세서는 제 1 제조자로부터 획득될 수도 있는 한편, 셀룰러 폰에 대한 디스플레이는 제 2 제조자로부터 획득될 수도 있다. 어플리케이션 프로세서 및 디스플레이 또는 다른 디바이스는 표준 기반의 또는 독점적인 물리 인터페이스를 이용하여 상호접속될 수도 있다. 예를 들어, 디스플레이는, 모바일 산업 프로세서 인터페이스 (MIPI) 연합에 의해 명시된 디스플레이 시스템 인터페이스 (DSI) 표준에 부합하는 인터페이스를 제공할 수도 있다.
채널을 통해 이동하는 고속 신호의 상위 주파수 컴포넌트들은 채널 대역폭 제한들로 인해 현저히 감쇄될 수 있으며, 감쇄 정도는 신호의 주파수에 상관할 수도 있다. 고 주파수 컴포넌트들의 손실들은 심볼간 간섭 (ISI) 을 야기할 수 있고 지터를 증가시킬 수 있다. 일반적으로 사용되는 보상 기법은 송신기에서의 프리-엠퍼시스 (pre-emphasis) 를 채용하고, 이는 또한 피드-포워드 등화 (FFE) 로서 지칭될 수도 있다. FFE 는 단일단 및 차동 라인 구동기들에서 채용될 수 있지만, 다른 타입들의 구동기들에 대해 제한된 영향을 미친다.
일 예에 있어서, MIPI 연합에 의해 정의된 3와이어 인터페이스 (C-PHY) 는 차동 쌍들보다는 전도체들의 트리오를 사용하여 디바이스들 사이에서 정보를 송신한다. 3개 와이어들의 각각은 C-PHY 인터페이스 상으로의 심볼의 송신 동안 3개 시그널링 상태들 중 하나에 있을 수도 있다. 클록 정보는 C-PHY 링크 상에서 송신된 심볼들의 시퀀스에서 인코딩되고, 수신기는 연속적인 심볼들 사이의 트랜지션들로부터 클록 신호를 생성한다. C-PHY 인터페이스에 있어서, 통신 링크의 최대 속도 및 클록 정보를 복원하기 위한 클록 데이터 복원 (CDR) 회로의 능력은 통신 링크의 상이한 와이어들 상에서 송신된 신호들의 트랜지션들에 관련된 최대 시간 변동에 의해 제한될 수도 있다.
이에 따라, 멀티-와이어 인터페이스들의 시그널링 능력들을 개선하기 위한 진행중인 필요성이 존재한다.
본 명세서에서 개시된 실시형태들은 멀티-와이어 및/또는 멀티위상 통신 링크 상에서의 개선된 통신을 가능케 하는 시스템들, 방법들 및 장치를 제공한다. 통신 링크는 다중의 집적 회로 (IC) 디바이스들을 갖는 모바일 단말기와 같은 장치에 배치될 수도 있다.
본 개시의 일 양태에 있어서, 데이터 통신의 방법은 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하는 단계로서, 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하는, 상기 심볼들의 시퀀스를 제공하는 단계, 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 미리결정된 시간 간격 동안 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하는 단계, 및 미리결정된 시간 간격이 경과한 이후 제 2 송신된 심볼에 따라 3와이어 인터페이스의 각각의 와이어를 구동하는 단계를 포함한다. 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 인터페이스의 다른 와이어들과는 상이한 전압 상태에 있을 수도 있다. 공통 전압 상태가 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다.
본 개시의 일 양태에 있어서, 데이터 통신을 위한 장치는 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하는 수단으로서, 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하는, 상기 심볼들의 시퀀스를 제공하는 수단, 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하는 수단, 및 미리결정된 지연 이후 제 2 송신된 심볼에 따라 3와이어 인터페이스의 각각의 와이어를 구동하는 수단을 포함한다. 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 인터페이스의 다른 와이어들과는 상이한 전압 상태에 있을 수도 있다. 공통 전압 상태가 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다.
본 개시의 일 양태에 있어서, 데이터 통신을 위한 장치는 3와이어 버스에 커플링된 복수의 라인 구동기들, 3와이어 버스 상에서 송신될 심볼들의 시퀀스를 제공하도록 구성된 인코더로서, 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 버스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하고 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 버스의 다른 와이어들과는 상이한 전압 상태에 있는, 상기 인코더, 및 프로세싱 시스템을 포함하고, 그 프로세싱 시스템은 복수의 라인 구동기들로 하여금 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 3와이어 버스의 모든 와이어들을 공통 전압 상태로 구동하게 하고, 복수의 라인 구동기들로 하여금 미리결정된 지연 이후 제 2 송신된 심볼에 따라 3와이어 버스의 각각의 와이어를 구동하게 하도록 구성된다. 공통 전압 상태가 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다.
본 개시의 일 양태에 있어서, 프로세서 판독가능 저장 매체가 개시된다. 저장 매체는 비-일시적인 저장 매체일 수도 있고, 하나 이상의 프로세서들에 의해 실행될 경우, 하나 이상의 프로세서들로 하여금 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하게 하는 것으로서, 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하는, 상기 심볼들의 시퀀스를 제공하게 하고, 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하게 하고, 미리결정된 지연 이후 제 2 송신된 심볼에 따라 3와이어 인터페이스의 각각의 와이어를 구동하게 하는 코드를 저장할 수도 있다. 공통 전압 상태가 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다. 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 인터페이스의 다른 와이어들과는 상이한 전압 상태에 있을 수도 있다.
도 1 은 복수의 이용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 사이에 데이터 링크를 채용한 장치를 도시한다.
도 2 는 복수의 이용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 사이에 데이터 링크를 채용한 장치에 대한 시스템 아키텍처를 예시한다.
도 3 은 C-PHY 데이터 인코더를 예시한다.
도 4 는 C-PHY 인코딩된 인터페이스에서의 시그널링을 예시한다.
도 5 는 C-PHY 인코딩된 인터페이스에서의 잠재적인 상태 트랜지션들을 예시한 상태 다이어그램이다.
도 6 은 C-PHY 디코더를 예시한다.
도 7 은 C-PHY 디코더에서의 트랜지션 검출 시 신호 상승 시간들의 영향들의 단순화된 예이다.
도 8 은 C-PHY 디코더에서의 트랜지션 검출을 예시한다.
도 9 는 C-PHY 인터페이스 상에서 송신된 연속적인 심볼들의 쌍들 사이에서 발생하는 신호 트랜지션들의 일 예를 예시한다.
도 10 은 트랜지션 및 아이 (eye) 영역들을 예시한 간단한 아이 패턴을 포함한다.
도 11 은 C-PHY 3상 신호에 대해 생성된 아이 패턴의 일 예를 예시한다.
도 12 는 C-PHY 인터페이스 상에서의 3개 심볼들의 송신과 연관된 타이밍을 예시한다.
도 13 은 본 명세서에 개시된 특정 양태들에 따라 적응된 C-PHY 인터페이스 상에서의 3개 심볼들의 송신과 연관된 타이밍을 예시한다.
도 14 는 본 명세서에 개시된 특정 양태들에 따라 적응되는 C-PHY 3상 인터페이스에서의 라인 구동기를 예시한다.
도 15 는 본 명세서에 개시된 특정 양태들에 따라 적응될 수도 있는 프로세싱 회로를 채용한 장치의 일 예를 예시한 블록 다이어그램이다.
도 16 은 본 명세서에 개시된 특정 양태들에 따른 데이터 통신의 방법의 플로우 차트이다.
도 17 은 본 명세서에 개시된 특정 양태들에 따라 적응된 프로세싱 회로를 채용한 프로세싱을 채용한 장치에 대한 하드웨어 구현의 일 예를 예시한 다이어그램이다.
첨부 도면들과 관련하여 하기에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되고, 본 명세서에 설명된 개념들이 실시될 수도 있는 유일한 구성들만을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 상세들을 포함한다. 하지만, 이들 개념들은 이들 특정 상세들없이도 실시될 수도 있음이 당업자에게 명백할 것이다. 일부 경우들에 있어서, 널리 공지된 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위해 블록 다이어그램 형태로 도시된다.
본 출원에서 사용되는 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은, 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같지만 이에 한정되지 않는 컴퓨터 관련 엔터티를 포함하도록 의도된다. 예를 들어, 컴포넌트는 프로세서 상에서 구동하는 프로세스, 프로세서, 오브젝트, 실행 가능물 (executable), 실행 스레드 (thread of execution), 프로그램, 및/또는 컴퓨터일 수도 있지만, 이에 한정되지 않는다. 예시로서, 컴퓨팅 디바이스 상에서 구동하는 어플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 2 이상의 컴퓨터들 사이에서 분산될 수도 있다. 부가적으로, 이들 컴포넌트들은 다양한 데이터 구조들이 저장된 다양한 컴퓨터 판독가능 매체들로부터 실행할 수 있다. 컴포넌트들은 로컬 및/또는 원격 프로세스들에 의해, 예컨대, 로컬 시스템에서, 분산 시스템에서 및/또는 신호에 의한 다른 시스템들과의 인터넷과 같은 네트워크에 걸쳐 다른 컴포넌트와 상호작용하는 하나의 컴포넌트로부터의 데이터와 같은 하나 이상의 데이터 패킷들을 갖는 신호에 따라 통신할 수도 있다.
더욱이, 용어 "또는" 은 배타적 "또는" 보다는 포괄적 "또는" 을 의미하도록 의도된다. 즉, 달리 명시되거나 문맥으로부터 분명하지 않으면, 어구 "X 는 A 또는 B 를 채용한다" 는 자연적인 포괄적 치환들 중 임의의 치환을 의미하도록 의도된다. 즉, 어구 "X 는 A 또는 B 를 채용한다" 는 다음의 경우들 중 임의의 것에 의해 만족된다: X 는 A 를 채용한다; X 는 B 를 채용한다; 또는 X 는 A 및 B 양자를 채용한다. 부가적으로, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 관사들 ("a" 및 "an") 은, 달리 명시되거나 문맥으로부터 단수 형태로 지향되는 것이 분명하지 않으면 일반적으로 "하나 이상" 을 의미하도록 해석되어야 한다.
개관
본 발명의 특정 양태들은 전화기, 모바일 컴퓨팅 디바이스, 어플라이언스, 자동차 전자기기, 항공전자 시스템들 등과 같은 모바일 장치의 서브컴포넌트들인 전자 디바이스들을 연결하도록 배치될 수도 있는, MIPI 연합에 의해 명시된 C-PHY 인터페이스에 적용가능할 수도 있다. 모바일 장치의 예들은 셀룰러 폰, 스마트 폰, 세션 개시 프로토콜 (SIP) 폰, 랩탑, 노트북, 넷북, 스마트북, 개인용 디지털 보조기 (PDA), 위성 무선기기, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어 (예를 들어, MP3 플레이어), 카메라, 게임 콘솔, 웨어러블 컴퓨팅 디바이스 (예를 들어, 스마트 와치, 헬쓰 또는 피트니스 트랙커 등), 어플라이언스, 센서, 벤딩 머신, 또는 임의의 다른 유사한 기능 디바이스를 포함한다.
C-PHY 인터페이스는, 대역폭 제한된 채널들 상으로 높은 스루풋을 제공할 수 있는 고속 직렬 인터페이스이다. C-PHY 인터페이스는, 디스플레이들 및 카메라들을 포함한 주변기기들에 어플리케이션 프로세서들을 연결하도록 배치될 수도 있다. C-PHY 인터페이스는, 트리오 또는 와이어들의 트리오로서 지칭될 수도 있는 3개 와이어들의 세트 상으로 3상 신호에서 송신되는 심볼들로 데이터를 인코딩한다. 3상 신호는 상이한 위상들에 있어서 트리오의 각각의 와이어 상에서 송신된다. 각각의 3와이어 트리오는 통신 링크 상에 레인을 제공한다. 심볼 간격은, 단일 심볼이 트리오의 시그널링 상태를 제어하는 시간의 간격으로서 정의될 수도 있다. 각각의 심볼 간격에 있어서, 하나의 와이어는 "미구동"되지만 3개 와이어들 중 나머지 2개 와이어들은 차동적으로 구동되어, 2개의 차동적으로 구동된 와이어들 중 하나는 제 1 전압 레벨을 가정하고 다른 차동적으로 구동된 와이어는 제 1 전압 레벨과는 상이한 제 2 전압 레벨로 가정한다. 미구동 와이어는, 제 1 전압 레벨과 제 2 전압 레벨 사이의 중간-레벨 전압에 있거나 그 근처에 있는 제 3 전압 레벨을 가정하도록, 플로팅하거나 구동되거나 또는 종료될 수도 있다. 일 예에 있어서, 구동 전압 레벨들은 +V 및 -V 일 수도 있고 미구동 전압은 0V 일 수도 있다. 다른 예에 있어서, 구동 전압 레벨들은 +V 및 0V 일 수도 있고 미구동 전압은 +V/2 일 수도 있다. 상이한 심볼들이 심볼들의 각각 연속적으로 송신된 쌍에서 송신되며, 와이어들의 상이한 쌍들이 상이한 심볼 간격들에서 차동적으로 구동될 수도 있다.
도 1 은, C-PHY 3상 통신 링크를 채용할 수도 있는 장치 (100) 의 일 예를 도시한다. 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 무선 주파수 (RF) 통신 트랜시버 (106) 를 통해 통신하는 무선 통신 디바이스를 포함할 수도 있다. 통신 트랜시버 (106) 는 프로세싱 회로 (102) 에 동작가능하게 커플링될 수도 있다. 프로세싱 회로 (102) 는 어플리케이션 특정 IC (ASIC) (108) 와 같은 하나 이상의 IC 디바이스들을 포함할 수도 있다. ASIC (108) 는 하나 이상의 프로세싱 디바이스들, 로직 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는, 프로세싱 회로 (102) 에 의한 실행 또는 다른 사용을 위한 명령들 및 데이터를 저장 및 유지하는 프로세서 판독가능 디바이스들을 포함할 수도 있는 메모리 디바이스들 (112) 과 같은 프로세서 판독가능 저장부, 및 디스플레이 (124) 를 지원하는 디바이스들 또는 메모리 카드들을 포함하고/하거나 그에 커플링될 수도 있다. 프로세싱 회로 (102) 는, 무선 디바이스의 메모리 디바이스 (112) 와 같은 저장 매체들에 상주하는 소프트웨어 모듈들의 실행을 지원 및 가능케 하는 어플리케이션 프로그래밍 인터페이스 (API) (110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 판독 전용 메모리 (ROM), 동적 랜덤 액세스 메모리 (DRAM), 하나 이상의 타입들의 프로그래밍가능 판독 전용 메모리 (PROM), 플래시 카드들, 또는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는 임의의 메모리 타입을 포함할 수도 있다. 프로세싱 회로 (102) 는, 장치 (100) 를 구성 및 동작시키기 위해 사용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체들, 전기적으로 소거가능한 PROM (EEPROM), 광학 매체들, 테이프, 소프트 또는 하드 디스크 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중, 안테나 (122), 디스플레이 (124), 버튼 (128) 및 키패드 (126) 와 같은 오퍼레이터 제어부들과 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는, 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환할 수 있는 복수의 IC 디바이스들 (202 및 230) 을 포함하는 장치 (200) 의 특정 양태들을 예시한 블록 스키매틱이다. 통신 링크 (220) 는, 서로 매우 근접하게 위치되거나 장치 (200) 의 상이한 부분들에서 물리적으로 위치되는 IC 디바이스들 (202 및 230) 의 쌍을 연결시키기 위해 사용될 수도 있다. 일 예에 있어서, 통신 링크 (220) 는, IC 디바이스들 (202 및 230) 을 반송하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에 있어서, 제 1 IC 디바이스 (202) 는 플립폰의 키패드 섹션에 위치될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 플립폰의 디스플레이 섹션에 위치될 수도 있다. 다른 예에 있어서, 통신 링크 (220) 의 일부는 케이블 또는 광학 커넥션을 포함할 수도 있다.
통신 링크 (220) 는 다중의 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 하프-듀플렉스 및/또는 풀-듀플렉스 모드들에서 동작할 수도 있다. 하나 이상의 채널 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭이어서, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본 명세서에서 설명된 일 예에 있어서, 제 1 통신 채널 (222) 은 순방향 채널 (222) 로서 지칭될 수도 있는 한편, 제 2 통신 채널 (224) 은 역방향 채널 (224) 로서 지칭될 수도 있다. 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있더라도, 양자의 IC 디바이스들 (202 및 230) 은 통신 채널 (222) 상에서 송신 및 수신하도록 구성된다. 일 예에 있어서, 순방향 채널 (222) 은 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 경우 더 높은 데이터 레이트에서 동작할 수도 있는 한편, 역방향 채널 (224) 은 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 경우 더 낮은 데이터 레이트에서 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각, 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 포함할 수도 있다. 일 예에 있어서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 및 안테나 (214) 를 통한 무선 통신을 확립 및 유지하는 것을 포함하여 장치 (200) 의 코어 기능들을 수행할 수도 있는 한편, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리 또는 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징부들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는, 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시자들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 구동기들을 포함할 수도 있다. 저장 매체들 (208 및 238) 은, 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 적응된 일시적인 및/또는 비-일시적인 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 및 그 대응하는 저장 매체들 (208 및 238) 과 다른 모듈들 및 회로들 간의 통신은 하나 이상의 내부 버스 (212 및 242) 및/또는 통신 링크 (220) 의 채널 (222, 224 및/또는 226) 에 의해 용이하게 될 수도 있다.
역방향 채널 (224) 은 순방향 채널 (222) 과 동일한 방식으로 동작될 수도 있으며, 순방향 채널 (222) 및 역방향 채널 (224) 은 비견할만한 속도들 또는 상이한 속도들로 송신 가능할 수도 있으며, 여기서, 속도는 데이터 전송 레이트 및/또는 클록킹 (clocking) 레이트로서 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 실질적으로 동일할 수도 있거나, 또는 어플리케이션에 의존하여 크기의 차수들만큼 상이할 수도 있다. 일부 어플리케이션들에 있어서, 단일의 양방향 채널 (226) 이 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간의 통신을 지원할 수도 있다. 순방향 채널 (222) 및/또는 역방향 채널 (224) 은, 예를 들어, 순방향 및 역방향 채널들 (222 및 224) 이 동일한 물리적 커넥션들을 공유하고 하프-듀플렉스 방식으로 동작할 경우에 양방향 모드에서 동작하도록 구성가능할 수도 있다. 일 예에 있어서, 통신 링크 (220) 는 산업 또는 다른 표준에 따라 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
도 2 의 통신 링크 (220) 는 C-PHY 에 대한 MIPI 연합 사양들에 따라 구현될 수도 있으며, 복수의 신호 와이어들 (M개 와이어들로서 표기됨) 을 포함하는 유선 버스를 제공할 수도 있다. M개 와이어들은 N상 인코딩된 데이터를, 모바일 디스플레이 디지털 인터페이스 (MDDI) 와 같은 고속 디지털 인터페이스에서 반송하도록 구성될 수도 있다. M개 와이어들은 채널들 (222, 224 및 226) 중 하나 이상에 대한 N상 극성 인코딩을 용이하게 할 수도 있다. 물리 계층 구동기들 (210 및 240) 은 통신 링크 (220) 상에서의 송신을 위해 N상 극성 인코딩된 데이터를 생성하도록 구성 또는 적응될 수도 있다. N상 극성 인코딩의 사용은 고속 데이터 전송을 제공하고, 다른 인터페이스들의 전력의 1/2 이하를 소비할 수도 있는데, 왜냐하면 더 적은 구동기들이 N상 극성 인코딩된 데이터 링크들에서 활성이기 때문이다.
N상 극성 인코딩 디바이스들 (210 및/또는 240) 은 통상적으로, 통신 링크 (220) 상에서 트랜지션 당 다중의 비트들을 인코딩할 수 있다. 일 예에서, 3상 인코딩과 극성 인코딩의 조합은 프레임 버퍼없이 WVGA (wide video graphics array) 초당 80 프레임 LCD 구동기 IC 를 지원하여, 디스플레이 리프레시를 위해 픽셀 데이터를 810 Mbps 로 전달하기 위해 사용될 수도 있다.
도 3 은 도 2 에 도시된 통신 링크 (220) 의 특정 양태들을 구현하기 위해 사용될 수도 있는 3와이어 3상 극성 인코더를 예시한 개략 다이어그램 (300) 이다. 3와이어 3상 인코딩의 예는 오로지 본 발명의 특정 양태들의 설명을 단순화할 목적으로만 선택된다. 3와이어 3상 인코더들에 대하여 개시된 원리들 및 기법들은 M와이어 N상 극성 인코더들의 다른 구성들에서 적용될 수 있다.
3와이어 3상 극성 인코딩 방식에서의 3개 와이어들의 각각에 대하여 정의된 시그널링 상태들은 미구동 상태, 포지티브 구동 상태 및 네거티브 구동 상태를 포함할 수도 있다. 포지티브 구동 상태 및 네거티브 구동 상태는 신호 와이어들 (310a, 310b 및/또는 310c) 중 2개 신호 와이어들 간의 전압 차동을 제공함으로써, 및/또는 전류가 2개의 신호 와이어들 (310a, 310b 및/또는 310c) 에서 상이한 방향들로 흐르도록 직렬로 접속된 신호 와이어들 (310a, 310b 및/또는 310c) 중 2개의 신호 와이어들을 통한 전류를 구동함으로써, 획득될 수도 있다. 미구동 상태는 신호 와이어 (310a, 310b 또는 310c) 의 구동기의 출력을 고 임피던스 모드에 둠으로써 실현될 수도 있다. 대안적으로 또는 부가적으로, 미구동 상태는, "미구동" 신호 와이어 (310a, 310b 또는 310c) 로 하여금 구동된 신호 와이어들 (310a, 310b 및/또는 310c) 상에 제공된 포지티브 및 네거티브 전압 레벨들 사이의 실질적으로 중간에 놓인 전압 레벨을 수동적으로 또는 능동적으로 획득하게 함으로써 신호 와이어 (310a, 310b 또는 310c) 에 대해 획득될 수도 있다. 통상적으로, 미구동 신호 와이어 (310a, 310b 또는 310c) 를 통한 어떠한 유효 전류 플로우도 존재하지 않는다. 3와이어 3상 극성 인코딩 방식에 대하여 정의된 시그널링 상태들은 3개의 전압 또는 전류 상태들 (+1, -1, 및 0) 을 사용하여 표기될 수도 있다.
3와이어 3상 극성 인코더는 라인 구동기들 (308) 을 채용하여 신호 와이어들 (310a, 310b 및 310c) 의 시그널링 상태를 제어할 수도 있다. 구동기들 (308) 은 단위 레벨 전류 모드 또는 전압 모드 구동기들로서 구현될 수도 있다. 일 예에 있어서, 각각의 구동기 (308) 는, 대응하는 신호 와이어들 (310a, 310b 및 310c) 의 출력 상태를 결정하는 신호들 (316a, 316b 및 316c) 중 2개 이상의 신호들의 세트들을 수신할 수도 있다. 일 예에 있어서, 2개의 신호들 (316a, 316b 및 316c) 의 세트들은, 하이 (high) 일 경우, 각각 더 높은 레벨 또는 더 낮은 레벨 전압을 향해 신호 와이어들 (310a, 310b 및 310c) 을 구동하는 풀업 회로 및 풀다운 회로를 활성화하는 풀업 신호 (PU 신호) 및 풀다운 신호 (PD 신호) 를 포함할 수도 있다. 이 예에 있어서, PU 신호 및 PD 신호 양자 모두가 로우 (low) 일 경우, 신호 와이어들 (310a, 310b 및 310c) 은 중간-레벨 전압에 종단될 수도 있다.
M와이어 N상 극성 인코딩 방식에서의 각각의 송신된 신호 간격에 대해, 적어도 하나의 신호 와이어 (310a, 310b 또는 310c) 는 중간 레벨/미구동 (0) 전압 또는 전류 상태에 있는 한편, 포지티브 구동 (+1 전압 또는 전류 상태) 신호 와이어들 (310a, 310b 또는 310c) 의 수는 네거티브 구동 (-1 전압 또는 전류 상태) 신호 와이어들 (310a, 310b 또는 310c) 의 수와 동일하여 수신기로 흐르는 전류의 합은 항상 제로이다. 각각의 심볼에 대해, 적어도 하나의 신호 와이어 (310a, 310b 또는 310c) 의 상태는 선행하는 송신 간격에서 송신된 심볼로부터 변경된다.
동작에 있어서, 맵퍼 (302) 는 16 비트 데이터 (310) 를 수신하여 7개 심볼들 (312) 에 맵핑할 수도 있다. 3와이어 예에 있어서, 7개 심볼들의 각각은 일 심볼 간격 동안 신호 와이어들 (310a, 310b 및 310c) 의 상태들을 정의한다. 7개 심볼들 (312) 은, 각각의 신호 와이어 (310a, 310b 및 310c) 에 대한 심볼들 (314) 의 타이밍된 시퀀스를 제공하는 병렬 대 직렬 변환기들 (304) 을 사용하여 직렬화될 수도 있다. 심볼들 (314) 의 시퀀스는 통상적으로 송신 클록을 사용하여 타이밍된다. 3와이어 3상 인코더 (306) 는 맵퍼에 의해 생성된 7개 심볼들 (314) 의 시퀀스를 한번에 일 심볼씩 수신하고, 각각의 심볼 간격 동안 각각의 신호 와이어 (310a, 310b 및 310c) 의 상태를 계산한다. 3와이어 인코더 (306) 는 현재 입력 심볼 (314) 및 신호 와이어들 (310a, 310b 및 310c) 의 이전 상태들에 기초하여 신호 와이어들 (310a, 310b 및 310c) 의 상태들을 선택한다.
M와이어 N상 인코딩의 사용은 다수의 비트들이 복수의 심볼들에서 인코딩되는 것을 허용하며, 여기서 심볼당 비트들은 정수가 아니다. 3와이어 통신 링크의 간단한 예에 있어서, 동시에 구동될 수도 있는 2개 와이어들의 3개의 이용가능한 조합들, 및 구동되는 와이어들의 쌍에 대한 극성의 2개의 가능한 조합들이 존재하여, 6개의 가능한 상태들을 산출한다. 각각의 트랜지션이 현재 상태로부터 발생하기 때문에, 6개 상태들 중 5개 상태들이 매 트랜지션마다 이용가능하다. 적어도 하나의 와이어의 상태는 각각의 트랜지션에서 변경하도록 요구된다. 5개 상태들로, log2(5)
Figure pct00001
2.32 비트들이 심볼마다 인코딩될 수도 있다. 이에 따라, 심볼당 2.32 비트들을 반송하는 7개 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16비트 워드를 수용하여 7개 심볼들로 변환할 수도 있다. 즉, 5개 상태들을 인코딩하는 7개 심볼들의 조합은 57 (78,125) 치환들을 갖는다. 이에 따라, 7개 심볼들은 16 비트들의 216 (65,536) 치환들을 인코딩하는데 사용될 수도 있다.
도 4 는 원형 상태 다이어그램 (450) 에 기초하는 3상 변조 데이터-인코딩 방식을 사용하여 인코딩된 신호들에 대한 타이밍 차트 (400) 의 일 예를 포함한다. 정보는 시그널링 상태들의 시퀀스에서 인코딩될 수도 있으며, 여기서, 예를 들어, 와이어 또는 커넥터는 상태 다이어그램 (450) 에 의해 정의된 3개 위상 상태들 (S1, S2 및 S3) 중 하나에 있다. 각각의 상태는 다른 상태들로부터 120° 위상 시프트만큼 분리될 수도 있다. 일 예에 있어서, 데이터는 와이어 또는 커넥터에 대한 위상 상태들의 회전의 방향에서 인코딩될 수도 있다. 신호에서의 위상 상태들은 시계 방향 (452 및 452') 또는 반시계 방향 (454 및 454') 으로 회전할 수도 있다. 예를 들어, 시계 방향 (452 및 454') 에 있어서, 위상 상태들은 S1 으로부터 S2 로의, S2 로부터 S3 으로의 및 S3 으로부터 S1 로의 트랜지션들 중 하나 이상을 포함하는 시퀀스로 진행할 수도 있다. 반시계 방향 (454 및 454') 에 있어서, 위상 상태들은 S1 로부터 S3 으로의, S3 으로부터 S2 로의 및 S2 로부터 S1 로의 트랜지션들 중 하나 이상을 포함하는 시퀀스로 진행할 수도 있다. 3개 신호 와이어들 (310a, 310b 및 310c) 은 동일한 신호의 상이한 버전들을 반송하며, 여기서, 그 버전들은 서로에 대해 120° 만큼 위상 시프트될 수도 있다. 각각의 시그널링 상태는 와이어 또는 커넥터에 대한 상이한 전압 레벨 및/또는 와이어 또는 커넥터를 통한 전류 플로우의 방향으로서 표현될 수도 있다. 3와이어 시스템에서의 시그널링 상태들의 각각의 시퀀스 동안, 각각의 신호 와이어 (310a, 310b 및 310c) 는 다른 와이어들과는 상이한 시그널링 상태들에 있다. 3개 초과의 신호 와이어들 (310a, 310b 및 310c) 이 3상 인코딩 시스템에서 사용될 경우, 2개 이상의 신호 와이어들 (310a, 310b 및/또는 310c) 은 각각의 시그널링 간격에서 동일한 시그널링 상태에 있을 수 있더라도, 각각의 상태는 매 시그널링 간격에서 적어도 하나의 신호 와이어 (310a, 310b 및/또는 310c) 에 대해 존재한다.
정보는 각각의 위상 트랜지션 (410) 에서의 회전의 방향에서 인코딩될 수도 있으며, 3상 신호는 각각의 시그널링 상태에 대해 방향을 변경할 수도 있다. 회전의 방향은 위상 트랜지션 전후에 어느 신호 와이어들 (310a, 310b 및/또는 310c) 이 '0' 상태에 있는지를 고려함으로써 결정될 수도 있는데, 왜냐하면 미구동 신호 와이어 (310a, 310b 및/또는 310c) 는, 회전의 방향에 무관하게, 회전하는 3상 신호에서의 매 시그널링 상태에서 변하기 때문이다.
인코딩 시스템은 또한, 능동적으로 구동되는 2개의 전도체들 (310a, 310b 및/또는 310c) 의 극성 (408) 에서의 정보를 인코딩할 수도 있다. 3와이어 구현에 있어서의 어느 때라도, 전도체들 (310a, 310b, 310c) 중 정확히 2개는 반대 방향들에서의 전류들 및/또는 전압 차동으로 구동된다. 간단한 구현에 있어서, 데이터는 2개 비트 값들 (412) 을 사용하여 인코딩될 수도 있으며, 여기서, 하나의 비트는 위상 트랜지션들 (410) 의 방향에서 인코딩되고 두번째 비트는 현재 상태에 대한 극성 (408) 에서 인코딩된다.
타이밍 차트 (400) 는 위상 회전 방향 및 극성 양자 모두를 사용한 데이터 인코딩을 예시한다. 곡선들 (402, 404 및 406) 은 다중의 위상 상태들에 대해 각각 3개 신호 와이어들 (310a, 310b 및 310c) 상에서 반송된 신호들과 관련된다. 처음에, 위상 트랜지션들 (410) 은 시계 방향이고, 위상 트랜지션들 (410) 의 회전이 시간 414 에서, 바이너리 '0' 의 최상위 비트에 의해 표현되는 바와 같은 반시계 방향으로 스위칭할 때까지, 최상위 비트는 바이너리 '1' 로 설정된다. 최하위 비트는 각각의 상태에서의 신호의 극성 (408) 을 반영한다.
본 명세서에 개시된 특정 양태들에 따르면, 데이터의 하나의 비트는 3와이어 3상 인코딩 시스템에서의 회전 또는 위상 변경에서 인코딩될 수도 있고, 추가의 비트는 2개 구동 와이어들의 극성에서 인코딩될 수도 있다. 추가의 정보는, 현재 상태로부터 임의의 가능한 상태들로의 트랜지션을 허용함으로써, 3와이어 3상 인코딩 시스템의 각각의 트랜지션에서 인코딩될 수도 있다. 3개 회전 위상들 및 각 위상에 대해 2개 극성들이 주어지면, 6개 상태들이 3와이어 3상 인코딩 시스템에서 이용가능하다. 이에 따라, 5개 상태들이 임의의 현재 상태로부터 이용가능하다. 이에 따라, 심볼 (트랜지션) 마다 인코딩된 log2(5)
Figure pct00002
2.32 비트들이 존재할 수도 있고, 이는 맵퍼 (302) 로 하여금 16비트 워드를 수용하게 하여 7개 심볼들에서 인코딩하게 한다.
N상 데이터 전송은, 버스와 같은 통신 매체에서 제공된 3개 초과의 와이어들을 사용할 수도 있다. 동시에 구동될 수 있는 추가의 신호 와이어들의 사용은 상태들 및 극성들의 더 많은 조합들을 제공하고, 데이터의 더 많은 비트들이 상태들 간의 각각의 트랜지션에서 인코딩되게 한다. 이는 시스템의 스루풋을 현저하게 개선할 수 있고, 증가된 대역폭을 제공하는 동안 데이터 비트들을 송신하기 위해 다중의 차동 쌍들을 사용하는 접근법들에 비해 전력 소비를 감소할 수 있다.
일 예에 있어서, 인코더는, 와이어들의 2개 쌍들이 각각의 상태에 대해 구동되는 6개 와이어들을 사용하여 심볼들을 송신할 수도 있다. 6개 와이어들은 A 내지 F 로 라벨링될 수도 있어서, 일 상태에서, 와이어들 (A 및 F) 은 포지티브로 구동되고, 와이어들 (B 및 E) 은 네거티브로 구동되며, C 및 D 는 구동되지 않는다 (또는 어떠한 전류도 반송하지 않음). 6개의 와이어들에 대해, 각각의 위상 상태에 대하여 극성의
Figure pct00003
개의 상이한 조합들과 함께, 능동적으로 구동된 와이어들의
Figure pct00004
개의 가능한 조합들이 존재할 수도 있다.
능동적으로 구동된 와이어들의 15개의 상이한 조합들은 다음을 포함할 수도 있다:
Figure pct00005
구동된 4개 와이어들 중에서, 2개 와이어들의 가능한 조합들이 포지티브로 구동되었다 (그리고 다른 2개 와이어들은 네거티브이어야 함). 극성의 조합들은 다음을 포함할 수도 있다:
Figure pct00006
이에 따라, 상이한 상태들의 총 개수는 15 x 6 = 90 으로서 계산될 수도 있다. 심볼들 간의 트랜지션을 보장하기 위해, 89개 상태들이 임의의 현재 상태로부터 이용가능하고, 각각의 심볼에서 인코딩될 수도 있는 비트들의 수는: 심볼당 log2(89)
Figure pct00007
6.47 비트들로서 계산될 수도 있다. 이 예에서, 32비트 워드는, 5 x 6.47 = 32.35 비트들이 주어지면, 맵퍼에 의해 5개 심볼들로 인코딩될 수 있다.
임의의 사이즈의 버스에 대하여 구동될 수 있는 와이어들의 조합들의 수에 대한 일반적인 식은, 버스에서의 와이어들의 수와 동시에 구동된 와이어들의 수의 함수로서:
Figure pct00008
이고, 구동되는 와이어들에 대한 극성의 조합들의 수를 계산하기 위한 하나의 식은:
Figure pct00009
이다.
심볼 당 비트들의 등가의 수는 다음과 같이 서술될 수도 있다:
Figure pct00010
도 5 는 3와이어 3상 통신 링크의 일 예에 있어서 6개 상태들 및 30개 가능한 상태 트랜지션들을 예시한 상태 다이어그램 (500) 이다. 상태 다이어그램 (500) 에서의 가능한 상태들 (502, 504, 506, 512, 514 및 516) 은 도 4 의 다이어그램 (450) 에 도시된 상태들을 포함하고 확장한다. 상태 엘리먼트 (520) 의 모범에 도시된 바와 같이, 상태 다이어그램 (500) 에서의 각각의 상태 (502, 504, 506, 512, 514 및 516) 는 (신호 와이어들 (310a, 310b 및 310c) 상에서 각각 송신된) 신호들 (A, B 및 C) 의 전압 상태를 나타내는 필드 (522), 각각, 차동 수신기들 (예를 들어, 도 6 의 차동 수신기들 (602) 참조) 에 의한 와이어 전압들의 감산의 결과를 나타내는 필드 (524), 및 회전의 방향을 표시하는 필드 (526) 를 포함한다. 예를 들어, 상태 502 (+x) 에서, 와이어 A= +1, 와이어 B = -1 및 와이어 C= 0 이여서, 차동 수신기 (702a) (A-B) = +2, 차동 수신기 (702b) (B-C) = -1, 및 차동 수신기 (702c) (C-A) = +1 의 출력을 산출한다. 상태 다이어그램에 의해 예시된 바와 같이, 수신기에서의 위상 변경 검출 회로부에 의해 취해진 트랜지션 판정들은 차동 수신기들에 의해 생성된 5개 가능한 레벨들에 기초하며, 이 5개 가능한 레벨들은 -2, -1, 0, +1 및 +2 전압 상태들을 포함한다.
도 6 은 3와이어 3상 디코더 (600) 의 특정 양태들을 예시한 다이어그램이다. 차동 수신기들 (602) 및 와이어 상태 디코더 (604) 는 서로에 대하여 3개 송신 라인들 (예를 들어, 도 3 에 예시된 신호 와이어들 (310a, 310b 및 310c)) 의 상태의 디지털 표현을 제공하고, 이전 심볼 주기에서 송신된 상태와 비교하여 3개 송신 라인들의 상태에서의 변경을 검출하도록 구성된다. 7개 연속적인 상태들은 직렬 대 병렬 변환기들 (606) 에 의해 어셈블리되어, 디맵퍼 (608) 에 의해 프로세싱될 7개 심볼들의 세트를 획득한다. 디맵퍼 (608) 는, 선입선출 (FIFO) 레지스터 (610) 에 버퍼링될 수도 있는 데이터의 16 비트들을 생성한다.
와이어 상태 디코더 (604) 는 신호 와이어들 (310a, 310b 및 310c) 상에서 수신된 위상 인코딩된 신호들로부터 심볼들 (614) 의 시퀀스를 추출할 수도 있다. 심볼들 (614) 은 본 명세서에 개시된 바와 같이 위상 회전과 극성의 조합으로서 인코딩된다. 와이어 상태 디코더는, 심볼들을 신뢰성있게 캡처하는데 사용될 수 있는 클록 (626) 을 신호 와이어들 (310a, 310b 및 310c) 로부터 추출하는 CDR 회로 (624) 를 포함할 수도 있다. 트랜지션은 각각의 심볼 경계에서의 신호 와이어들 (310a, 310b 및 310c) 중 적어도 하나의 신호 와이어 상에서 발생하고, CDR 회로 (624) 는 트랜지션 또는 다중의 트랜지션들의 발생에 기초하여 클록 (626) 을 생성하도록 구성될 수도 있다. 클록의 에지는, 모든 신호 와이어들 (310a, 310b 및 310c) 이 안정화하였고 그리고 이에 의해 현재 심볼이 디코딩 목적으로 캡처됨을 보장하기 위한 시간을 허용하도록, 지연될 수도 있다.
C-PHY 3상 인터페이스들에서의 지터
C-PHY 3상 송신기는, 송신 채널 상으로 고, 저, 및 중간-레벨 전압들을 제공하는 구동기들을 포함한다. 이는, 연속적인 심볼 간격들 간의 일부 가변 트랜지션들을 발생시킨다. 저 대 고 그리고 고 대 저 전압 트랜지션들은 풀-스윙 트랜지션들로서 지칭될 수도 있는 한편, 저 대 중간 그리고 고 대 중간 전압 트랜지션들은 하프-스윙 트랜지션들로서 지칭될 수도 있다. 상이한 타입들의 트랜지션들은 상이한 상승 또는 하강 시간들을 가질 수도 있으며, 수신기에서 상이한 제로 크로싱을 발생시킬 수도 있다. 이들 차이들은 "인코딩 지터" 를 발생시킬 수 있으며, 이는 링크 신호 무결성 성능에 영향을 줄 수도 있다.
도 7 은 C-PHY 3상 송신기의 출력에서의 트랜지션 가변성의 특정 양태들을 예시하는 단순화된 타이밍 다이어그램 (700) 이다. 신호 트랜지션 시간들에서의 가변성은 3상 시그널링에서 사용된 상이한 전압 및/또는 전류 레벨들의 존재에 기인될 수도 있다. 타이밍 다이어그램 (700) 은 단일의 신호 와이어 (310a, 310b 또는 310c) 에서의 트랜지션 시간들을 예시한다. 제 1 심볼 (Symn (702)) 은 제 1 심볼 간격에서 송신되고, 이 제 1 심볼 간격은 제 2 심볼 (Symn+1 (724)) 이 제 2 심볼 간격에서 송신될 때의 시간 (722) 에서 종료한다. 제 2 심볼 간격은 제 3 심볼 (Symn+2 (706)) 이 제 3 심볼 간격에서 송신될 때의 시간 (726) 에서 종료할 수도 있으며, 이 제 3 심볼 간격은 제 4 심볼 (Symn+3 (708)) 이 제 4 심볼 간격에서 송신될 때 종료한다. 제 1 심볼 (702) 에 의해 결정된 상태로부터 제 2 심볼 (704) 에 대응하는 상태로의 트랜지션은, 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압 (718 및/또는 720) 에 도달하는데 걸린 시간에 기인가능한 지연 (712) 이후에 검출가능할 수도 있다. 임계 전압들은 신호 와이어 (310a, 310b 또는 310c) 의 상태를 결정하기 위해 사용될 수도 있다. 제 2 심볼 (704) 에 의해 결정된 상태로부터 제 3 심볼 (706) 에 대한 상태로의 트랜지션은, 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압들 (718 및/또는 720) 중 하나에 도달하는데 걸린 시간에 기인가능한 지연 (714) 이후에 검출가능할 수도 있다. 제 3 심볼 (706) 에 의해 결정된 상태로부터 제 4 심볼 (708) 에 대한 상태로의 트랜지션은, 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압 (718 및/또는 720) 에 도달하는데 걸린 시간에 기인가능한 지연 (716) 이후에 검출가능할 수도 있다. 지연들 (712, 714 및 716) 은 상이한 지속기간들을 가질 수도 있으며, 이 지속기간들은 3개 상태들과 연관된 상이한 전압 또는 전류 레벨들 및 결과적인 상이한 트랜지션 크기들에 부분적으로 기인가능할 수도 있다. 이들 차이들은 C-PHY 3상 수신기에서의 지터 및 다른 문제들에 기여할 수도 있다.
도 8 은 C-PHY 3상 인터페이스에서의 수신기의 CDR 회로들의 특정 양태들을 예시한 블록 스키매틱 (800) 을 포함한다. 차동 수신기들 (802a, 802b 및 802c) 의 세트는, 트리오에서의 3개 신호 와이어들 (310a, 310b 및 310c) 의 각각의 신호 와이어를 트리오에서의 3개 신호 와이어들 (310a, 310b 및 310c) 의 다른 신호 와이어와 비교함으로써 차이 신호들 (810) 의 세트를 생성하도록 구성된다. 도시된 예에 있어서, 제 1 차동 수신기 (802a) 는 신호 와이어들 (310a 및 310b) 의 상태들을 비교하고, 제 2 차동 수신기 (802b) 는 신호 와이어들 (310b 및 310c) 의 상태들을 비교하고, 제 3 차동 수신기 (802c) 는 신호 와이어들 (310a 및 310c) 의 상태들을 비교한다. 이에 따라, 트랜지션 검출 회로부 (804) 는, 차동 수신기들 (802a, 802b 및 802c) 중 적어도 하나의 출력이 각각의 심볼 간격의 말단에서 변하기 때문에 위상 변경의 발생을 검출하도록 구성될 수 있다.
송신된 심볼들 간의 특정 트랜지션들은 단일의 차동 수신기 (802a, 802b 또는 802c) 에 의해 검출가능할 수도 있는 한편, 다른 트랜지션들은 차동 수신기들 (802a, 802b 및 802c) 중 2개 이상에 의해 검출될 수도 있다. 일 예에 있어서, 2개 와이어들의 상태들 또는 상대적인 상태들은 트랜지션 이후 변경되지 않을 수도 있으며, 대응하는 차동 수신기 (802a, 802b 또는 802c) 의 출력은 또한 위상 트랜지션 이후에 변경되지 않을 수도 있다. 다른 예에 있어서, 신호 와이어들 (310a, 310b 및/또는 310c) 의 쌍에서의 양자의 와이어들은 제 1 시간 간격에서 동일한 상태에 있을 수도 있고, 양자의 와이어들은 제 2 시간 간격에서 동일한 제 2 상태에 있을 수도 있으며, 대응하는 차동 수신기 (802a, 802b 또는 802c) 는 위상 트랜지션 이후에 변경되지 않을 수도 있다. 이에 따라, 클록 생성 회로 (806) 는 위상 트랜지션이 발생한 때를 결정하기 위하여 모든 차동 수신기들 (802a, 802b 및 802c) 의 출력들을 모니터링하도록 트랜지션 검출 회로 (804) 및/또는 다른 로직을 포함할 수도 있으며, 클록 생성 회로는 검출된 위상 트랜지션들에 기초하여 수신 클록 신호 (808) 를 생성할 수도 있다.
3개 와이어들의 시그널링 상태들에서의 변경들은 신호 와이어들 (310a, 310b 및/또는 310c) 의 상이한 조합들에 대해 상이한 시간들에서 검출될 수도 있다. 시그널링 상태 변경들의 검출의 타이밍은, 발생한 시그널링 상태 변경의 타입에 따라 변할 수도 있다. 그러한 가변성의 결과는 도 8 의 단순화된 타이밍 차트 (850) 에 예시된다. 마커들 (822, 824 및 826) 은 트랜지션 검출 회로 (804) 에 제공된 차이 신호들 (810) 에서의 트랜지션들의 발생을 나타낸다. 마커들 (822, 824 및 826) 은 오직 예시의 명료화를 위해 타이밍 차트 (850) 에서 상이한 높이들을 할당받으며, 마커들 (822, 824 및 826) 의 상대적인 높이들은 클록 생성 또는 데이터 디코딩을 위해 사용된 전압 또는 전류 레벨들, 극성 또는 가중 값들에 대한 특정 관계를 나타내도록 의도되지 않는다. 타이밍 차트 (850) 는 3개 신호 와이어들 (310a, 310b 및 310c) 에 대한 위상 및 극성에서 송신된 심볼들과 연관된 트랜지션들의 타이밍의 영향을 예시한다. 타이밍 차트 (850) 에 있어서, 일부 심볼들 간의 트랜지션들은 심볼들이 신뢰성있게 캡처될 수도 있는 가변 캡처 윈도우들 (830a, 830b, 830c, 830d, 830e, 830f 및/또는 830g) (집합적으로 심볼 캡처 윈도우들 (830)) 을 발생시킬 수도 있다. 검출된 상태 변경들의 수 및 그 상대적인 타이밍은 클록 신호 (808) 에 대한 지터를 발생시킬 수 있다.
심볼 윈도우들 (830) 의 사이즈들에서의 가변성 및 지터는, 도 7 에 도시된 타이밍 다이어그램 (700) 에 예시된 바와 같이, 신호 와이어들 (310a, 310b 및 310c) 의 전기 특성들에 의해 부분적으로 야기될 수도 있다. C-PHY 통신 링크의 스루풋은 신호 트랜지션 시간들에서의 지속기간 및 가변성에 의해 영향을 받을 수도 있다. 예를 들어, 검출 회로들에서의 가변성은 전압 및 전류 소스들 및 동작 온도의 제조 프로세스 허용치들, 변동들 및 안정성에 의해 야기될 수도 있다. 더 높은 데이터 레이트들을 달성하기 위한 특정 장애물들은, 채널 대역폭, 및 디지털 신호들의 더 높은 주파수 컴포넌트들에 대한 그 증가된 영향에 기인가능하다. 예를 들어, 더 높은 주파수들의 감쇠는 신호 상승 및 하강 시간들에 영향을 줄 수 있다. 종래의 라인 구동기들에 있어서, 프리-엠퍼시스 회로들이 제공될 수도 있고, 이에 의해, 프리-엠퍼시스 회로들은 수신기에서의 트랜지션들의 검출을 증가시키도록 동작한다. 일부 프리-엠퍼시스 회로들은 트랜지션을 조기에 개시하거나 트랜지션을 늦게 종료함으로써 신호들의 타이밍에 영향을 줄 수도 있다. 다른 프리-엠퍼시스 회로들은 트랜지션들 동안 구동기에 의해 제공된 전류 플로우를 증가시킬 수도 있다.
도 9 는 특정 연속적인 심볼들 사이에서 제 1 시그널링 상태로부터 제 2 시그널링 상태로의 트랜지션들의 특정 예들을 나타내는 타이밍 차트들 (900 및 920) 을 포함한다. 타이밍 차트들 (900 및 920) 에서 예시된 시그널링 상태 트랜지션들은 예시 목적으로 선택되고, 다른 트랜지션들 및 트랜지션들의 조합들이 MIPI 연합 C-PHY 인터페이스에서 발생할 수 있다. 타이밍 차트들 (900 및 920) 은, 다중의 수신기 출력 트랜지션들이 와이어들의 트리오에 대한 신호 레벨들 간의 상승 및 하강 시간에서의 차이들로 인해 각각의 심볼 간격 경계에서 발생할 수도 있는 3와이어 3상 통신 링크의 예와 관련된다. 도 8 을 또한 참조하면, 제 1 타이밍 차트들 (900) 은 트랜지션 전후에 신호 와이어들 (310a, 310b 및 310c) (A, B, 및 C) 의 트리오의 시그널링 상태들을 예시하고, 제 2 타이밍 차트들 (920) 은, 신호 와이어들 (310a, 310b 및 310c) 사이의 차이들을 나타내는 차이 신호들 (810) 을 제공하는 차동 수신기들 (802a, 802b 및 802c) 의 출력들을 예시한다. 다수의 경우들에 있어서, 차동 수신기들 (802a, 802b 및 802c) 의 세트는 2개 신호 와이어들 (310a, 310b 및 310c) 에 대한 상이한 조합들을 비교함으로써 트랜지션들을 캡처하도록 구성될 수도 있다. 일 예에 있어서, 이들 차동 수신기들 (802a, 802b 및 802c) 은 그 개별 입력 전압들의 (예를 들어, 감산에 의한) 차이를 결정함으로써 출력들을 생성하도록 구성될 수도 있다.
타이밍 차트들 (900 및 920) 에 도시된 예들의 각각에 있어서, 초기 심볼 (-z) (516) (도 8 참조) 은 상이한 심볼로 트랜지션한다. 타이밍 차트들 (902, 904 및 906) 에 도시된 바와 같이, 신호 (A) 는 처음에 +1 상태이고, 신호 (B) 는 0 상태에 있고, 상태 (C) 는 -1 상태에 있다. 이에 따라, 차동 수신기 출력들에 대한 타이밍 차트들 (922, 932, 938) 에 도시된 바와 같이, 차동 수신기들 (802a, 802b) 은 처음에 +1 차이 (924) 를 측정하고, 차동 수신기 (802c) 는 -2 차이 (926) 를 측정한다.
타이밍 차트들 (902, 922) 에 대응하는 제 1 예에 있어서, 트랜지션은 심볼 (-z) (516) 로부터 심볼 (-x) (512) (도 8 참조) 로 발생하며, 여기서, 신호 (A) 는 -1 상태로 트랜지션하고 신호 (B) 는 +1 상태로 트랜지션하고 신호 (C) 는 0 상태로 트랜지션하면서, 차동 수신기 (802a) 는 +1 차이 (924) 로부터 -2 차이 (930) 로 트랜지션하고 차동 수신기 (802b) 는 +1 차이 (924, 928) 에 남아 있고, 차동 수신기 (802c) 는 -2 차이 (926) 로부터 +1 차이 (928) 로 트랜지션한다.
타이밍 차트들 (904, 932) 에 대응하는 제 2 예에 있어서, 트랜지션은 심볼 (-z) (516) 로부터 심볼 (+z) (506) 로 발생하며, 여기서, 신호 (A) 는 -1 상태로 트랜지션하고 신호 (B) 는 0 상태로 남아 있고 신호 (C) 는 +1 상태로 트랜지션하면서, 2개의 차동 수신기들 (802a 및 802b) 은 +1 차이 (924) 로부터 -1 차이 (936) 로 트랜지션하고 차동 수신기 (802c) 는 -2 차이 (926) 로부터 +2 차이 (934) 로 트랜지션한다.
타이밍 차트들 (906, 938) 에 대응하는 제 3 예에 있어서, 트랜지션은 심볼 (-z) (516) 로부터 심볼 (+x) (502) 로 발생하며, 여기서, 신호 (A) 는 +1 상태에 남아 있고 신호 (B) 는 -1 상태로 트랜지션하고 신호 (C) 는 0 상태로 트랜지션하면서, 차동 수신기 (802a) 는 +1 차이 (924) 로부터 +2 차이 (940) 로 트랜지션하고 차동 수신기 (802b) 는 +1 차이 (924) 로부터 -1 차이 (942) 로 트랜지션하고, 차동 수신기 (802c) 는 -2 차이 (926) 로부터 -1 차이 (942) 로 트랜지션한다.
이들 예들은 0, 1, 2, 3, 4 및 5 레벨들에 걸치는 차이 값들에서의 트랜지션들을 예시한다. 통상적인 차동 또는 단일단 직렬 송신기들을 위해 사용된 프리-엠퍼시스 기법들은 2 레벨 트랜지션들을 위해 개발되었으며, MIPI 연합 C-PHY 신호에 대해 사용되면 특정 역효과들을 도입할 수도 있다. 특히, 트랜지션들 동안 신호를 과도 구동하는 프리-엠퍼시스 회로는 1 또는 2 레벨들에 걸치는 트랜지션들 동안 오버슈트를 야기할 수도 있고, 오류 트리거들이 에지 감지 회로들에서 발생하게 할 수도 있다.
도 10 은 단일의 심볼 간격 (1002) 을 포함한 다중의 심볼 간격들의 오버레이로서 생성된 아이 패턴 (1000) 을 예시한다. 신호 트랜지션 영역 (1004) 은, 가변 신호 상승 시간들이 신뢰성있는 디코딩을 방지하는, 2개 심볼들 사이의 경계에서의 불확실성의 시간 주기를 나타낸다. 상태 정보는, 심볼이 안정되고 신뢰성있게 수신 및 디코딩될 수 있는 시간 주기를 나타내는 "아이 개구" 내의 아이 마스크 (1006) 에 의해 정의된 영역에서 신뢰성있게 결정될 수도 있다. 아이 마스크 (1006) 는 제로 크로싱이 발생하지 않는 영역을 마스킹 오프하며, 아이 마스크는, 제 1 신호 제로 크로싱을 뒤따르는 심볼 간격 경계에서 후속 제로 크로싱들의 영향으로 인해 다중의 클록킹을 방지하기 위해 디코더에 의해 사용된다.
신호의 주기적 샘플링 및 디스플레이의 개념은, 수신된 데이터에 나타나는 빈번한 트랜지션들을 이용하여 수신된 데이터-타이밍 신호를 재생성하는 클록-데이터 복원 회로를 사용하는 시스템들의 설계, 적응, 및 구성 동안 유용하다. 직렬화기/역직렬화기 (SERDES) 기술에 기초한 통신 시스템은, 아이 패턴 (1000) 이 아이 패턴 (1000) 의 아이 개구에 기초하여 데이터를 신뢰성있게 복원하기 위한 능력을 판단하기 위한 기반으로서 활용될 수 있는 시스템의 일 예이다.
3와이어 3상 인코더와 같은 M와이어 N상 인코딩 시스템은, 매 심볼 경계에서 적어도 하나의 트랜지션을 갖는 신호를 인코딩할 수도 있고, 수신기는 그 보장된 트랜지션들을 사용하여 클록을 복원할 수도 있다. 수신기는 심볼 경계에서의 제 1 신호 트랜지션 직전에 신뢰성있는 데이터를 요구할 수도 있고, 또한, 동일한 심볼 경계에 상관되는 다중의 트랜지션들의 임의의 발생들을 신뢰성있게 마스킹할 수 있어야 한다. 다중의 수신기 트랜지션들은, M 와이어들 (예를 들어, 와이어들의 트리오) 상에서 반송된 신호들 사이의 상승 및 하강 시간에서의 작은 차이들로 인해 그리고 수신된 신호 쌍들의 조합들 (예를 들어, 도 6 의 차동 수신기들 (802a, 802b 및 802c) 의 A-B, B-C, 및 C-A 출력들) 사이의 신호 전파 시간들에서의 작은 차이들로 인해 발생할 수도 있다.
도 11 은 C-PHY 3상 신호에 대해 생성된 아이 패턴 (1100) 의 일 예를 예시한다. 아이 패턴 (1100) 은 다중의 심볼 간격들 (1102) 의 오버레이로부터 생성될 수도 있다. 아이 패턴 (1100) 은 고정식 및/또는 심볼 독립형 트리거 (1130) 를 사용하여 생성될 수도 있다. 아이 패턴 (1100) 은 차동 수신기들 (802a, 802b, 802c), N상 수신기 회로 (도 8 참조) 에 의해 측정된 다중의 전압 레벨들에 기인할 수도 있는 증가된 수의 전압 레벨들 (1120, 1122, 1124, 1126, 1128) 을 포함한다. 그 예에 있어서, 아이 패턴 (1100) 은 차동 수신기들 (802a, 802b, 및 802c) 에 제공된 3와이어 3상 인코딩된 신호들에서의 가능한 트랜지션들에 대응할 수도 있다. 3개 전압 레벨들은 차동 수신기들 (802a, 802b, 및 802c) 로 하여금 포지티브 및 네거티브 극성들 양자 모두에 대해 강한 전압 레벨들 (1126, 1128) 및 약한 전압 레벨들 (1122, 1124) 을 생성하게 할 수도 있다. 통상적으로, 오직 하나의 신호 와이어 (310a, 310b 및 310c) 는 임의의 심볼에서 미구동되고, 차동 수신기들 (802a, 802b, 및 802c) 은 0 상태 (여기서, 0 볼트) 출력을 생성하지 않는다. 강한 레벨 및 약한 레벨과 연관된 전압들은 0 볼트 레벨에 대하여 균일하게 이격될 필요는 없다. 예를 들어, 약한 전압 레벨들 (1122, 1124) 은, 미구동 신호 와이어 (310a, 310b 및 310c) 에 의해 도달된 전압 레벨을 포함할 수도 있는 전압들의 비교를 나타낸다. 아이 패턴 (1100) 은, 데이터가 수신 디바이스에서 캡처될 때 신호들의 모든 3개 쌍들이 동시에 고려되기 때문에, 차동 수신기들 (802a, 802b, 및 802c) 에 의해 생성된 파형들을 중첩할 수도 있다. 차동 수신기들 (802a, 802b, 및 802c) 에 의해 생성된 파형들은 신호들의 3개 쌍들 (A-B, B-C, 및 C-A) 의 비교들을 나타내는 차이 신호들 (810) 을 나타낸다.
C-PHY 3상 디코더에서 사용된 구동기들, 수신기들 및 다른 디바이스들은, 3개 와이어들로부터 수신된 신호들 간의 상대적인 지연들을 도입할 수 있는 상이한 스위칭 특성들을 나타낼 수도 있다. 다중의 수신기 출력 트랜지션들은, 신호 와이어들 (310a, 310b, 310c) 의 트리오의 3개 신호들 사이의 상승 및 하강 시간에서의 작은 차이들로 인해 그리고 신호 와이어들 (310a, 310b, 310c) 로부터 수신된 신호들의 쌍들의 조합들 사이의 신호 전파 시간들에서의 작은 차이들로 인해, 각각의 심볼 간격 경계 (1108 및/또는 1114) 에서 관측될 수도 있다. 아이 패턴 (1100) 은 각각의 심볼 간격 경계 (1108 및 1114) 근처에서의 트랜지션에 있어서의 상대적인 지연으로서 상승 및 하강 시간들에서의 분산들을 캡처할 수도 있다. 상승 및 하강 시간들에서의 분산들은 3상 구동기들의 상이한 특성들에 기인할 수도 있다. 상승 및 하강 시간들에서의 차이들은 또한, 임의의 주어진 심볼에 대한 심볼 간격 (1102) 의 지속기간의 효과적인 단축 또는 연장을 발생시킬 수도 있다.
신호 트랜지션 영역 (1104) 은, 가변 신호 상승 시간들이 신뢰성있는 디코딩을 방지하는 시간 또는 불확실성의 주기를 나타낸다. 상태 정보는, 심볼이 안정되고 신뢰성있게 수신 및 디코딩될 수 있는 시간 주기를 나타내는 "아이 개구" (1106) 에서 신뢰성있게 결정될 수도 있다. 일 예에 있어서, 아이 개구 (1106) 는 신호 트랜지션 영역 (1104) 의 말단 (1112) 에서 시작하고 심볼 간격 (1102) 의 심볼 간격 경계 (1114) 에서 종료하도록 결정될 수도 있다. 도 11 에 도시된 예에 있어서, 아이 개구 (1106) 는 신호 트랜지션 영역 (1104) 의 말단 (1112) 에서 시작하고, 신호 와이어들 (310a, 310b, 310c) 의 시그널링 상태 및/또는 3개의 차동 수신기들 (802a, 802b 및 802c) 의 출력들이 다음 심볼을 반영하도록 변경하기 시작했을 때의 시간 (1116) 에서 종료하도록 결정될 수도 있다.
N상 인코딩을 위해 구성된 통신 링크 (220) 의 최대 속도는, 수신된 신호에 대응하는 아이 개구 (1106) 와 비교하여 신호 트랜지션 영역 (1104) 의 지속기간에 의해 제한될 수도 있다. 심볼 간격 (1102) 에 대한 최소 주기는, 예를 들어, 도 6 에 예시된 디코더 (600) 에서의 CDR 회로 (624) 와 연관된 엄격해진 설계 마진들에 의해 제약될 수도 있다. 상이한 시그널링 상태 트랜지션들은 2개 이상의 신호 와이어들 (310a, 310b 및/또는 310c) 에 대응하는 신호 트랜지션 시간들에서의 상이한 변동들과 연관될 수도 있고, 이에 의해, 수신 디바이스에서의 차동 수신기들 (802a, 802b 및 802c) 의 출력들이 심볼 간격 경계 (1108) 에 대하여 상이한 시간들 및/또는 레이트들에서 변경하게 하며, 이 심볼 간격 경계에서 차동 수신기들 (802a, 802b 및 802) 의 입력들이 변하기 시작한다. 지연 엘리먼트는 차동 수신기들 (802a, 802b 및 802c) 중 2개 이상의 차동 수신기들의 출력들에서의 수신된 신호 트랜지션 시간들에서의 가능한 큰 변동들을 수용하도록 CDR 회로 (624) 에서 제공될 수도 있다. 지연 엘리먼트는 도 8 에 예시된 트랜지션 검출 회로 (804) 와 같은 상태 변경 검출 회로 및/또는 도 8 에 도시된 클록 생성 회로 (806) 중 하나 이상에서 제공될 수도 있다. 일 예에 있어서, 지연 엘리먼트는 트랜지션 영역 (1104) 의 지속기간을 초과하는 최소 지연 주기를 가질 수도 있다. 이러한 지연 엘리먼트에 의해 제공된 최대 지연 시간은, 아이 개구 (1106) 가 닫힐 때의 시간 (1116) 을 넘어서 연장하지는 않을 수도 있다. 일부 경우들에 있어서, 지연 엘리먼트에 의해 제공된 최대 지연 시간은, 시간 간격 (1102) 의 종단에 대응하는 심볼 간격 경계 (1114) 에서 다음 심볼 간격의 시작을 넘어서 연장하지는 않을 수도 있다. 더 빠른 데이터 레이트들에서, 아이 개구 (1106) 는 심볼 간격 (1102) 과 비교하여 작게 될 수 있고, 심볼 트랜지션 가변성의 영향은 최대 심볼 송신 레이트의 결정 요인일 수도 있다.
임의의 단일 트랜지션의 지속기간은 신호 트랜지션 영역 (tΔJ) (1104) 의 전체 범위에 걸칠 가능성이 없는데, 왜냐하면 최소 가능한 신호 트랜지션 시간과 최대 가능한 트랜지션 시간이 단일의 심볼 트랜지션 동안 발생할 가능성이 없기 때문이다. 일 예에 있어서, 신호 트랜지션 영역 (1104) 은, 모든 가능한 심볼 트랜지션들에 대해, 차동 수신기 (802a, 802b, 또는 802c) 의 출력에서 검출된 제 1 제로 크로싱 (1110) 의 시간 및 차동 수신기 (802a, 802b, 또는 802c) 의 출력에서 검출된 신호 트랜지션 영역 (1104) 의 말단 (1112) 에서의 마지막 제로 크로싱의 시간에 의해 경계를 이룰 수도 있다. 차동 수신기 (802a, 802b 및 802c) 의 출력들에서 관측된 트랜지션 시간들은, 커넥터들 및/또는 신호 와이어들 (310a, 310b 또는 310c) 에서의 전압이 송신기에서의 구동기들 (308) 의 하나 이상의 입력들에서의 변경 이후 시그널링 상태에 도달하는데 걸린 시간들에 대응할 수도 있다.
최장의 가능한 트랜지션 시간은 신호 와이어들 및/또는 신호 와이어들 (310a, 310b 또는 310c) 중 하나 이상의 특성들 및 관련된 상태 트랜지션의 타입에 의해 결정될 수도 있다. 일 예에 있어서, 최장의 가능한 트랜지션 시간은 하나 이상의 신호들의 상승 또는 하강 시간에 의해 결정될 수도 있다. 상승 및 하강 시간들은 원래 및/또는 최종 상태들의 본성 및 전압 레벨들에 의해 결정될 수도 있다. 통상적으로, 최장의 가능한 트랜지션 시간은 능동적 구동 상태와 미구동 상태 간의 트랜지션에 대응한다.
신호 트랜지션 영역 (1104) 에 대한 tΔJ 의 하이 값은 CDR 회로 (624) 또는 클록 생성 회로 (806) 와 연관된 증가된 설계 어려움을 발생할 수 있다. 예를 들어, 클록 생성 회로 (806) 는 3 개의 차동 수신기 (802a, 802b 및 802c) 의 출력들의 제 1 제로 크로싱에 의해 트리거되는 지연 엘리먼트 또는 타이머를 채용할 수도 있다. 모든 3 개의 차동 수신기들 (802a, 802b 및 802c) 의 출력들의 상태는, 차동 수신기들 (802a, 802b 및 802c) 모두가 트랜지션 영역의 말단 (1112) 에 의해 정의될 수도 있는 그들의 최종 상태에 도달할 때까지 안전하게 샘플링되지 않을 수도 있다. 이에 따라, 타이머는, 바람직하게, 신호 트랜지션 영역 (1104) 의 말단 (1112) 직후에 만료할 수도 있으며, 그 때에, 클록 생성 회로 (806) 는 3개의 차동 수신기들 (802a, 802b 및 802c) 의 출력들을 샘플링하는데 사용되는 클록 에지를 출력할 수도 있다.
일부 디바이스들에 있어서, CDR 회로 (624) 에서의 지연 엘리먼트들은 제조 프로세스에서의 변동들, 회로 공급 전압, 및 다이 온도 (PVT) 변동에 의해 악영향을 받을 수 있고, 현저히 변하는 지연들을 생성할 수도 있다. 그러한 시스템들에 있어서, CDR 회로 (624) 의 공칭 동작 조건은 일반적으로, 최악의 경우의 PVT 영향들 하에서라도, 신호 트랜지션 영역 (1104) 의 말단 (1112) 이후에 그리고 다음 심볼로의 트랜지션 영역의 시작 이전에 클록 에지가 발생하는 것을 보장하기 위하여, 아이 개구 (1106) 의 중간 어딘가에서 클록 에지를 생성하기 위한 설계에 의해 설정된다. 신호 트랜지션 영역 (1104) 이 아이 개구 (1106) 와 비교하여 클 경우, 아이 개구 (1106) 내의 클록 에지를 보장하는 CDR 회로 (624) 를 설계함에 있어서 어려움이 발생할 수 있다. 예를 들어, 통상의 지연 엘리먼트는 모든 PVT 조건들에 걸쳐 2 의 인자만큼 변경하는 지연 값을 생성할 수도 있으며, 아이 개구 (1106) 는 조정 불가능한 지연 값이 선택될 수 있게 하기 위하여 신호 트랜지션 영역 (1104) 보다 커야만 한다.
일부 경우들에 있어서, 신호 트랜지션 영역 (1104) 의 지속기간은 송신 회로 (도 3 참조) 의 하나 이상의 구동기들 (308) 로의 입력에서의 변경과, 수신기 (도 6 참조) 의 차동 수신기들 (602) 의 출력들에서 관측되거나 예상된 대응하는 트랜지션들 간의 최대 타이밍에 기초하여 계산될 수도 있다. 다른 경우들에 있어서, 수정된 트랜지션 영역은, 모든 심볼 트랜지션들에 대해, 수신기들 (602) 중 하나의 출력에서의 제 1 트랜지션의 시간 (1118) 과 다른 수신기들 (602) 의 출력에서의 최종 트랜지션의 심볼 간격 (1102) 의 종료하는 심볼 간격 경계 (1114) 에 대응하는 시간 간의 최대 차이로서 수신기들 (602) 의 출력들에서 결정될 수도 있다.
C-PHY 3상 인터페이스들에 대한 시간 기반 등화
본 명세서에 개시된 특정 양태들에 따르면, 수신기에서 관측된 수평 아이 개구를 증가할 수도 있는 시간 기반 등화의 사용을 통해, 송신 인코딩 지터가 감소될 수도 있고 링크 성능이 개선될 수도 있다. 일부 예들에 있어서, 본 명세서에 개시된 특정 양태들에 따라 적응된 3상 송신기는 트리오에서의 모든 와이어들로 하여금 심볼들 간의 각각의 트랜지션에서 짧은 시간 주기 동안 공통 전압이도록 강제할 수도 있다.
시간 기반 등화는, 예컨대, 진폭 기반 채널 등화 접근법들을 포함하는 다른 기법들보다 지터에 대한 더 낮은 전력 솔루션들을 제공할 수 있다. 예를 들어, 프리-엠퍼시스 방식들은 더 큰 스윙들을 획득하기 위해 소스 저항을 감소시킬 수도 있고, 디-엠퍼시스 (de-emphasis) 방식들은 신호 스윙을 감속하기 위해 출력 패드들에 대한 경합을 도입하고, 송신된 신호에서의 직류 (DC) 컴포넌트를 디-엠퍼시스할 수도 있다. 프리-엠퍼시스 및 디-엠퍼시스 방식들은, 송신 채널에서의 반향들을 증가시킬 수 있는 송신기 임피던스를 변경할 수도 있다. 본 명세서에 개시된 바와 같은 시간 기반 등화의 사용은 송신기 임피던스를 변경하지 않은 채로 유지하고, 프리-엠퍼시스 또는 디-엠퍼시스 회로들을 활성화하는 신호들의 패턴들을 검출하는데 필요한 프로세싱 오버헤드로부터 발생할 수 있는 데이터 송신 경로에 레이턴시를 부가하는 것을 회피시킨다.
도 12 는 C-PHY 인터페이스 상에서의 3개 심볼들 (1210, 1212, 1214) 의 송신과 연관된 타이밍을 예시하는 단순화된 타이밍 다이어그램 (1200) 이다. 타이밍 다이어그램 (1200) 은, 특히, 제 2 심볼 (1212) 과 연관된 트랜지션들을 예시한다. 제 1 심볼 (1210) 과 제 2 심볼 (1212) 간의 제 1 트랜지션은 시간 (1220) 에서 시작하고, 3개의 이용가능한 전압 레벨들 (1202, 1204, 및 1206) 사이의 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 각각의 신호 와이어 상에서의 시그널링 상태에서의 트랜지션을 수반한다. 제 2 심볼 (1212) 과 제 3 심볼 (1214) 간의 제 2 트랜지션은 시간 (1222) 에서 시작하고, 중간-레벨 전압 레벨 (1204) 과 고 전압 레벨 (1202) 사이의 시그널링 상태에서의 트랜지션들을 수반한다. 하나의 신호 와이어 (310a) 는 제 2 트랜지션 동안 저 전압 레벨 (1206) 에 남아 있다. 제 1 트랜지션과 제 2 트랜지션 사이의 시간 스팬은 일 심볼 간격 (1208) 에 대응할 수도 있다. 본 명세서에서 논의된 바와 같이, 제 1 트랜지션에 대응하는 트랜지션 간격 (1216) 은 제 2 트랜지션과 연관된 트랜지션 간격 (1218) 과는 지속기간에서 상이할 수도 있다.
도 13 은 본 명세서에 개시된 특정 양태들에 따라 적응된 C-PHY 인터페이스 상에서의 3개 심볼들 (1310, 1312, 1314) 의 송신과 연관된 타이밍을 예시하는 단순화된 타이밍 다이어그램 (1300) 이다. 타이밍 다이어그램 (1300) 은 제 2 심볼 (1312) 과 연관된 2개의 트랜지션들을 예시한다. 제 1 심볼 (1310) 과 제 2 심볼 (1312) 간의 제 1 트랜지션은 심볼 시작부 (1320) 에 대응하는 시간에서 시작하고, 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 시그널링 상태들에 대응하는 3개의 이용가능한 전압 레벨들 (1302, 1304, 및 1306) 사이의 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 각각의 신호 와이어 상에서의 시그널링 상태에서의 트랜지션을 발생한다. 제 2 심볼 (1312) 과 제 3 심볼 (1314) 의 시작부 (1322) 간의 제 2 트랜지션은 중간-레벨 전압 레벨 (1304) 과 고 전압 레벨 (1302) 사이의 시그널링 상태에서의 트랜지션들을 발생한다. 하나의 신호 와이어 (310a) 는 제 2 트랜지션 이후 저 전압 레벨 (1306) 에 남아 있다. 제 1 트랜지션과 제 2 트랜지션 사이의 시간 스팬은 일 심볼 간격 (1308) 에 대응할 수도 있다.
이 예에 있어서, C-PHY 인터페이스는 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 각각으로 하여금 송신된 심볼들 간의 트랜지션들의 시작부에서 또는 그 근처에서 시작하는 미리결정된 시간 간격 동안 미리정의된 중간 또는 공통 전압 레벨이도록 강제하도록 적응될 수도 있다. 일부 예들에 있어서, 중간 또는 공통 전압 레벨은 중간-레벨 전압 레벨 (1304) 에 대응할 수도 있다. 미리정의된 중간 또는 공통 전압 레벨은, 3개의 신호 와이어들 (310a, 310b, 310c) 중 하나 이상이 중간 또는 공통 전압 레벨로부터, 시그널링 상태들을 나타내는 3개 전압 레벨들 (1302, 1304, 1306) 중 하나로 구동되는데 요구된 시간에 기초하여 선택될 수도 있다. 트랜지션 신호 (1324) 는 트랜지션 간격 동안 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 구동을 제어하기 위해 제공될 수도 있다. 예시된 바와 같이, 트랜지션 신호 (1324) 는, 각각의 심볼 (1310, 1312, 1314) 의 시작부 (1320, 1322) 에서 활성인 펄스들 (1326, 1328) 을 포함한다. 각각의 펄스 (1326, 1328) 는, 3개의 신호 와이어들 (310a, 310b, 및 310c) 의 각각으로 하여금 도시된 예의 미리정의된 중간 또는 공통 전압 레벨에 도달할 수 있게 하도록 계산될 수도 있는 지속기간 (tCOM) (1316) 을 가질 수도 있으며, 미리정의된 중간 또는 공통 전압 레벨은 중간-레벨 전압 레벨 (1304) 과 일치한다. 펄스 (1326) 의 하강 에지에 대응할 수도 있는 시간 (1330) 에서, 3개의 신호 와이어들 (310a, 310b, 310c) 의 각각은 현재 심볼 (1310, 1312, 1314) 에 의해 정의된 전압 레벨 (1302, 1304, 1306) 로 구동된다. 이러한 방식으로, 모든 트랜지션들은, 미리정의된 중간 또는 공통 전압 레벨로부터 3개의 전압 레벨들 (1302, 1304, 및 1306) 각각으로 트랜지션하는데 요구된 시간들이 등화되거나 실질적으로 등화될 때 정렬될 수도 있다.
트랜지션 신호 (1324) 상의 펄스들 (1326, 1328) 은 심볼 간격 (1308) 에 비해 짧은 지속기간 (1316) 을 가질 수도 있다. 예를 들어, 펄스들 (1326, 1328) 의 지속기간 (1316) 은 50 피코초 또는 75 피코초일 수도 있는 한편, 심볼 송신 시간은 400 피코초일 수도 있다. 일부 예들에 있어서, 펄스들 (1326, 1328) 은, 심볼 간격 (1308) 의 지속기간의 25% 로 제한되거나 그 미만인 지속기간 (1316) 을 가질 수도 있다. 펄스 (1326, 1328) 의 종료 시, 각각의 신호 와이어 (310a, 310b, 및 310c) 은, 송신을 위한 다음 심볼 (1312, 1314) 에 의해 정의된 상태로 트랜지션한다.
트랜지션 신호 (1324) 는, C-PHY 인터페이스 상에서 데이터 레이트를 제어하는 송신 클록의 주기와 매칭하는 주기를 가질 수도 있다. 펄스 지속기간 (1316) 은, 예를 들어, 지연 엘리먼트를 사용하여 제어되거나 구성되거나 튜닝될 수도 있다. 펄스 지속기간 (1316) 은 심볼들 간의 최적화된 트랜지션 시간을 획득하도록 제어되거나 구성되거나 튜닝될 수도 있으며, 여기서, 최적화는, 수신기에서 이용가능한 캡처 윈도우를 위태롭게 하는 양만큼 총 트랜지션 시간을 증가하는 일없이 지터가 최소화될 경우에 달성될 수도 있다. 송신된 신호들에 대한 하나의 효과는, 3개의 차동 신호 쌍들 (A-B, B-C, A-C) 모두에 대한 제로 크로싱들이 각각의 심볼 (1310, 1312, 1314) 의 시작부 및 말단에서 동일한 값으로 수렴할 수도 있다는 점이다. 따라서, 송신된 신호에서의 인코딩 지터가 감소되고, 수신기에서의 수평 아이 개구가 증가된다.
도 14 는 본 명세서에 개시된 특정 양태들에 따라 적응되는 C-PHY 3상 인터페이스에서의 라인 구동기를 예시한 단순화된 다이어그램 (1400) 이다. 3상 인코더 (1402) 는 풀업 신호 (1404) 및 풀다운 신호 (1406) 를 제공하도록 구성될 수도 있다. 신호 트랜지션 영역 (1104) (도 11 참조) 외부에서의 동작에 있어서, 고 풀업 신호 (1404) 는 제 1 신호 와이어 (310a, 310b, 또는 310c) 가 고 전압 레벨 (1302) 로 구동되게 하는 한편, 고 풀다운 신호 (1406) 는 제 2 신호 와이어 (310a, 310b, 또는 310c) 가 저 전압 레벨 (1306) 로 구동되게 한다. 풀업 신호 (1404) 및 풀다운 신호 (1406) 양자 모두가 저 로직 상태에 있을 경우, 대응하는 신호 와이어 (310a, 310b, 또는 310c) 는 플로팅하거나 또는 중간-레벨 전압 레벨 (1304) 로 풀링된다.
본 명세서에 개시된 특정 양태들에 따르면, 풀업 신호 (1404) 및 풀다운 신호 (1406) 는 멀티플렉서들 (1410 및 1412) 과 같은 게이팅 또는 선택 로직에 제공될 수도 있다. 게이팅 또는 선택 로직은, 도 13 에 예시된 트랜지션 신호 (1324) 에 대응할 수도 있는 트랜지션 신호 (1408) 에 의해 제어될 수도 있다. 저 로직 상태에 있을 경우, 트랜지션 신호 (1408) 는 멀티플렉서들 (1410, 1412) 로 하여금 각각 PU 신호 (1414) 및 PD 신호 (1416) 로서 풀업 신호 (1404) 및 풀다운 신호 (1406) 를 라인 구동기 회로 (1418) 에 전달하게 할 수도 있다. 고 로직 상태에 있을 경우, 트랜지션 신호 (1408) 는 멀티플렉서들 (1410, 1412) 로 하여금 PU 신호 (1414) 및 PD 신호 (1416) 양자에 고 로직 상태를 제공하게 할 수도 있다. 결과적으로, 트랜지스터들 (1422 및 1424) 은 턴온되고, 라인 구동기 회로 (1418) 의 출력 (1420) 은 중간-레벨 전압 레벨 (1304) 을 향해 능동적으로 구동된다. 일부 경우들에 있어서, 트랜지션 신호에 응답하는 전용 트랜지스터들 (도시 안됨) 이 라인 구동기 회로 (1418) 의 출력을 공통 전압 레벨로 구동하도록 사용될 수도 있다. 그러한 경우들에 있어서, 공통 전압은 선택가능하고/하거나 가변일 수도 있고, 중간-레벨 전압 레벨 (1304) 과는 상이할 수도 있다.
도 15 는 본 명세서에 개시된 하나 이상의 기능들을 수행하도록 구성될 수도 있는 프로세싱 회로 (1502) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시한 개념 다이어그램 (1500) 이다. 본 개시의 다양한 양태들에 따르면, 본 명세서에 개시된 바와 같은 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합은 프로세싱 회로 (1502) 를 사용하여 구현될 수도 있다. 프로세싱 회로 (1502) 는 하드웨어 및 소프트웨어 모듈들의 일부 조합에 의해 제어되는 하나 이상의 프로세서들 (1504) 을 포함할 수도 있다. 프로세서들 (1504) 의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSP들), 필드 프로그래밍가능 게이트 어레이들 (FPGA들), 프로그래밍가능 로직 디바이스들 (PLD들), 상태 머신들, 시퀀서들, 게이트형 로직, 이산 하드웨어 회로들, 및 본 개시 전반에 걸쳐 설명된 다양한 기능을 수행하도록 구성된 다른 적합한 하드웨어를 포함한다. 하나 이상의 프로세서들 (1504) 은, 특정 기능들을 수행하고 그리고 소프트웨어 모듈들 (1516) 중 하나에 의해 구성, 증강, 또는 제어될 수도 있는 특수화된 프로세서들을 포함할 수도 있다. 하나 이상의 프로세서들 (1504) 은 초기화동안 로딩되는 소프트웨어 모듈들 (1516) 의 조합을 통해 구성되고, 동작 동안 하나 이상의 소프트웨어 모듈들 (1516) 을 로딩 또는 언로딩함으로써 추가로 구성될 수도 있다.
예시된 예에 있어서, 프로세싱 회로 (1502) 는, 버스 (1510) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1510) 는 프로세싱 회로 (1502) 의 특정 어플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1510) 는 하나 이상의 프로세서들 (1504) 및 저장부 (1506) 를 포함하는 다양한 회로들을 함께 링크시킨다. 저장부 (1506) 는 메모리 디바이스들 및 대용량 저장 디바이스들을 포함할 수도 있고, 본 명세서에서 컴퓨터 판독가능 매체들 및/또는 프로세서 판독가능 매체들로서 지칭될 수도 있다. 버스 (1510) 는 또한 타이밍 소스들, 타이머들, 주변기기들, 전압 레귤레이터들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다. 버스 인터페이스 (1508) 는 버스 (1510) 와 하나 이상의 트랜시버들 (1512) 간에 인터페이스를 제공할 수도 있다. 트랜시버 (1512) 는 프로세싱 회로에 의해 지원되는 각각의 네트워킹 기술을 위해 제공될 수도 있다. 일부 경우들에 있어서, 다중의 네트워킹 기술들은 트랜시버 (1512) 에서 발견된 회로부 또는 프로세싱 모듈들 중 일부 또는 전부를 공유할 수도 있다. 각각의 트랜시버 (1512) 는 송신 매체 상으로 다양한 다른 장치와 통신하는 수단을 제공한다. 장치의 본성에 의존하여, 사용자 인터페이스 (1518) (예컨대, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있고, 직접 또는 버스 인터페이스 (1508) 를 통해 버스 (1510) 에 통신가능하게 커플링될 수도 있다.
프로세서 (1504) 는 버스 (1510) 를 관리하는 것 및 저장부 (1506) 를 포함할 수도 있는 컴퓨터 판독가능 매체에 저장된 소프트웨어의 실행을 포함할 수도 있는 일반적인 프로세싱을 책임질 수도 있다. 이와 관련하여, 프로세서 (1504) 를 포함하는 프로세싱 회로 (1502) 가 본 명세서에 개시된 방법들, 기능들 및 기법들 중 임의의 것을 구현하는데 사용될 수도 있다. 저장부 (1506) 는, 소프트웨어를 실행할 경우, 프로세서 (1504) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있고, 소프트웨어는 본 명세서에 개시된 방법들 중 임의의 방법을 구현하도록 구성될 수도 있다.
프로세싱 회로 (1502) 에서의 하나 이상의 프로세서들 (1504) 은 소프트웨어를 실행할 수도 있다. 소프트웨어는, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션 언어, 또는 기타 등등으로서 지칭되든 아니든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 어플리케이션들, 소프트웨어 어플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능물들, 실행 스레드들, 절차들, 함수들, 알고리즘들 등을 의미하도록 넓게 해석될 것이다. 소프트웨어는 저장부 (1506) 에 또는 외부 컴퓨터 판독가능 매체에 컴퓨터 판독가능한 형태로 상주할 수도 있다. 외부 컴퓨터 판독가능 매체 및/또는 저장부 (1506) 는 비-일시적인 컴퓨터 판독가능 매체를 포함할 수도 있다. 비-일시적인 컴퓨터 판독가능 매체는, 예로서, 자기 저장 디바이스 (예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립), 광학 디스크 (예를 들어, 컴팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD)), 스마트 카드, 플래시 메모리 디바이스 (예를 들어, "플래시 드라이브", 카드, 스틱, 또는 키 드라이브), 랜덤 액세스 메모리 (RAM), ROM, PROM, 소거가능 PROM (EPROM), EEPROM, 레지스터, 착탈가능 디스크, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적합한 매체를 포함한다. 컴퓨터 판독가능 매체 및/또는 저장부 (1506) 는 또한, 예로서, 반송파, 송신선, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적합한 매체를 포함할 수도 있다. 컴퓨터 판독가능 매체 및/또는 저장부 (1506) 는 프로세싱 회로 (1502) 에, 프로세서 (1504) 에, 프로세싱 회로 (1502) 외부에 상주할 수도 있거나, 또는 프로세싱 회로 (1502) 를 포함하는 다중의 엔터티들에 걸쳐 분산될 수도 있다. 컴퓨터 판독가능 매체 및/또는 저장부 (1506) 는 컴퓨터 프로그램 제품에서 구현될 수도 있다. 예로서, 컴퓨터 프로그램 제품은 패키징 재료들에 컴퓨터 판독가능 매체를 포함할 수도 있다. 당업자는 전체 시스템에 부과된 전체 설계 제약들 및 특정 어플리케이션에 의존하여 본 개시 전반에 걸쳐 제시되는 설명된 기능을 최상으로 구현할 수 있는 방법을 인식할 것이다.
저장부 (1506) 는, 본 명세서에서 소프트웨어 모듈들 (1516) 로서 지칭될 수도 있는 로딩가능한 코드 세그먼트들, 모듈들, 어플리케이션들, 프로그램들 등에서 유지되고 및/또는 조직되는 소프트웨어를 유지할 수도 있다. 소프트웨어 모듈들 (1516) 의 각각은, 프로세싱 회로 (1502) 상에 설치되거나 로딩되고 하나 이상의 프로세서들 (1504) 에 의해 실행될 경우, 하나 이상의 프로세서들 (1504) 의 동작을 제어하는 런타임 이미지 (1514) 에 기여하는 명령들 및 데이터를 포함할 수도 있다. 실행될 경우, 특정 명령들은 프로세싱 회로 (1502) 가 본 명세서에서 설명된 특정 방법들, 알고리즘들 및 프로세스들에 따라 기능들을 수행하게 할 수도 있다.
소프트웨어 모듈들 (1516) 의 일부는 프로세싱 회로 (1502) 의 초기화 동안 로딩될 수도 있고, 이들 소프트웨어 모듈들 (1516) 은 본 명세서에 개시된 다양한 기능들의 수행을 가능하게 하도록 프로세싱 회로 (1502) 를 구성할 수도 있다. 예를 들어, 일부 소프트웨어 모듈들 (1516) 은 프로세서 (1504) 의 내부 디바이스들 및/또는 로직 회로들 (1522) 을 구성할 수도 있고, 트랜시버 (1512), 버스 인터페이스 (1508), 사용자 인터페이스 (1518), 타이머들, 수학적 코프로세서들 등과 같은 외부 디바이스들로의 액세스를 관리할 수도 있다. 소프트웨어 모듈들 (1516) 은, 인터럽트 핸들러들 및 디바이스 구동기들과 상호작용하고 그리고 프로세싱 회로 (1502) 에 의해 제공된 다양한 리소스들로의 액세스를 제어하는 제어 프로그램 및/또는 오퍼레이팅 시스템을 포함할 수도 있다. 리소스들은 메모리, 프로세싱 시간, 트랜시버 (1512) 로의 액세스, 사용자 인터페이스 (1518) 등을 포함할 수도 있다.
프로세싱 회로 (1502) 의 하나 이상의 프로세서들 (1504) 은 다기능적일 수도 있고, 이에 의해, 소프트웨어 모듈들 (1516) 의 일부는 상이한 기능들 또는 동일한 기능의 상이한 인스턴스들을 수행하도록 로딩 및 구성된다. 하나 이상의 프로세서들 (1504) 은 추가로, 예를 들어, 사용자 인터페이스 (1518), 트랜시버 (1512) 및 디바이스 구동기들로부터의 입력들에 응답하여 개시된 백그라운드 태스크들을 관리하도록 적응될 수도 있다. 다수의 기능들의 수행을 지원하기 위해, 하나 이상의 프로세서들 (1504) 은 멀티태스킹 환경을 제공하도록 구성될 수도 있고, 이에 의해, 복수의 기능들의 각각은, 필요하거나 요구되는 바에 따라, 하나 이상의 프로세서들 (1504) 에 의해 서비스되는 태스크들의 세트로서 구현된다. 일 예에 있어서, 멀티태스킹 환경은 상이한 태스크들 사이에서 프로세서 (1504) 의 제어를 전달하는 시간공유 프로그램 (1520) 을 사용하여 구현될 수도 있고, 이에 의해, 각각의 태스크는, 임의의 미해결의 동작들의 완료시 및/또는 인터럽트와 같은 입력에 응답하여, 하나 이상의 프로세서들 (1504) 의 제어를 시간공유 프로그램 (1520) 으로 리턴한다. 태스크가 하나 이상의 프로세서들 (1504) 의 제어를 가질 경우, 프로세싱 회로는 제어 태스크와 연관된 기능에 의해 어드레싱되는 목적들을 위해 효과적으로 특수화된다. 시간공유 프로그램 (1520) 은 오퍼레이팅 시스템, 라운드-로빈 기반으로 제어를 전송하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들 (1504) 의 제어를 할당하는 기능, 및/또는 하나 이상의 프로세서들 (1504) 의 제어를 핸들링 기능에 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동식 메인 루프를 포함할 수도 있다.
도 16 은 C-PHY 3상 인터페이스 상에서의 통신의 방법의 플로우 차트 (1600) 이다.
블록 1602 에서, 심볼들의 시퀀스가 3와이어 인터페이스 상에서의 송신을 위해 생성되거나 그렇지 않으면 제공될 수도 있다. 심볼들의 시퀀스에서의 각각의 심볼은 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의할 수도 있다. 각각의 와이어는 각각의 심볼의 송신 동안 3와이어 인터페이스의 다른 와이어들과는 상이한 전압 상태에 있다.
블록 1604 에서, 3와이어 인터페이스의 모든 와이어들이 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 공통 전압 상태로 구동될 수도 있다. 공통 전압 상태가 3와이어 인터페이스의 각각의 와이어에 대해 정의된 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓일 수도 있다.
블록 1604 에서, 3와이어 인터페이스의 각각의 와이어는 미리결정된 지연 이후 제 2 송신된 심볼에 따라 구동될 수도 있다. 일 예에 있어서, 3와이어 인터페이스의 모든 와이어들은 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션의 시작부에서 시작하는 미리결정된 시간 간격 동안 공통 전압 상태로 구동될 수도 있으며, 여기서, 미리결정된 지연은 미리결정된 시간 간격에 대응한다. 미리결정된 시간 간격이 경과하였을 경우, 3와이어 인터페이스는 제 2 송신된 심볼에 대응하는 시그널링 상태를 가정할 수도 있다.
일 예에 있어서, 3개 전압 상태들은 제 1 전압 상태, 제 1 전압 상태보다 큰 제 2 전압 상태, 및 제 1 전압 상태와 제 2 전압 상태 사이에 놓인 중간-레벨 전압 상태를 포함한다. 공통 전압 상태는 제 1 전압 상태와 제 2 전압 상태 사이에 놓일 수도 있다. 일부 경우들에 있어서, 공통 전압 상태는 중간-레벨 전압 상태일 수도 있다.
일부 경우들에 있어서, 트랜지션 신호에 제공될 펄스들의 지속기간은 프로그래밍가능 지연 엘리먼트 등을 사용하여 선택될 수도 있다. 트랜지션 신호에서의 펄스들의 지속기간은, 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 경계에서 신호 불확실성이 존재하는 시간 간격에 기초하여 선택 또는 결정될 수도 있다. 시간 간격은 도 11 에 예시된 신호 트랜지션 영역 (1104) 에 대응할 수도 있다. 트랜지션 신호는, 펄스가 연속적인 심볼들 사이의 각각의 트랜지션에서 발생하도록 생성될 수도 있다. 트랜지션 신호는 3와이어 인터페이스의 모든 와이어들이 각각의 펄스의 지속기간 동안 공통 전압 상태로 구동되게 할 수도 있다. 펄스들의 지속기간은, 신호 불확실성이 존재하는 시간 간격을 최소화하고 그리고 3와이어 인터페이스 상의 인코딩 지터를 감소하기 위하여 선택 및/또는 조정될 수도 있다. 일 예에 있어서, 트랜지션 신호는, 3와이어 인터페이스의 2개 이상의 와이어들이 현재 심볼에 의해 정의된 상태로부터 다음 심볼에 의해 정의된 상태로 트랜지션하기 시작하는 시간에서의 차이들을 최소화할 수도 있다.
일부 경우들에 있어서, 펄스는 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 제공될 수도 있다. 펄스는 미리결정된 지연에 대응하는 지속기간을 가질 수도 있다. 3와이어 인터페이스의 모든 와이어들은 펄스의 지속기간 동안 공통 전압 상태를 향해 구동될 수도 있다. 일 예에 있어서, 펄스는 적어도 50 피코초의 지속기간을 가질 수도 있다. 다른 예에 있어서, 펄스는 75 피코초 미만의 지속기간을 가질 수도 있다. 일부 예들에 있어서, 펄스는, 심볼이 3와이어 인터페이스 상에서 송신되는 심볼 간격의 25% 미만인 지속기간을 가질 수도 있다.
다양한 예들에 있어서, 3상 신호의 위상 시프트된 버전들은, 3상 신호가 3와이어 인터페이스의 각각의 와이어 상에서 상이한 위상으로 송신되도록, 3와이어 인터페이스 상에서 동시에 송신될 수도 있다. 일부 경우들에 있어서, 3상 신호의 위상 시프트된 버전은, 각각의 와이어 상에서 송신된 위상 시프트된 버전이 3와이어 인터페이스의 다른 와이어들의 각 와이어 상에서 송신된 위상 시프트된 버전으로부터 120도 위상 시프트되도록, 3와이어 인터페이스의 각각의 와이어 상에서 송신된다.
도 17 은 프로세싱 회로 (1702) 를 채용하는 장치 (1700) 에 대한 하드웨어 구현의 단순화된 예를 예시한 다이어그램이다. 프로세싱 회로는 통상적으로, 마이크로 프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함할 수도 있는 프로세서 (1716) 를 갖는다. 프로세싱 회로 (1702) 는 버스 (1720) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1720) 는 프로세싱 회로 (1702) 의 특정 어플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1720) 는 프로세서 (1716), 모듈들 또는 회로들 (1704, 1706 및 1708), 커넥터들 또는 와이어들 (1714) 상으로 통신하도록 구성가능한 라인 구동기 회로들 (1712), 및 컴퓨터 판독가능 저장 매체 (1718) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (1720) 는 또한, 당업계에 널리 공지되고 따라서 어떠한 추가로 설명되지 않을 타이밍 소스들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다.
프로세서 (1716) 는 컴퓨터 판독가능 저장 매체 (1718) 상에 저장된 소프트웨어의 실행을 포함한 일반 프로세싱을 책임진다. 소프트웨어는, 프로세서 (1716) 에 의해 실행될 경우, 프로세싱 회로 (1702) 로 하여금 임의의 특정 장치에 대해 상기 설명된 다양한 기능들을 수행하게 한다. 프로세서 판독가능 저장 매체 (1718) 는 또한, 데이터 레인들 및 클록 레인들로서 구성될 수도 있는 커넥터들 또는 와이어들 (1714) 상으로 송신된 심볼들로부터 디코딩된 데이터를 포함하여, 소프트웨어를 실행할 경우 프로세서 (1716) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있다. 프로세싱 회로 (1702) 는 모듈들 (1704, 1706 및 1708) 중 적어도 하나를 더 포함한다. 모듈들 (1704, 1706 및 1708) 은 컴퓨터 판독가능 저장 매체 (1718) 에 상주/저장된, 프로세서 (1716) 에서 구동하는 소프트웨어 모듈들, 프로세서 (1716) 에 커플링된 하나 이상의 하드웨어 모듈들, 또는 이들의 일부 조합일 수도 있다. 모듈들 (1704, 1706 및/또는 1708) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일부 조합을 포함할 수도 있다.
일 구성에 있어서, 장치 (1700) 는 C-PHY 3상 인터페이스 상으로의 데이터 통신을 위해 구성될 수도 있다. 장치 (1700) 는 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하도록 구성되는 모듈 및/또는 회로 (1704), 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하도록 구성되는 신호 강제 모듈 및/또는 회로 (1706), 제 2 송신된 심볼에 따라 3와이어 인터페이스의 각각의 와이어를 구동하도록 구성되는 모듈 및/또는 회로 (1708), 및 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 트랜지션 신호에서의 펄스들을 제공하도록 구성되는 모듈 및/또는 회로 (1710) 를 포함할 수도 있다.
개시된 프로세스들에 있어서의 단계들의 특정 순서 또는 계위는 예시적인 접근법들의 예시임이 이해된다. 설계 선호도들에 기초하여, 프로세스들에 있어서의 단계들의 특정 순서 또는 계위가 재배열될 수도 있음이 이해된다. 추가로, 일부 단계들은 결합되거나 생략될 수도 있다. 첨부한 방법 청구항들은 다양한 단계들의 엘리먼트들을 샘플 순서로 제시하며, 제시된 특정 순서 또는 계위로 한정되도록 의도되지 않는다.
상기 설명은 당업자로 하여금 본 명세서에서 설명된 다양한 양태들을 실시할 수 있도록 제공된다. 이들 양태들에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본 명세서에서 나타낸 양태들로 한정되도록 의도되지 않지만, 랭귀지 청구항들과 부합하는 충분한 범위를 부여받아야 하며, 여기서, 단수로의 엘리먼트들에 대한 언급은 명확하게 그렇게 서술되지 않으면 "하나 및 단지 하나만" 을 의미하도록 의도되지 않고 오히려 "하나 이상" 을 의미하도록 의도된다. 명확하게 달리 서술되지 않으면, 용어 "일부" 는 하나 이상을 지칭한다. 당업자에게 공지되어 있거나 나중에 공지되게 되는 본 개시 전반에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들은 본 명세서에 참조로 명백히 통합되고 청구항들에 의해 포함되도록 의도된다. 더욱이, 본 명세서에 개시된 어떤 것도, 그러한 개시가 청구항들에 명시적으로 기재되는지 여부에 무관하게 공중에 전용되도록 의도되지 않는다. 어떠한 청구항 엘리먼트도, 그 엘리먼트가 어구 "~를 위한 수단" 을 사용하여 명백하게 기재되지 않는다면 수단 플러스 기능으로서 해석되지 않아야 한다.

Claims (30)

  1. 데이터 통신의 방법으로서,
    3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하는 단계로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하고, 상기 3와이어 인터페이스의 모든 와이어들은 각각의 심볼의 송신 동안 서로 상이한 전압 상태들에 있는, 상기 심볼들의 시퀀스를 제공하는 단계;
    제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 상기 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하는 단계; 및
    미리결정된 지연 이후 상기 제 2 송신된 심볼에 따라 상기 3와이어 인터페이스의 각각의 와이어를 구동하는 단계를 포함하는, 데이터 통신의 방법.
  2. 제 1 항에 있어서,
    상기 3개 전압 상태들은 제 1 전압 상태, 상기 제 1 전압 상태보다 큰 제 2 전압 상태, 및 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인 중간-레벨 전압 상태를 포함하고,
    상기 공통 전압 상태는 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인, 데이터 통신의 방법.
  3. 제 2 항에 있어서,
    상기 공통 전압 상태는 상기 중간-레벨 전압 상태인, 데이터 통신의 방법.
  4. 제 1 항에 있어서,
    상기 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 펄스를 제공하는 단계로서, 상기 펄스는 상기 미리결정된 지연에 대응하는 지속기간을 갖는, 상기 펄스를 제공하는 단계를 더 포함하고,
    상기 3와이어 인터페이스의 모든 와이어들은 상기 펄스의 지속기간 동안 상기 공통 전압 상태로 구동되는, 데이터 통신의 방법.
  5. 제 4 항에 있어서,
    상기 펄스는 적어도 50 피코초의 지속기간을 갖는, 데이터 통신의 방법.
  6. 제 4 항에 있어서,
    상기 펄스는 75 피코초 미만의 지속기간을 갖는, 데이터 통신의 방법.
  7. 제 4 항에 있어서,
    상기 펄스는, 심볼이 상기 3와이어 인터페이스 상에서 송신되는 심볼 간격의 25% 미만인 지속기간을 갖는, 데이터 통신의 방법.
  8. 제 1 항에 있어서,
    3상 신호의 3개의 위상 시프트된 버전들은, 상기 3상 신호가 상기 3와이어 인터페이스의 각각의 와이어 상에서 상이한 위상으로 송신되도록, 상기 3와이어 인터페이스 상에서 동시에 송신되는, 데이터 통신의 방법.
  9. 제 1 항에 있어서,
    트랜지션 신호에서 제공될 펄스들의 지속기간을 결정하는 단계로서, 상기 펄스들의 지속기간은, 상기 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 경계에서 신호 불확실성이 존재하는 시간 간격에 기초하는, 상기 펄스들의 지속기간을 결정하는 단계; 및
    펄스가 상기 연속적인 심볼들 사이의 각각의 트랜지션에서 발생하도록 상기 트랜지션 신호를 생성하는 단계를 더 포함하고,
    상기 3와이어 인터페이스의 모든 와이어들은 상기 펄스들의 지속기간 동안 상기 공통 전압 상태로 구동되고,
    상기 펄스들의 지속기간은, 신호 불확실성이 존재하는 시간 간격을 최소화하고 그리고 상기 3와이어 인터페이스 상의 인코딩 지터를 감소하기 위하여 조정되는, 데이터 통신의 방법.
  10. 3와이어 인터페이스 상으로 통신하도록 적응된 장치로서,
    상기 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하는 수단으로서, 상기 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하는 심볼들을 생성하는 인코딩 회로를 포함하고, 상기 3와이어 인터페이스의 모든 와이어들은 각각의 심볼의 송신 동안 서로 상이한 전압 상태들에 있는, 상기 심볼들의 시퀀스를 제공하는 수단;
    제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 상기 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하는 수단; 및
    미리결정된 지연 이후 상기 제 2 송신된 심볼에 따라 상기 3와이어 인터페이스의 각각의 와이어를 구동하는 수단을 포함하는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  11. 제 10 항에 있어서,
    상기 3개 전압 상태들은 제 1 전압 상태, 상기 제 1 전압 상태보다 큰 제 2 전압 상태, 및 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인 중간-레벨 전압 상태를 포함하고,
    상기 공통 전압 상태는 상기 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓인, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  12. 제 10 항에 있어서,
    상기 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 펄스를 제공하는 수단으로서, 상기 펄스는 상기 미리결정된 지연에 대응하는 지속기간을 갖는, 상기 펄스를 제공하는 수단을 더 포함하고,
    상기 3와이어 인터페이스의 각각의 와이어는 상기 펄스의 지속기간 동안 상기 공통 전압 상태로 구동되는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  13. 제 12 항에 있어서,
    상기 펄스는 적어도 50 피코초의 지속기간을 갖는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  14. 제 12 항에 있어서,
    상기 펄스는 75 피코초 미만의 지속기간을 갖는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  15. 제 12 항에 있어서,
    상기 펄스는, 심볼이 상기 3와이어 인터페이스 상에서 송신되는 심볼 간격의 25% 미만인 지속기간을 갖는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  16. 제 10 항에 있어서,
    3상 신호의 3개의 위상 시프트된 버전들은, 상기 3상 신호가 상기 3와이어 인터페이스의 각각의 와이어 상에서 상이한 위상으로 송신되도록, 상기 3와이어 인터페이스 상에서 동시에 송신되는, 3와이어 인터페이스 상으로 통신하도록 적응된 장치.
  17. 데이터 통신을 위한 장치로서,
    3와이어 버스에 커플링된 복수의 라인 구동기들;
    상기 3와이어 버스 상에서 송신될 심볼들의 시퀀스를 제공하도록 구성된 인코더로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 3와이어 버스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하고, 상기 3와이어 버스의 모든 와이어들은 각각의 심볼의 송신 동안 서로 상이한 전압 상태들에 있는, 상기 인코더; 및
    프로세싱 시스템을 포함하고,
    상기 프로세싱 시스템은,
    상기 복수의 라인 구동기들로 하여금 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 상기 3와이어 버스의 모든 와이어들을 공통 전압 상태로 구동하게 하는 것으로서, 상기 공통 전압 상태는 상기 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓인, 상기 공통 전압 상태로 구동하게 하고; 그리고
    상기 복수의 라인 구동기들로 하여금 미리결정된 지연 이후 상기 제 2 송신된 심볼에 따라 상기 3와이어 버스의 각각의 와이어를 구동하게 하도록
    구성되는, 데이터 통신을 위한 장치.
  18. 제 17 항에 있어서,
    상기 3개 전압 상태들은 제 1 전압 상태, 상기 제 1 전압 상태보다 큰 제 2 전압 상태, 및 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인 중간-레벨 전압 상태를 포함하고,
    상기 공통 전압 상태는 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인, 데이터 통신을 위한 장치.
  19. 제 17 항에 있어서,
    상기 프로세싱 시스템은,
    트랜지션 신호에서 제공될 펄스들의 지속기간을 결정하는 것으로서, 상기 펄스들의 지속기간은, 상기 3와이어 버스 상에서 송신된 연속적인 심볼들 사이의 경계에서 신호 불확실성이 존재하는 시간 간격에 기초하여 결정되는, 상기 펄스들의 지속기간을 결정하고; 그리고
    펄스가 상기 3와이어 버스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 발생하도록 상기 트랜지션 신호를 생성하도록
    구성되고,
    상기 3와이어 버스의 모든 와이어들은 상기 펄스들의 지속기간 동안 상기 공통 전압 상태로 구동되고,
    상기 펄스들의 지속기간은, 신호 불확실성이 존재하는 시간 간격을 최소화하고 그리고 상기 3와이어 버스 상의 인코딩 지터를 감소하기 위하여 조정되는, 데이터 통신을 위한 장치.
  20. 제 17 항에 있어서,
    상기 프로세싱 시스템은,
    상기 3와이어 버스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 펄스를 제공하는 것으로서, 상기 펄스는 상기 미리결정된 지연에 대응하는 지속기간을 갖는, 상기 펄스를 제공하도록 구성되고,
    상기 3와이어 버스의 모든 와이어들은 상기 펄스의 지속기간 동안 상기 공통 전압 상태로 구동되는, 데이터 통신을 위한 장치.
  21. 제 20 항에 있어서,
    상기 펄스는 적어도 50 피코초의 지속기간을 갖는, 데이터 통신을 위한 장치.
  22. 제 20 항에 있어서,
    상기 펄스는 75 피코초 미만의 지속기간을 갖는, 데이터 통신을 위한 장치.
  23. 제 20 항에 있어서,
    상기 펄스는, 심볼이 상기 3와이어 버스 상에서 송신되는 심볼 간격의 25% 미만인 지속기간을 갖는, 데이터 통신을 위한 장치.
  24. 제 17 항에 있어서,
    3상 신호의 3개의 위상 시프트된 버전들은, 상기 3상 신호가 상기 3와이어 버스의 각각의 와이어 상에서 상이한 위상으로 송신되도록, 상기 3와이어 버스 상에서 동시에 송신되는, 데이터 통신을 위한 장치.
  25. 프로세서 판독가능 저장 매체로서,
    인코더로 하여금 3와이어 인터페이스 상에서 송신될 심볼들의 시퀀스를 제공하게 하는 것으로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 3와이어 인터페이스의 각각의 와이어에 대한 3개 전압 상태들 중 하나를 정의하고, 상기 3와이어 인터페이스의 모든 와이어들은 각각의 심볼의 송신 동안 서로 상이한 전압 상태들에 있는, 상기 심볼들의 시퀀스를 제공하게 하고;
    복수의 라인 구동기들로 하여금 제 1 송신된 심볼로부터 제 2 송신된 심볼로의 트랜지션 동안 미리결정된 시간 간격 동안 상기 3와이어 인터페이스의 모든 와이어들을 공통 전압 상태로 구동하게 하는 것으로서, 상기 공통 전압 상태는 상기 3개 전압 상태들 중 2개의 전압 상태들 사이에 놓인, 상기 공통 전압 상태로 구동하게 하고; 그리고
    상기 복수의 라인 구동기들로 하여금 상기 미리결정된 시간 간격이 경과한 이후 상기 제 2 송신된 심볼에 따라 상기 3와이어 인터페이스의 각각의 와이어를 구동하게 하기 위한
    코드를 포함하는, 프로세서 판독가능 저장 매체.
  26. 제 25 항에 있어서,
    상기 3개 전압 상태들은 제 1 전압 상태, 상기 제 1 전압 상태보다 큰 제 2 전압 상태, 및 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인 중간-레벨 전압 상태를 포함하고,
    상기 공통 전압 상태는 상기 제 1 전압 상태와 상기 제 2 전압 상태 사이에 놓인, 프로세서 판독가능 저장 매체.
  27. 제 25 항에 있어서,
    트랜지션 신호에서 제공될 펄스들의 지속기간을 결정하는 것으로서, 상기 펄스들의 지속기간은, 상기 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 경계에서 신호 불확실성이 존재하는 시간 간격에 기초하는, 상기 펄스들의 지속기간을 결정하고; 그리고
    펄스가 상기 연속적인 심볼들 사이의 각각의 트랜지션에서 발생하도록 상기 트랜지션 신호를 생성하도록 신호 생성 회로를 구성하기 위한
    코드를 더 포함하고,
    상기 3와이어 인터페이스의 모든 와이어들은 상기 펄스들의 지속기간 동안 상기 공통 전압 상태로 구동되고,
    상기 펄스들의 지속기간은, 신호 불확실성이 존재하는 시간 간격을 최소화하고 그리고 상기 3와이어 인터페이스 상의 인코딩 지터를 감소하기 위하여 조정되는, 프로세서 판독가능 저장 매체.
  28. 제 25 항에 있어서,
    상기 인코더에 커플링된 신호 생성 로직으로 하여금 상기 3와이어 인터페이스 상에서 송신된 연속적인 심볼들 사이의 각각의 트랜지션에서 펄스를 제공하게 하기 위한 코드로서, 상기 펄스는 상기 미리결정된 시간 간격에 대응하는 지속기간을 갖는, 상기 펄스를 제공하게 하기 위한 코드를 더 포함하고,
    상기 3와이어 인터페이스의 모든 와이어들은 상기 펄스의 지속기간 동안 상기 공통 전압 상태로 구동되는, 프로세서 판독가능 저장 매체.
  29. 제 28 항에 있어서,
    상기 펄스는 적어도 50 피코초의 지속기간을 갖는, 프로세서 판독가능 저장 매체.
  30. 제 28 항에 있어서,
    상기 펄스는 75 피코초 미만의 지속기간을 갖는, 프로세서 판독가능 저장 매체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220081938A (ko) * 2020-12-09 2022-06-16 주식회사 블라썸테크놀로지 Mipi c-phy 심볼 디코딩 시스템 및 방법
KR102513739B1 (ko) * 2021-10-26 2023-03-27 주식회사 블라썸테크놀로지 Mipi d-phy 고속 송신기의 이퀄라이징 시스템

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9231790B2 (en) 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
FR3046475B1 (fr) 2016-01-04 2018-01-12 Laoviland Experience Procede d'assistance a la manipulation d'au moins n variables de traitement graphique d'images
US9722822B1 (en) * 2016-03-04 2017-08-01 Inphi Corporation Method and system using driver equalization in transmission line channels with power or ground terminations
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
US10742390B2 (en) * 2016-07-13 2020-08-11 Novatek Microelectronics Corp. Method of improving clock recovery and related device
KR101921119B1 (ko) 2016-07-19 2018-12-06 주식회사 지엠케이 비동기 디지털 통신 모듈
US10419246B2 (en) * 2016-08-31 2019-09-17 Qualcomm Incorporated C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration
TW201830940A (zh) * 2017-02-08 2018-08-16 陳淑玲 三線式傳輸的穿戴裝置
US10560290B2 (en) * 2018-01-08 2020-02-11 Dell Products L.P. Information handling system half unit interval equalization
US10313068B1 (en) 2018-04-24 2019-06-04 Qualcomm Incorporated Signal monitoring and measurement for a multi-wire, multi-phase interface
US10333690B1 (en) 2018-05-04 2019-06-25 Qualcomm Incorporated Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface
US10263766B1 (en) 2018-06-11 2019-04-16 Qualcomm Incorporated Independent pair 3-phase eye sampling circuit
US10454725B1 (en) * 2018-09-27 2019-10-22 Qualcomm Incorporated C-PHY receiver equalization
KR20210050193A (ko) 2019-10-28 2021-05-07 삼성전자주식회사 출력 드라이버 및 이를 구비하는 반도체 메모리 장치
US11240077B2 (en) 2019-10-29 2022-02-01 Qualcomm Incorporated C-PHY half-rate wire state encoder and decoder
US11463233B2 (en) 2020-05-21 2022-10-04 Qualcomm Incorporated Unit interval jitter improvement in a C-PHY interface
US11545980B1 (en) * 2021-09-08 2023-01-03 Qualcomm Incorporated Clock and data recovery for multi-phase, multi-level encoding
CN114866098B (zh) * 2022-07-04 2022-10-11 奉加微电子（昆山）有限公司 串行发射机及其前馈均衡电路的压降补偿电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US8996740B2 (en) * 2012-06-29 2015-03-31 Qualcomm Incorporated N-phase polarity output pin mode multiplexer
US9172426B2 (en) 2013-03-07 2015-10-27 Qualcomm Incorporated Voltage mode driver circuit for N-phase systems
US9137008B2 (en) 2013-07-23 2015-09-15 Qualcomm Incorporated Three phase clock recovery delay calibration
US9276731B2 (en) 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
US9369237B2 (en) 2013-08-08 2016-06-14 Qualcomm Incorporated Run-length detection and correction
US9215063B2 (en) 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
US9473291B2 (en) * 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
US10015027B2 (en) * 2014-10-22 2018-07-03 Micron Technology, Inc. Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220081938A (ko) * 2020-12-09 2022-06-16 주식회사 블라썸테크놀로지 Mipi c-phy 심볼 디코딩 시스템 및 방법
KR102513739B1 (ko) * 2021-10-26 2023-03-27 주식회사 블라썸테크놀로지 Mipi d-phy 고속 송신기의 이퀄라이징 시스템

Also Published As

Publication number Publication date
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EP3326340A1 (en) 2018-05-30

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