KR101921119B1 - 비동기 디지털 통신 모듈 - Google Patents

Abstract

본 발명의 일 실시예에 따르는 디지털 송신 모듈은, 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서, 상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부 및 상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함할 수 있고, 본 발명의 다른 실시예에 따르는 디지털 수신 모듈은 호스트 장치와 연결 가능한 클라이언트 장치에 구비되는 디지털 수신 모듈에 있어서, 상기 호스트 장치로부터 전압 펄스를 인가받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부 상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부 및 상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 호스트 장치의 클락 신호와 동기화된 클락을 생성하는 클락 동기화부를 포함 할 수 있다.

Description

비동기 디지털 통신 모듈{ASYNCHRONOUS DIGITAL COMMUNICATION MODULE}

본 발명은 비동기 직렬 통신(Asynchronous Serial Communication) 등에 활용되는 디지털 통신 모듈에 관한 것이다.

내장된 디지털 시스템은 일반적으로 다른 디바이스와 비동기 직렬 통신(Asynchronous Serial Communication)을 수행하게 된다. 전기 통신과 컴퓨터 과학 분야에서 일반적으로 직렬 통신은 통신 채널이나 컴퓨터 버스를 거쳐 한 번에 하나의 비트 단위로 데이터를 연속적으로 전송하는 과정을 의미한다. 이러한 직렬 통신에서 데이터가 계속되어 전송되면 수신단의 디바이스로서는 각 비트를 구별할 방법이 필요하게 된다.

이처럼 데이터 비트를 복구하고자 할 때 데이터의 시간적 위치를 알리기 위해 전송선을 이용하여 동기 신호를 동시에 보내는 방법을 활용되며, 이를 동기 방식의 통신이라고 한다.

동기 방식의 경우 동기화 신호를 위한 별도의 회선이 요구되기 때문에, 단순히 데이터 신호만 전송하는 비동기 방식의 전송 방식보다 회로 구성이 복잡하며, 출시 제품의 가격이 상승한다는 문제점이 발생한다.

일반적인 비동기 직렬 통신 방식에서는 송신단과 수신단 사이에 디지털 신호 전송을 위한 단일 전력선만이 존재하며, 동기화를 위한 클럭(clock)신호는 전송되지 않는다. 이 경우 수신단은 독자적인 클럭 신호를 이용하여 데이터 복구를 수행하기 때문에 송신단 클럭과 수신단 클럭의 미세한 차이 만으로도 전체 디지털 시스템의 오류가 발생하게 된다.

이처럼 디지털 펄스 신호 파형이 시간 축 상으로 흐트러지는 현상을 지터(jitter)라고 한다. 예를 들어서 가장 일반적인 비동기 직렬 통신방식 중의 하나인 UART(Universal Asynchronous serial Receiver and Transmitter) 방식에서는 송신단에서 지터 문제를 고려 할 때 클럭 신호의 오차는 수% 이내여야 한다고 알려져 있다.

이와 같이 비동기 직렬 통신에서 송신단과 수신단의 클럭 오차를 일정범위 이내로 유지하기 위해서는 각 송신단과 수신단에서 동일한 crystal oscillator 등을 사용하여야 한다. 하지만 내장된 디지털 시스템에 이러한 별도의 소자를 부가하는 것은 통신 시스템의 가격을 상승시켜 설계상의 부담이 발생한다.

상기와 같은 문제를 해결하기 위한 몇몇 방법으로 종래에 존재했던 맨채스터 코드(Manchester code), 바이폴라 코드(biopolar code) 등이 있다. 맨채스터 코드의 경우 주기 중 rising edge와 falling edge를 측정하여 디지털 신호를 인코딩 하는 방식이며, 바이폴라 코드는 1이 반복해서 인코딩 되는 경우 low와 high를 반복해서 인코딩 하는 방식이다.

맨채스터 코드의 경우 매 비트마다 low와 high 반복해서 출력해야 하기 대역폭의 손해를 감수해야 하며, 바이폴라 코드의 경우 0이 연속해서 인코딩되는 경우 앞서 말한 지터가 발생한다는 문제점이 생긴다.

따라서 비동기 직렬 통신 방식에 있어, 송신단 클럭 신호의 비트 레이트(bit rate)를 고려하여 데이터와 함께 클럭 신호를 효율적으로 인코딩하고, 수신단은 이를 효과적으로 디코딩하고 상기 클락을 복원하여 클락 동기화를 수행하는 새로운 방법이 요구된다.

본 발명이 해결하려는 기술적 과제는 호스트 장치가 클라이언트 장치와 비동기 직렬 통신을 수행하는 경우, 디지털 비트를 전압 펄스로 효율적으로 인코딩하는 방법 및 그 방법이 적용된 모듈을 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 호스트 장치가 클라이언트 장치와 비동기 직렬 통신을 수행하기 위해 디지털 비트를 전압 펄스로 인코딩하는 경우, 호스트 장치의 비트 레이트를 고려하여, 상기 디지털 비트를 인코딩하는 방법 및 그 방법이 적용된 모듈을 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 호스트 장치와 클라이언트 장치가 상기 인코딩 방법을 이용하여 비동기 직렬 통신을 수행하는 경우, 호스트 장치가 인코딩한 전압 펄스를 클라이언트 장치가 디코딩하는 방법 및 그 방법이 적용된 모듈을 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 호스트 장치와 클라이언트 장치가 상기 인코딩 방법을 이용하여 비동기 직렬 통신을 수행하는 경우 호스트 장치가 제공한 클락 신호를 클라이언트 장치가 복원하고, 클락 동기화를 수행하는 방법 및 그 방법이 적용된 모듈을 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 상기 인코딩 방법이 적용된 호스트 장치와 상기 디코딩 방법이 적용된 클라이언트 장치가 구성하는 반 이중(Half-duplex) 방식의 비동기 직렬 통신 시스템을 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 상기 인코딩 방법에 의해 인코딩 된 전압 펄스를 클라이언트 장치가 AC 커플링(Coupling) 기법을 이용하여 효율적으로 디코딩하는 방법 및 그 방법이 적용된 모듈을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 디지털 송신 모듈은, 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서, 상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부 및 상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되, 상기 전압 인코더부는 상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 제 1 전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시킬 수 있다.

상기 디지털 송신 모듈은 요구되는 비트 레이트(bit rate)에 따라 상기 T1 내지 T4의 시간을 조절하는 신호 변조부를 더 포함 할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 디지털 송신 모듈은 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서, 기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부 및 기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되, 기 전압 인코더 부는 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 감소시키고, 상기 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 감소시키고, T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시킬 수 있다.

상기 디지털 송신 모듈은 요구되는 비트 레이트(bit rate)에 따라 상기 T1 내지 T4의 시간을 조절하는 신호 변조부를 더 포함할 수 있다.

상기 신호 변조부는 상기 디지털 비트(bit rate)가 변하는 경우, 상기 계단 함수의 단계 수 N을 결정할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 디지털 송신 모듈은 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서, 상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부 및 상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되, 상기 전압 인코더부는상기 디지털 비트가 1이고 상기 디지털 비트의 다음 디지털 비트가 1인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 상기 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하거나, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 상기 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 1이고 상기 다음 디지털 비트가 1 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지 할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 디지털 수신 모듈은, 호스트 장치와 연결 가능한 클라이언트 장치에 구비되는 디지털 수신 모듈에 있어서, 상기 호스트 장치로부터 전압 펄스를 인가받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부, 상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부 및 상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 호스트 장치의 클락 신호와 동기화된 클락을 생성하는 클락 동기화부를 포함 할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 디지털 송수신 모듈은, 반 이중 디지털 통신 장치에 구비되는 디지털 송수신 모듈에 있어서, 상기 반 이중 디지털 통신 장치가 송신 모드 동작을 하는 경우, 디지털 비트를 인코딩하여 전압 펄스를 생성하고, 상기 전압 펄스를 다른 반 이중 디지털 통신 장치로 전송하는 송신단 및 상기 반 이중 디지털 통신 장치가 수신 모드 동작을 하는 경우, 상기 다른 반 이중 디지털 통신 장치로부터 전압 펄스를 제공 받아 디지털 비트를 디코딩하여 상기 반 이중 디지털 통신 장치에 제공하고, 클락 동기화를 수행하는 수신단을 포함하되,상기 송신단은, 상기 반 이중 디지털 통신 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부 및 상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 다른 반 이중 디지털 통신 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하고, 상기 수신단은, 상기 다른 반 이중 디지털 통신 장치로부터 상기 단일 전력선을 통해 전압 펄스를 제공받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부, 상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부 및 상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 다른 반 이중 디지털 통신장치의 클락과 동기화된 클락을 생성하는 클락 동기화부를 포함하고, 상기 전압 인코더부는 상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시킬 수 있다.

상기와 같은 본 발명을 이용하면, 별도의 고성능 소자를 사용하지 않고도 호스트 장치가 클락 신호를 참조하여 디지털 비트를 인코딩하고 이를 이용하여 현재 연결되어 있는 클라이언트 장치와 디지털 통신을 수행 할 수 있는 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 별도의 고성능 소자를 사용하지 않고도 클라이언트 장치가 호스트 장치로부터 전송되는 디지털 비트를 디코딩 할 수 있는 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 별도의 고성능 소자를 사용하지 않고도, 클라이언트 장치가 호스트 장치의 클락 신호를 복원하고, 호스트 장치의 클락 신호와 클락 동기화를 수행 할 수 있는 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 종래 존재하는 다양한 비동기 디지털 비트 인코딩 방법에 비해, 통신에 사용되는 전력 소모가 줄어들어 보다 효율적인 디지털 통신이 가능한 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 종래 존재하는 다양한 비동기 디지털 비트 인코딩 방법에 비해, 디지털 통신의 에러율(error rate)이 줄어들어 보다 효율적인 디지털 통신이 가능한 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 호스트 장치가 클락 신호의 비트 레이트에 변화에 따라 전압 펄스를 용이하게 변형하여, 전력 소모를 조절하고, 디지털 통신에서 발생하는 에러율(error rate)을 낮출 수 있는 효과가 존재한다.

상기와 같은 본 발명을 이용하면, 호스트 장치와 클라이언트 장치가 반 이중 방식(half-duplex)을 통해 효과적으로 비동기 직렬 통신을 수행 할 수 있는 효과가 존재한다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해 될 수 있을 것이다.

도 1은 본 발명의 일 실시예인 디지털 송신 모듈과 또 다른 실시예인 디지털 수신 모듈을 이용한 호스트 장치 및 클라이언트 장치의 디지털 통신 시스템을 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예인 디지털 송신 모듈과 또 다른 실시예인 디지털 수신 모듈을 이용한 디지털 통신 시스템을 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예인 디지털 송신 모듈을 설명하기 위한 블록 구성도이다.
도 4는 본 발명의 몇몇 실시예들에서 디지털 송신 모듈로부터 디지털 수신 모듈로 전송되는 전압 펄스 및 임펄스 성분을 설명하기 위한 타이밍도이다.
도 5a는 도 3에 도시된 전압 인코더부를 보다 자세하게 설명하기 위한 회로도이다.
도 5b는 전압 인코더부의 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.
도 6은 본 발명의 몇몇 실시예들에서 전압 펄스 및 임펄스 성분을 이용한 디지털 통신을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 몇몇 실시예들에서 전압 펄스 및 임펄스 성분을 이용한 디지털 통신에 발생하는 문제점을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 몇몇 실시예들에서 디지털 송신 모듈로부터 디지털 수신 모듈로 전송되는 전압 펄스 및 임펄스 성분의 다른 실시예를 설명하기 위한 타이밍도이다.
도 9는 본 발명의 몇몇 실시예에 따라 전압 인코더부가 데이터 비트 0과 1을 전압 펄스로 인코딩한 결과를 설명하기 위한 타이밍도이다.
도 10a와 도 10b는 도 9의 도시된 전압 펄스의 타이밍도를 보다 자세히 설명하기 위한 타이밍도이다.
도 11은 도 3에 도시된 전압 인코더부의 또 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.
도 12는 본 발명의 몇몇 실시예들에서 디지털 송신 모듈로부터 디지털 수신 모듈로 전송되는 전압 펄스 및 임펄스 성분의 또 다른 실시예를 설명하기 위한 타이밍도이다.
도 13은 본 발명의 몇몇 실시예에 따라 디지털 송신 모듈이 도 12에 도시된 전압 펄스 및 임펄스 성분을 생성하는 방법을 설명하기 위한 타이밍도이다.
도 14는 도 3에 도시된 전압 인코더부의 또 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.
도 15는 본 발명의 일 실시예에 따른 디지털 수신 모듈을 설명하기 위한 블록 구성도이다.
도 16a는 도 15에 도시된 임펄스 추출부가 임펄스 성분을 추출하도록 하는 구성요소의 실시예를 설명하기 위한 회로도이다.
도 16b는 도 4의 임펄스 성분 신호를 추출하는 임펄스 추출부를 설명하기 위한 타이밍도이다.
도 16c는 도 8의 임펄스 성분 신호를 추출하는 임펄스 추출부를 설명하기 위한 타이밍도이다.
도 17은 도 15에 도시된 임펄스 추출부가 임펄스 성분을 이용하여 임펄스 신호를 생성하도록 하는 구성요소를 설명하기 위한 회로도이다.
도 18a는 임펄스 추출부가 임펄스 성분을 이용하여 임펄스 신호를 생성하는 실시예를 설명하기 위한 타이밍도이다.
도 18b는 임펄스 추출부가 임펄스 성분을 이용하여 임펄스 신호를 생성하는 다른 실시예를 설명하기 위한 타이밍도이다.
도 19a는 전압 디코더부가 임펄스 신호를 이용하여 디지털 비트를 디코딩하는 방법을 설명하기 위한 타이밍도이다.
도 19b는 전압 디코더부가 임펄스 신호를 이용하여 디지털 비트를 디코딩하는 다른 방법을 설명하기 위한 타이밍도이다.
도 20a은 도 15에 도시된 클락 동기화부가 임펄스 신호를 이용하여 동기화 신호(Syn_CLK)를 생성하고, 클라이언트 클락과 동기화를 수행하게 하는 회로도이다.
도 20b는 도 20a에 따라 생성된 클락 동기화 신호(Syn_CLK)의 타이밍도이다.
도 20c는 클락 동기화부(230)가 임펄스 신호를 이용하여 동기화 신호(를 생성하고, 클라이언트 클락과 동기화를 수행하게 하는 다른 회로도이다.
도 20d는 도 20c에 따라 생성된 클락 동기화 신호의 타이밍도이다.
도 21은 클락 동기화부가 클락 동기화 신호를 이용하여 클라이언트 클락 신호를 생성하는 방법을 설명하기 위한 타이밍도이다.
도 22은 도 15에 도시된 데이터 샘플링부(240)가 샘플링 데이터를 출력하는 방법을 설명하기 위한 타이밍도이다.
도 23은 본 발명의 몇몇 실시예에 따라, 디지털 송신 모듈과 디지털 수신 모듈이 비동기 직렬 통신을 수행하는 방법을 설명하기 위한 타이밍도이다.
도 24은 본 발명의 몇몇 다른 실시예에 따라, 디지털 송신 모듈과 디지털 수신 모듈이 비동기 직렬 통신을 수행하는 다른 방법을 설명하기 위한 타이밍도이다.
도 25a는 신호 변조부가 전압 펄스의 인코딩 형태를 제어하는 방법을 설명하기 위한 타이밍도이다.
도 25b는 신호 변조부가 전압 펄스의 인코딩 형태를 제어하는 방법을 설명하기 위한 다른 타이밍도이다.
도 25c는 신호 변조부가 전압 펄스의 인코딩 형태를 제어하는 방법을 설명하기 위한 다른 타이밍도이다.
도 26은 본 발명의 몇몇 실시예에 따라, 신호 변조부가 송신 디지털 데이터의 비트 레이트에 따라 전압 펄스의 인코딩 형태를 제어하는 방법을 설명하기 위한 타이밍도이다.
도 27은 신호 변조부에 따라 전압 펄스의 형태가 변하는 경우, 임펄스 추출부가 이를 감지하는 구성요소를 설명하기 위한 회로도이다.
도 28a는 본 발명의 몇몇 실시예에 따라 전압 인코더부가 데이터 비트를 전압 펄스로 인코딩한 다른 결과를 설명하기 위한 타이밍도이다.
도 28b는 본 발명의 몇몇 실시예에 따라 전압 인코더부가 데이터 비트를 전압 펄스로 인코딩한 다른 결과를 설명하기 위한 다른 타이밍도이다.
도 29는 도 28a 및 도 28b의 방법에 따라 전압 인코더부가 데이터 비트를 전압 펄스로 인코딩한 결과를 설명하기 위한 타이밍도이다.
도 30은 본 발명의 몇몇 다른 실시예에 따라, 디지털 송신 모듈과 디지털 수신 모듈이 비동기 직렬 통신을 수행하는 다른 방법을 설명하기 위한 타이밍도이다.
도 31는 본 발명의 일 실시예인 디지털 송신 모듈과 또 다른 실시예인 디지털 수신 모듈을 이용한 호스트 장치 및 클라이언트 장치의 반 이중 디지털 통신 시스템을 설명하기 위한 개략도이다.
도 32는 본 발명의 일 실시예인 디지털 송수신 모듈간의 반 이중 디지털 통신 시스템을 설명하기 위한 개략도이다.
도 33은 본 발명의 일 실시예인 디지털 송수신 모듈을 설명하기 위한 블록 구성도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.

명세서에서 사용되는 "포함한다 (comprises)" 및/또는 "포함하는 (comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

이하, 본 발명에 대하여 첨부된 도면에 따라 보다 상세히 설명한다.

본 명세서에서 호스트 장치란 자체 전원을 통해 동작하는 전자 장치를 의미한다. 호스트 장치는 디지털 통신을 위해 구비되는 클락을 포함하는 전자장치이다. 클라이언트 장치란 상기 호스트 장치에 전기적으로 연결되어 다양한 기능을 수행하는 장치를 의미한다. 클라이언트 장치는 자체 클락을 구비할 수 있으나, 클라이언트 장치의 특성상 필수적 구성요소는 아니다.

호스트 장치는 개인용 컴퓨터, 노트북, 테블릿 컴퓨터 등을 포함하는 컴퓨팅 디바이스, 스마트폰, MP3 플레이어, PMP 등을 포함하는 모바일 디바이스를 포함하지만 이에 한정되는 것은 아니다.

클라이언트 장치는 상기 컴퓨팅 디바이스 또는 모바일 디바이스에 연결되는 이어폰, 헤드폰, 헤드셋 등을 포함하나 이에 한정되는 것은 아니며 상기 컴퓨팅 디바이스가 될 수도 있다.

도 1은 본 발명의 일 실시예인 디지털 송신 모듈과 또 다른 실시예인 디지털 수신 모듈을 이용한 호스트 장치(10) 및 클라이언트 장치(20)의 디지털 통신 시스템을 설명하기 위한 개략도이다.

본 발명의 몇몇 실시예에서 호스트 장치(10)는 클라이언트 장치(20)와 디지털 통신을 수행한다. 본 발명의 이해를 돕기 위해, 호스트 장치(10)가 클라이언트 장치(20)로 디지털 데이터를 전송하는 단 방향 통신을 예로 들어 설명한다. 하지만 이러한 데이터 흐름의 방향은 이에 한정되는 것이 아니다. 자체 클락(clock)을 구비하는 클라이언트 장치(20)라면 클라이언트 장치(20)로부터 호스트 장치(10)로 본 발명의 실시예에 따라 디지털 데이터를 전송하는 것이 가능하다.

호스트 장치(10)와 클라이언트 장치(20)는 비동기 직렬 통신 방식을 이용하여 디지털 통신을 수행한다. 따라서 호스트 장치(10)와 클라이언트 장치 (20)는 디지털 비트를 전송하는 전력선(30)외에 클락 동기화(clock) 신호를 전송하는 전력선에 의해 연결되지 않는다.

본 발명에서 호스트 장치(10)와 클라이언트 장치(20)는 전력선(30)의 전압 펄스(Vline) 전압 레벨을 이용하여 디지털 통신을 수행한다. 호스트 장치(10)와 클라이언트 장치(20)는 전압 레벨을 이용하여 디지털 통신을 수행하는 동시에 상기 전력선(30)을 이용하여 전원 통신을 수행 할 수도 있다. 이 경우 본 발명에 따른 디지털 통신 시스템은 클라이언트 장치(20)의 전원 공급을 위한 별도의 전력선을 포함하지 않아도 되는 효과가 있다.

도 2는 본 발명의 일 실시예인 디지털 송신 모듈(100)과 또 다른 실시예인 디지털 수신 모듈(200)을 이용한 디지털 통신 시스템을 설명하기 위한 개략도이다.

호스트 장치(10)는 비동기 디지털 직렬 통신을 위해 호스트 장치(10)의 디지털 비트를 인코딩하여 전압 펄스(Vline)를 생성하고, 이를 클라이언트 장치(20)로 전송하는 디지털 송신 모듈(100)을 포함 할 수 있다. 클라이언트 장치(20)는 상기 디지털 송신 장치(100)가 전송하는 전압 펄스(Vline)를 디코딩하여 클라이언트 장치(20)에 제공하는 디지털 수신 모듈(200)을 포함 할 수 있다.

본 발명의 이해를 돕기 위해 호스트 장치(10)는 디지털 송신 모듈(100)을 포함하고, 클라이언트 장치(20)는 디지털 수신 모듈(200)을 포함하는 경우를 예를 들어 설명한다. 하지만 호스트 장치(10)와 클라이언트 장치(20)가 디지털 송신 모듈(100)과 디지털 수신 모듈(200)을 포함하는 방식은 이에 한정되는 것이 아니다. 상술한 바와 같이 클라이언트 장치(20)가 호스트 장치(10) 데이터를 전송하고자 하는 경우에는 클라이언트 장치(20)가 디지털 송신 모듈(100)을 포함하고, 호스트 장치(10) 디지털 수신 모듈(200)을 포함 할 수 있다.

호스트 장치(10)와 클라이언트 장치(20)는 단 방향 통신뿐 아니라 상호간 반 이중 통신 방식(Half-duplex)을 이용하여 양 방향 통신을 수행 할 수도 있다. 이와 관련해서는 후술 하도록 한다.

호스트 장치(10)와 클라이언트 장치(20)가 양 방향 통신을 하는 경우에는 호스트 장치(10)와 클라이언트 장치(20)는 디지털 송수신 모듈을 포함 할 수 있다. 이와 관련해서는 후술 하도록 한다.

도 2를 참조하여 본 발명의 실시예인 디지털 송신 모듈(100)과 다른 실시예인 디지털 수신 모듈(200)에 대해서 설명한다. 디지털 송신 모듈(100)은 호스트 장치(10)의 데이터 출력 단자(Host_Data)로부터 디지털 통신을 위한 호스트 디지털 데이터를 수신한다. 또한 디지털 송신 모듈(100)은 호스트 장치(10)의 클락 신호 출력 단자인(HOST_CLK)로부터 디지털 통신의 데이터 샘플링에 사용되는 클락 신호를 수신한다.

편의상 디지털 송신 모듈(100)은 호스트 장치(10)의 클락 신호(Host_CLK)를 수신한다고 표현하였으나, 클락 신호(Host_CLK)의 수신은 필수적인 것은 아니며, 디지털 송신 모듈(100)은 자체 클락을 구비하고, 이를 이용하여 디지털 통신을 수행 할 수도 있다.

디지털 송신 모듈(100)은 호스트 디지털 데이터(Host_Data)를 전압 펄스(Vline)로 인코딩하여 디지털 수신 모듈(200)로 전송한다. 상기 전압 펄스(Vline)는 호스트 디지털 데이터(Host_Data)와 호스트 클락 신호(Host_CLK)를 모두 포함 할 수 있다. 디지털 송신 모듈(100)이 전압 펄스(Vline)를 인코딩하는 방법은 후술하도록 한다.

디지털 수신 모듈(200)은 디지털 송신 모듈(100)로부터 전압 펄스(Vline)를 수신한다. 디지털 수신 모듈(200)은 전압 펄스(Vline)으로부터 클락 동기화를 위한 동기화 신호를 추출한다. 디지털 수신 모듈(200)은 상기 동기화 신호를 이용하여 디지털 송신 모듈(100)이 전송한 호스트 디지털 데이터(Host_Data)를 샘플링 하는데 필요한 클락 신호(Client_CLK)를 복원한다.

디지털 수신 모듈(200)은 상기 전압 펄스(Vline)를 디코딩하여 클라이언트 장치(20)를 위한 비동기 호스트 디지털 데이터(Host_Data)를 복원한다. 디지털 수신 모듈(200)을 통해 복원된 클락 신호(Client_CLK)는 비동기 호스트 디지털 데이터를 샘플링하는 과정에서 활용된다. 복원된 디지털 데이터(Host_Data)는 클라이언트 장치(20)의 데이터 입력 단자(Clinet_Data)를 통해 클라이언트 장치(20)에 제공된다.

도 3은 본 발명의 일 실시예인 디지털 송신 모듈(100)을 설명하기 위한 블록 구성도이다.

디지털 송신 모듈(100)은 전압 펄스(Vline)를 이용하여 디지털 수신 모듈(200)과 비동기 직렬 통신을 수행한다. 디지털 송신 모듈(100)은 클락 생성부(110), 전압 인코더부(120), 및 신호 변조부(130)을 포함 할 수 있다.

클락 생성부(110)는 호스트 장치(10)로부터 호스트 클락 신호(Host_CLK)를 수신하거나 자체 클락 신호를 생성하고, 상기 클락 신호(Tx_CLK)를 전압 인코더부(120)에 제공한다.

전압 인코더부(120)는 호스트 장치(10)로부터 호스트 디지털 데이터(Host_Data)를 수신하고, 신호 변조부(130)로부터 신호 변조 신호(Tx_Control)를 제공받는다. 전압 인코더부(120)는 상기 클락 신호(Tx_CLK)를 참조하여 디지털 데이터(Host_Data)의 디지털 비트를 전압 펄스(Vline)로 인코딩한다.

신호 변조부(130) 호스트 장치(10)의 클락(Host_CLK) 또는 호스트 디지털 데이터(Host_Data)의 비트 레이트(bit rate)를 참조하여 전압 펄스(Vline)의 형태를 제어하는 신호 변조 신호(Tx_Control)를 생성하고, 이를 전압 인코더부(120)에 제공한다. 디지털 송신 모듈(100)이 포함하는 각각의 구성 요소의 동작 및 구성에 대해서는 후술 하도록 한다.

도 4는 본 발명의 몇몇 실시예들에서 디지털 송신 모듈로부터 디지털 수신 모듈로 전송되는 전압 펄스(Vline) 및 임펄스 성분(Vrx)을 설명하기 위한 타이밍도이다.

도 4를 참조하여 본 발명에 활용되는 디지털 데이터 인코딩 기술에 대해서 설명한다. 일반적으로 디지털 통신에서 0과 1은 low와 high로 표현되며 통신 전력선(30)은 전압 펄스 상(Vline)의 low와 high의 반복을 통해 디지털 데이터를 전송한다. 수신단(Rx)에서는 이러한 전압 펄스(Vline) 전압 레벨의 low 또는 high를 디지털 통신 클락(clock)으로 샘플링하여 원하는 정보를 수신한다.

본 명세서에서 이해를 돕기 위해 호스트 장치(10)로부터 클라이언트 장치(20)로 전송되는 전압 펄스(Vline)에서 높은 주파수 성분을 추출한 신호를 임펄스 성분(Vrx)라 표현한다. 임펄스 파형은 이론적으로 아주 짧은 시간 동안 무한대의 값을 가지는 파형을 지칭하는 것이나, 본 발명에서 전압 레벨의 급격한 증가 또는 감소(rising edge or falling edge)를 표현하기 위해서 사용한다. 다만 명세서에서의 이러한 용어의 사용은 본 발명을 이상적인 임펄스 함수에 한정하려는 것은 아니다. 본 발명은 전압 펄스(Vline)에 존재하는 임펄스 성분을 추출하여 데이터 인코딩의 기준으로 활용한다.

아날로그와 디지털 신호를 포함하는 모든 신호는 다양한 주파수 값을 가지는 신호의 중첩으로 표현될 수 있다. 본디 계산함수에서 일정 값을 유지하는 시간 동안의 주파수는 0(DC)이라 할 수 있으나 모서리에서 급격하게 상승 또는 감소하는 지점에서는 계단 함수도 일정 주파수를 가지게 된다. 이 주파수는 이상적으로는 무한대 값을 가지는 것이나, 실제 회로 구현을 해보면 충분히 큰 주파수 값을 가지게 된다.

따라서 도 4에 상단에 존재하는 신호에서 주파수 성분을 추출하는 경우 하단에 표현된 임펄스 성분 신호(Vrx)를 얻을 수 있다. t1 지점에서 전압 펄스(Vline)는 급격한 증가(rising edge)가 이루어지기 때문에 임펄스 성분 신호(Vrx)은 순간적으로 (+)값을 가지게 된다. t2 지점에서 전압 펄스(Vline)는 급격한 감소(falling edge)가 이루어지기 때문에 임펄스 성분(Vrx)는 순간적으로 (-)값을 가지게 된다.

실제 구현에서 완벽한 계단함수를 구현하는 것은 불가능하기 때문에 실제 임펄스 성분 신호(Vrx)는 도 4 하단에 표현된 것처럼 급격한 증가 후 서서히 감소하는 형태를 띠게 된다. 전압 펄스(Vline)로부터 임펄스 성분(Vrx)를 추출하는 방법은 디지털 수신 모듈(200)과 함께 후술하기로 한다.

도 5a는 도 3에 도시된 전압 인코더부(120)를 보다 자세하게 설명하기 위한 회로도이며, 도 5b는 도 3에 도시된 전압 인코더부(120)의 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.

도 5a와 5b를 참조하여, 도 4에서 설명한 전압 펄스(Vline)를 생성하는 방법에 대해서 설명한다. 전압 인코더부(120)는 전압 펄스(Vline)를 생성하기 위해 호스트 장치(10)로부터 호스트 디지털 데이터(Host_Data)를 제공받고, 클락 생성부(110)로부터 호스트 클락 신호(Tx_CLK)를 제공받는다.

데이터 처리기(121)는 호스트 클락 신호(Tx_CLK)를 참조하여, 전압 펄스(Vline) 발생을 위한 신호(SW_control)를 생성한다. 상기 신호는 전압 펄스(Vline)를 발생 시키는 스위치인 SWtx(123)를 제어한다. 전압 인코더부(120)는 전압 펄스 생성(Vline)를 위한 바이어스 전압(Vline_bias)을 호스트 장치(10)로부터 제공받을 수 있다.

스위치가 닫히게 되면, 회로에 존재하는 직류 전류원(124)의 전류 Itx와 바이어스 저항 Rtx(122)로 인해 Vline 노드에 전압 강하가 발생한다. 그 값은 Vline = Vline_bias - Itx * Rtx가 된다. 전압 인코더부(120)는 상기 SWtx(124)를 제어하여, 전압 펄스(Vline)를 인코딩 할 수 있다.

상기 바이어스 전압(Vline_bias)는 디지털 송신 모듈(100)이 호스트 장치(10)로부터 제공받을 수 있지만, 클라이언트 장치(20)로부터 제공받을 수도 있다. 이 경우 디지털 수신 모듈(200)은 클라이언트 장치(20)로부터 바이어스 전압(Vline_bias)를 제공받고 바이어스 저항 Rtx(122a)를 구비할 수 있다.

전압 인코더부(120)는 디지털 수신 모듈(100)에 존재하는 직류 전류원(124)을 이용하여, Vline 노드에 전압 강하를 발생시킨다. 호스트 장치(10)가 바이어스 전압(Vline_bias)을 전압 인코더부(120)에 제공하는 실시예가 도 5a, 클라이언트 장치(20)가 바이어스 전압(Vline_bias)을 전압 인코더부(120)에 제공하는 실시예가 도 5b에 도시되어 있다.

전압 인코더부(120)의 내부 회로 구조는 본 발명을 상세하게 설명하기 위한 일례일 뿐 본 발명의 내용을 상기 회로에 한정하려는 것은 아니다.

도 6은 본 발명의 몇몇 실시예들에서 전압 펄스(Vline) 및 임펄스 성분(Vrx)을 이용한 디지털 통신을 설명하기 위한 타이밍도이다.

본 발명의 이해를 돕기 위해 호스트 디지털 데이터의 값이 "10110010"인 경우를 예를 들어 설명한다. 호스트 디지털 데이터(Host_Data)의 디지털 비트 값으로 1이 입력되는 경우 데이터 처리기(121)는 SW_control 값으로 1을 출력하게 되고, SWtx(123)는 SW_contorl 값으로 1이 입력되는 경우 닫히게 된다. 따라서 호스트 디지털 데이터(Host_Data)와 전압 펄스(VL)는 반전된 형태를 띄게 된다. 데이터 처리기(121) 및 SW_contorl 비트의 대응 방법은 상술한 실시예에 한정하는 것은 아니다.

따라서, 호스트 디지털 데이터(Host_Data) 값이 0에서 1로 바뀌는 경우 임펄스 성분 신호(Vrx)의 전압 레벨은 급격한 감소(falling edge)를 보이게 된다. 반대로 호스트 디지털 데이터(Host_Data)의 값이 1에서 0으로 바뀌는 경우 임펄스 성분 신호(Vrx)의 전압 레벨은 급격한 증가(rising edge)를 보이게 된다.

디지털 수신 모듈(200)은 상기 임펄스 성분 신호(Vrx)의 방향성 또는 부호를 참조하여 비동기 디지털 데이터(Asynchronous_out)를 복원 할 수 있다.

상기와 같은 인코딩 방식을 사용하는 경우 전압 펄스의 rising edge 혹은 falling edge가 존재하는 경우에만 임펄스 성분이 존재하기 때문에 단순히 임펄스 성분의 부호를 디지털 비트 값에 대응 시키는 방법으로는 디코딩 할 수 없다.

따라서, 디지털 수신 모듈(200)은 음(-)의 임펄스 성분이 존재하는 경우 종전 비트가 0->1로 변경되었다고 결정하고, 양(+)의 임펄스 성분이 존재하는 경우 종전 비트가 1->0으로 변경되었다고 결정 할 수 있다.

디지털 수신 모듈(200)상기 임펄스 성분의 부호를 판단하는 회로는 후술 하도록 한다. 도 6의 Asynchronous Out은 상기 임펄스 성분 신호(Vrx)를 참조하여 호스트 디지털 데이터(Host_Data)를 복원한 것이다. Asynchronous_out의 결과가 "10110010"으로 Host_Data와 같음을 알 수 있다.

디지털 시스템에서 전압 펄스(Vline)를 디코딩한 신호가 직접 장치에 인가되는 것은 아니다. 일반적으로 디지털 통신의 수신단(Rx)은 비동기 디지털 데이터(Asynchronous_out)를 샘플링하여 최종적인 데이터를 얻는다. 상기 비동기 디지털 데이터(Asynchronous_out)을 샘플링한 최종 결과가 하단에 Sampled data로 도시되어 있다.

도 7은 본 발명의 몇몇 실시예들에서 전압 펄스(Vline) 및 임펄스 성분(Vrx)을 이용한 디지털 통신에 발생하는 문제점을 설명하기 위한 타이밍도이다.

일반적으로 비동기 디지털 시스템의 수신단(Rx)이 전압 펄스(Vline)를 샘플링하는 경우, 수신단(Rx)이 포함하는 자체 오실레이터(crystal oscillator)를 이용한 클락(Rx_OSC) 신호를 이용하거나, 송신단(Tx)으로부터 제공되는 동기화 신호를 이용하게 된다.

도 5 내지 6에 걸쳐서 설명한 디지털 통신의 방법에 따르면 전압 펄스(Vline)는 단일 전력선(30)을 통해 전송되고, 별도의 동기화 신호를 포함하고 있지 않기 때문에, 상기 방법은 지터(jitter) 문제가 발생할 수 있다. 상술한 바와 같이 디지털 펄스 신호 파형이 시간 축 상으로 흐트러지는 현상을 지터(jitter)라고 한다 일반적으로 수신단은 샘플링의 오차를 줄이기 위해 호스트 클락(Host_CLK)의 주파수 보다 주파수가 높은 클락(Oversampling clock from Rx_OSC)을 사용한다

상기 Oversampling clock의 주파수는 호스트 클락(Host_CLK)의 주파수와 정확한 배수 관계에 있는 것이 아니기 때문에, 단일 패킷의 비트 배열이 길어지게 되면 주파수의 불일치로 인해 데이터 통신상의 에러가 발생할 수 있다. 도 7의 Sampled_data를 참조하면, t6주기가 시작되는 지점에 jitter가 발생한 것을 알 수 있다. "10110010"으로 입력된 호스트 디지털 데이터에 대해 클라이언트 장치(20)는 "10110100"의 클라이언트 디지털 데이터를 얻게 된다.

비동기 통신 방식을 이용하면 상기와 같은 지터 문제가 발생하기 때문에, 이러한 문제점을 해결하기 위해, 디지털 송신 모듈(100)이 단일 전력선(30)의 전압 펄스(Vline)에 클락 동기화 신호를 함께 인코딩하여 디지털 수신 모듈(200)로 전송하는 방법이 제시된다.

도 8은 본 발명의 몇몇 실시예들에서 디지털 송신 모듈(100)로부터 디지털 수신 모듈(200)로 전송되는 전압 펄스(Vline) 및 임펄스 성분(Vrx)의 다른 실시예를 설명하기 위한 타이밍도이다.

도 8을 참조하여 도 7에서 설명한 본 발명의 실시예가 가지는 문제점을 극복하는 전압 펄스(Vline) 인코딩 방법에 대해서 설명한다. 도 8에 나타난 전압 펄스(Vline)가 도 3에 도시된 전압 펄스(Vline)와 다른 점은 전압 레벨의 급격한 증가(rising edge) 후, 한 주기 동안 전압 펄스(Vline)의 레벨이 일정한 기울기를 가지고 감소한 뒤 다시 증가하는 ramp함수의 형태를 띤다는 것이다.

임펄스 성분은 신호가 가지는 고주파수 성분을 신호로 추출한 결과에 해당하기 때문에, 전압 펄스(Vline)의 전압 레벨이 비교적 천천히 변화하게 되면, 상기 변화에 따른 임펄스 성분(Vrx)은 검출되지 않는다. 따라서 전압 펄스(Vline) 전압 레벨의 변화가 있었음에도 불구하고 임펄스 성분은 검출 되지 않는다.

이 경우에도 t1, t2, t3 시점에서 rising edge 또는 falling edge가 존재하기 때문에 임펄스 성분 신호(Vrx)는 매 주기마다 임펄스 성분을 발생시킨다. 매 주기마다 발생하는 상기 임펄스 성분을 이용하면 하나의 전압 펄스(Vline)를 이용하여 디지털 데이터와 클락 동기화를 위한 신호를 동시에 전달하는 것이 가능하다.

디지털 통신에 있어서 디지털 비트를 특정한 전압 펄스(Vline)의 형태로 인코딩 하는 기술에 대한 성능 평가는 여러 가지 요소에 따라 이루어질 수 있다. 그 중 중요한 것은 상대적으로 낮은 가격을 통해 회로를 구현 하는데에 있다. 회로 구현상에서 ramp 함수 형태의 신호를 발생 시키는 것은 상대적으로 어렵다. 따라서 전압 펄스의 점진적 변화를 계단 함수 형태로 구현하여 회로 설계의 가격을 낮추는 방법에 대해서 후술 한다.

또한, 전압 펄스(Vline)에 동기화 신호를 같이 전송하는 경우 회로 설계자로서 동기화를 위한 별도의 신호를 위한 전력선을 추가로 설계할 필요가 없어지기 때문에 설계 가격을 줄일 수 있는 효과가 있다.

또 다른 평가 요소는 전력소모이다. 디지털 통신 기술이 발달함에 따라 과거에 비해 더 많은 정보가 디지털 통신을 통해 송신단(Tx)에서 수신단(Rx)으로 전송된다. 디지털 통신을 필요한 전압 펄스(Vline)를 생성하는데 필요한 전력은 전압의 제곱에 비례하기 때문에 전압 펄스(Vline)의 타이밍도에 나타나는 전압 펄스(Vline)가 구성하는 면적의 제곱에 비례한다고 할 수 있다.

도 4와 도 8에 도시된 전압 펄스(Vline)를 비교하면 도 8의 실시예가 전력소모 면에서 도 4의 발명을 개선한 것임을 확인 할 수 있다.

도 8의 전압 펄스(Vline)의 전압 레벨은 Tx_CLK 동안 감소하여 기준 레벨이 된 뒤 다시 최대 값으로 상승하는 구성을 가진다. 따라서 상기 전압 펄스(Vline)가 그리는 면적은 도 4의 전압 펄스(Vline)가 그리는 면적에 비해 반으로 줄어 들게 된다.

따라서 도 8에서 제시된 형태의 인코딩 방법을 사용하는 경우 전력 소모 면에서 개선된 디지털 통신 모듈을 구현할 수 있는 효과가 있다.

도 9는 본 발명의 몇몇 실시예에 따라 전압 인코더부(120)가 데이터 비트 0과 1을 전압 펄스(Vline)로 인코딩하는 방법을 설명하기 위한 타이밍도이다.

도 9를 참조하여 본 발명이 제시하는 데이터 인코딩 방법의 실시예를 설명한다. 도 8에서 설명한 형태의 신호를 사용하는 경우 매 주기마다 임펄스 신호를 생성할 수 있지만 동일한 디지털 비트가 연속해서 수신되는 경우(0->0 혹은 1->1) 임펄스 성분이 검출되지 않는다는 문제가 발생한다. 상기와 같은 문제를 해결하기 위해 도 9의 디지털 인코딩 방식이 제시된다.

도 9의 전압 펄스(Vline)가 도 8에 도시된 전압 펄스(Vline)와 다른 점은 디지털 비트의 종류에 관계없이 매 주기마다 한번 이상의 급격한 전압 레벨 변화(rising edge or falling edge)가 발생한다는 점이다.

구체적으로 디지털 비트 1이 입력되는 경우 전압 펄스(Vline)의 전압 레벨은 t1부터 t1'의 기간 동안 일정한 값을 유지하다, t1'시점에서 급격하게 감소(falling edge)한 뒤 점진적으로 기준 전압 레벨로 복귀한다.

반면, 디지털 비트 0이 입력되는 경우에는 전압 펄스(Vline)의 전압 레벨이 t2부터 t2'까지 점진적으로 감소한 뒤, t2'시점에서 기준 전압 레벨로 복귀한다. 상기 인코딩에 따른 비트 값 매칭 방법은 상기 실시예에 한정되는 것이 아니다.

도 10a와 도 10b는 도 9의 도시된 전압 펄스(Vline)의 타이밍도를 보다 자세히 설명하기 위한 타이밍도이다.

도 10a와 10b를 참조하여 도 9에 도시된 전압 펄스(Vline) 한 주기가 포함하는 구성요소를 정의한다. 상기 설명에 따르면 매 호스트 클락 주기(Host_CLK)마다 전압 펄스(Vline) 최소 한번 이상의 급격한 변화(rising edge or falling edge)단계와 기준 전압 레벨로의 점진적 복귀 단계를 포함한다.

본 명세서에서 하나의 호스트 클락 주기(Tx_CLK1)은 더 작은 시간 단위인 T1, T2, T3 및 T4로 이루어질 수 있다. 따라서 Tx_CLK = T1 + T2 + T3 + T4의 관계가 성립한다.

또한 전압 펄스(Vline)의 기준 전압 레벨을 제 1전압 레벨(V1)이라 정의하며, 전압 레벨의 급격한 변화(rising edge or falling edge)에 따라 전압 펄스가 도달하는 전압 레벨을 제 2전압 레벨(V2)이라 정의한다. 본 발명에서 제 1전압 레벨(V1)이 제 2전압 레벨(V2)보다 큰 경우로 한정하는 것은 아니다. 전류 방향에 따라 제1 전압 레벨(V1)은 제 2전압 레벨(V2)에 보다 작아질 수도 있음은 물론이다.

구체적으로 T1은 전압 펄스(Vline)의 변화가 발생하기 전까지 전압 레벨이 제 1전압 레벨(V1)로 유지되는 시간을 의미한다. T4는 전압 레벨의 변화가 종료 된 후 전압 펄스(Vline)의 전압 레벨이 제 1전압 레벨이 유지되는 시간을 의미한다.

도 10a를 참조하면 T2는 전압 레벨이 제 1전압 레벨(V1)에서 제 2전압 레벨(V2)로 급격하게 감소(falling edge)하는 매우 짧은 시간을 의미한다. 이상적으로 T2의 값은 0으로 수렴하는 것이나, 회로 구현상 매우 짧은 기간으로 정의 할 수 있다. T3는 제 2전압 레벨(V2)로 감소한 전압 펄스(Vline)의 전압 레벨이 점진적으로 제 1전압 레벨(V1)로 복귀하는 시간을 의미한다.

도 10b를 참조하면 T2는 전압 레벨이 제1 전압 레벨에서 제 2전압 레벨로 점진적으로 감소하는 시간을 의미한다. 이 경우 T3는 T2시간 동안 감소한 전압 펄스(Vline)의 전압 레벨이 제 2전압 레벨(V2)부터 제1 전압 레벨(V1)까지 급격하게 증가하는 시간을 의미한다.

상기 T1 내지 T4는 Tx_CLK = T1 + T2 + T3 + T4의 식을 만족하는 유동적인 값이 될 수 있다. T1 혹은 T4는 0의 값을 가질 수도 있다. 이 경우 주기의 시작과 함께 전압레벨의 변화가 발생하는 형태의 전압 펄스를 얻을 수 있다. 디지털 송신 모듈(100)이 상기 T1 내지 T4의 길이를 제어하는 내용은 신호 변조부(130)와 함께 후술한다.

도 11은 도 3에 도시된 전압 인코더부(120)의 또 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.

도 11에 도시된 회로도가 도 5a 및 도 5b와 비교해서 다른 점은 데이터 처리기(121)의 출력 값이 전류 조절 스위치 SW_tx(123)를 제어하는 것이 아니라, 직류 전류원(124)을 전류 값을 직접 제어한다는 점이다.

앞서 설명한 실시예와는 다르게, 전류량의 변화가 가변적이기 때문에 단순히 스위치를 열고 닫는 형태로 구현하는 것은 무리가 있기 때문이다. 데이터 처리기(121)가 상기 직류 전류원(124)을 제어하는 신호는 current_control로 정의한다.

앞서 설명한 바와 같이 직류 전류원의 전류 레벨 변화가 발생하면 이에 따라 Vline 노드에 전압 강하가 발생한다. 디지털 송신 모듈(100)은 상기 전압 강하를 이용하여 전압 펄스(Vline)를 인코딩 할 수 있다.

이러한 전압 인코더부(120)의 내부 회로 구조는 본 발명을 상세하게 설명하기 위한 일례일 뿐 본 발명의 범위를 상기 회로에 한정하려는 것은 아니다.

도 12는 본 발명의 몇몇 실시예들에서 디지털 송신 모듈(100)로부터 디지털 수신 모듈로 전송되는 전압 펄스(Vline) 및 임펄스 성분(Vrx)의 또 다른 실시예를 설명하기 위한 타이밍도이다.

도 12를 참조하여 도 8에서 제시한 실시예를 개선한 실시예를 설명한다. 도 12의 전압 펄스(Vline)가 도 8의 전압 펄스(Vline)와 비교하여 다른 점은 t1에서 t1', t1'에서 t2에서 점진적으로 증가 혹은 감소하던(ramp 함수) 전압 레벨이, 복수의 단계를 가지는 계단 함수의 형태로 증가 혹은 감소한다는 점이다. 이때 각 계단 함수의 전압 레벨이 유지되는 시간 간격을 △t라고 정의 한다. 계단 함수의 각 전압 레벨이 유지되는 시간 △t는 스탭의 개수에 따라 동일하게 하는 것이 바람직하나 본 발명이 이에 한정되는 것은 아니다.

도 8과 같이 이상적인 ramp 함수를 이용하는 경우, 전압 펄스(Vline)의 전압 레벨이 점진적으로 값이 증가 혹은 감소하는 구간에서, 임펄스 성분(Vrx)은 거의 검출되지 않기 때문에 보다 깔끔한 형태의 임펄스 성분 신호(Vrx)를 얻을 수 있는 효과가 있다.

하지만, 실제 회로 설계에 있어서, ramp함수를 설계하는 것은 어려운 일이기 때문에, 도 12의 실시예가 제시된다. 하단에 도시된 임펄스 성분 신호(Vrx)를 참조하면, 앞선 내용과 다르게 각 계단 함수에 따라 전압 펄스(Vline)의 값이 불연속 적으로 변화하기 때문에 전압 레벨의 급격한 증가 혹은 감소(rising edge or falling edge)로 인한 임펄스 성분 외에도 상대적으로 작은 임펄스 성분들이 검출된다.

각 계단 함수의 전압 레벨은 제 1전압 레벨(V1)과 제 2전압 레벨(V2)의 차이에 비해 작도록 설정하는 것이 바람직하다. 동일한 시간동안 더 작은 전압 레벨 변화가 계측된다는 것은 주파수 성분을 뽑았을 때 상대적으로 작은 값이 검출됨을 의미한다.

따라서 상기 계단 함수들로 인한 임펄스 성분의 전압 레벨 절대 값은 전압 펄스(Vline)의 전압 레벨이 제 1전압 레벨(V1)에서 제 2 전압 레벨(V2)로 급격하게 변화(rising edge or falling edge)할 때 추출 되는 임펄스 성분의 전압 레벨 절대값 보다는 작아지게 된다.

따라서 이와 같은 전압 펄스(Vline)인코딩 방법을 사용하기 위해서는 디지털 수신 모듈(200)이 임펄스 성분 신호(Vrx)의 전압 레벨 절대 값을 일정 값과 비교하고, 디지털 수신 모듈(200)이 일정 값(Vref)을 넘어서는 임펄스 성분 만을 임펄스 성분 신호(Vrx)로부터 추출하는 단계가 추가로 요구된다. 이는 디지털 수신 모듈(200)과 관련하여 후술한다.

도 13은 본 발명의 몇몇 실시예에 따라 디지털 송신 모듈(100)이 도 12에 도시된 전압 펄스(Vline) 및 임펄스 성분(Vrx)을 생성하는 방법을 설명하기 위한 타이밍도이다.

도 13을 참조하여, 도 9에서 전술한 전압 펄스(Vline)를 계단 함수를 이용하여 인코딩하는 방법을 설명한다. 본 발명에서 전압 펄스(Vline) 전압 레벨의 불연속적 증가 혹은 감소를 위해 사용되는 계단 함수의 단계 수를 N이라 정의한다. 도 13에는 N=4인 경우를 예를 들어 설명하고 있다. 이러한 N 값은 예시에 불과할 뿐 본 발명을 한정하는 것이 아니다.

전압 펄스(Vline)를 단계적으로 증감 시키는 구성은 N개의 스위치 동작을 제어 함으로서 구현 할 수 있다. 도 13에 S1 내지 S4의 스위치를 제어하는 S1_control 내지 S4_control 신호의 타이밍도가 도시되어 있다. 각각의 스위치는 전압 인코더(120)에서 직류 전류원이 발생시켰던 Itx를 스위치의 개수(N)만큼으로 나눈 전류 값을 제어한다.

따라서 상기 예시에서 각 스위치는 1/4 * Itx 만큼의 전류 값을 제어하게 된다. 비트 값으로 1이 들어온 경우에 대해서 설명하면, falling edge가 발생하고 첫 번째 계단함수에 따라 값이 증가되는 시점까지에는 S1_control 내지 S4_control의 값이 모두 high 값을 가지게 된다. 이 경우 4개의 스위치가 모두 close 되어 있는 상태가 되기 때문에 Vline 노드에는 Vline_bias - (1/4) * Itx 4 * Rtx를 만족하는 전압 값이 발생하게 된다.

이후 단계별로 하나씩 스위치가 open 되면서 전압 펄스(Vline)는 계단 함수의 형태를 구현하게 된다. 제 1전압 레벨(V1)의 전압 값이 Vline_bias와 같다고 한다면 제 2전압 레벨(V2)과 Itx는 다음의 수학식을 만족하게 된다.

이러한 방법에 따라 인코딩 된 전압 펄스(Vline)를 추출한 임펄스 성분 신호(Vrx)가 하단에 도시되어 있다. 디지털 수신 모듈(200)은 Vrx의 값이 Vref1보다 작거나 Vref2의 값 보다 큰 경우만 추출하여 디지털 통신을 수행한다. 이와 관련하여서는 후술 하도록 한다. 또한, 상술한 계단 함수 형태의 전압 펄스(Vline)를 구현하는 방법은 하나의 예시일 뿐 본 발명의 구성을 이에 한정하는 것은 아니다.

도 14는 도 3에 도시된 전압 인코더부(120)의 또 다른 실시예를 보다 자세하게 설명하기 위한 회로도이다.

도 14를 참조하여 도 13에서 설명한 타이밍도에 따라 전압 펄스(Vline)를 생성하는 회로도에 대해서 설명한다. 전압 인코더부(120)는 계단 함수 형태 증감을 갖는 전압 펄스(Vline)를 생성하기 위해 복수개의 스위치(124a, 124b, 124n)를 포함 할 수 있다.

데이터 처리기(121)는 상기 복수개의 스위치(124a, 124b, 124n)를 제어하기 위한 복수개의 스위치 조절 신호(S1_control 내지 SN control)를 출력한다. N개의 계단 함수 단계를 이용하여 전압 펄스(Vline)의 전압 레벨을 증가 혹은 감소 시키고자 하는 경우 N개의 스위치 및 N개의 조절 신호가 필요하다.

후술 하는 바와 같이 신호 변조부(130)에 의해 상기 N 값은 값이 유동적으로 설정 될 수 있다. 복수개의 스위치(124a, 124b, 124n)가 발생시키는 전압 강하를 이용하여 전압 인코더부(120)는 호스트 디지털 데이터(Host_Data)와 호스트 클락 신호(Host_CLK)를 하나의 전압 펄스에 인코딩하여 디지털 수신 모듈(200)로 전송한다.

상기 회로를 통해 본 발명을 구현하는 경우, 도 11에 제시된 실시예에 비해 간단하게 회로를 구성 할 수 있는 효과가 있다. 이러한 전압 인코더부(120)의 내부 회로 구조는 본 발명을 상세하게 설명하기 위한 일례일 뿐 본 발명의 범위를 상기 회로에 한정하려는 것은 아니다.

도 15는 본 발명의 일 실시예에 따른 디지털 수신 모듈(200)을 설명하기 위한 블록 구성도이다.

도 15를 참조하면 전압 펄스(Vline)를 제공받아 디지털 통신을 수행하는 디지털 수신 모듈(200)은 임펄스 추출부(210), 전압 디코딩부(220), 클락 동기화부(230) 및 데이터 샘플링부(240)을 포함할 수 있다

임펄스 추출부(210)는 디지털 송신 모듈로부터 전송된 전압 펄스(Vline)로부터 임펄스 성분(Vrx)을 추출하고, 상기 임펄스 성분(Vrx)을 참조하여, 임펄스 신호(V_impulse)를 생성한다.

전압 디코딩부(220)는 상기 임펄스 추출부(210)가 생성한 임펄스 신호(V_impulse) 참조하여 디지털 송신 모듈(100)이 송신한 호스트 디지털 데이터(Host_Data)를 복원한다. 전압 디코딩부(220)는 복원된 호스트 디지털 데이터(Host_Data)를 데이터 샘플링부(240)에 제공한다.

클락 동기화부(230)는 상기 임펄스 신호(V_impulse)의 매주기 마다 존재하는 임펄스 성분(Vrx)를 참조하여 상기 호스트 장치(10) 클락 신호(Host_CLK)와 동기화를 위한 수행하기 위한 클락 동기화 신호(Syn_CLK)를 생성한다. 클락 동기화부(230)는 상기 클락 동기화 신호(Syn_CLK)를 참조하여 호스트 장치(10)의 클락 신호와 동기화된 클라이언트 클락 신호(Clinet_CLK)를 생성한다. 클락 동기화부(230)는 상기 순서에 따라 클락 동기화를 수행할 수 있다.

데이터 샘플링부(240)는 복원된 호스트 디지털 데이터(Host_Data)와 동기화된 클라이언트 클락 신호(Clietn_CLK)를 참조하여 클라이언트 장치(20)를 위한 데이터를 샘플링하고, 샘플링 결과(Sampled_Data)를 클라이언트 장치(20)의 데이터 입력 단자인 Client_Data에 제공한다.

도 16a는 도 15에 도시된 임펄스 추출부(210)가 임펄스 성분을 추출하도록 하는 구성요소의 실시예를 설명하기 위한 회로도이다.

도 16a을 참조하여 임펄스 추출부(210)가 전압 펄스(Vline)으로부터 임펄스 성분을 추출하는 구성요소에 대해서 설명한다. 상술한 바와 같이 본 발명은 전압 펄스(Vline)에 존재하는 임펄스 성분(Vrx)을 참조하여, 디지털 통신을 수행한다. 디지털 통신이 수행되기에 앞서 임펄스 추출부(210)는 전압 펄스(Vline)부터 임펄스 성분(Vrx)을 추출하고, 이를 참조하여 디코딩 및 클락 동기화에 사용되는 순수한 임펄스 성분으로만 구성된 임펄스 신호(V_impulse)를 생성한다.

디지털 수신 모듈(200)이 임펄스 성분(Vrx)을 추출하는 방법은 다양한 회로 기법을 통해 구현 될 수 있다. 임펄스 추출부(210)는 전압 펄스(Vline) 상에 존재하는 고주파 신호를 추출하는 역할을 하기 때문에 다양한 유형의 고역 통과 필터를 이용하여 구현 할 수 있다.

본 발명의 일 실시예로서 AC커플링(AC-coupling) 기법을 이용한 임펄스 성분 추출 방법을 제시한다. AC커플링 기법을 이용한 임펄스 추출부(210)의 회로 구성은 본 발명을 설명하기 위한 하나의 실시예에 불과하며, 본 발명을 이에 한정되는 것은 아니다. 고주파 성분(임펄스 성분)을 얻을 수 있는 회로 구성이라면 어떠한 형태도 임펄스 추출부(200)를 구현하기 위해 사용될 수 있다.

AC커플링 기법이란 신호에서 직류 신호와 교류 신호가 공존하는 경우 해당 신호에서 교류 신호 성분만을 뽑아내는 회로 설계기법이다. 전압 펄스(Vline)의 급격한 변화(rising edge or falling edge)는 고주파 성분을 포함하고 있기 때문에 AC커플링 기법을 이용하면, 전압 펄스에 존재하는 교류 성분만을 추출 할 수 있다. 상기 교류 성분은 상술한 임펄스 성분(Vrx)과 같은 형태로 나타난다.

임펄스 성분(Vrx)을 추출하는 AC 커플링 회로는 도 16에 도시되어 있는 것과 같이 커플링 콘덴서 Crx(211)과 커플링 저항 Rrx(212)로 간략화 할 수 있다. 이는 간단한 형태의 고역 통과 필터 형태가 된다. 도시되어 있는 회로는 Fc = 1/(2

*Rrx*Crx)의 차단 주파수를 가지게 된다. 또한 상기 회로는

= Rrx * Crx의 시상수 값을 가지게 된다.

도 16b는 도 4의 임펄스 성분 신호를 추출하는 임펄스 추출부(210)를 설명하기 위한 타이밍도이며, 도 16c는 도 8의 임펄스 성분 신호를 추출하는 임펄스 추출부를 설명하기 위한 타이밍도이다.

도 16b를 참조하여 상기 소자 값과 호스트 클락 신호(Host_CLK)의 주기(Host_CLK_T) 및 주파수(Host_CLK_F)와의 관계에 대해서 설명한다. 호스트 클락 신호가 상기 시상수

에 비해 충분히 크다면, AC 커플링 회로의 출력단은 전압 펄스(Vline)의 급격한 변화(rising edge or falling edge)를 검출하여 임펄스 성분(Vrx)을 추출 할 수 있다. 이는 호스트 클락 신호(Host_CLK)의 주기(Host_CLK_T) 및 주파수(Host_CLK_F)가 다음의 수학식을 만족해야 함을 의미한다.

전압 펄스(Vline)의 전압 레벨 변화가 Ramp 함수의 형태로 나타나는 t1부터 t1'및 t1'부터 t2의 구간도 전압 펄스(Vline)의 전압 레벨 변화가 존재하기 때문에 교류 성분이 존재한다. Ramp 함수를 퓨리에 변환하였을 때 가장 큰 계수를 가지는 주파수를 F_ramp라 한다면 F_ramp의 값은 Fc >> F_Ramp를 만족해야한다. 이 경우 퓨리에 변환의 나머지 계수로 인해 약간의 교류 성분(임펄스 성분)이 검출 될 것이나, 이는 후술하는 임펄스 추출부(210)가 임펄스 신호(V_impulse)를 생성하는 단계에 의해 무시 될 수 있을 것이다.

도 16c를 참조하여 계단 함수 형태로 전압 펄스(Vline)의 증감을 구현하는 경우, 상기 소자 값과 호스트 클락 신호(Host_CLK)의 주기(Host_CLK_T) 및 주파수(Host_CLK_F)와의 관계에 대해서 설명한다. 계단함수에 의한 전압 펄스 전압 레벨의 증감도 급격한 변화(rising edge or falling edge)로 나타나기 때문에 계단 함수로 인한 임펄스 성분이 임펄스 성분 신호(Vrx)에 나타나게 된다.

하지만 계단 함수 간의 전압 레벨의 차이가 제 1전압 레벨(V1)과 제 2전압 레벨(V2)의 차이 보다는 작기 때문에 계단 함수로 인한 임펄스 성분은 도 16c에 도시된 것처럼 작게 나타난다 계단 함수로 인한 임펄스 성분은 후술하는 임펄스 신호(V_impulse) 생성 단계에서 무시 될 수 있을 것이다.

계단 함수로 인한 임펄스 성분이 발생한다는 것을 제외하면, 도 16c의 임펄스 성분 신호(Vrx)는 도 16b에 도시되어 있는 임펄스 성분 신호(Vrx)와 같으므로, 각각의 소자 값은 상기 수학식 2를 만족하면 임펄스 추출부(220)를 구현 할 수 있다.

도 17은 도 15에 도시된 임펄스 추출부(210)가 임펄스 성분(Vrx)을 이용하여 임펄스 신호(Vimpulse)를 생성하도록 하는 구성요소를 설명하기 위한 회로도이다.

임펄스 성분 신호(Vrx)는 전압 펄스(Vline) 전압 레벨의 급격한 상승 혹은 감소(rising edge or falling edge)로 인한 임펄스 성분 이외에도, 상술한 ramp함수 혹은 계단 함수 신호로 인한 성분, rising edge 혹은 falling edge가 이상적으로 동작하지 않음에 따라 발생하는 임펄스 성분 등이 포함 될 수 있다. 이를 그대로 전압 디코딩부(220) 및 클락 동기화부에 제공하는 경우 상기 성분들로 인해 오류가 발생할 수 있다. 따라서 신호 분석에 사용될 순수한 임펄스 성분으로만 구성된 임펄스 신호(V_inpusle)를 생성하는 구성이 제시된다.

도 17을 참조하여 임펄스 추출부(210)가 임펄스 신호(V_impulse)를 생성하는 회로를 설명한다. 도시된 회로는 임펄스 추출부(210)를 구현하는 하나의 예시에 불과할 뿐 본 발명을 도시된 회로에 한정하려는 것이 아니다. 동일한 형태의 임펄스 신호(V_impulse)를 생성하는 구성이라면 어떠한 형태든지 임펄스 추출부(210)의 구성이 될 수 있다.

임펄스 추출부(210)는 임펄스 신호(V_impulse)를 생성하기 위한 구성 요소로서 2개 이상의 전압 비교기(213, 214)를 구비 할 수 있다. 전압 비교기는 2개 이상의 단자를 가지는 형태로 구성될 수 있다. 상기 2개 이상의 단자 중 하나의 단자는 기준전압(Vref)을 수신하고, 다른 단자는 기준 전압(Vref)과 비교하려는 전압을 수신 할 수 있다. 본 발명에서는 전압 비교기의 두 개의 단자 중 하나에는 추출된 임펄스 성분 신호(Vrx)가 인가 될 수 있다.

전압 비교기(213, 214)는 두 개의 단자를 통해 수신 된 전압 레벨을 비교한다. 기준 전압(Vref)의 전압 레벨이 임펄스 성분 신호(Vrx)의 전압 레벨보다 낮으면, 미리 정해진 +Vs를 출력하고, 기준 전압(Vref)의 전압 레벨이 임펄스 성분 신호(Vrx)의 전압 레벨 보다 높으면, 미리 정해진 0V를 출력한다.

전압 비교기(213, 214)를 구성하기 위해, 임펄스 추출부(210)는 하나 이상의 Op-amp를 포함할 수 있다. Op-amp는 통상적으로 신호를 증폭하기 위해서 사용되나, 특정 회로에서는 전압의 크기를 비교하는 전압 비교기의 역할을 수행 할 수 있다. Op-amp를 포함하는 전압 비교기(에 대한 자세한 회로 구성은 http://cherryopatra.tistory.com/139를 참고한다.

일반적으로 신호에서 다른 신호를 추출하는 경우 그 크기가 작아 신호 검출용으로 사용하기에는 적합하지 않을 수 있다. 임펄스 성분 신호(Vrx)가 상기 전압 비교기(213, 214)에 인가되기 전에 임펄스 성분 신호(Vrx)는 Gain 증폭기(미도시)에 인가하는 것이 바람직하다. Gain 증폭기를 통과한 임펄스 성분 신호(Vrx)는 임펄스 신호(V_impulse)를 생성하는데 사용된다.

2 이상의 전압 비교기를 사용하는 경우, 전압 비교기(213, 214)는 2 이상의 출력 신호를 가지게 된다. 각각의 출력신호는 디지털 비트의 0과 1을 구별하는 데에 사용된다. 구체적으로 전압 펄스(Vline) 전압 레벨의 급격한 증가(rising edge)를 검출하기 위한 비교기(213)의 출력을 V_impulse_falling(comparator1_out)라 정의한다. 전압 펄스(Vline) 전압 레벨의 급격한 감소(falling edge)를 검출하기 위한 비교기(214)의 출력을 V_impulse_rising)(comparator2_out)라 정의한다.

각각의 출력은 디지털 신호의 급격한 감소(falling edge)와 급격한 증가(rising edge)를 검출하기 위한 신호를 의미한다.

임펄스 신호(V_impulse)는 음의 성분을 가지는 임펄스 신호(V_impulse_falling)와 양의 성분을 가지는 임펄스 신호(V_impulse_low)로 구분될 수 있음을 설명하였다. 하지만 임펄스 신호(V_impulse)를 구분하는 방법은 예시적인 것이며 본 발명을 한정하는 것이 아니다.

이를테면 상기 임펄스 신호(V_impulse) 신호는 상기 회로와는 다른 형태를 사용하여 양의 임펄스 성분이 검출되는 경우 +Vs, 음의 임펄스 성분이 검출되는 경우 -Vs의 전압 레벨의 형태를 가지는 단일 신호로 구현될 수 있다.

도 18a는 임펄스 추출부(210)가 임펄스 성분(Vrx)을 이용하여 임펄스 신호(V_impulse)를 생성하는 실시예를 설명하기 위한 타이밍도이며, 도 18b는 임펄스 추출부(210)가 임펄스 성분(Vrx)을 이용하여 임펄스 신호(V_impulse)를 생성하는 다른 실시예를 설명하기 위한 타이밍도이다.

도 18a를 참조하여, 임펄스 추출부(210)가 V_inpuse_falling(comparator1_out)과 V_impulse_rising(comparator2_out)를 생성하는 방법에 대해서 설명한다. 디지털 송신 모듈(100)은 앞에서 든 예와 같이 "10110010" 호스트 디지털 데이터를 전송함을 가정한다.

디지털 비트로서 "1"값이 입력되면 전압 펄스(Vline)의 전압 레벨에는 급격한 감소(falling edge)가 발생한다. 이 경우 임펄스 성분 신호(Vrx)는 도시되어 있는 바와 같이 음의 임펄스 성분을 출력한 후 서서히 바이어스 전압으로 복귀하는 형태를 띄게 된다.

디지털 비트로서 "0"의 값이 입력되면 전압 펄스(Vline)의 전압 레벨에는 급격한 증가(rising edge)가 발생한다. 이 경우 임펄스 성분 신호(Vrx)는 양의 임펄스 성분을 추출한 후 서서히 바이어스 전압으로 복귀하게 된다.

음의 성분을 가지는 임펄스 신호(comparaor1_out)를 생성하는 전압 비교기(213)는 비교기 전압 값으로 Vref1을 입력 받는다. 상기 전압 비교기(213)는 임펄스 성분 신호의 전압 레벨이 Vref1보다 큰 경우에는 0V를 출력하고, 임펄스 성분 신호의 전압 레벨이 Vref1보다 작은 경우에는 +Vs값을 출력한다.

양의 성분을 가지는 임펄스 신호(comparaor2_out)를 생성하는 전압 비교기(214)는 비교기 전압 값으로 Vref2을 입력 받는다. 상기 전압 비교기(214)는 임펄스 성분 신호의 전압 레벨이 Vref2보다 큰 경우에는 +Vs를 출력하고, 임펄스 성분 신호의 전압 레벨이 Vref2보다 작은 경우에는 +Vs값을 출력한다.

도 18a 타이밍도 하단을 참조하면, 전압 펄스(Vline)에 급격한 감소(falling edge)가 발생하는 경우 compartor1_out에 신호가 검출 됨을 확인 할 수 있다. 이는 곧 디지털 비트가 0에서 1로 변화하였음을 의미한다. 전압 펄스(Vline)에 급격한 증가(rising edge)가 발생하는 경우 comparator2_out에 신호가 검출됨을 확인 할 수 있다. 이는 곧 디지털 비트가 1에서 0으로 변화하였음을 의미한다.

도 18b를 참조하여 임펄스 추출부(210)가 하나의 신호로 된 임펄스 신호(V_inpuse)를 생성한 결과를 설명한다. 도 18b에 도시된 임펄스 신호(Vimpulse)가 도 18a에 도시된 임펄스 신호(comparator1_out, comparator2_out)와 다른 점은 단일 신호를 통해 임펄스 신호(V_impulse)를 출력하고 있다는 점이다.

도 18b 타이밍도 하단을 참조하면, 전압 펄스(Vline)에 급격한 감소(falling edge)가 발생하는 경우 V_impulse에 +Vs 신호가 검출 됨을 확인 할 수 있다. 이는 곧 디지털 비트가 0에서 1로 변화하였음을 의미한다. 전압 펄스(Vline)에 급격한 증가(rising edge)가 발생하는 경우 V_impulse에 -Vs 신호가 검출됨을 확인 할 수 있다. 이는 곧 디지털 비트가 1에서 0으로 변화하였음을 의미한다. 상기와 같은 방법을 사용하는 경우 회로의 구성이 복잡해 질 수는 있으나 임펄스 추출부(210)가 단일 신호를 통해 전압 디코딩 부(220) 및 클락 동기화부(230)에 임펄스 신호(V_impulse)를 전송할 수 있는 효과가 존재한다.

도 19a는 전압 디코더부(220)가 임펄스 신호(V_inpuse)를 이용하여 디지털 비트를 디코딩하는 방법을 설명하기 위한 타이밍도이며, 도 19b는 전압 디코더부(220)가 임펄스 신호(V_impulse)를 이용하여 디지털 비트를 디코딩하는 다른 방법을 설명하기 위한 타이밍도이다.

도 19a를 참조하여 임펄스 신호(V_impulse)가 도 18a의 형태로 전압 디코딩부(220)에 제공되는 경우 전압 디코딩부(220)가 호스트 디지털 데이터(Host_Data)를 디코딩하는 방법에 대해서 설명한다.

전압 디코딩부(220)는 V_impulse_falling(comparator1_out)과 V_impulse_rising)(comparator2_out)를 참조하여 디지털 송신 모듈(100)이 전송한 호스트 데이터(Host_Data)를 디코딩한다.

구체적으로 comparator1_out의 전압 레벨로 +Vs가 입력되는 경우, 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여 입력되는 값이 0에서 1로 변경되었음을 결정한다. 또한, compartor2_out의 전압 레벨로 +Vs 값이 입력되는 경우, 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여 입력되는 값이 1에서 0으로 변경되었음을 결정한다.

디지털 비트의 값 변화가 없는 경우 comparator1_out과 comparator2_out 전압 레벨은 모두 기준 레벨을 유지 할 것이기 때문에 이 경우 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여, 이전 주기의 디지털 비트와 동일한 디지털 비트가 수신 되었음을 결정한다.

호스트 디지털 데이터(Host_Data)의 값으로 "10110010"이 입력된 경우 전압 디코딩부가

도 19b를 참조하여 임펄스 신호(V_impulse)가 도 18b의 형태로 전압 디코딩부(220)에 제공되는 경우 전압 디코딩부(220)가 호스트 디지털 데이터(Host_Data)를 디코딩하는 방법에 대해서 설명한다.

전압 디코딩부(220)는 단일 신호로 입력되는 임펄스 신호(V_impulse)를 참조하여 디지털 송신 모듈(100)이 전송한 호스트 데이터(Host_Data)를 디코딩한다.

구체적으로 V_impulse의 전압 레벨로 +Vs로 입력되는 경우, 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여 입력되는 값이 0에서 1로 변경되었음을 결정한다. 또한, V_impulse의 전압 레벨로 -Vs로 입력되는 경우, 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여 입력되는 값이 1에서 0으로 변경되었음을 결정한다. 디지털 비트의 값 변화가 없는 경우 Vimpulse의 전압 레벨은 기준 전압 레벨을 유지 할 것이기 때문에 이 경우 전압 디코딩부(220)는 이전 주기의 디지털 비트를 참조하여, 이전 주기의 디지털 비트와 동일한 디지털 비트가 수신 되었음을 결정한다.

도 17 내지 도 19에 걸쳐서 디지털 비트가 0에서 1로 변하는 경우 전압 펄스(Vline)가 일정하게 high 값을 출력하고, 디지털 비트가 1에서 0으로 변하는 경우 low값을 출력하는 실시예에 대해서 설명하였다.

이러한 매칭 방법을 사용하는 경우 임펄스 성분의 부호를 이용하여 호스트 디지털 데이터를 복원하는 것은 문제가 없으나, 동일한 비트가 연속해서 임펄스 추출부(210)에 제공되는 경우 임펄스 성분(Vrx)이 검출되지 않는 주기가 발생한다는 문제가 생긴다.

따라서 상술한 바와 같이 전압 펄스(Vline)이 방향에 관계없이 매주기 임펄스 성분(Vrx)을 출력하도록 하기 위해 도 9의 디지털 비트 인코딩 방법이 사용된다. Ramp 함수 형태의 응답은 임펄스 응답에서 검출되지 않을 것이기 때문에 임펄스 추출부(210)는 매 주기 마다 임펄스 성분(Vrx)을 생성 할 수 있다.

도 9의 인코딩 방식을 사용하는 경우, 전압 디코더부(220)는 매주기 디지털 비트에 따라 다른 형태의 임펄스 신호(V_impulse)를 수신하기 때문에 더 이상 디지털 비트의 변화를 이용하여 호스트 디지털 데이터(Host_Data)를 디코딩 할 필요가 없는 효과가 있다.

전압 디코더부(220)가 V_impulse_falling(comparator1_out)과 V_impulse_rising)(comparator2_out)를 이용하여 디지털 데이터를 디코딩하는 경우에 대해서 설명한다.

전압 디코더부(220)는 V_impulse_falling의 전압 레벨이 +Vs 값을 가지는 경우에는 디지털 비트 0이 수신되었다고 결정 할 수 있다. 전압 디코더부(220)는 V_impulse_rising의 전압 레벨로 +Vs가 인가되는 경우 디지털 비트 1이 수신되었다고 결정 할 수 있다.

전압 디코더부(220)가 단일 임펄스 신호(V_impulse)를 이용하여 디지털 데이터를 디코딩하는 경우에 대해서 설명한다.

전압 디코더부(220)는 V_impulse의 전압 레벨이 +Vs 값을 가지는 경우에는 디지털 비트 0이 수신되었다고 결정 할 수 있다. 전압 디코더부(220)는 V_impulse_rising의 전압 레벨로 -Vs가 인가되는 경우 디지털 비트 1이 수신되었다고 결정 할 수 있다.

상술한 디지털 송신 모듈(100)과 디지털 수신 모듈(200)의 디지털 비트, 전압 펄스(Vline), 임펄스 신호(V_impulse) 간의 매칭 방법은 위 내용에 한정되는 것은 아니다.

도 20a은 도 15에 도시된 클락 동기화부(230)가 임펄스 신호(V_impulse)를 이용하여 동기화 신호(Syn_CLK)를 생성하고, 호스트 클락 (Host_CLK)과 동기화된 클라이언트 클락(Client_CLK)을 생성하여 동기화를 수행하는 회로도이며, 도 20b는 도 20a에 따라 생성된 클락 동기화 신호(Syn_CLK)의 타이밍도이다.

클락 동기화부(230)는 임펄스 추출부(210)로부터 제공된 임펄스 신호(V_impulse)의 매주기 마다 존재하는 임펄스 성분을 참조하여 호스트 장치(10)와 클라이언트 장치(20)의 동기화를 위한 동기화 신호(Syn_CLK)를 생성하고, 동기화 신호에 따라 클라이언트 클락 신호(Client_CLK)를 동기화 한다.

상술한 바와 같이 단순히 임펄스 성분만을 이용하여, 호스트 디지털 데이터를 디코딩하는 경우, 호스트 디지털 데이터 신호를 복원하는 것은 가능하나, 이를 샘플링하는 과정에서 지터(jitter) 문제가 발생 할 수 있다.

상기 임펄스 신호(V_impulse)를 이용하여 동기화 신호(Syn_CLK)를 생성하고, 동기화 신호(Syn_CLK)를 이용하여 클라이언트 클락(Client_CLK)의 동기화를 수행하는 경우 이러한 지터(jitter) 문제를 해결할 수 있다.

클락 동기화부(230)는 동기화 신호(Syn_CLK) 생성을 위한 하나 이상의 OR gate(231)와 하나 이상의 delay 소자(232)를 포함할 수 있다.

도 20a를 참조하여 임펄스 신호(V_impulse)가 도 18a의 실시예에 따라 클락 동기화부(230)에 제공되는 경우 클락 동기화부(230)가 클락 동기화 신호(Syn_CLK)를 생성하는 방법을 설명한다.

클락 동기화부(230)는 V_impulse_falling(comparator1_out)과 V_impulse_rising)(comparator2_out)의 형태로 임펄스 신호(V_impulse)를 수신하는 경우 양 신호를 병합 할 수 있다. 이 경우 클락 동기화부(230)는 OR gate(231)을 이용하여 양 신호를 병합한다. OR gate(231)에 따라 클락 동기화 신호(Syn_CLK)가 생성된다.

일반적인 디지털 통신 시스템에 있어서 추출된 클락 동기화 신호를 이용하여 곧바로 데이터 샘플링을 하는 경우 디지털 데이터를 디코딩하는 데이터 로직의 연산 속도로 인해 전체적인 동기화가 어긋나는 문제가 생길 수 있다. 이러한 문제를 해결하기 위해 클락 동기화부(230)는 상기 클락 동기화 신호(Syn_CLK)를 지연시켜주는 딜레이단(232)을 포함 할 수 있다.

클락 동기화부(230)는 클락 동기화 신호(Syn_CLK)를 딜레이단(232)에 제공되어 딜레이 된 클락 동기화 신호(Delayed_Syn_CLK)를 얻을 수 있다.

도 20b를 참조하여 클락 동기화부(230)가 클락 동기화 신호(Syn_CLK)를 생성하는 방법에 대해 자세히 설명한다. 도 18a의 타이밍도를 도 20b와 비교해보면 1이 연속되는 세 번째, 네 번째 비트와 0이 연속되는 다섯 번째, 여섯 번째 비트 사이에는 comparator1_out과 comparator2_out에 모두 전압 레벨이 검출되지 않음을 알 수 있다.

반면 도 9의 인코딩 방법을 활용하는 도 20의 타이밍도를 참조하면, 상기 세 번째, 네 번째 비트 및 상기 다섯 번째, 여섯 번째 비트 사이에도 comparator1_out과 comparator2_out에 전압 레벨이 검출되는 것을 알 수 있다.

클락 동기화부(230)는 impulse_falling(comparator1_out)과 V_impulse_rising)(comparator2_out)의 OR 연산을 통해 하단에 도시되어 있는 클락 동기화 신호(Syn_CLK)을 생성한다. 클락 동기화부(230)는 상기 Syn_CLK을 딜레이단에 인가하여 최종적인 딜레이된 클락 동기화 신호(Delayed_Syn_CLK)를 생성한다.

클락 동기화부는 최 하단에 도시되어 있는 상기 딜레이된 클락 동기화 신호(Delayed_Syn_CLK)을 데이터 샘플링부에 제공한다.

도 20c는 클락 동기화부(230)가 임펄스 신호(V_impulse)를 이용하여 동기화 신호(Syn_CLK)를 생성하고, 클라이언트 클락(Client_CLK)과 동기화를 수행하게 하는 다른 회로도이며, 도 20d는 도 20c에 따라 생성된 클락 동기화 신호(Syn_CLK)의 타이밍도이다.

도 20c를 참조하여 임펄스 신호(V_impulse)가 도 18b의 실시예에 따라 클락 동기화부(230)에 제공되는 경우 클락 동기화부(230)가 동기화 신호(Syn_CLK)를 생성하고, 이를 데이터 샘플링부(240)에 제공하는 방법을 설명한다.

클락 동기화부(230)가 단일 임펄스 신호(V_impulse)를 통해 클락 동기화 신호를 생성하는 경우, 임펄스 신호를 분리하기 위한 복수의 전압 비교기(233a, 233b)를 구비 할 수 있다.

각각의 전압 비교기(233a, 233b)는 상기 임펄스 신호(V_impulse)의 전압 레벨이 기준 레벨을 초과하는지 여부를 검토한다. 본 실시예에서 기준 레벨은 0V일 수 있다.

양의 임펄스 성분을 추출하는 전압 비교기(233a)는 임펄스 신호(V_impulse)의 전압 레벨이 기준 레벨을 초과하는지 판단하고, 기준 레벨을 초과하는 값이 인가되는 경우 +Vs를 출력하며, 그 외에는 0V를 출력한다.

음의 임펄스 성분을 추출하는 전압 비교기(233b)는 임펄스 신호(V_impulse)의 전압 레벨이 기준 레벨 미만인지를 판단하고, 기준 레벨에 미치지 않는 값이 인가되는 경우 +Vs를 출력하며, 그 외에는 0V를 출력한다.

클락 동기화부(230)는 전압 비교기들(233a, 233b)의 출력을 OR gate로 인가하여 클락 동기화 신호(Syn_CLK)를 얻을 수 있다. 이후의 제어는 앞선 실시예를 설명한 바와 같으므로 생략하도록 한다. 본 실시예에 따른 클락 동기화 신호(Syn_CLK) 및 딜레이된 클락 동기화 신호(Syn_CLK)가 도 20d에 도시되어 있으며 그 결과는 도 20b에 도시된 것과 같다.

클락 동기화부(230)를 구현하는 회로도는 상기 내용에 따라 한정되는 것이 아니다. 임펄스 신호(V_impulse)의 임펄스 성분을 참조하여 클락 동기화 신호를 생성하는 구성이라면 어떠한 형태로든 구현될 수 있다.

도 21은 클락 동기화부(230)가 클락 동기화 신호를 이용하여 클라이언트 클락 신호(Client_CLK)를 생성하는 방법을 설명하기 위한 타이밍도이다.

클락 동기화부(230)는 딜레이된 클락 동기화 신호(Delayed_Syn_CLK)를 참조하여, 클라이언트 클락 신호(Host_CLK)를 생성한다. 클락 동기화부(230)는 클락 동기화 신호(Syn_CLK)에 존재하는 rising edge 혹은 falling edge를 이용하여 동기화된 클라이언트 클락 신호를 생성 할 수 있다.

도 21에 호스트 클락 신호(Host_CLK) 신호와 딜레이된 클락 동기화 신호(Delayed_Syn_CLK), 생성된 클라이언트 클락 신호(Client_CLK)이 도시되어 있다. 호스트 클락 신호(Host_CLK)와 클라이언트 클락 신호(Client_CLK)를 비교하면 클라이언트 클락 신호(Client_CLK)가 동기화 로직에 따라 호스트 클락 신호(Host_CLK)에 비해 지연되어 있음을 알 수 있다. 동기화라 하면 주파수를 일치시키는 것이며, 전압 디코더부(220)가 호스트 디지털 데이터(Host_Data)를 복원하는 과정에서 지연이 발생할 것이기 때문에 이는 문제되지 않는다.

상술한 바와 같이 도 9에 도시된 인코딩 방식에 따라 전압 펄스(Vline)를 인코딩하는 경우, 단일 전력선을 이용하여 디지털 데이터를 복원하고 호스트 장치와 클라이언트 장치의 동기화를 수행 할 수 있는 효과가 있다. 회로 설계자는 동기화 신호를 위한 별도의 전력선을 설치할 필요가 없다.

도 22은 도 15에 도시된 데이터 샘플링부(240)가 샘플링 데이터를 출력하는 방법을 설명하기 위한 타이밍도이다.

도 22을 참조하여 데이터 샘플링부(240)가 복원된 비동기 호스트 디지털 데이터(Asynchronous_out)를 샘플링하여 최종적인 클라이언트 데이터(Client_Data)를 생성하는 방법을 설명한다. 도 21에 디지틸 송신 모듈(100)로부터 송신된 원본 호스트 디지털 데이터(Host_Data), 전압 디코더부(230)에 의하여 복원된 비동기 호스트 디지털 데이터(Asynchronous Out), 클락 동기화부(230)에 의해 생성된 클라이언트 클락 신호(Client_CLK) 및 최종적인 샘플링 데이터(Sampled_Data)가 도시되어 있다.

딜레이 되지 않은 클락 동기화 신호(Syn_CLK)를 사용하여 샘플링을 수행하는 경우 클락 동기화부(230)의 동기화 신호 발생 로직 연산 시간과 전압 디코더부(220)의 호스트 데이터 복원 로직 연산 시간이 비슷하여 샘플링 상의 오차가 발생할 수 있는 위험이 있다. 이러한 문제점을 극복하기 위하여 딜레이된 클락 동기화 신호에 따라 발생된 클라이언트 클락 신호(Client_CLK)를 사용한다.

데이터 샘플링부(240)는 클라이언트 클락 신호(Client_CLK)의 rising edge에 맞춰서 복원된 비동기 호스트 디지털 데이터(Asynchronous_out)을 샘플링한다. 클라이언트 클락 신호에 따라 샘플링 된 최종 클라이언트 신호(Sampled_Data)가 도 22 하단에 도시되어 있다. 이를 호스트 디지털 데이터(Host_Data)와 비교해보면 디지털 수신 모듈(200)은 클라이언트 디지털 데이터(Client_Data)를 적법하게 수신하여 클라이언트 장치로 제공하고 있음을 알 수 있다. 나아가 상술한 지터(jitter) 문제는 발생하지 않는다.

데이터 샘플링부(240)가 비동기 호스트 디지털 데이터(Asynchronous_out)으로부터 클라이언트 데이터를 샘플링하는 방법은 상기 내용에 한정되는 것이 아니다. 클라이언트 클락의 falling edge를 이용하여 데이터 샘플링을 수행하거나, 통상의 기술자에게 알려진 다양한 샘플링 기법을 이용하여 최종적인 클라이언트 데이터(Client_Data)를 얻는 방법이 본 발명의 실시예로서 포함 될 수 있다.

도 23은 본 발명의 몇몇 실시예에 따라, 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 비동기 직렬 통신을 수행하는 방법을 설명하기 위한 타이밍도이다.

도 23를 참조하여 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 송신단(Tx) 및 수신단(Rx)에서 비동기 직렬 통신을 수행 하는 방법에 대해서 자세히 설명한다. 지금까지 호스트 장치(10)는 디지털 송신 모듈(100)을 구비하고, 클라이언트 장치(20)는 디지털 수신 모듈(200)을 구비하여, 호스트 장치(10)로부터 클라이언트 장치(20) 디지털 데이터가 전송되는 상황을 예를 들어 설명하였다.

하지만 본 발명이 디지털 송신 모듈(100)은 호스트 장치(10)에 구비되고 디지털 수신 모듈(200)은 클라이언트 장치(20)에 구비 되는 경우로 한정하는 것은 아니다.

디지털 통신 시스템에 있어서 많은 경우 클라이언트 장치(20)도 호스트 장치로(10)로 디지털 데이터를 전송할 수 있다. 도 23에서는 디지털 송신 모듈(100)이 송신단(Tx), 디지털 수신 모듈(200)이 수신단(Rx)에 구비되는 것을 설명한다. 상기 송신단(Tx)은 호스트 장치(10)일 수 있고, 클라이언트 장치(20) 일수도 있다. 상기 수신단(Rx)은 송신단(Tx)이 호스트장치(10)인 경우 클라이언트 장치(20)이며, 송신단(Tx)이 클라이언트 장치(20)인 경우 호스트 장치(10)가 될 수 있음은 물론이다.

디지털 송신 모듈(100)은 송신단(Tx)로부터 송신 디지털 데이터(Tx_data)와 송신 클락 신호(Tx_CLK)를 제공받을 수 있다. 디지털 송신 모듈(100)은 송신 클락 신호(Tx_CLK)를 참조하여 전압 펄스(Vline)를 인코딩 한다. 전압 펄스(Vline)는 급격한 증가 혹은 감소(rising edge or falling edge) 후 점진적으로 감소 혹은 증가(ramp)하는 형태로 인코딩 될 수 있다.

디지털 송신 모듈(100)이 전압 펄스(Vline)를 인코딩하는 방법은 전술한 전압 인코딩부(120)가 호스트 디지털 데이터를 전압 펄스(Vline)로 인코딩하는 방법과 같으므로 생략 하도록 한다. 디지털 송신 모듈(200)은 생성된 전압 펄스(Vline)를 수신단(Rx)로 전송한다.

수신단(Rx)이 구비하는 디지털 수신 모듈(200)은 송신단(Tx)이 전송하는 전압 펄스(Vline)를 수신할 수 있다. 디지털 수신 모듈(200)은 전압 펄스를 수신하여 임펄스 성분 신호(Vrx)를 추출한다. 이후 디지털 수신 모듈(200)이 임펄스 성분 신호(Vrx)를 참조하여 임펄스 성분만을 포함하는 임펄스 신호(comparator1_out, comparator2_out)를 생성한다. 도 23에서는 도 18a에서 설명한 바와 같이 음의 임펄스 성분 신호(comparator1_out)과 양의 임펄스 성분 신호(comparator2_out)을 각각 생성한 결과가 도시되어 있다. 디지털 수신 모듈(200)이 임펄스 성분을 추출하고, 이를 참조하여 임펄스 신호를 생성하는 방법은 전술한 임펄스 추출부(210)가 임펄스 신호(V_impulse)를 생성하는 것과 같으므로 생략하도록 한다.

디지털 수신 모듈(200) 임펄스 신호(comparator1_out, comparator2_out)를 참조하여, 전압 펄스(Vline)를 디코딩하고, 비동기 송신 디지털 데이터 신호(Asynchronous_out)를 복원 할 수 있다. 디지털 수신 모듈(200)이 전압 펄스(Vline)를 디코딩하고 비동기 송신 디지털 데이터 신호(Asynchronous_out)를 복원하는 방법은 전술한 전압 디코딩부(220)가 비동기 호스트 디지털 데이터를 복원하는 방법과 같으므로 생략 하도록 한다.

디지털 수신 모듈(200)은 임펄스 신호(comparator1_out, comparator2_out)를 참조하여 클락 동기화 신호(Syn_CLK) 및 지연된 클락 동기화 신호(Delayed_Syn_CLK)를 생성 할 수 있다. 디지털 수신 모듈(200)이 클락 동기화 신호(Syn_CLK) 및 지연된 클락 동기화 신호(Delayed_Syn_CLK)를 생성하는 방법은 전술한 클락 동기화부(230)가 클락 동기화 신호(Syn_CLK) 및 지연된 클락 동기화 신호(Delayed_Syn_CLK)을 생성하는 방법과 같으므로 생략하도록 한다.

디지털 수신 모듈(200)은 클락 동기화 신호(Syn_CLK) 또는 지연된 클락 동기화 신호(Delayed_Syn_CLK)를 참조하여 수신단(Rx)의 디지털 데이터 프로세스에 사용되는 수신 클락 신호(Rx_CLK)를 생성 할 수 있다. 디지털 수신 모듈(200)이 수신 클락 신호(Rx_CLK)를 생성하는 방법은 클락 동기화부(230)가 클라이언트 클락 신호(Client_CLK) 신호를 생성하는 방법과 같으므로 생략하도록 한다.

디지털 수신 모듈(200)은 수신 클락 신호(Rx_CLK)를 이용하여, 최종적으로 수신단(Rx)에 제공하는 수신 디지털 데이터(Rx_data)를 샘플링 할 수 있다. 디지털 수신 모듈(200)이 수신 디지털 데이터를 샘플링하는 방법은 전술한 데이터 샘플링부(240)이 클라이언트 디지털 데이터를 샘플링하는 방법과 같으므로 생략하도록 한다.

도 24은 본 발명의 몇몇 다른 실시예에 따라, 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 비동기 직렬 통신을 수행하는 방법을 설명하기 위한 타이밍도이다.

도 24를 참조하여 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 송신단(Tx) 및 수신단(Rx)에서 비동기 직렬 통신을 수행 다른 실시예에 대해서 자세히 설명한다. 도 24에 도시된 타이밍도가 도 23에 도시된 타이밍도와 다른 점은, 디지털 송신 모듈(100)이 송신 디지털 데이터(Tx_data)를 전압 펄스(Vline)로 인코딩하는 경우, 급격한 증가 혹은 감소(rising edge or falling edge)이후 점진적으로 감소 혹은 증가하는 구성이 복수의 계단 함수 형태로 구현된다는 점이다.

송신 디지털 데이터(Tx_data)를 전압 펄스(Vline) 전압 레벨의 급격한 증가 혹은 감소(rising edge or falling edge) 및 복수의 계단 함수 형태의 감소 혹은 증가로 인코딩하는 방법은 전술한 전압 인코더부(120)가 계단 함수 형태를 포함하는 전압 펄스(Vline)를 인코딩하는 방법과 같으므로 생략하도록 한다.

이 경우 도 23에서 설명한 실시예에 비해 회로 구현이 간단해지고 보다 효율적으로 디지털 데이터를 전송 할 수 있는 효과가 존재한다.

본 발명의 몇몇 실시예에 따르면 송신단(Tx)은 디지털 송신 모듈(100)을 이용하여 단일 전력선(30) 상에 인가되는 전압에 송신 디지털 데이터(Tx_data) 및 송신 클락 신호(Tx_CLK)를 단일 전력선상에 흐르는 전압 펄스(Vline)에 인코딩 할 수 있다.

수신단(Rx)은 디지털 수신 모듈(200)을 이용하여 상기 전압 펄스(Vline)를 디코딩하고, 송신 클락 신호(Tx_CLK)와 동기화된 수신 클락 신호(Rx_CLK)를 얻을 수 있고, 이를 참조하여 수신 디지털 데이터(Rx_data)를 샘플링 할 수 있는 효과가 있다.

디지털 송신 모듈(100)과 디지털 수신 모듈(200)을 이용하여, 송신단(Tx)과 수신단(Rx) 간의 비동기 직렬 통신(Asynchronous Serial Communication)을 수행 할 수 있는 효과가 있다.

도 25a는 도 3에 도시된 신호 변조부(130)가 전압 펄스(Vline)의 인코딩 형태를 제어하는 방법을 설명하기 위한 타이밍도이다.

디지털 통신 시스템에 있어서 에러율(error rate)과 전력 소모는 디지털 통신 시스템의 성능을 판단하는 중요한 척도가 된다. 상술한 바와 같이 본 발명에 따르면 신호의 급격한 변화(rising edge or falling edge)를 이용하여 디지털 데이터를 전송하는 맨채스터 코드(Manchester code) 등에 비해 전력 소모를 줄일 수 있는 효과가 있다.

상술한 바와 같이, 디지털 통신에 있어서 소비 전력은 전압 펄스(Vline) 전압 레벨의 제곱에 비례하게 된다. 따라서 디지털 비트를 인코딩하는 전압 펄스(Vline)의 면적은 디지털 통신 시스템의 소비 전력을 계산하는 척도가 된다.

도 25a를 참조하여 신호 변조부(130)가 도 9의 실시예에 따라 디지털 비트를 인코딩하는 경우, 전압 펄스(Vline)의 형태를 제어하는 방법을 설명한다. 신호 변조부(130)는 도 10a 내지 도 10b에서 제시한 본 발명의 실시예인 디지털 인코딩 방식에 있어서 T1 내지 T4의 길이를 조절하여, 전압 펄스(Vline)의 형태를 제어 할 수 있다.

신호 변조부(130)는 T1의 시간을 조절하여, 클락 신호(Tx_CLK)의 발생에 따라 전압 펄스(Vline) 전압 레벨의 변화가 발생하는 시점을 변경 할 수 있다. 도 10a의 실시예에 따르면 T1의 값이 0에 가까워 질수록 클락 신호 발생(Tx_CLK)과 함께 전압 펄스(Vline) 전압 레벨의 급격한 변화가 발생한다.

반면 도 10b의 실시예에 따르면 T1의 값이 0에 가까워 질수록 클락 신호(Tx_CLK)의 발생과 함께 전압 펄스(Vline) 전압 레벨의 점진적 변화(ramp)가 발생한다.

신호 변조부(130)가 T1의 값을 0에 가깝도록 결정 할수록 전술한 디지털 송신 모듈(100) 및 디지털 수신 모듈(200)의 연산 로직에 따른 지연이 발생하지 않는 효과가 있다. 하지만, 클락 신호의 발생과 함께 전압 펄스(Vline) 전압 레벨의 변화가 발생해야 하기 때문에 신호의 안정성이 감소한다는 문제가 발생 할 수 있다.

신호 변조부(130)는 도 10a에 도시된 T2의 시간 혹은 도 10b에 도시된 T3의 시간을 조절하여 전압 펄스(Vline) 전압 레벨의 급격한 증가 혹은 감소(rising edge or falling edge)가 이루어지는 시간을 결정 할 수 있다. 이상적으로 급격한 레벨 변화는 0의 시간동안 이루어 져야 한다. 하지만 실제 회로 구현에서 0의 시간동안 전압 펄스(Vline)의 전압 레벨을 제 1전압 레벨(V1)에서 제 2 전압 레벨(V2)로 천이 시키는 것은 불가능하기 때문에 신호 변조부(130)는 T2 혹은 T3의 시간을 조절하여, 전압 펄스(Vline)가 최대한 이상적으로 인코딩 될 수 있도록 조절한다.

T2 혹은 T3의 시간이 0에 가까워 질 수록 회로는 이상적으로 작동 할 수 있으며, 디지털 수신 모듈(200)은 전압 펄스(Vline)로부터 임펄스 성분을 보다 잘 추출할 수 있는 효과가 있다.

신호 변조부(130)는 T4의 시간을 조절하여 전압 펄스(Vline) 전압 레벨의 점진적 변화(ramp) 기울기(dV/dt)를 결정 할 수 있다. 도 10a의 실시예에 따르면 T3, 도 10b의 실시예에 따르면 T2가 전압 펄스(Vline)의 전압 레벨이 점진적으로 증가 혹은 감소하는 구간이 된다. 신호 변조부는 T4의 시간을 조절하여 상기 T2 및 T3 구간에서의 기울기(dV/dt)를 결정 할 수 있다.

전압 펄스(Vline) 전압 레벨이 급격하게 증가하는 도 10a에서의 T2 및 도 10b에서의 T3가 각각 0이라고 한다면, 상기 전압 레벨이 점진적으로 증가 혹은 감소하는 구간의 기울기(dV/dt)는 다음 수학식을 만족한다.

신호 변조부(130)가 전압 펄스(Vline)의 전압 레벨이 점진적으로 증가 혹은 감소하는 구간의 기울기(dV/dt) 값의 절대값을 크게 하는 경우, 전압 펄스(Vline)는 한 주기 동안 상기 기울기가 작은 경우 생성하는 면적(S1)에 비해 보다 좁은 면적(S2)을 생성한다. 신호 변조부(130)는 상기 기울기 값을 조정하여 디지털 통신에 소모되는 전력 소모를 제어 할 수 있는 효과가 있다.

반면, 기울기 값(dV/dt)의 절대값이 지나치게 커지는 경우, 디지털 수신 모듈(200)이 전압 펄스(Vline)의 전압 레벨이 점진적으로 커지는 구간을 임펄스 성분으로 인식할 수 있기 때문에 적법한 T4의 값을 정하는 것이 바람직하다.

지금까지 신호 변조부(130)가 클락 주기(Tx_CLK)를 구성하는 T1 내지 T4의 시간을 조절하여, 전압 펄스의 인코딩 형태를 제어하는 방법에 대해 설명하였다. 신호 변조부(130)가 전압 펄스의 형태 및 기울기를 조절 방법은 상기 실시예에 한정되는 것은 아니다. 전압 펄스(Vline)의 전압 레벨 변화 발생 시점 및 기울기를 결정하는 다양한 방법이 본 발명의 실시예로서 제시 될 수 있다.

도 25b는 신호 변조부(130)가 전압 펄스(Vline)의 인코딩 형태를 제어하는 방법을 설명하기 위한 다른 타이밍도이다.

도 25b를 참조하여, 전압 펄스(Vline)가 도 13의 실시예에 따라 계단 함수 형태로 전압 레벨이 변화하는 경우 전압 펄스(Vline)의 형태를 제어하는 방법을 설명한다. 도 25b에 도시된 전압 펄스(Vline)가 도 25a에 도시된 전압 펄스(Vline)와 다른 점은 전압 펄스(Vline) 전압 레벨의 점진적 증가 혹은 감소가 계단 함수 형태로 이루어진다는 점이다.

신호 변조부(130)는 전압 펄스(Vline)의 전압 레벨이 계단 함수 형태로 변화하는 경우에도 T1 내지 T4의 시간을 조절하여 전압 펄스(Vline)의 형태를 제어할 수 있다. 본 실시예에서 신호 변조부(130)가 전압 펄스(Vline)의 형태를 조절하는 방법은 도 25a에서 설명한 바와 같으므로 생략하도록 한다.

도 25c는 신호 변조부(130)가 전압 펄스(Vline)의 인코딩 형태를 제어하는 방법을 설명하기 위한 다른 타이밍도이다.

도 25c를 참조하여 신호 변조부(130)가 전압 펄스(Vline)의 계단 함수의 단계 수(N)를 결정하는 방법에 대해서 설명한다. 신호 변조부(130)는 전압 펄스(Vline)이 계단 함수 형태로 주어지는 경우, 계단 함수의 단계수(N)을 설정 할 수 있다. 신호 변조부(130)는 설정된 N 값을 Tx_Control에 인코딩하여 전압 인코딩부(120)로 전송할 수 있다. 전압 인코딩 부는 Tx_Control을 참조하여 회로 구성을 하게 된다.

도 25c에 N 값이 2, 8인 경우가 점선의 형태로 도시되어 있다. 계단 함수의 단계수 N 값이 커질수록 계단 함수로 인한 전압 펄스(Vline) 전압 레벨의 변화는 점진적 변화(ramp) 곡선의 형태를 가지게 된다. 인접한 계단 함수가 가지는 전압 레벨의 차이가 작아질수록 디지털 수신 모듈(200)은 계단 함수로부터 작은 값을 가지는 임펄스 성분을 추출 할 수 있기 때문에 디지털 통신에 있어서 발생하는 에러율를 줄일 수 있는 효과가 있다.

반면 계단 함수의 단계 수 N값이 작아지면, 디지털 수신 모듈(200)이 추출하는 임펄스 성분의 전압 레벨의 값이 커지게 되어, 에러율이 증가하나, 디지털 송신 모듈이(100)의 회로 구성이 간단해지며, 대역폭의 이점을 얻을 수 있는 효과가 있다.

도 26은 본 발명의 몇몇 실시예에 따라, 신호 변조부(130)가 호스트 클락(Tx_CLK)의 비트 레이트(bit rate)에 따라 전압 펄스(Vline)의 인코딩 형태를 제어하는 방법을 설명하기 위한 타이밍도이다.

도 25a 내지 도 25c에 걸쳐 신호 변조부(130) 회로 구성에 따라 다양한 형태의 전압 펄스(Vline)를 생성하는 방법에 대해서 설명하였다. 본 발명의 몇몇 실시예에서 신호 변조부(130)는 회로 성능에 따라 고정된 형태의 전압 펄스(Vline)를 생성하게 하는 소자일 수 있으나, 이에 한정되는 것이 아니다. 신호 변조부(130)는 실시간으로 전압 펄스(Vline)의 형태를 제어 할 수 있다. 신호 변조부(130)는 송신 디지털 데이터(Tx_data)의 비트 레이트(bit rate)에 따라서 실시간으로 전압 펄스(Vline)의 형태를 제어 할 수 있다.

디지털 통신 시스템에 있어서 클락 주파수가 증가하는 경우, 동일한 시간에 더 많은 정보를 전송 할 수 있지만 그만큼 신호의 전압 레벨 변화가 잦아지기 때문에 에러율이 높아지는 단점이 존재한다. 상기 문제점을 극복하기 위해 신호 변조부(130)는 클락 비트 레이트(bit rate)를 참조하여, 상술한 전압 펄스(Vline) 제어 방법을 수행 할 수 있다.

도 26을 참조하여 신호 변조부(130)가 비트 레이트(bit rate)에 따라 전압 펄스(Vline)의 형태를 제어하는 방법을 설명한다. 상단에 도시된 타이밍도를 참조하면, 하단에 도시된 타이밍도에 비해 비트 레이트가 더 큰 것을 알 수 있다(high bit rate).

클락 신호의 비트 레이트가 커지게 되는 경우 한 주기의 시간이 짧아지기 때문에 신호 변조부(130)는 T1 내지 T4의 길이를 조절하여, 전압 펄스(Vline)가 제 1전압 레벨(V1)로 유지되는 시간을 줄이는 것이 바람직하다.

반면, 하단에 도시되어있는 타이밍도에서처럼 클락 신호의 비트 레이트(bit rate)가 작은 경우에는 상대적으로 여유로운 주기를 가지기 때문에 제 1 전압 레벨(V1)이 유지되는 시간이 상대적으로 커져도 문제되지 않으며, 신호의 에러율을 줄일 수 있는 효과가 있다.

또한 신호 변조부(130)는 전압 펄스가 계단 함수 형태로 제공되는 경우 송신 디지털 데이터(Tx_data)의 비트 레이트에 따라 계단 함수의 단계수 N 값을 결정 할 수 있다 N 값이 커지게 되는 경우 디지털 시스템이 한 주기 동안 더 많은 종류의 전압 레벨을 제어해야 하기 때문에 회로 구성에 부담이 발생하며, 에러율이 높아지게 된다. 따라서 신호 변조부는 송신 디지털 데이터(Tx_data)의 비트 레이트(bit rate)가 클수록 N 값을 작게 설정하는 것이 바람직하다. 반면 비트 레이트(bit rate)가 작은 경우에는 N 값을 크게 설정하여, 에러율을 낮추는 것이 바람직하다.

송신 디지털 데이터(Tx_data)의 비트 레이트(bit rate)에 따라 신호 변조부(130)가 전압 펄스(Vline)의 형태를 제어하는 방법은 상기 내용에 한정되는 것이 아니다. 비트 레이트(bit rate)의 값이 높아지는 경우에도 시스템 구성상의 다양한 이유에 따라 전압 레벨이 제 1 전압 레벨(V1)로 유지되는 시간을 크게 할 수 있으며, 계단 함수의 단계 수 N 값도 큰 값을 가지도록 설정 할 수 있음은 물론이다. 비트 레이트(bit rate)의 값이 작아지는 경우에도 마찬가지이다.

도 27은 신호 변조부(130)에 따라 전압 펄스(Vline)의 형태가 변하는 경우, 임펄스 추출부(210)가 이를 감지하는 구성요소를 설명하기 위한 회로도이다.

신호 변조부(130)가 전압 펄스(Vline)의 형태를 변경하는 경우, 임펄스 성분(Vrx)을 검출하기 위한 임펄스 추출부(210)도 이에 대응하여 임펄스 성분을 가변적으로 뽑아 낼 수 있다. 임펄스 추출부(210)는 임펄스 성분 신호(Vrx)를 가변적으로 추출하기 위한 가변 저항 Rrx(211a)와 가변 콘덴서 Crx(212b)를 포함 할 수 있다.

차단 주파수는 전술한 바와 같이 1/(2

)의 형태로 표현 될 수 있다. 임펄스 추출부(210)는 실시간으로 Rrx 및 Crx의 소자 값을 변경하여 신호 변조부(130)에 따라 변화하는 전압 펄스(Vline)의 임펄스 성분 신호(Vrx)를 추출 할 수 있다.

임펄스 추출부(210)는 신호 변조부(130)가 계단 함수의 단계수 N을 설정함에 따라 이를 추출하기 위한 전압 비교기(213, 214)에 인가되는 Vref1 및 Vref2의 값을 결정 할 수 있다.

신호 변조부(130)의 전압 펄스(Vline) 변형에 대응하여, 임펄스 추출부(210)가 임펄스 신호를 가변적으로 추출하는 회로 구성은 이에 한정되는 것이 아니다. 본 발명이 신호 변조부(130)를 추가로 구비함에 따라 다양한 송신 디지털 데이터(Tx_data)의 비트 레이트(bit rate)에 따라 에러율을 낮추거나 소비 전력을 낮춘 전압 펄스(Vline)를 생성하고 이를 이용하여 디지털 통신을 수행 할 수 있는 효과가 있다.

도 28a는 본 발명의 몇몇 실시예에 따라 전압 인코더부(120)가 데이터 비트를 전압 펄스로 인코딩한 다른 결과를 설명하기 위한 타이밍도이며, 도 28b는 본 발명의 몇몇 실시예에 따라 전압 인코더부가 데이터 비트를 전압 펄스로 인코딩한 다른 결과를 설명하기 위한 다른 타이밍도이다.

지금까지 전압 인코더부(120) 디지털 비트 0과 1을 몇몇 실시예에 따라 전압 펄스(Vline)로 인코딩하고, 신호 변조부(130)가 전압 펄스(Vline)의 자세한 형태를 제어하는 방법에 대해서 설명하였다. 이러한 방법은 몇몇 문제점이 존재한다.

신호 변조부가(130)가 T1 및 T4를 모두 0으로 결정하는 경우, 디지털 비트가 순차적으로 1->0 혹은 0->1이 입력되는경우, 디지털 비트 1에 의한 급격한 증가 성분(rising edge) 및 0에 의한 급격한 감소 성분(falling edge)이 서로를 상쇄를 하게되어, 클락 동기화를 위한 임펄스 성분이 검출되지 않는 문제가 발생한다.

추가로 상술한 실시예에서처럼 T2+T3의 값을 전체 주기의 절반으로 설정하는 경우 발생하는 문제점에 대해서 설명한다. 비트 레이트(bit rate)가 증가하는 경우, 주어진 주기의 절반만을 사용하면, 전체 주기를 사용할 때에 비해서 전압 펄스(Vline)의 전압 레벨의 점진적 변화에 대한 기울기가 2배로 증가하게 된다.

전압 펄스(Vline)의 기울기(dV/dt)가 2배로 증가하면 임펄스 추출부(210)는 전압 펄스(Vline)로부터 클락 동기화를 위한 임펄스 성분(Vrx)을 추출하는 것이 2배 더 어렵게 된다. 이는 결국 디지털 통신 시스템의 성능 저하로 이어진다.

상술한 문제점을 해결하기 위해, 전압 인코더부(120)가 전압 펄스(Vline)의 전체 주기(Tx_CLK_T)를 활용하는 동시에 매 주기 임펄스 성분을 포함하여 디지털 비트를 전압 펄스(Vline)로 인코딩하는 다른 방법이 제시된다.

도 28a 및 도 28b를 참조하여, 전압 인코더부(120)가 디지털 비트를 전압 펄스(Vline)으로 인코딩하는 방법에 대해서 설명한다. 도 28a에 도시된 인코딩 방법에 따르면 기본적으로 전압 인코더부(120)는 전압 펄스(Vline)를 기준으로 1은 low, 0은 high로 설정 할 수 있다. bn+1 비트를 참조하면, 이에 따라 인코딩이 이루어진 것을 알 수 있다. 단순히 1을 low 0을 high로 인코딩하는 경우에는 상술한 바와 같이 동일한 비트가 연속해서 입력되는 경우 임펄스 성분이 검출되지 않는 문제가 있다.

이러한 문제점을 해결하기 위해 전압 인코더부(120)는 동일한 비트가 연속해서(bn, bn+1) 입력되는 경우 동일한 비트 중 앞선 비트(bn)의 전압 펄스(Vline)의 전압 레벨 만을 급격한 증감(falling edge or rising edge) 및 점진적 증감(ramp)으로 표현 할 수 있다.

도 28a를 참조하면, 디지털 비트로 11이 입력되는 경우, 앞선 1 비트에 대응하는 전압 펄스(Vline)는 급격한 감소(falling edge) 후 점진적으로 증가하는 형태를 가질 수 있다. 도 28b를 참조하면, 디지털 비트로 00이 입력되는 경우 앞선 0비트에 대응하는 전압 펄스(Vline)는 급격한 증가(rising edge) 후 점진적으로 감소하는 형태임을 알 수 있다. 후행하는 비트는 각각 종래의 인코딩 방식을 이용하여 low 또는 high로 인코딩 될 수 있다.

상기와 같은 인코딩 방식을 사용하면 디지털 비트의 전체 주기를 활용하면서, 매 주기마다 전압 펄스(Vline)가 임펄스 성분(Vrx)를 포함하게 하는 효과가 있다. 전압 펄스(Vline)가 전체 주기를 활용함에따라 임펄스 추출부(210)는 상술한 실시예에 비하여 임펄스 성분(Vrx)을 보다 잘 검출 할 수 있는 효과가 있다.

도 29는 도 28a 및 도 28b의 방법에 따라 전압 인코더부(120)가 데이터 비트를 전압 펄스(Vline)로 인코딩한 결과를 설명하기 위한 타이밍도이다.

도 29를 참조하여, 도 28a 및 28b에 따라 디지털 비트 "10110010"이 입력되는 경우 전압 펄스(Vline)의 인코딩 형태를 설명한다. 타이밍도에 따르면 b1, b2, b4, b7에 해당하는 전압 펄스는 기존의 방식과 동일한 형태로 인코딩 되었음을 알 수 있다.

하지만 b3와 b4, b5와 b6를 참조하면, 각각 비트가 11 및 00이 순차적으로 입력되는 것을 볼 수 있다. 이 경우 전압 펄스(Vline)는 연속되는 비트 중 선행 비트의 대응되는 전압 펄스가 상술한 실시예에 따라 인코딩 된 것을 알 수 있다.

도 30은 본 발명의 몇몇 다른 실시예에 따라, 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 비동기 직렬 통신을 수행하는 다른 방법을 설명하기 위한 타이밍도이다.

도 30을 참조하여 디지털 송신 모듈(100)과 디지털 수신 모듈(200)이 송신단(Tx) 및 수신단(Rx)에서 비동기 직렬 통신을 수행하는 다른 실시예에 대해서 자세히 설명한다. 도 30에 도시된 타이밍도가 도 24에 도시된 타이밍도와 다른 점은, 전압 펄스(Vline)의 인코딩 형태가 도 28a 및 도 28b에서 제시된 실시예에 따라서 구현되어 있다는 점이다.

전압 펄스(Vline)의 임펄스 성분(Vrx)이 주기 초반에 등장함에따라 임펄스 성분(Vrx)을 포함한 모든 신호 성분에 대한 시간 기준이 반 주기 앞으로 이동한 것을 확인 할 수 있다. 상술한바와 같이 본 실시예에 따르면 전압 펄스(Vline)의 전체 주기를 활용하여 동일한 형태의 디지털 신호를 전송 할 수 있는 효과가 있다.

상술한 도 28a 및 28b의 실시예의 디지털 비트 인코딩 방법은 상술한 예에 한정되는 것이 아니다. 1과 0의 대응 방법이 서로 뒤바뀔 수 있음은 물론이고, 1과 0의 high 및 low 대응 방법에 따라 11과 00의 전압 펄스 대응 방식도 뒤바뀔 수 있다.

또한, 전압 인코더부(120)가 전압 펄스(Vline)의 전압 레벨이 점진적으로 변화(ramp)하는 부분을 앞서 설명한 것과 같이 계단 함수의 형태로 구현하는 것도 본 발명의 권리범위에 포함될 수 있다.

도 31은 본 발명의 일 실시예인 디지털 송신 모듈(100)과 또 다른 실시예인 디지털 수신 모듈(200)을 이용한 호스트 장치(10) 및 클라이언트 장치(20)의 반 이중 디지털(Half-duplex) 통신 시스템을 설명하기 위한 개략도이다.

디지털 통신 시스템에 있어서 데이터는 송신단(Tx)으로부터 수신단(Rx)으로 전송된다. 하지만 일반적인 디지털 통신 시스템에 있어서 송신단(Tx) 및 수신단(Rx)에 해당하는 장치는 항상 송신단(Tx) 또는 수신단(Rx)으로만 동작하는 것이 아니다.

디지털 통신 시스템에서 많은 경우 호스트 장치(10)가 클라이언트 장치(20)에게 데이터를 전송하기 때문에 앞선 명세서에서는 호스트 장치(10)가 송신단(Tx), 클라이언트 장치(20)가 수신단(Rx)인 경우를 예를 들어 설명하였다.

최근 디지털 통신 시스템에 있어 클라이언트 장치(20)도 많은 경우 호스트 장치(10)로 데이터를 전송해야 하는 필요성이 발생하였고, 비동기 직렬 통신에서 이는 주로 반 이중 통신 방식(Half-duplex)방식으로 구현된다.

반 이중 방식에서 호스트 장치(10)와 클라이언트 장치(20)는 양방향 전송이 가능하지만, 동일한 시간에 한쪽으로만 데이터 전송이 이루어지게 된다. 구체적으로 호스트 장치(10)가 송신 모드로 동작하면 클라이언트 장치(20)는 수신 모드로 동작하고, 호스트 장치(10)가 수신 모드로 동작하면 클라이언트 장치(20)는 송신 모드로 동작하게 된다. 반 이중 통신 방식에 있어서 동시에 신호를 주고 받을 수 없기 때문 데이터 전송의 대역폭이 떨어진다는 단점이 존재하나, 단일 전송선 만으로도 양방향 통신이 가능하다는 장점이 있다. 반 이중 방식의 통신 방식은 컴퓨터 채널 등에서 주로 사용된다.

도 31을 참조하면, 본 발명의 실시예인 디지털 통신 시스템을 참조하면 호스트 장치(10)와 클라이언트 장치(20)는 반 이중(Half-duplex) 양방향 통신을 수행 할 수 있다.

도 32는 본 발명의 일 실시예인 디지털 송수신 모듈간의 반 이중(Half-duplex) 디지털 통신 시스템을 설명하기 위한 개략도이다.

호스트 장치(10)와 클라이언트 장치(20) 간의 반 이중 디지털 통신 시스템을 구현하기 위해 본 발명의 실시예인 디지털 송수신 모듈(300a, 300b)이 제공된다. 디지털 송수신 모듈(300)은 호스트 장치(10) 및 클라이언트 장치(20)에 구비 될 수 있다. 반 이중(Half-duplex) 통신 시스템에서는 호스트 장치(10) 및 클라이언트 장치(20)가 상호간에 통신 모드를 변경 할 수 있게 알려주는 통신 모드 변환 신호(Polling signal)의 설계가 중요하다. 통신 변환 신호를 전송하는 방법에 대해서는 종래의 기술을 활용 할 수 있으며 여기서는 생략하도록 한다.

임의의 디지털 송수신 모듈(300a)은 호스트 장치(10)에 구비 될 수 있고, 또 다른 임의의 디지털 송수신 모듈(300b)은 클라이언트 장치(20)에 구비 될 수 있다. 호스트 장치(10)에 구비되는 디지털 송수신 모듈(300a)과 클라이언트 장치(10)에 구비되는 송수신 모듈(300b)은 단일 전력선에 인가되는 전압 펄스를 이용하여 반 이중 방식(half duplex)의 디지털 통신을 수행 할 수 있다. 설명의 편의를 위해 호스트 장치(10)에 구비되는 디지털 송수신 모듈을 호스트 송수신 모듈(300a), 클라이언트 장치에 구비되는 디지털 송수신 모듈을 클라이언트 송수신 모듈(300b)이라 정의한다.

호스트 장치(10)가 송신단(Tx)으로 동작하는 경우 호스트 송수신 모듈(300a)의 동작에 대해서 설명한다. 호스트 송수신 모듈(300a)은 호스트 장치(10)의 데이터 출력 단자(Host_Data_out)로부터 호스트 디지털 데이터를 제공받을 수 있다. 호스트 송수신 모듈(300a)은 호스트 장치(10)로부터 디지털 통신에 사용되는 호스트 클락 신호(Host_CLK)를 제공받을 수 있다. 호스트 송수신 모듈(300a)은 호스트 클락 신호(Host_CLK)를 참조하여, 클라이언트 장치(20)로 전송하는 전압 펄스(Vline)를 인코딩 할 수 있다. 호스트 송수신 모듈(300a)은 상기 전압 펄스(Vline)를 클라이언트 송수신 모듈(300b)로 전송하여 디지털 통신을 수행한다.

호스트 장치(10)가 수신단(Rx)로 동작하는 경우 호스트 송수신 모듈(300a)의 동작에 대해서 설명한다. 호스트 송수신 모듈(300a)은 클라이언트 송수신 모듈이 인코딩한 전압 펄스(Vline)를 수신한다. 호스트 송수신 모듈(300a)은 상기 전압 펄스(Vline)를 참조하여, 클라이언트 클락의 동기화 신호(Client_CLK_syn)를 생성 할 수 있다. 호스트 송수신 모듈(300a)은 클락의 동기화 신호를 참조하여, 동기화된 클라이언트 클락 신호(Client_CLK)를 복원 할 수 있다. 호스트 송수신 모듈(300a)은 클라이언트 클락 신호(Client_CLK)를 참조하여 디코딩 된 클라이언트 디지털 데이터(Client_Data_out)를 샘플링하며, 샘플링 된 데이터를 호스트 장치(10)의 디지털 입력 단자인 Host_Data_in에 제공한다.

클라이언트 송수신 모듈(300b)의 동작은 디지털 송수신 모듈(300)이 클라이언트 장치(20)에 구비되는 점을 제외하면, 호스트 송수신 모듈(300a)의 동작과 동일하므로 설명을 생략하도록 한다.

호스트 장치(10) 및 클라이언트 장치(20)는 디지털 송수신 모듈(300)을 구비함에 따라 송신단(Tx), 수신단(Rx)의 구분 없이 상호간의 반 이중 디지털 통신을 수행할 수 있는 효과가 있다.

도 33은 본 발명의 일 실시예인 디지털 송수신 모듈(300)을 설명하기 위한 블록 구성도이다.

디지털 송수신 모듈(300)은 호스트 장치(10) 또는 클라이언트 장치(20)에 구비되어 호스트 장치(10) 및 클라이언트 장치(20) 간의 반 이중(half-duplex) 디지털 통신 환경을 제공할 수 있다.

디지털 송수신 모듈(300)은 디지털 통신을 위한 송신단(310), 수신단(320) 및 통신 모드 전환 신호 생성단(미도시)를 포함 할 수 있다.

송신단(310)은 송신 데이터(Tx_data)와 클락 신호(Tx_CLK)를 제공 받아 전압 펄스(Vline)를 인코딩 할 수 있다. 송신단(310)은 상기 전압 펄스(Vline)를 또 다른 디지털 송수신 모듈로 전송한다. 송신단(310)은 클락 생성부(311), 신호 변조부(312) 및 전압 인코더부(313)을 포함 할 수 있다. 송신단(310) 각각의 구성요소의 동작은 디지털 송신 모듈(100)의 구성요소의 동작과 같으므로 생략 하도록 한다.

수신단(320)은 다른 디지털 송수신 모듈로부터 전압 펄스(Vline)를 제공받아 수신 데이터(Data_out)를 디코딩한다. 수신단(320)은 전압 펄스(Vline)를 참조하여 다른 송신 소스의 클락 신호(Rx_data)를 복원 할 수 있다. 수신단(320)은 임펄스 추출부(321), 클락 동기화부(322), 전압 디코딩 부(323) 및 데이터 샘플링부(324)를 포함 할 수 있다. 수신단(320) 각각의 구성요소의 동작은 디지털 수신 모듈(200)의 구성 요소의 동작과 같으므로 생략하도록 한다.

통신 모드 전환 신호 생성단(미도시)는 반 이중 디지털 통신 시스템에 있어서 디지털 송수신 모듈(300)의 송수신 모드의 변경을 의미하는 신호를 생성한다. 통신 모드 전환 신호는 특정 디지털 데이터가 전압 펄스(Vline)으로 인코딩 된 결과일 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

1. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
   상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
   상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
   상기 전압 인코더부는
   상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키는, 디지털 송신 모듈.
2. 제 1항에 있어서,
   요구되는 비트 레이트(bit rate)에 따라 상기 T1 내지 T4의 시간을 조절하는 신호 변조부를 더 포함하는, 디지털 송신 모듈.
3. 제 2항에 있어서,
   상기 신호 변조부는,
   상기 비트 레이트(bit rate)가 변하는 경우, 상기 T1 또는 T4의 시간을 조절하여 상기 전압 펄스의 전압 레벨이 상기 제 1전압 레벨로 유지되는 시간을 결정하는, 디지털 송신 모듈.
4. 제 2항에 있어서,
   상기 신호 변조부는
   상기 비트 레이트(bit rate)가 변하는 경우, 상기 T1 또는 T4의 시간을 조절하여 상기 전압 펄스의 전압 레벨이 점진적으로 감소 혹은 증가하는 구간의 기울기 결정하는, 디지털 송신 모듈.
5. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
   상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
   상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
   상기 전압 인코더부는,
   상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 증가시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 감소시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 감소시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 증가시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 감소시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 감소시키는, 디지털 송신 모듈.
6. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
   상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
   상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
   상기 전압 인코더 부는,
   상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 감소시키고, 상기 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 감소시키고, T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키는, 디지털 송신 모듈.
7. 제 6항에 있어서,
   상기 계단 함수의 단계별 전압 레벨 차이는
   상기 제 1전압 레벨과 상기 제 2전압 레벨의 차이보다 작은, 디지털 송신 모듈.
8. 제 6항에 있어서,
   요구되는 비트 레이트(bit rate)에 따라 상기 T1 내지 T4의 시간을 조절하는 신호 변조부를 더 포함하는, 디지털 송신 모듈.
9. 제 8항에 있어서,
   상기 신호 변조부는
   상기 비트 레이트(bit rate)가 변하는 경우, 상기 계단 함수의 단계 수 N을 결정하는, 디지털 송신 모듈.
10. 제 8항에 있어서,
    상기 신호 변조부는,
    상기 비트 레이트(bit rate)가 변하는 경우, 상기 T1 또는 T4의 시간을 조절하여 상기 전압 펄스의 전압 레벨이 상기 제 1전압 레벨로 유지되는 시간을 결정하는, 디지털 송신 모듈.
11. 제 8항에 있어서,
    상기 신호 변조부는
    상기 비트 레이트(bit rate)가 변하는 경우, 상기 T1 또는 T4의 시간을 조절하여 상기 계단 함수의 각 단계가 유지되는 시간을 결정하는, 디지털 송신 모듈.
12. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
    상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
    상기 전압 인코더 부는,
    상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 증가시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 감소시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 증가시키고, 상기 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 감소시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 증가시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단 함수 형태로 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 감소시키고, 상기 디지털 비트가 0인 경우, 상기 T2 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 증가시키고, T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 감소시키는, 디지털 송신 모듈.
13. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
    상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
    상기 전압 인코더부는
    상기 디지털 비트가 1이고 상기 디지털 비트의 다음 디지털 비트가 1인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하거나, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 상기 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 1이고 상기 다음 디지털 비트가 1 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하는 디지털 송신 모듈.
14. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 송신 모듈에 있어서,
    상기 호스트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 상기 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 클라이언트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
    상기 전압 인코더부는,
    상기 디지털 비트가 1이고 상기 디지털 비트의 다음 디지털 비트가 1인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 증가시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하거나, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 N개의 단계를 가지는 계단함수 형태로 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 증가시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 1이고 상기 다음 디지털 비트가 1 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 제 상기 제1전압 레벨로 유지하는, 디지털 송신 모듈.
15. 호스트 장치와 연결 가능한 클라이언트 장치에 구비되는 디지털 송신 모듈에 있어서,
    상기 클라이언트 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 상기 클라이언트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 호스트 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하되,
    상기 전압 인코더부는
    상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1 전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키는, 디지털 송신 모듈.
16. 호스트 장치와 연결 가능한 클라이언트 장치에 구비되는 디지털 수신 모듈에 있어서,
    상기 호스트 장치로부터 전압 펄스를 인가받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부;
    상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부;및
    상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 호스트 장치의 클락 신호와 동기화된 클락을 생성하는 클락 동기화부를 포함하는, 디지털 수신 모듈.
17. 제 16항에 있어서,
    상기 임펄스 추출부는
    AC 커플링을 이용하여 전압 펄스에 존재하는 임펄스 성분을 추출하는, 디지털 수신 모듈.
18. 제 16항에 있어서,
    상기 임펄스 추출부는
    추출된 임펄스 성분 중 일정 전압 레벨을 초과하는 임펄스 성분만은 임펄스 신호로 생성하고, 상기 임펄스 성분의 부호를 결정하되,
    상기 일정 전압 레벨은 상기 전압 펄스 전압 레벨의 점진적 변화 및 계단 함수의 단계 변화로 인한 임펄스 성분의 전압 레벨 보다는 높은, 디지털 수신 모듈.
19. 제 18항에 있어서,
    상기 임펄스 추출부는
    2개의 비교기(Comparator)를 통해 상기 임펄스 성분의 부호를 결정하는, 디지털 수신 모듈.
20. 제 16항에 있어서,
    상기 전압 디코딩부는
    상기 임펄스 신호에 음(-)의 임펄스 성분이 존재하는 경우 디지털 비트 1을 디코딩하고, 상기 전압 펄스에 양(+)의 임펄스 성분이 존재하는 경우 디지털 비트 0을 디코딩하거나, 상기 임펄스 신호에 양(+)의 임펄스 성분이 존재하는 경우 디지털 비트 0을 디코딩하고, 상기 전압 펄스에 음(-)의 임펄스 성분이 존재하는 경우 디지털 비트 1을 디코딩하는, 디지털 수신 모듈.
21. 클라이언트 장치와 연결 가능한 호스트 장치에 구비되는 디지털 수신 모듈에 있어서,
    상기 클라이언트 장치로부터 전압 펄스를 인가받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부;
    상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부;및
    상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 클라이언트 장치의 클락과 동기화된 클락을 생성하는 클락 동기화부를 포함하는 디지털 수신 모듈.
22. 반 이중 디지털 통신 장치에 구비되는 디지털 송수신 모듈에 있어서,
    상기 반 이중 디지털 통신 장치가 송신 모드 동작을 하는 경우, 디지털 비트를 인코딩하여 전압 펄스를 생성하고, 상기 전압 펄스를 다른 반 이중 디지털 통신 장치로 전송하는 송신단; 및
    상기 반 이중 디지털 통신 장치가 수신 모드 동작을 하는 경우, 상기 다른 반 이중 디지털 통신 장치로부터 전압 펄스를 제공 받아 디지털 비트를 디코딩하여 상기 반 이중 디지털 통신 장치에 제공하고, 클락 동기화를 수행하는 수신단을 포함하되,
    상기 송신단은,
    상기 반 이중 디지털 통신 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 다른 반 이중 디지털 통신 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하고,
    상기 수신단은
    상기 다른 반 이중 디지털 통신 장치로부터 단일 전력선을 통해 전압 펄스를 제공받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부;
    상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부;및
    상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 다른 반 이중 디지털 통신 장치의 클락과 동기화된 클락을 생성하는 클락 동기화부를 포함하고,
    상기 전압 인코더부는
    상기 전압 펄스의 전압 레벨이 상기 클락의 T1 및 T4 동안 제 1전압 레벨로 유지되도록 상기 전압 펄스를 생성하고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키거나, 상기 디지털 비트가 0인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 디지털 비트가 1인 경우, 상기 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키는,
    디지털 송수신 모듈.
23. 반 이중 디지털 통신 장치에 구비되는 디지털 송수신 모듈에 있어서,
    상기 반 이중 디지털 통신 장치가 송신 모드 동작을 하는 경우, 디지털 비트를 인코딩하여 전압 펄스를 생성하고, 상기 전압 펄스를 다른 반 이중 디지털 통신 장치로 전송하는 송신단; 및
    상기 반 이중 디지털 통신 장치가 수신 모드 동작을 하는 경우, 상기 다른 반 이중 디지털 통신 장치로부터 전압 펄스를 제공 받아 디지털 비트를 디코딩하여 상기 반 이중 디지털 통신 장치에 제공하고, 클락 동기화를 수행하는 수신단을 포함하되,
    상기 송신단은,
    상기 반 이중 디지털 통신 장치로부터 T1, T2, T3 및 T4가 순차적으로 연결되어 하나의 주기를 형성하는 클락을 제공하는 클락 생성부; 및
    상기 클락 생성부로부터 상기 클락을 제공받고, 호스트 장치로부터 디지털 비트를 제공 받고, 상기 클락을 기준으로 상기 디지털 비트를 인코딩하여 전압 펄스를 생성한 후, 상기 다른 반 이중 디지털 통신 장치로 상기 전압 펄스를 전송하는 전압 인코더부를 포함하고,
    상기 수신단은
    상기 다른 반 이중 디지털 통신 장치로부터 단일 전력선을 통해 전압 펄스를 제공받아 상기 전압 펄스의 임펄스(impulse) 성분을 참조하여 임펄스 신호를 생성하는 임펄스 추출부;
    상기 임펄스 신호를 참조하여 디지털 비트를 디코딩하는 전압 디코딩부;및
    상기 임펄스 신호의 매주기 마다 존재하는 임펄스 성분을 참조하여 상기 다른 반 이중 디지털 통신 장치의 클락과 동기화된 클락을 생성하는 클락 동기화부를 포함하고,
    상기 전압 인코더부는
    상기 디지털 비트가 1이고 상기 디지털 비트의 다음 디지털 비트가 1인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 제 1전압 레벨에서 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하거나, 상기 디지털 비트가 0이고 상기 다음 디지털 비트가 0인 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 임펄스(impulse) 형태로 감소시키고 상기 디지털 비트에 해당하는 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 점진적으로 증가시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨로 유지하고, 상기 디지털 비트가 1이고 상기 다음 디지털 비트가 1 경우, 상기 디지털 비트에 해당하는 클락의 T2 동안 상기 전압 펄스의 전압 레벨을 상기 제 2전압 레벨에서 상기 제 1전압 레벨로 임펄스(impulse) 형태로 증가시키고, 상기 클락의 T3 동안 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨에서 상기 제 2전압 레벨로 점진적으로 감소시키고, 상기 다음 디지털 비트에 해당하는 클락 동안은 상기 전압 펄스의 전압 레벨을 상기 제 1전압 레벨로 유지하는,
    디지털 송수신 모듈.

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