KR20220087445A - 고속 차세대 c-phy 를 위한 소형 루프 지연 클록 및 데이터 복구 블록 - Google Patents

고속 차세대 c-phy 를 위한 소형 루프 지연 클록 및 데이터 복구 블록 Download PDF

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KR20220087445A
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Abstract

다중-와이어, 다중-페이즈 인터페이스를 통한 통신을 위한 방법들, 장치 및 시스템들이 개시된다. 클록 복구 방법은 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 각각 생성되는 천이 펄스들을 포함하는 조합 신호를 생성하는 단계를 포함한다. 조합 신호는 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 제공되며, 여기서 조합 신호의 펄스들은 클록 신호가 제 1 상태로 구동되게 한다. 논리 회로는 추가된 지연 없이 제 1 상태로부터의 천이들을 통과시키면서 제 1 상태로의 천이들을 지연시킴으로써 클록 신호로부터 유도되는 리셋 신호를 수신한다. 클록 신호는 제 1 상태로의 클록 신호의 천이를 통과시킨 후 제 1 상태로부터 구동된다.

Description

고속 차세대 C-PHY 를 위한 소형 루프 지연 클록 및 데이터 복구 블록
본 출원은 미국 특허청에 2020년 8월 25일자로 출원된 정규 특허 출원 제17/001,801호 및 2019년 10월 25일자로 미국 특허청에 출원된 가특허출원 제62/925,916호의 이익을 주장하고 이들에 대한 우선권을 주장하며, 그 전체 내용들은 아래에 그 전부가 충분히 언급된 것처럼 그리고 모든 적용가능 목적들을 위해 본원에 참조로서 통합된다.
본 개시는 일반적으로 고속 데이터 통신 인터페이스들에 관한 것이고, 보다 구체적으로 멀티-와이어, 멀티-페이즈 통신 링크에 커플링된 수신기에서의 클록 생성에 관한 것이다.
셀룰러 폰들과 같은 모바일 디바이스들의 제조자들은 상이한 제조자들을 포함한, 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 셀룰러 폰에서의 애플리케이션 프로세서는 제 1 제조업자로부터 획득될 수도 있는 반면, 이미징 디바이스 또는 카메라는 제 2 제조업자로부터 획득될 수도 있고, 디스플레이는 제 3 제조업자로부터 획득될 수도 있다. 애플리케이션 프로세서, 이미징 디바이스, 디스플레이 제어기, 또는 다른 타입의 디바이스는 표준-기반 또는 전매특허의 물리적 인터페이스를 사용하여 상호접속될 수도 있다. 일 예에서, 이미징 디바이스는 MIPI (Mobile Industry Processor Interface) 얼라이언스에 의해 정의된 CSI (Camera Serial Interface) 를 사용하여 접속될 수도 있다. 다른 예에서, 디스플레이는 MIPI (Mobile Industry Processor Interface) 얼라이언스에 의해 명시된 DSI (Display System Interface) 표준에 부합하는 인터페이스를 포함할 수도 있다.
C-PHY 인터페이스는 디바이스들 간에 정보를 송신하기 위해 컨덕터들의 트리오를 사용하는 MIPI 얼라이언스에 의해 정의된 멀티페이즈 3-와이어 인터페이스이다. 그 트리오의 각 와이어는 심볼의 송신 동안 3 개의 시그널링 상태들 중 하나에 있을 수 있다. 클록 정보는 송신된 심볼들의 시퀀스에서 인코딩되고, 수신기는 연속적인 심볼들 간의 천이들로부터 클록 신호를 생성한다. 클록 정보를 복구하기 위한 클록 및 데이터 복구 (clock and data recovery: CDR) 회로의 능력은 통신 링크의 상이한 와이어들에서 송신되는 신호들의 천이들에 관련된 최대 시간 변동에 의해 제한될 수도 있다. C-PHY 수신기의 CDR 회로는 수신 클록 신호에서 펄스들을 생성하는 회로들을 제어하기 위해 피드백 루프를 채용할 수 있다. 피드백 루프는 펄스 생성 회로가 트리오의 도체들이 샘플링 에지를 제공하기 전에 안정한 시그널링 상태를 취하기 전에 발생할 수 있는 과도 현상에 의해 트리거되는 추가 펄스를 생성하지 않도록 하는 데 사용할 수 있다. 최대 심볼 송신 레이트는 피드백 루프에 의해 제한될 수 있으며, 더 높은 시그널링 주파수에서 신뢰성 있게 기능할 수 있는 최적화된 클록 생성 회로에 대한 지속적인 요구가 있다.
본원에 개시된 실시형태들은 멀티-와이어 및/또는 멀티페이즈 통신 링크 사에서 개선된 통신을 가능하게 하는 시스템들, 방법들 및 장치를 제공한다. 통신 링크는 다수의 집적 회로 (IC) 디바이스들을 갖는 모바일 단말기와 같은 장치에 배치될 수도 있다.
본 개시의 다양한 측면에서, 클록 복구 장치는 복수의 펄스 생성 회로, 제1 논리 회로, 제2 논리 회로 및 비대칭 지연 회로를 갖는다. 각각의 펄스 생성 회로는 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 천이 펄스를 생성하도록 구성된다. 제1 논리 회로는 복수의 펄스 생성 회로로부터 수신된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 제공하도록 구성된다. 제2 논리 회로는 그 조합 신호의 펄스에 응답하고 3-와이어 버스의 시그널링 상태의 천이로부터 정보를 디코딩하는 데 사용되는 클록 신호를 출력하도록 구성된다. 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 비대칭 지연 회로는 클록 신호로부터 리셋 신호를 생성하도록 구성된다. 리셋 신호는 추가 지연 없이 제1 상태로부터의 천이를 통과시키면서 제1 상태로의 천이를 지연시킴으로써 생성될 수 있고, 클록 신호는 리셋 신호가 제1 상태로 천이할 때 제1 상태로부터 구동될 수 있다.
특정 양상들에서, 복수의 펄스 생성 회로들 각각은 연관된 차이 신호 및 연관된 차이 신호의 지연된 버전을 입력으로서 수신하도록 구성된 배타적 OR 게이트를 포함한다. 제1 논리 회로는 각 펄스 생성 회로의 배타적 OR 게이트로부터 수신된 출력 신호를 조합하여 조합 신호를 제공하도록 구성된 논리 게이트를 포함할 수 있다. 복수의 펄스 생성 회로들 각각은 제2 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초하여 구성된 지속기간을 갖는 펄스들을 생성하도록 구성될 수 있다. 복수의 펄스 생성 회로 각각에서의 지연 회로에 의해 생성되는 펄스의 지속기간은 구성 가능할 수 있다. 비대칭 지연 회로에 의해 제1 상태로의 천이에 적용되는 지연의 지속기간은 구성 가능할 수 있다.
일 양태에서, 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성된 상승 에지 지연 회로이다. 상승 에지 지연 회로는 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성될 수 있다. 일 양태에서, 와이어 상태 디코더는 클록 신호에 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태의 천이로부터 심볼을 디코딩하도록 구성된다.
본 개시의 다양한 측면에서, 클록 복구 방법은 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 생성하는 단계를 포함한다. 클록 복구 방법은 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 그 조합 신호를 제공하는 단계를 더 포함하며, 여기서 그 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 클록 복구 방법은 논리 회로에 리셋 신호를 제공하는 단계를 더 포함하고, 여기서 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도된다. 클록 신호는 제1 상태로의 클록 신호의 천이를 전달한 후 제1 상태로부터 구동된다.
본 개시의 다양한 측면에서, 프로세서 판독가능 저장 매체는 하나 이상의 명령들을 가지며, 명령들은 수신기의 프로세싱 회로의 적어도 하나의 프로세서에 의해 실행될 때, 적어도 하나의 프로세서로 하여금, 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 생성하게 한다. 명령들은 적어도 하나의 프로세서로 하여금, 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 그 조합 신호를 제공하게 하며, 여기서 그 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 명령들은 적어도 하나의 프로세서로 하여금 논리 회로에 리셋 신호를 제공하게 하며, 여기서 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도된다. 클록 신호는 제1 상태로의 클록 신호의 천이를 전달한 후 제1 상태로부터 구동된다.
본 개시의 다양한 측면에서, 클록 복구 장치는 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 생성하는 수단을 포함한다. 클록 복구 장치는 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 그 조합 신호를 제공하는 수단을 더 포함하며, 여기서 그 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 클록 복구 장치는 논리 회로에 리셋 신호를 제공하는 수단을 더 포함하고, 여기서 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도된다. 클록 신호는 제1 상태로의 클록 신호의 천이를 전달한 후 제1 상태로부터 구동된다.
도 1 은 C-PHY 프로토콜을 포함할 수 있는, 복수의 가용 표준들 또는 프로토콜들 중 하나에 따라 선택적으로 동작되는 IC 디바이스들 사이의 데이터 링크를 채택하는 장치를 나타낸다.
도 2 는 복수의 가용 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이들 사이의 데이터 링크를 채택하는 장치의 시스템 아키텍처를 예시한다.
도 3 은 C-PHY 3상 송신기를 예시한다.
도 4 는 C-PHY 3-페이즈 인코딩된 인터페이스에서 시그널링을 예시한다.
도 5 는 C-PHY 3상 수신기를 예시한다.
도 6 은 C-PHY 3-페이즈 인코딩된 인터페이스에서의 가능성있는 상태 천이들을 예시하는 상태도이다.
도 7 은 C-PHY 디코더에서 천이 검출시 신호 상승 시간들의 효과들의 일 예이다.
도 8 은 C-PHY 디코더에서의 천이 검출을 예시한다.
도 9 는 C-PHY 인터페이스 상에서 송신된 연속하는 심볼들의 쌍들 사이에서 발생하는 신호 천이들의 일 예를 예시한다.
도 10 은 아이 패턴 (eye-pattern) 에서의 천이 영역들 및 아이 영역들을 예시한다.
도 11 은 C-PHY 3-페이즈 인터페이스에 대해 생성된 아이 패턴의 일 예를 예시한다.
도 12 는 C-PHY 3-페이즈 인터페이스에 대한 CDR 회로의 일 예를 예시한다.
도 13 은 도 12 의 CDR 회로와 연관된 타이밍을 예시한다.
도 14 는 C-PHY 3-페이즈 신호 상에서 송신된 신호들 사이의 스큐보다 더 짧은 루프 시간을 갖는 CDR 회로와 연관된 타이밍을 예시한다.
도 15 는 C-PHY 3-페이즈 신호의 심볼 간격보다 더 긴 루프 시간을 갖는 CDR 회로와 연관된 타이밍을 예시한다.
도 16 은 본 개시의 특정 양태에 따라 제공된 CDR 회로를 예시한다.
도 17 은 도 16 에 예시된 CDR 회로와 연관된 타이밍을 예시한다.
도 18 은 본원에 개시된 특정 양태들에 따라 이용될 수도 있는 상승 에지 지연 회로의 일 예를 나타낸다.
도 19 는 본 명세서에서 개시된 소정의 양태들에 따라 적응될 수도 있는 프로세싱 회로를 채용하는 장치의 예를 예시하는 블록 다이어그램이다.
도 20 은 본원에 개시된 특정 양태에 따른 제1 방법의 플로우차트이다.
도 21 은 본원에 개시된 특정 양태들에 따라 적응되는 프로세싱 회로를 채택하는 프로세싱을 채택하는 장치에 대한 하드웨어 구현의 제1 예를 예시하는 다이어그램이다.
첨부 도면들과 관련하여 하기에 기재된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 본 명세서에 설명된 개념들이 실시될 수도 있는 유일한 구성들만을 나타내도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공할 목적으로 특정 상세들을 포함한다. 하지만, 이들 개념들은 이들 특정 상세들없이도 실시될 수도 있음이 당업자에게 명백할 것이다. 일부 경우들에 있어서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 회피하기 위하여 블록도 형태로 도시된다.
본 출원에서 사용된 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같은, 그러나 이에 한정되지 않는 컴퓨터 관련 엔티티를 포함하도록 의도된다. 예를 들면, 컴포넌트는 프로세서 상에서 실행되는 프로세스, 프로세서, 오브젝트, 실행가능물 (executable), 실행의 스레드, 프로그램 및/또는 컴퓨터일 수도 있지만 이들에 한정되지는 않는다. 예시로서, 컴퓨팅 디바이스 상에서 실행되는 애플리케이션 (application) 및 컴퓨팅 디바이스 양자가 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 2 이상의 컴퓨터들 사이에서 분산될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독가능 매체로부터 실행될 수도 있다. 컴포넌트들은 하나 이상의 데이터 패킷들 (예를 들면, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터) 을 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수 있다.
또한, 용어 "또는" 은 배타적 "or"이기보다는 포괄적 "or"을 의미하도록 의도된다. 즉, 달리 특정되어 있지 않거나 또는 문맥으로터 명백한 것이 아닌 한, 구절 "X 는 A 또는 B 를 채택한다"는 자연적으로 포괄적 조합들 중 어느 것을 의미하도록 의도된다. 즉, "X 는 A 또는 B 를 채용한다" 라는 문구는 다음의 경우들 중 임의의 것에 의해 충족된다: X는 A를 채택하거나; X는 B를 채택하거나; 또는 X는 A 및 B 모두를 채택한다. 또한, 본 출원 및 첨부된 청구항들에서 이용된 바와 같은 관사 "하나 (a)" 및 "한 (an)" 은 일반적으로, 단수 형태인 것으로 특정되거나 문맥에서 명확하지 않는 한 "하나 이상" 을 의미하는 것으로 해석되어야 한다.
개관
본 발명의 특정 양태들은 전화, 모바일 컴퓨팅 디바이스, 얼라이언스, 자동 전자공학, 항공전자 시스템 등과 같은 모바일 장치의 서브 컴포넌트들인 전자 디바이스들을 연결하기 위해 전개될 수 있는 MIPI 얼라이언스에 의해 특정되는 C-PHY 인터페이스에 적용가능할 수 있다. 모바일 장치의 예들은 모바일 컴퓨팅 디바이스, 셀룰라 폰, 스마트폰, 세션 개시 프로토콜 (SIP) 폰, 랩톱, 노트북, 넷북, 스마트북, 개인 휴대 정보 단말기 (PDA), 위성 라디오, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 스마트 홈 디바이스, 인텔리전스 라이팅, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어 (예를 들어, MP3 플레이어), 카메라, 게임 콘솔, 엔터테인먼트 디바이스, 차량 컴포넌트, 항공전자 시스템, 웨어러블 컴퓨팅 디바이스 (예를 들어, 스마트 워치, 헬스 또는 피트니스 트랙커, 아이웨어 등), 가전기기, 센서, 보안 디바이스, 벤딩 머신, 스마트 미터, 드론, 멀티코퍼, 또는 임의의 다른 유사하게 기능하는 디바이스를 포함한다.
C-PHY 인터페이스는 대역폭이 제한된 채널에서 높은 스루풋을 제공할 수 있는 고속 시리얼 인터페이스이다. C-PHY 인터페이스는 디스플레이 및 카메라를 포함하는 주변기기들에 애플리케이션 프로세서들을 접속하도록 재치될 수도 있다. C-PHY 인터페이스는 데이터를, 트리오 또는 와이어들의 트리오로서 지칭될 수도 있는 3 개의 와이어들의 세트를 통하여 송신되는 심볼들로 인코딩한다. 각각의 심볼 송신 간격에 대해, 3상 신호는 트리오의 와이어들 상에서 상이한 위상들에서 송신되며, 여기서 각 와이어 상의 3상 신호의 위상은 심볼 송신 간격에서 송신되는 심볼에 의해 정의된다. 각각의 트리오는 통신 링크에 레인을 제공한다. 심볼 송신 간격은 단일의 심볼이 트리오의 시그널링 상태를 제어하는 시간 간격으로서 정의될 수도 있다. 각각의 심볼 송신 간격에서, 트리오의 하나의 와이어는 비구동되는 반면, 나머지 2 개의 와이어들은 차동방식으로 구동되어, 2 개의 차동 구동된 와이어들 중 하나가 제 1 전압 레벨을 취하고 다른 차동 구동된 와이어는 제 1 전압 레벨과 상이한 제 2 전압 레벨을 취한다. 비구동된 와이어는 제 1 전압 레벨과 제 2 전압 레벨 사이의 중간 레벨 전압에 또는 그 부근에 있는 제 3 전압 레벨을 취하도록 플로팅, 구동 및/또는 터미네이션될 수도 있다. 일 예에서, 구동 전압 레벨은 +V 및 -V 일 수 있고 비구동 전압은 0 V 이다. 다른 예에서, 구동 전압 레벨은 +V 및 0 V 일 수 있고 비구동 전압은 + ?V 이다. 연속적으로 송신되는 각 쌍의 심볼에는 서로 다른 심볼이 전송되며, 서로 다른 쌍의 와이어는 서로 다른 심볼 간격으로 차동적으로 구동될 수 있다.
C-PHY 1.2 사양 및 C-PHY 2.0 사양을 포함하여 C-PHY에 대한 보다 최근의 구현 및 제안된 사양은 수신기에서 클록 신호를 복구하는 기존 CDR 회로의 능력을 초과할 수 있는 심볼 송신 클록 신호의 주파수를 정의한다. 클록 정보를 복구하기 위한 클록 복구 회로의 능력은 통신 링크의 상이한 와이어들에서 송신되는 신호들의 천이들에 관련된 최대 시간 변동에 의해 제한될 수도 있다. C-PHY 수신기의 클록 복구 회로는 통상 수신 클록 신호에서 펄스들의 생성을 제어하는 피드백 루프를 채용한다. 피드백 루프는 펄스 생성 회로가 트리오의 도체들이 샘플링 에지를 제공하기 전에 안정한 시그널링 상태를 취하기 전에 발생할 수 있는 과도 현상에 의해 트리거되는 추가 펄스를 생성하지 않도록 하는 데 사용할 수 있다. 최대 심볼 송신 레이트는 피드백 루프에 의해 제한될 수 있으며, C-PHY 사양들의 나중 세대들에 의해 정의된 더 높은 시그널링 주파수에서 신뢰성 있게 기능할 수 있는 최적화된 클록 생성 회로에 대한 지속적인 요구가 있다.
본 명세서에 개시된 특정 양태는 C-PHY 수신기 회로의 클록 복구 회로를 제공하며, 여기서 C-PHY 수신기 회로의 루프 시간은 클록 복구 회로가 차세대 C-PHY 클록 레이트에서 동작할 수 있도록 최소화된다. 일례에서, 클록 복구 회로는 하나 이상의 천이 펄스를 포함하는 조합 신호를 생성하고, 그의 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 그 조합 신호를 제공하고, 추가 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도되는 논리 회로에 리셋 신호를 제공한다. 각 천이 펄스는 3-와이어 버스에서의 한 쌍의 와이어들의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된다. 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 하고 클록 신호는 클록 신호의 제1 상태로의 천이를 전달한 후 제1 상태로부터 구동된다.
클록 복구 회로는 제1 차이 신호 및 제1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 제1 차이 신호에 대한 천이 펄스를 생성할 수 있다. 클록 복구 회로는 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스를 제공하도록 적어도 하나의 펄스 생성 회로를 구성할 수 있다. 클록 복구 회로는 3-와이어 버스의 동작 조건에 기초하여 적어도 하나의 펄스 생성 회로를 교정할 수 있다. 클록 복구 회로는 제1 상태로의 천이에 적용되는 지연의 지속기간을 선택하도록 비대칭 지연 회로를 구성할 수 있다. 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성되고, 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성된 상승 에지 지연 회로를 포함할 수 있다. 클록 복구 회로는 클록 신호에서 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더에 클록 신호를 제공할 수 있다.
C-PHY 인터페이스를 채용하는 장치의 예
도 1 은 본원에 개시된 특정 양태들에 따라 적응될 수 있는 장치 (100) 의 일 예를 나타낸다. 장치(100)는 하나 이상의 통신 링크를 구현하기 위해 C-PHY 3상 프로토콜을 채용할 수 있다. 장치 (100) 는 다수의 회로 또는 디바이스 (104, 106 및/또는 108) 를 갖는 프로세싱 회로 (102) 를 포함할 수 있다. 일부 예에서, 회로 또는 디바이스(104, 106 및/또는 108)는 하나 이상의 ASIC 에서 또는 시스템 온 칩 (SoC) 에서 구현될 수 있으며, 여기서 SoC 는 프로세서, 컴퓨터 또는 기타 전자 시스템의 모든 또는 실질적으로 모든 컴포넌트들을 구현하는 집적 회로를 포함할 수 있다. 일 예에서, 장치 (100) 는 통신 디바이스일 수도 있고, 프로세싱 회로 (102) 는 제1 회로 또는 디바이스 (104) 에 제공된 프로세서 (112), 하나 이상의 주변 디바이스들 (106) 및 장치가 안테나 (102) 를 통하여 무선 액세스 네트워크, 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 통신할 수 있게 하는 송수신기 (108) 를 포함할 수 있다.
제1 회로 또는 디바이스 (104) 는 하나 이상의 프로세서들 (112), 하나 이상의 모뎀들 (110), 온보드 메모리 (114), 버스 인터페이스 회로 (116), 및/또는 다른 로직 회로들 또는 기능부들을 가질 수도 있다. 프로세싱 회로 (102) 는 하나 이상의 프로세서들 (112) 이 온보드 메모리 (114) 또는 프로세싱 회로 (102) 에 제공된 프로세서 판독가능 스토리지 (122) 에 상주하는 소프트웨어 모듈을 실행하게 하는 API (application programming interface) 를 제공할 수도 있는 오퍼레이팅 시스템에 의해 제어될 수도 있다. 소프트웨어 모듈은 온보드 메모리 (114) 또는 다른 프로세서 판독가능 스토리지 (122) 에 저장된 명령들 및 데이터를 포함할 수도 있다. 제1 회로 또는 디바이스 (104) 는 자신의 온보드 메모리 (114), 프로세서 판독가능 스토리지 (122) 및/또는 프로세싱 회로 (102) 외부의 스토리지를 액세스할 수 있다. 온보드 메모리 (114) 및/또는 프로세서 판독가능 스토리지 (122) 는 ROM (read-only memory) 또는 RAM (random-access memory), EEPROM (electrically erasable programmable read-only memory), 플래시 카드들, 또는 프로세싱 시스템 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 및/또는 프로세싱 회로 (102) 를 구성하고 동작시키는데 이용되는 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 또는 다른 파라미터 스토리지를 포함하거나, 구현하거나, 또는 이들에 액세스할 수도 있다. 로컬 데이터베이스는 레지스터, 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 소프트 또는 하드 디스크 등을 이용하여 구현될 수도 있다. 프로세싱 회로 (102) 는 또한, 다른 컴포넌트들 중에서 안테나 (124), 디스플레이 (126), 오퍼레이터 제어부들, 이를 테면 버튼 (128, 130) 및/또는 통합되거나 외부의 키패드 (132) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다. 사용자 인터페이스 모듈은 전용 통신 링크를 통해 또는 하나 이상의 시리얼 데이터 상호 접속부들을 통해 디스플레이 (126), 외부 키패드 (132) 등과 함께 동작하도록 구성될 수도 있다.
프로세싱 회로 (102) 는 특정의 회로 또는 디바이스 (104, 106 및/또는 108) 이 통신할 수 있게 하는 하나 이상의 버스들 (118a, 118b, 120) 을 제공할 수도 있다. 일 예에서, 제1 회로 또는 디바이스 (104) 는 회로, 카운터, 타이머, 제어 로직 및 다른 구성가능한 회로 또는 모듈의 조합을 포함하는 버스 인터페이스 회로 (116) 를 포함할 수도 있다. 일 예에서, 버스 인터페이스 회로 (116) 는 통신 사양들 또는 프로토콜들에 따라 동작하도록 구성될 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 의 동작을 구성하고 관리하는 전력 관리 기능을 포함하거나 제어할 수도 있다.
도 2 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환할 수 있는 복수의 IC 디바이스들 (202 및 230) 을 포함하는 장치 (200) 의 특정 양태들을 예시한다. 통신 링크 (220) 는 서로 근접하여 가깝게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치되는IC 디바이스들 (202 및 230) 의 페어를 접속하는데 이용될 수도 있다. 하나의 예에서, 통신 링크 (220) 는, IC 디바이스들 (202 및 230) 을 반송하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 폰의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 부분은 케이블 또는 광학 커넥션을 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭일 수도 있어, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본 명세서에서 설명된 하나의 예에서, 제 1 채널 (222) 은 순방향 채널 (222) 로 지칭될 수도 있는 한편, 제 2 채널 (224) 은 역방향 채널 (224) 로 지칭될 수도 있다. IC 디바이스들 (202 및 230) 양자 모두가 채널 (222) 상에서 송신 및 수신하도록 구성된다 하더라도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 하나의 예에서, 순방향 채널 (222) 은 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트에서 동작할 수도 있는 한편, 역방향 채널 (224) 은 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트에서 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각이 프로세서 (206, 236), 제어기 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스를 포함할 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 송수신기 (204) 와 안테나 (214) 를 통한 무선 통신들을 확립하고 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있는 한편, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기 (234) 를 이용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 피처들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는, 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시기들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 구동기들을 포함할 수도 있다. 저장 매체들 (208 및 238) 은, 개별의 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 이용되는 명령들 및 데이터를 유지하도록 적응된 일시적 및/또는 비일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 내부 버스 (212 및 242) 에 의해 그리고/또는 통신 링크 (220) 의 채널 (222, 224 및/또는 226) 에 의해 용이하게 실시될 수도 있다.
역방향 채널 (224) 은 순방향 채널 (222) 과 동일한 방식으로 동작될 수도 있으며, 순방향 채널 (222) 과 역방향 채널 (224) 은 대등한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트, 심볼 송신 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기 순서들에 의해 실질적으로 동일하거나 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 채널 (226) 이 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 통신들을 지원할 수도 있다. 순방향 채널 (222) 및/또는 역방향 채널 (224) 은 예컨대, 순방향 및 역방향 채널들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다. 하나의 예에서, 통신 링크 (220) 는 산업 또는 다른 표준에 따라 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
도 2 의 통신 링크 (220) 는 C-PHY 를 위한 MIPI 얼라이언스 사양들에 따라 구현될 수도 있고, (M 개의 와이어들로 표기되는) 복수의 신호 와이어들을 포함하는 와이어 버스를 제공할 수도 있다. M 개의 와이어들은 모바일 디스플레이 디지털 인터페이스 (MDDI) 와 같은 고속 디지털 인터페이스에서 N 페이즈 인코딩된 데이터를 반송하도록 구성될 수도 있다. M 개의 와이어들은 채널들 (222, 224 및 226) 중 하나 이상에서 N 페이즈 극성 인코딩을 용이하게 실시할 수도 있다. 물리 계층 구동기들 (210 및 240) 은 통신 링크 (220) 를 통한 송신을 위하여 N-페이즈 극성 인코딩된 데이터를 생성하도록 구성 또는 적응될 수도 있다. N-페이즈 극성 인코딩의 이용은 고속 데이터 전송을 제공하고, 다른 인터페이스들의 전력의 1/2 또는 그 미만을 소비할 수도 있는데, 이는 더 적은 구동기들이 N-페이즈 극성 인코딩된 데이터 링크들에서 액티브 상태에 있기 때문이다.
물리 계층 구동기(210 및 240)는 일반적으로 N-위상 극성 인코딩을 위해 구성될 때 통신 링크 (220) 상의 천이 당 다수의 비트들을 인코딩할 수 있다. 일 예에서, 3-페이즈 인코딩 및 극성 인코딩의 조합은 프레임 버퍼 없이 제 2 LCD 구동기 IC 마다 WVGA (wide video graphics array) 80 개 프레임들을 지원하는데 사용될 수도 있어, 디스플레이 리프레시를 위해 810 Mbps 에서 픽셀 데이터를 전달한다.
도 3 은 도 2 에 나타낸 통신 링크 (220) 의 특정 양태들을 구현하기 위해 이용될 수도 있는 3-와이어, 3-페이즈 극성 인코더를 예시하는 다이어그램 (300) 이다. 3-와이어, 3-페이즈 인코딩의 예는 오직 본 발명의 특정 양태들의 설명들을 간략화하기 위한 목적으로 선택된다. 3-와이어, 3-페이즈 인코더들에 대하여 개시된 원리들 및 기술들은 M-와이어, N-페이즈 극성 인코더들의 다른 구성들에 적용될 수 있다.
3-와이어, 3-페이즈 극성 인코딩 방식에서 3 개의 와이어들의 각각에 대해 정의된 시그널링 상태들은 비구동된 상태, 양의 구동된 상태 및 음의 구동된 상태를 포함할 수도 있다. 양의 구동되 상태 및 음의 구동된 상태는 신호 와이어들 (318a, 318b 및/또는 318c) 중 2 개의 신호 와이어들 사이에 전압 차를 제공하고/하거나 종단 저항을 통해 접속된 신호 와이어들 (318a, 318b 및/또는 318c) 중 2 개의 신호 와이어들을 통하여 전류를 구동시켜 2 개의 신호 와이어들 (318a, 318b 및/또는 318c) 에서 상이한 방향들로 전류가 흐르도록 하는 것에 의해 획득될 수도 있다. 비구동 상태는 신호 와이어 (318a, 318b 또는 318c) 의 구동기의 출력을 하이 임피던스 모드로 배치하는 것에 의해 실현될 수도 있다. 대안적으로 또는 부가적으로, 미구동 상태는, "미구동" 신호 와이어 (318a, 318b 또는 318c) 로 하여금 구동된 신호 와이어들 (318a, 318b 및/또는 318c) 상에 제공된 포지티브 및 네거티브 전압 레벨들 사이의 실질적으로 중간에 놓인 전압 레벨을 수동적으로 또는 능동적으로 획득하게 함으로써 신호 와이어 (318a, 318b 또는 318c) 에 대해 획득될 수도 있다. 통상적으로, 비구동된 신호 와이어 (318a, 318b 또는 318c) 를 통과하는 상당한 전류 흐름은 없다. 3-와이어, 3-페이즈 극성 인코딩 방식에 대해 정의된 시그널링 상태들은 3 개의 전압 또는 전류 상태들 (+1, -1 및 0)을 이용하여 표기될 수도 있다.
3-와이어, 3-페이즈 극성 인코더는 신호 와이어들 (318a, 318b 및 318c) 의 시그널링 상태를 제어하기 위해 라인 구동기들 (308) 을 채택할 수도 있다. 라인 구동기들 (308) 은 유닛 레벨 전류 모드 또는 전압 모드 구동기들로서 구현될 수도 있다. 일부 구현들에서, 각각의 라인 구동기 (308) 는 대응하는 신호 와이어들 (318a, 318b 및 318c) 의 출력 상태를 결정하는 신호들 (316a, 316b 및 316c) 의 세트들을 수신할 수 있다. 일 예에서, 신호들 (316a, 316b 및 316c) 의 세트들 각각은 하이일 때, 신호 와이어들 (318a, 318b, 및 318c) 을 각각 상위 레벨 또는 하위 레벨 전압을 향하여 구동시키는 풀업 및 풀다운 회로들을 활성화시키는 풀업 신호 (PU 신호) 및 풀다운 신호 (PD 신호) 를 포함하는 2 이상의 신호들을 포함할 수 있다. 이 예에서, PU 신호 및 PD 신호가 모두 로우일 때, 신호 와이어 (318a, 318b 및 318c) 는 중간 레벨 전압으로 터미네이션될 수도 있다.
M-와이어, N-페이즈 극성 인코딩 방식에서의 각각의 심볼 송신 간격에 대해, 적어도 하나의 신호 와이어 (318a, 318b 또는 318c) 는 중간 레벨/비구동된 (0) 전압 또는 전류 상태에 있는 한편, 양으로 구동된 (+1 전압 또는 전류 상태) 신호 와이어들 (318a, 318b 또는 318c) 의 수는 음으로 구동된 (-1 전압 또는 전류 상태) 신호 와이어 (318a, 318b 또는 318c) 의 수와 동일하여, 수신기로 흐르는 전류의 합이 항상 0 이도로고 한다. 각각의 심볼 송신 간격에 대해, 적어도 하나의 신호 와이어 (318a, 318b 또는 318c) 의 시그널링 상태는 선행하는 송신 간격에서 송신된 와이어 상태로부터 변경된다.
동작에서, 맵퍼 (302) 는 16-비트 데이터 (310) 를 수신하여 7 개 심볼들 (312) 에 매핑할 수도 있다. 3-와이어 예에서, 7 개 심볼들 각각은 하나의 심볼 송신 간격 동안 신호 와이어들 (318a, 318b, 및 318c) 의 상태들을 정의한다. 7 개 심볼들 (312) 은 각각의 신호 와이어 (318a, 318b 및 318c) 에 대한 타이밍된 심볼들의 시퀀스 (314) 를 제공하는 병렬-투-직렬 변환기들 (304) 을 이용하여 직렬화될 수도 있다. 심볼들 (314) 의 시퀀스는 일반적으로 심볼 클록 (CLKSYM) 으로 지칭될 수 있는 송신 클록을 사용하여 타이밍된다. 일 예에서, 심볼 클록의 주기는 심볼 송신 간격의 지속기간을 정의한다. 3-와이어, 3-페이즈 인코더 (306) 는 맵퍼에 의해 한번에 하나의 심볼이 생성된 7 개 심볼들의 시퀀스 (314) 를 수신하고, 각각의 심볼 송신 간격 동안 각각의 신호 와이어 (318a, 318b 및 318c) 의 상태를 컴퓨팅한다. 3-와이어, 3상 인코더 (306) 는 신호 와이어들 (318a, 318b 및 318c) 의 이전 상태들 및 현재 입력 심볼들 (314) 에 기초하여 신호 와이어들 (318a, 318b 및 318c) 의 상태들을 선택한다.
M-와이어, N-페이즈 인코딩의 이용은, 심볼당 비트들이 정수가 아닌 경우, 다수의 비트들이 복수의 심볼들로 인코딩되는 것을 허용한다. 3-와이어 통신 링크의 예에서, 동시에 구동될 수도 있는 2 개 와이어들의 3 개의 이용가능한 조합들, 및 구동되는 와이어들의 페어에서 극성의 2 개의 가능한 조합들이 존재하여, 6 개의 가능한 상태들을 발생시킨다. 각각의 천이가 현재 상태로부터 발생하기 때문에, 6 개의 상태들 중 5 개의 상태들이 매 천이에서 이용가능하다. 적어도 하나의 와이어의 상태는 각각의 천이시 변화하도록 요구된다. 5 개의 상태들로, ~ 비트들이 심볼 마다 인코딩될 수도 있다. 이에 따라, 심볼 당 2.32 비트들을 반송하는 7 개의 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16-비트 워드를 수락하고 그것을 7 개의 심볼들로 컨버팅할 수도 있다. 다시 말해서, 5 개의 상태들을 인코딩하는 7 개의 심볼들의 조합은 57 (78,125) 개의 치환 (permutation) 들을 갖는다. 이에 따라, 7 개의 심볼들은 16 비트들의 216 (65,536) 개의 치환들을 인코딩하는데 이용될 수도 있다.
도 4 는 순환 상태 다이어그램 (450) 에 기초한 3-페이즈 변조 데이터 - 인코딩 방식을 이용하여 인코딩된 신호들에 대한 타이밍도 (400) 의 예를 포함한다. 정보는 예를 들어, 와이어 또는 커넥터가 순환 상태 다이어그램 (450) 에 의해 정의된 3 개의 위상 상태들 (S1, S2 및 S3) 중 하나에 있는 시그널링 상태들의 시퀀스로 인코딩될 수도 있다. 각각의 상태는 120°위상 시프트에 의해 다른 상태들과 분리될 수 있다. 일 예에서, 데이터는 와이어 또는 커넥터에서 위상 상태들의 회전 방향으로 인코딩될 수도 있다. 신호에서의 페이즈 상태들은 시계 방향 452 및 452' 또는 반시계 방향 454 및 454' 으로 회전할 수도 있다. 예를 들어, 시계 방향 (452 및 452') 에 있어서, 위상 상태들은 S1 로부터 S2 로의, S2 로부터 S3 으로의 및 S3 으로부터 S1 로의 천이들 중 하나 이상을 포함하는 시퀀스로 진행할 수도 있다. 반시계 방향 (454 및 454') 에서, 페이즈 상태들은 S3 으로부터 S2 로, S2 로부터 S1 로 그리고 S1 로부터 S3 으로의 천이들 중 하나 이상의 천이를 포함하는 시퀀스로 진행할 수도 있다. 3 개의 신호 와이어들 (318a, 318b 및 318c) 은 상이한 버전들의 동일한 신호를 반송하며, 여기에서 그 버전들은 서로에 대해 120°만큼 위상 시프트될 수 있다. 각각의 시그널링 상태는 와이어 또는 커넥터 상의 상이한 전압 레벨 및/또는 와이어 또는 커넥터를 통한 전류 흐름의 방향으로 표현될 수도 있다. 3-와이어 시스템에서의 시그널링 상태의 시퀀스 각각 동안, 각각의 신호 와이어 (318a, 318b 및 318c) 는 다른 와이어들과는 상이한 시그널링 상태에 있다. 3 개 보다 많은 신호 와이어들 (318a, 318b 및 318c) 이 3-페이즈 인코딩 시스템에 이용될 때, 각각의 상태가 모든 시그널링 간격에서 적어도 하나의 신호 와이어 (318a, 318b 및/또는 318c) 상에 존재하지만, 2 개 이상의 신호 와이어들 (318a, 318b 및/또는 318c) 이 각각의 시그널링 간격에서 동일한 시그널링 상태에 있을 수 있다.
정보는 각각의 위상 천이 (410) 에서 회전 방향으로 인코딩될 수도 있고, 3-페이즈 신호는 각각의 시그널링 상태에 대하여 방향을 변화시킬 수도 있다. 회전 방향은 어느 신호 와이어들 (318a, 318b 및/또는 318c) 이 페이즈 천이 전 및 후에 '0' 상태에 있는지를 고려하는 것에 의해 결정될 수도 있는데, 이는 비구동 신호 와이어 (318a, 318b 및/또는 318c) 가 회전 방향과 무관하게 회전하는 3-페이즈 신호에서의 모든 시그널링 상태에서 변화하기 때문이다.
인코딩 방식은 또한 능동적으로 구동되는 2 개의 신호 와이어들 (318a, 318b 및/또는 318c) 의 극성 (408) 으로 정보를 인코딩할 수도 있다. 3-와이어 구현에서 임의의 시간에서, 신호 와이어들 (318a, 318b, 318c) 중 정확히 2 개의 신호 와이어는 반대 방향으로의 전류들로 및/또는 전압 차이로 구동된다. 일 구현예에서, 데이터는 2 개의 비트 값들 (412) 을 이용하여 인코딩될 수도 있으며, 여기서 하나의 비트는 페이즈 천이 (410) 의 방향으로 인코딩되고 제 2 비트는 전류 상태에 대한 극성 (408) 으로 인코딩된다.
타이밍도 (400) 는 위상 회전 방향 및 극성 양자를 사용하는 데이터 인코딩을 도시한다. 커브들 (402, 404 및 406) 은 다수의 페이즈 상태들에 대해 각각 3 개의 신호 와이어들 (318a, 318b 및 318c) 상에서 반송되는 신호들에 관련된다. 초기에, 위상 천이들 (410) 은 시계 방향이고, 최상위 비트는 최상위 비트의 이진 '0' 에 의해 표시된 것과 같이, 위상 천이들 (410) 의 회전이 시간 (414) 에 반시계 방향으로 스위칭할 때까지, 이진 '1' 로 세팅된다. 최하위 비트는 각 상태에서 신호의 극성 (408) 을 반영한다.
본원에 설명된 특정 양태들에 따르면, 1 비트의 데이터는 3-와이어, 3-페이즈 인코딩 시스템에서 회전으로 또는 페이즈 변화로 인코딩되고, 추가 비트는 2 개의 구동된 와이어들의 극성으로 인코딩될 수도 있다. 추가의 정보는 현재 상태로부터 임의의 가능한 상태들로의 천이를 허용함으로써 3-와이어, 3-페이즈 인코딩 시스템의 각 천이에서 인코딩될 수도 있다. 3 개의 회전 위상들 및 각 위상에 대한 2 개의 극성들이 주어질 때, 6 개의 상태들이 3-와이어, 3-페이즈 인코딩 시스템에서 사용가능하다. 따라서, 임의의 전류 상태로부터 5 개의 상태들이 이용가능하고, 심볼 (천이) 당 인코딩된 log2(5)
Figure pct00001
2.32 비트들이 존재할 수도 있어, 맵퍼 (302) 가 16-비트 워드를 수용하여 이를 7 개의 심볼들로 인코딩하는 것을 허용한다.
도 5 는 3-와이어, 3-페이즈 디코더 (500) 의 특정 양태들을 예시하는 다이어그램이다. 차동 수신기(502a, 502b, 502c) 및 와이어 상태 디코더(504)는 서로에 대한 3개의 송신 라인(예를 들어, 도 3에 예시된 신호 와이어(318a, 318b, 318c))의 상태의 디지털 표현(522)을 제공하고, 이전 심볼 주기에서 송신된 상태와 비교하여 3개의 송신 라인의 상태의 변화를 검출하도록 구성된다. 7 개의 연속하는 상태들은 디맵퍼 (508) 에 의해 프로세싱될 7 개의 심볼들 (516) 의 세트를 획득하기 위해 직렬-대-병렬 변환기들 (506) 에 의해 어셈블리된다. 디맵퍼 (508) 는 출력 데이터 (520) 를 제공하기 위해 선입선출 (FIFO) 레지스터 (520) 에서 버퍼링될 수도 있는 16 비트들의 데이터 (518) 를 생성한다.
와이어 상태 디코더 (504) 는 신호 와이어들 (318a, 318b 및 318c) 상에서 수신되는 위상 인코딩된 신호들로부터 심볼들 (514) 의 시퀀스를 추출한다. 심볼들 (514) 은 본원에 개시된 위상 회전 및 극성의 조합으로서 인코딩된다. 와이어 상태 디코더는 신호 와이어들 (318a, 318b 및 318c) 로부터 와이어 상태들을 신뢰성있게 캡처하는데 이용될 수 있는 클록 (526) 을 추출하는 CDR 회로 (524) 를 포함할 수도 있다. 천이는 각각의 심볼 바운더리에서 신호 와이어들 (318a, 318b 및 318c) 중 적어도 하나에서 발생하며, CDR 회로 (524) 는 일 천이 또는 다수의 천이들의 발생에 기초하여 클록 (526) 을 생성하도록 구성될 수도 있다. 클록의 에지는 모든 신호 와이어들 (318a, 318b 및 318c) 이 안정화되는 시간을 허용하도록 이에 의해 현재의 와이어 상태가 디코딩 목적을 위하여 캡처되는 것을 보장하도록 지연될 수도 있다.
도 6 은 각각의 상태로부터 예시된 가능한 천이들과 함께, 3 개의 와이어들의 가능한 시그널링 상태들 (602, 604, 606, 612, 614, 616) 을 예시하는 상태도 (600) 이다. 3-와이어, 3상 통신 링크의 예에서, 6개의 상태와 30개의 상태 천이가 이용가능하다. 상태 다이어그램 (600) 에서의 가능한 시그널링 상태들 (602, 604, 606, 612, 614 및 616) 은 도 4 의 순환 상태 다이어그램 (450) 에 도시된 상태들을 포함하여 이 상태들로 확장된다. 상태 요소(628)의 예시에 도시된 바와 같이, 상태 다이어그램(600)의 각 시그널링 상태(602, 604, 606, 612, 614 및 616)는 각각 A, B 및 C 로 라벨링되는 신호 와이어들 (318a, 318b, 318c)의 전압 시그널링 상태를 정의한다. 예를 들어, 시그널링 상태 (602) (+x) 에서, 와이어 A= +1, 와이어 B = -1 및 와이어 C= 0 이어서, 차동 수신기 (502a) 의 출력 (A-B) = +2, 차동 수신기 (502b) 의 출력 (B-C) = -1, 및 차동 수신기 (502c) 의 출력 (C-A) = -1 을 산출한다. 수신기 내의 위상 변화 검출 회로에 의해 취해진 천이 결정들은 차동 수신기들 (502a, 502b 및 502c) 에 의해 생성된 5 개의 가능한 레벨들에 기초하며, 그 레벨들은 -2, -1, 0, +1 및 +2 전압 상태들을 포함한다.
상태도 (600) 에서의 천이들은 세트: {000, 001, 010, 011, 100} 에서 3-비트 바이너리 값들 중 하나를 갖는 플립, 회전, 극성 심볼 (예를 들어, FRP 심볼 (626)) 에 의해 표현될 수 있다. FRP 심볼 (626) 의 회전 비트 (622) 는 다음 상태로의 천이와 연관된 페이즈 회전의 방향을 표시한다. FRP 심볼 (626) 의 극성 비트 (624) 는 다음 상태로의 천이가 극성에서의 변화를 수반할 때 바이너리 1 로 설정된다. FRP 심볼 (626) 의 플립 비트 (620) 가 바이너리 1 로 설정될 때, 회전 및 극성 값들은 무시 및/또는 0값으로 될 수도 있다. 플립은 극성에서의 변화만을 수반하는 상태 천이를 표현한다. 따라서, 3-페이즈 신호의 페이즈는 플립이 발생할 때 회전 중에 있는 것으로 고려되지 않고 플립이 발생할 때 극성 비트가 리던던트하게 된다. FRP 심볼 (626) 은 각각의 천이에 대해 와이어 상태 변화들에 대응한다. 상태도 (600) 는 양의 극성 시그널링 상태들 (602, 604, 606) 을 포함하는 내부 원 (608) 및 음의 극성 시그널링 상태들 (612, 614, 616) 을 포함하는 외부 원 (618) 으로 분리될 수도 있다.
3-페이즈 인터페이스에서의 지터
3-페이즈 송신기는 고, 저, 및 중간 레벨 전압들을 송신 채널 상에 제공하는 구동기들을 포함한다. 이는 연속하는 심볼 간격들 간에 일부 가변적인 천이들을 일으킨다. 저-투-고, 및 고-투-저 전압 천이들은 풀 스윙 천이들로 지칭될 수도 있는 한편, 저-투-중간 및 고-투-중간 전압 천이들은 하프-스윙 천이들로 지칭될 수도 있다. 상이한 유형들의 천이들은 상이한 상승 또는 하강 시간들을 가질 수도 있고, 수신기에서 상이한 제로 크로싱을 일으킬 수도 있다. 이들 차이들은 "인코딩 지터" 를 발생시킬 수 있으며, 이는 링크 신호 무결성 성능에 영향을 줄 수도 있다.
도 7 은 C-PHY 3-페이즈 송신기의 출력에서 천이 변동성의 특정 양태들을 예시하는 타이밍도 (700) 이다. 신호 천이 시간들에서의 변동성은 3-페이즈 시그널링에 이용된 상이한 전압 및/또는 전류 레벨들의 존재에 기여할 수도 있다. 타이밍도 (700) 는 단일의 신호 와이어 (310a, 310b 또는 310c) 로부터 수신된 신호에서의 천이 시간들을 예시한다. 제 1 심볼 Symn (702) 은 그 이후에 제 2 심볼 Symn+1 (704) 이 제 2 심볼 간격에서 송신되는 시점 (722) 에서 종료하는 제 1 심볼 간격에서 송신된다. 제 2 심볼 간격은 그 이후에 제 3 심볼 Symn+2 (706) 이 제 3 심볼 간격에서 송신되는 시점 (724) 에서 종료할 수도 있고, 제 3 심볼 간격은 그 이후에 제 4 심볼 Symn+3 (708) 이 제 4 심볼 간격에서 송신되는 시점 (726) 에서 종료한다. 제 1 심볼 (702) 에 의해 결정된 상태로부터 제 2 심볼 (704) 에 대응하는 상태로의 천이는 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압 (718 및/또는 720) 에 도달하는데 걸리는 시간에 기여가능한 지연 (712) 후에 검출가능할 수도 있다. 임계 전압들은 신호 와이어 (310a, 310b 또는 310c) 의 상태를 결정하는데 이용될 수도 있다. 제 2 심볼 (704) 에 의해 결정된 상태로부터 제 3 심볼 (706) 에 대한 상태로의 천이는 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압 (718 및/또는 720) 중 하나에 도달하는데 걸리는 시간에 기여가능한 지연 (714) 후에 검출가능할 수도 있다. 제 3 심볼 (706) 에 의해 결정된 상태로부터 제 4 심볼 (708) 에 대한 상태로의 천이는 신호 와이어 (310a, 310b 또는 310c) 에서의 전압이 임계 전압 (718 및/또는 720) 에 도달하는데 걸리는 시간에 기여가능한 지연 (716) 후에 검출가능할 수도 있다. 지연들 (712, 714 및 716) 은 상이한 지속기간들을 가질 수도 있으며, 이는 3 개의 상태들 및/또는 상이한 천이 양들과 연관된 상이한 전압 또는 전류 레벨들 사이의 천이들에 불균등한 영향을 줄 수도 있는 디바이스 제조 프로세스들 및 동작 조건들에서의 변동들에 부분적으로 기여가능할 수도 있다. 이들 차이들은 C-PHY 3-페이즈 수신기에서의 지터 및 다른 문제들에 기여할 수도 있다.
도 8 은 C-PHY 인터페이스 (800) 에서 수신기에 제공될 수도 있는 CDR 회로들의 특정 양태들을 예시한다. 차동 수신기(802a, 802b, 802c)는 트리오에서 신호 와이어(310a, 310b, 310c)의 서로 다른 쌍의 시그널링 상태를 비교함으로써 차이 신호들(810a, 810b, 810c)의 세트를 생성하도록 구성된다. 예시된 예에서, 제1 차동 수신기(802a)는 A 및 B 신호 와이어(310a 및 310b)의 시그널링 상태의 차이를 나타내는 AB 차이 신호(810a)를 제공하고, 제2 차동 수신기(802b)는 B 및 C 신호 와이어(310b 및 310c)의 시그널링 상태의 차이를 나타내는 BC 차이 신호(810b)를 제공하며, 제3 차동 수신기(802c)는 C 및 A 신호 와이어(310c 및 310a)의 시그널링 상태의 차이를 나타내는 CA 차이 신호(810c)를 제공한다. 따라서, 차동 수신기들 (802a, 802b 및 802c) 중 적어도 하나의 출력이 각각의 심볼 간격의 종료시 변화하기 때문에, 천이 검출 회로 (804) 는 페이즈 변화의 발생을 검출하도록 구성될 수 있다.
일부 연속적으로 송신된 심볼 쌍들 사이의 천이들은 단일의 차동 수신기 (802a, 802b 또는 802c) 에 의해 검출가능할 수도 있고, 다른 천이들은 차동 수신기들 (802a, 802b 및 802c) 중 둘 이상에 의해 검출될 수도 있다. 일 예에서, 2 개의 와이어들의 상태들 또는 상대적 상태들은, 대응하는 차동 수신기 (802a, 802b 또는 802c) 의 천이 및 출력이 위상 천이 후에 또한 변경되지 않을 수 있는 후에는, 변경되지 않을 수 있다. 이에 따라, 클록 생성 회로 (806) 는 위상 천이가 언제 발생하였는지를 결정하기 위하여 모든 차동 수신기들 (802a, 802b 및 802c) 의 출력들을 모니터링하기 위해 천이 검출 회로 (804) 및/또는 다른 로직을 포함하거나 그것들과 협력할 수도 있다. 클록 생성 회로는 검출된 위상 천이들에 기초하여 수신 클록 (808) 을 생성할 수도 있다.
트리오의 3개 와이어의 시그널링 상태의 변화는 상이한 시간에 검출될 수 있고, 이는 상이한 시간에 안정한 상태를 가정하는 차이 신호(810a, 810b, 810c)를 초래할 수 있다. 차이 신호(810a, 810b, 810c)의 상태는 각 신호 와이어(310a, 310b 및/또는 310c)의 시그널링 상태가 심볼 송신 간격에 대해 정의된 상태로 천이한 후 안정성에 도달하기 전에 전환될 수 있다. 이러한 변동성의 결과는 도 8 의 타이밍도 (820) 에 예시된다.
시그널링 상태 변화 검출의 타이밍은 발생하였던 시그널링 상태 변화의 유형에 따라 다를 수도 있다. 마커들 (822, 824 및 826) 은 천이 검출 회로 (804) 에 제공된 차이 신호들 (810a, 810b, 810c) 에서의 천이들의 발생을 나타낸다. 마커들 (822, 824 및 826) 은 단지 설명의 명료화를 위하여 타이밍도 (820) 에 상이한 높이들이 배정되며, 마커들 (822, 824 및 826) 의 상대 높이들은 클록 생성 또는 데이터 디코딩에 이용된 전압 또는 전류 레벨들, 극성 또는 가중치들에 대한 특정 관계들을 보여주는 것으로 의도되지 않는다. 타이밍도 (820) 는 3 개의 신호 와이어들 (310a, 310b 및 310c) 상에서 위상 및 극성으로 송신되는 심볼들과 연관된 천이들의 타이밍의 효과를 예시한다. 타이밍도 (820) 에서, 일부 심볼들 사이의 천이들은 가변적인 캡처 윈도우들 (830a, 830b, 830c, 830d, 830e, 830f 및/또는 830g)(이들은 총괄적으로 심볼 캡처 윈도우들 (830)) 을 일으킬 수도 있고, 이들 윈도우 동안에 심볼들이 신뢰성있게 캡처될 수도 있다. 검출된 복수의 상태 변화들 및 이들의 상대적 타이밍은 클록 신호 (808) 상에 지터를 일으킬 수도 있다.
C-PHY 통신 링크의 스루풋은 신호 천이 시간들에서의 변동성 및 지속시간에 의해 영향을 받을 수도 있다. 예를 들어, 검출 회로들에서의 변동성은 전압 및 전류 소스들의 제조 프로세스 허용오차들, 변동성 및 안정성, 및 동작 온도 뿐만 아니라 신호 와이어들 (310a, 310b 및 310c) 의 전기 특성들에 의해 야기될 수도 있다. 검출 회로들에서의 변동성은 채널 대역폭을 제한할 수도 있다.
도 9 는 특정의 연속하는 심볼들 사이에서 제 1 시그널링 상태로부터 제 2 시그널링 상태로의 천이들의 특정 예들을 표현하는 타이밍도들 (900 및 920) 을 포함한다. 타이밍도들 (900 및 920) 에 예시된 시그널링 상태 천이들은 예시의 목적을 위하여 선택되며, 다른 천이들 및 천이들의 조합들이 MIPI 얼라이언스 C-PHY 인터페이스에서 발생할 수 있다. 타이밍도들 (900 및 920) 은 3-와이어, 3-페이즈 통신 링크의 일 예에 대한 것이고, 여기에서 다수의 수신기 출력 천이들이, 와이어들의 트리어 상의 신호 레벨들 간의 상승 시간과 하강 시간에서의 차이들에 기인하여, 각각의 심볼 간격 바운더리에서 발생할 수도 있다. 또한 도 8 을 참조하여 보면, 제 1 타이밍도들 (900) 은 천이 전과 천이 후의 신호 와이어들 (310a, 310b 및 310c) 의 트리오 (A, B, 및 C) 의 시그널링 상태들을 예시하며, 제 2 타이밍도들 (920) 은 신호 와이어들 (310a, 310b 및 310c) 사이의 차이들을 나타내는 차이 신호들 (810a, 810b, 810c) 을 제공하는 차동 수신기들 (802a, 802b 및 802c) 의 출력들을 예시한다. 많은 사례들에서, 차동 수신기들 (802a, 802b 및 802c) 의 세트는 2 개의 신호 와이어들 (310a, 310b 및 310c) 에 대한 상이한 조합들을 비교하는 것에 의해 천이들을 캡처하도록 구성될 수도 있다. 일 예에서, 이들 차동 수신기들 (802a, 802b 및 802c) 은 이들 개별적인 입력 전압들의 차이를 (예를 들어, 감산에 의해) 결정하는 것에 의해 출력들을 생성하도록 구성될 수도 있다.
타이밍도(900 및 920)에 도시된 예들 각각에서, -z 상태(616) (도 6 참조) 를 나타내는 처음 심볼은 상이한 심볼로 천이한다. 타이밍도들 (902, 904 및 906) 에 도시된 바와 같이, 신호 A 는 초기에 +1 상태에 있고, 신호 B 는 0 상태에 있고, 신호 C 는 -1 상태에 있다. 따라서, 차동 수신기 출력들에 대하여 타이밍도들 (922, 932, 938) 로 도시된 바와 같이, 차동 수신기들 (802a, 802b) 은 초기에 +1 차이 (924) 를 측정하고, 차동 수신기 (802c) 는 -2 차이 (926) 를 측정한다.
타이밍도(902, 922)에 대응하는 제1 예에서, -z 상태(616)를 나타내는 심볼에서 -x 시그널링 상태(612)를 나타내는 심볼로의 천이가 발생하며 (도 6 참조), 여기에서 신호 A 는 -1 상태로 천이하고 신호 B 는 +1 상태로 천이하고 신호 C 는 0 상태로 천이하고, 차동 수신기 (802a) 는 +1 차이 (924) 로부터 -2 차이 (930) 로 천이하고 차동 수신기 (802b) 는 +1 차이 (924, 928) 에서 유지되고, 차동 수신기 (802c) 는 -2 차이 (926) 로부터 +1 차이 (928) 로 천이한다.
타이밍도들 (904, 932) 에 대응하는 제 2 예에서, 천이는 -z 상태 (616) 를 나타내는 심볼로부터 +z 시그널링 상태 (606) 를 나타내는 심볼로 발생하고, 여기에서 신호 A 는 -1 상태로 천이하고 신호 B 는 0 상태로 유지되고 신호 C 는 +1 상태로 천이하고, 2 개의 차동 수신기들 (802a 및 802b) 는 +1 차이 (924) 로부터 -1 차이 (936) 로 천이하고 차동 수신기 (802c) 는 -2 차이 (926) 로부터 +2 차이 (934) 로 천이한다.
타이밍도들 (906, 938) 에 대응하는 제 3 예에서, 천이는 -z 상태 (616) 를 나타내는 심볼로부터 +x 시그널링 상태 (602) 를 나타내는 심볼로 발생하고 여기에서 신호 A 는 +1 상태로 천이하고 신호 B 는 -1 상태로 천이하고 신호 C 는 0 상태로 천이하고, 차동 수신기 (802a) 는 +1 차이 (924) 로부터 +2 차이 (940) 로 천이하고 차동 수신기 (802b) 는 +1 차이 (924) 로부터 -1 차이 (942) 로 천이하고, 차동 수신기 (802c) 는 -2 차이 (926) 로부터 -1 차이 (942) 로 천이한다.
이들 예들은 0, 1, 2, 3, 4 및 5 레벨들의 범위에 이르는 차이 값들로의 천이를 예시한다. 통상의 차분 또는 신호단 시리얼 송신기들에 이용된 프리-앰퍼시스 기술들이 2 개의 레벨 천이들에 대해 개발되었고, MIPI 얼라이언스 C-PHY 3-페이즈 신호에 이용되면 특정한 역효과를 도입할 수도 있다. 특히, 천이 동안 신호를 과구동시키는 프리-엠퍼시스 회로는 1 또는 2 레벨의 범위에 이르는 천이 동안 오버슈트를 야기할 수도 있고 에지 감지 회로들에 잘못된 트리거들의 발생을 야기할 수도 있다.
도 10 은 단일의 심볼 간격 (1002) 을 포함한 다수의 심볼 간격들의 오버레이로서 생성된 바이너리 아이 패턴 (1000) 을 예시한다. 신호 천이 영역 (1004) 은 가변 신호 상승 시간들이 신뢰성있는 디코딩을 방해하는, 2 개의 심볼들 사이에 바운더리에서 불확실성의 기간을 나타낸다. 상태 정보는, 심볼이 안정되고 신뢰성있게 수신 및 디코딩될 수 있는 시간 주기를 나타내는 "아이 개구" 내의 아이 마스크 (1006) 에 의해 정의된 영역에서 신뢰성있게 결정될 수도 있다. 아이 마스크 (1006) 는 제로 크로싱이 발생하지 않는 영역을 마스크 오프하고, 아이 마스크는 제 1 신호 제로 크로싱을 뒤따르는 심볼 간격 바운더리에서의 후속의 제로 크로싱들의 효과로 인하여 다수의 클록킹을 방지하기 위해 디코더에 의해 이용된다.
신호의 주기적 샘플링 및 디스플레이의 개념은 수신된 데이터에 나타나는 빈번한 천이들을 이용하여 수신된 데이터 타이밍 신호를 재형성하는 클록 데이터 복구 회로를 이용하는 시스템들의 설계, 적응 및 구성 동안에 유용하다. 직렬화기/역직렬화기 (SERDES) 기술에 기초한 통신 시스템은 바이너리 아이 패턴 (1000) 이 바이너리 아이 패턴 (1000) 의 아이 개방에 기초하여 데이터를 신뢰성있게 복구하는 능력을 판정하기 위한 기초로서 이용될 수 있는 시스템의 예이다.
3-와이어 3-페이즈 인코더와 같은 M-와이어 N-페이즈 인코딩 시스템은 모든 심볼 바운더리에서 적어도 하나의 천이를 갖는 신호를 인코딩할 수 있으며, 수신기는 이들 보장된 천이를 이용하여 클록을 복구할 수도 있다. 수신기는 심볼 바운더리에서 제 1 신호 천이 직전에 신뢰가능한 데이터를 요구할 수 있으며 동일한 심볼 바운더리에 상관되는 다수의 천이들의 임의의 발생들을 신뢰성있게 마스킹할 수 있어야 한다. M-와이어들 (예를 들어, 와이어들의 트리오) 상에서 반송되는 신호들 사이의 상승 시간과 하강 시간에서의 미소한 차이들로 인하여 그리고 수신된 신호 페어들의 조합 (예를 들어, 도 8 의 차동 수신기들 (802a, 802b 및 802c) 의 A-B, B-C, 및 C-A 출력들) 간의 신호 전파 시간에서의 미소한 차이에 기인하여 다수의 수신기 천이들이 발생할 수도 있다.
도 11 은 C-PHY 3-페이즈 신호에 대해 생성된 다중 레벨 아이 패턴 (1100) 의 일 예를 예시한다. 다중 레벨 아이 패턴 (1100) 은 다수의 심볼 간격들 (1102) 의 오버레이로부터 생성될 수도 있다. 다중 레벨 아이 패턴 (1100) 은 고정된 및/또는 심볼 독립적인 트리거 (1110) 를 이용하여 생성될 수도 있다. 다중 레벨 아이 패턴 (1100) 은 N-페이즈 수신기 회로 (도 8 참조) 에서의 차동 수신기들 (802a, 802b, 802c) 에 의해 측정된 다수의 전압 레벨들에 기인할 수도 있는 증가된 수의 전압 레벨들 (1120, 1122, 1124, 1126, 1128) 을 포함한다. 예에서, 다중 레벨 아이 패턴 (1100) 은 차동 수신기들 (802a, 802b, 및 802c) 에 제공된 3-와이어, 3-페이즈 인코딩된 신호들에서의 가능한 천이들에 대응할 수도 있다. 3개의 전압 레벨들은 차동 수신기들 (802a, 802b, 및 802c) 로 하여금 양의 극성 및 음의 극성 양쪽에 대해 강 전압 레벨들 (1126, 1128) 및 약 전압 레벨들 (1122, 1124) 을 생성하게 할 수도 있다. 통상적으로, 오직 하나의 신호 와이어 (310a, 310b 및 310c) 만이 어느 심볼에서도 비구동되고 차동 수신기들(802a, 802b, 및 802c) 은 0 상태 (여기서는, 0 볼트) 출력을 생성하지 않는다. 강 및 약 레벨들과 연관된 전압들은 0 볼트 레벨에 대하여 균일하게 이격되는 것이 필요하지 않다. 예를 들어, 약 전압 레벨들 (1122, 1124) 은 비구동 신호 와이어 (310a, 310b 및 310c) 에 의해 도달된 전압 레벨을 포함할 수도 있는 전압들의 비교를 나타낸다. 다중 레벨 아이 패턴 (1100) 은 데이터가 수신 디바이스에서 캡처될 때 신호들의 모든 3 개의 페어들이 동시에 고려되기 대문에, 차동 수신기들 (802a, 802b, 및 802c) 에 의해 생성된 파형들을 오버랩할 수도 있다. 차동 수신기들 (802a, 802b, 및 802c) 에 의해 생성된 파형들은 신호들의 3 개의 페어들 (A-B, B-C, 및 C-A) 의 비교들을 나타내는 차이 신호들 (810a, 810b, 810c) 을 나타낸다.
C-PHY 3-페이즈 디코더에 이용된 구동기들, 수신기들 및 다른 디바이스들은 3 개의 와이어들로부터 수신된 신호들 사이의 상대적 지연들을 도입할 수 있는 상이한 스위칭 특성들을 나타낼 수도 있다. 다수의 수신기 출력 천이들은 신호 와이어들 (310a, 310b 및 310c) 의 트리오의 3 개의 신호들 사이의 상승 및 하강 시간에서의 미소한 차이들에 기인하여 그리고 신호 와이어들 (310a, 310b 및 310c) 로부터 수신된 신호들의 페어들의 조합 사이의 신호 전파 시간들에서의 미소한 차이들에 기인하여 각각의 심볼 간격 바운더리 (1108 및/또는 1114) 에서 관측될 수도 있다. 다중 레벨 아이 패턴 (1100) 은 각각의 심볼 간격 바운더리 (1108 및 1114) 근방에서의 천이들에서 상대적 지연으로서 상승 및 하강 시간들에서의 변동들을 캡처할 수도 있다. 상승 및 하강 시간들에서의 변동들은 3-페이즈 구동기들의 상이한 특성들에 기인할 수도 있다. 상승 및 하강 시간들에서의 차이들은 또한 임의의 주어진 심볼에 대해 심볼 간격 (1102) 의 지속기간의 효과적인 단축 또는 연장을 야기할 수도 있다.
신호 천이 영역 (1104) 은 시간 또는 불확정성의 기간을 나타내며, 여기에서 가변 신호 상승 시간은 신뢰성있는 디코딩을 방해한다. 상태 정보는, 심볼이 안정되고 신뢰성있게 수신 및 디코딩될 수 있는 시간 주기를 나타내는 "아이 개구" (1106) 에서 신뢰성있게 결정될 수도 있다. 일 예에서, 아이 개방 (1106) 은 신호 천이 영역 (1104) 의 종점 (1112) 에서 시작하여 심볼 간격 (1102) 의 심볼 간격 바운더리 (1114) 에서 종료하도록 결정될 수도 있다. 도 11 에 도시된 예에서, 아이 개방 (1106) 은 신호 천이 영역 (1104) 의 종점 (1112) 에서 시작하여 신호 와이어들 (310a, 310b, 310c) 의 시그널링 상태 및/또는 3 개의 차동 수신기들 (802a, 802b 및 802c) 의 출력이 다음 심볼을 반영하도록 변화하기 시작할 때의 시간 (1116) 에서 종료하도록 결정될 수도 있다.
N-페이즈 인코딩을 위하여 구성된 통신 링크 (220) 의 최대 속도는 수신된 시간에 대응하는 아이 개방 (1106) 에 비교되는 신호 천이 영역 (1104) 의 지속시간에 의해 제한될 수도 있다. 심볼 간격 (1102) 에 대한 최소 주기는, 예를 들어, 도 5 에 예시된 디코더 (500) 에서의 CDR 회로 (524) 와 연관된 엄격해진 설계 마진들에 의해 제약될 수도 있다. 상이한 시그널링 상태 천이들은 2 개 이상의 신호 와이어들 (310a, 310b 및/또는 310c) 에 대응하는 신호 천이 시간들에서의 상이한 변동들과 연관될 수도 있어, 이에 의해 수신 디바이스에서의 차동 수신기들 (802a, 802b 및 802c) 의 출력들로 하여금 심볼 간격 바운더리 (1108) 에 대하여 상이한 시간 및/또는 레이트들로 변화하게 하며, 여기에서 차동 수신기들 (802a, 802b 및 802c) 의 입력들이 변화하기 시작한다. 신호 천이 시간들 사이의 차이들은 둘 이상의 차이 신호들 (810a, 810b, 810c) 에서의 시그널링 천이들 사이의 타이밍 스큐들을 야기할 수도 있다. CDR 회로들은 차이 신호들 (810a, 810b, 810c) 사이의 타이밍 스큐들을 수용하도록 지연 회로들 및 다른 회로들을 포함할 수도 있다.
도 12 는 3-와이어, 3-페이즈 인터페이스에 대한 CDR 회로 (1200) 의 일 예를 제공한다. 예시된 CDR 회로 (1200) 는 많은 상이한 유형들의 클록 복구 회로들에 공통되는 특정 피처들 및 기능 엘리먼트들을 포함한다. CDR 회로 (1200) 는 차이 신호들 (1202, 1204, 1206) 을 수신하고, 이 신호들은 예를 들어, 도 8 의 차동 수신기들 (802a, 802b 및 802c) 에 의해 생성되는 차이 신호들 (810a, 810b, 810c) 로부터 유도될 수 있다. CDR 회로 (1200) 에서, 각각의 차이 신호 (1202, 1204, 1206) 는 출력 신호들 (1230a-1230f) 을 생성하기 위해 D 플립플롭들 (1210a, 1210b, 1210c) 의 쌍을 클록킹한다. 출력 신호들 (1230a-1230f) 은 천이가 대응하는 차이 신호 (1202, 1204, 1206) 상에서 검출될 때 펄스를 반송한다. D 플립플롭 상의 클록 입력에 제공된 상승 에지는 D 플립플롭을 통하여 논리 1 을 클록킹한다. 인버터들 (1208a, 1208b, 1208c) 은 D 플립플롭들 (1210a, 1210b, 1210c) 의 각각의 대응하는 페어에서 D 플립플롭들 중 하나에 반전된 버전들의 차이 신호들 (1202, 1204, 1206) 을 제공하는데 이용될 수도 있다. 따라서, D 플립플롭들 (1210a, 1210b, 1210c) 의 각각의 페어는 대응하는 차이 신호 (1202, 1204, 1206) 에서 검출된 상승 에지 및 하강 에지에 응답하여 펄스들을 생성한다.
예를 들어, AB 차이 신호 (1202) 가 D 플립플롭 (1210a) 의 제 1 페어의 제 1 D 플립플롭 (1232) 에 제공되고, 인버터 (1208a) 는 D 플립플롭들 (1210a) 의 제 1 페어의 제 2 D 플립플롭 (1234) 에 반전된 버전의 AB 차이 신호 (1202) 를 제공한다. D 플립플롭들은 초기에 리셋 상태에 있다. AB 차이 신호 (1202) 에서의 상승 에지는 제 1 D 플립플롭 (1232) 을 통하여 논리 1 을 클록킹하여 제 1 플립플롭 (r_AB)(1230a) 의 출력이 논리 1 상태로 천이하도록 한다. AB 차이 신호 (1202) 에서의 상승 에지는 제 2 D 플립플롭 (1234) 을 통하여 논리 1 을 클록킹하여 제 2 플립플롭 (f_AB)(1230b) 의 출력이 논리 1 상태로 천이하도록 한다.
출력 신호들 (1230a-1230f) 은 수신기 클록 (RxCLK) 신호 (1222) 로서 역할을 할 수도 있는 출력 신호를 생성하는 로직, 이를 테면, OR 게이트 (1212) 에 제공된다. RxCLK 신호 (1222) 는 임의의 차이 신호들 (1202, 1204, 1206) 의 시그널링 상태에서 천이가 발생할 때 논리 1 상태로 천이한다. RxCLK 신호 (1222) 는 프로그램가능 지연 회로 (1214) 에 제공되고, 이 회로는 D 플립플롭들 (1210a, 1210b, 1210c) 의 쌍들에서의 D 플립플롭들을 리셋하는 리셋 신호 (rb 신호 (1228)) 를 구동시킨다. 예시된 예에서, 인버터 (1216) 는 D 플립플롭들 (1210a, 1210b, 1210c) 이 로우 신호에 의해 리셋될 때 포함될 수도 있다. D 플립플롭들 (1210a, 1210b, 1210c) 이 리셋될 때, OR 게이트 (1212) 의 출력은 논리 0 상태로 복귀되고, RxCLK 신호 (1222) 상의 펄스가 터미네이션된다. 이 논리 0 상태가 프로그램가능 지연 회로 (1214) 및 인버터 (1216) 를 통하여 전파할 때 D 플립플롭들 (1210a, 1210b, 1210c) 상의 리셋 조건은 릴리즈된다. D 플립플롭들 (1210a, 1210b, 1210c) 이 리셋 조건에 있는 동안, 차이 신호들 (1202, 1204, 1206) 상의 천이들은 무시된다.
프로그램가능 지연 회로 (1214) 는 통상적으로, 차이 신호들 (1202, 1204, 1206) 상의 제 1 및 마지막 천이들의 발생 사이에 타이밍 스큐에서의 차이를 초과하는 지속시간을 갖는 지연을 생성하도록 구성된다. 프로그램가능 지연 회로 (1214) 는 RxCLK 신호 (1222) 상의 펄스들의 지속시간 (즉, 펄스 폭) 을 구성한다. 프로그램가능 지연 회로 (1214) 는 Set 신호 (1226) 가 다른 제어 및/또는 구성 로직 또는 프로세서에 의해 표명될 때를 구성될 수도 있다.
RxCLK 신호 (1222) 는 또한, 차이 신호들 (1202, 1204, 1206) 의 시그널링 상태를 캡처하는 3 개의 플립플롭들 (1220) 의 세트에 제공될 수도 있어, RxCLK 신호 (1222) 상에서 발생하는 각각의 펄스에 대한 안정적인 출력 심볼 (1224) 을 제공한다. 지연 또는 정렬 로직 (1218) 은 차이 신호들 (1202, 1204, 1206) 의 세트의 타이밍을 조정할 수도 있다. 예를 들어, 지연 또는 정렬 로직 (1218) 은 RxCLK 신호 (1222) 상의 펄스들에 대하여 차이 신호들 (1202, 1204, 1206) 의 타이밍을 조정하여, 차이 신호들 (1202, 1204, 1206) 이 안정상태에 있을 때 플립 플롭들 (1220) 이 차이 신호들 (1202, 1204, 1206) 의 시그널링 상태를 캡처하는 것을 보장할 수도 있다. 지연 또는 정렬 로직 (1218) 은 프로그램가능 지연 회로 (1214) 에 대하여 구성된 지연에 기초하여 차이 신호들 (1202, 1204, 1206) 에서의 에지들을 지연시킬 수도 있다.
프로그램가능 지연 회로 (1214) 는 차이 신호들 (1202, 1204, 1206) 에서의 천이 시간들에서 가능한 큰 변동들을 수용하도록 CDR 회로 (1200) 에서 구성될 수도 있다. 일 예에서, 프로그램가능 지연 회로 (1214) 는 통상적으로 차이 신호들 (1202, 1204, 1206) 상의 제 1 및 마지막 천이들의 발생 사이의 타이밍 스큐의 지속시간을 초과하는 최소 지연 주기를 제공하도록 구성된다. 프로그램 가능 지연 회로(1214)에 의해 제공되는 지연 시간은 CDR 회로(1200)의 지연 루프에 있는 논리 게이트의 수를 설명하도록 계산되며, 논리 게이트 및/또는 프로그램 가능 지연 회로(1214)의 동작에 영향을 미칠 수 있는 제조 공정, 회로 공급 전압 및 온도 (PVT) 조건에서 예상되거나 관찰된 변동을 설명하는 최소 지연 시간으로 제약된다. CDR 회로 (1200) 의 신뢰성있는 동작을 위하여, 프로그래밍 지연 회로 (1214) 에 의해 제공된 최대 지연 시간은 심볼 간격 보다 더 크지 않을 수도 있다. 더 빠른 데이터 레이트에서, 타이밍 스큐 및 CDR 회로(1200)의 지연 루프에 의해 제공되는 지연 시간은 심볼 간격(1102)의 비율로 증가한다. 아이 개방(1106)은 심볼 간격(1102)에 비해 작아질 수 있고 아이 개방(1106)은 더 높은 주파수에서 닫힐 수 있다. 프로그램가능 지연 회로 (1214) 에 의해 제공되는 지연 시간이 신뢰성있는 심볼들의 캡처를 지원할 수 있는 임계 사이즈 미만으로 아이 개방 (1106) 에 의해 점유되는 심볼 간격 (1102) 의 백분율을 감소시킬 때 최대 심볼 송신 레이트는 제한될 수도 있다.
도 13 은 CDR 회로 (1200) 의 동작의 특정 양태들을 예시하는 타이밍도 (1300) 이다. 이 다이어그램은 프로그램가능 지연 회로 (1214) 가 구성되고 Set 신호 (1226) 가 인액티브 상태에 있는 후의 동작들에 관련된다. CDR 회로 (1200) 는 에지 검출기로서 동작한다. C-PHY 3-페이즈 인코딩은 유닛 간격 (UI) (1302) 당 단일의 시그널링 상태 천이를 제공한다. 트리오의 각각의 와이어의 상태에서의 차이들 및/또는 트리오의 송신 특성들은 상이한 시간들에서 2 개 이상의 와이어들 상에서 천이가 나타나게 할 수도 있다. 차이 신호들 (1202, 1204, 1206) 에서의 천이들의 발생의 시간에서의 최대 차이는 스큐 시간 (tskew) (1304) 으로서 지칭될 수도 있다. CDR 회로 (1200) 와 연관된 다른 지연들은 D 플립플롭들 (1210a, 1210b, 1210c) 의 페어들을 관통하는 전파 지연 (ck2q)(1314), OR 게이트 (1212) 를 관통하는 상승 에지와 연관된 전파 지연 (OR_0)(1306), OR 게이트 (1212) 를 관통하는 하강 에지와 연관된 전파 지연 (OR_1)(1308), 프로그램가능 지연 회로 (1214) 와 구동기 및/또는 인버터 (1216) 에 의해 도입된 지연을 결합하는 전파 지연 (tpgm)(1310) 및 D 플립플롭들 (1210a, 1210b, 1210c) 의 페어들에 의해 rb 신호 (1228) 의 수신 시간과, 플립플롭 출력들이 클리어되는 시간 사이의 지연에 대응하는 리셋 지연 (trst)(1312) 을 포함한다.
루프 지연 (tloop) (1320) 은 다음과 같이 정의될 수도 있다:
tloop = tck2q + tOR_1 + tpgm + trst + tOR_0 + tpgm.
tloop (1320) 와 UI (1302) 사이의 관계는 CDR 회로 (1200) 의 동작의 신뢰성을 결정할 수도 있다. 이 관계는 UI (1302) 에 직접 영향을 미치는 송신에 이용되는 클록 주파수 및 프로그램가능 지연 회로 (1214) 의 동작의 가변성에 의해 영향을 받는다.
일부 디바이스들에서, 도 12의 프로그램 가능 지연 회로(1214)의 동작은 PVT 조건의 변화를 포함하여 동작 조건의 변화에 의해 영향을 받을 수 있다. 구성된 값에 대해 프로그램가능 지연 회로 (1214) 에 의해 제공되는 지연 시간은 디바이스마다 및/또는 디바이스와 디바이스 회로 마다 상당히 다를 수도 있다. 통상의 시스템들에서, CDR 회로 (1200) 의 공칭 동작 조건은 일반적으로, 클록 에지가 최악의 경우의 PVT 효과에서 조차도, 신호 천이 영역 (1104) 의 종점 (1112) 뒤에 그리고 다음 심볼로의 천이 영역의 시작 전에 발생하는 것을 보장하기 위하여, 모든 PVT 조건들 하에서 아이 개방 (1106) 의 중간에서 어딘가에 클록 에지를 생성하도록 설계에 의해 설정된다. 송신 주파수가 증가하고 차이 신호들 (1202, 1204, 1206) 의 타이밍 스큐가 UI (1302) 에 비해 클 때, 아이 개방 (1106) 내의 클록 에지를 보장하는 CDR 회로 (1200) 를 설계하는 데 어려움이 발생할 수 있다. 예를 들어, 통상의 지연 회로는 모든 PVT 조건들에 대해 2 배 만큼 변화하는 지연 값을 생성할 수도 있다.
도 14 는 불충분한 지연을 제공하는 프로그램가능 지연 회로 (1214) (도 12 참조) 의 효과를 예시하는 타이밍도 (1400) 이다. 이 예에서, tloop (1406) 는 관찰된 tskew (1404) 에 비해 너무 짧고, 다수의 클록 펄스들 (1408, 1410) 은 하나의 UI (1402) 에서 생성된다. 즉, 루프 지연 tloop (1406) 는 tskew (1404) 에 비해 충분히 크지 않고, 차이 신호들 (1202, 1204, 1206) 에 대한 나중에 발생하는 천이들이 마스킹되지 않는다. 도시된 예에서, 차이 신호들 (1206) 중 하나에서의 제 2 천이 (1414) 는 차이 신호들 (1202) 의 다른 신호에서 제 1 발생 천이 (1412) 에 응답하여 펄스 (1408) 가 생성된 후에 검출될 수도 있다. 이 예에서, 복구된 클록 주파수는 3-페이즈 인터페이스에서 심볼들을 송신하는데 사용된 클록 주파수의 2 배일 수도 있다.
도 15 는 너무 긴 지연을 제공하는 프로그램가능 지연 회로 (1214) 의 효과를 예시하는 타이밍도 (1500) 이다. 이 예에서, 지속기간 tskew (1504) 의 관찰된 스큐가 존재하고 tloop (1506) 은 UI (1502) 보다 크다. CDR 회로 (1200) 는 제 1 UI (1502) 에서 제 1 발생 천이 (1514) 에 응답하여 클록 펄스 (1508) 를 생성할 수도 있지만, 제 2 UI (1512) 에서 천이들 (1516, 1518) 이 발생할 때 rb 신호 (1228) 가 액티브 상태일 수도 있다. 예시된 예에서, 제 2 UI (1512) 에서 천이들 (1516, 1518) 은 마스킹되고, 제 2 UI (1512) 에 대응하는 예상된 펄스 (1510) 는 억제된다. 이 예에서, 복구된 클록 주파수는 3-페이즈 인터페이스에서 심볼들을 송신하는데 사용된 클록 주파수의 1/2 일 수도 있다.
도 14 및 도 15 의 예들에 의해 예시된 바와 같이, CDR 회로 (1200) 는 다음의 제약을 받을 수도 있다:
tskew < tloop < UI.
경험적 증거는 tloop (1320, 1406, 1506) 가 PVT 에 매우 민감하다는 것을 제안한다. CDR 회로 (1200) 에 대한 tloop (1320) 는 다음과 같이 다시 기술될 수 있다:
tloop = tck2q + tOR_1 + trst + tOR_0 + (tpgm + tpgm).
루프 시간은 PVT 변동에 민감한 많은 수의 지연으로 인해 더 높은 심볼 레이트에서 신뢰성에 민감하며, 6-입력 OR 게이트(1212)와 연관된 더블 tpgm 지연 및 큰 지연은 CDR 회로(1200)에 의해 복구 가능한 클록 신호의 최대 주파수를 제한할 수 있다. PVT의 잠재적 변동의 범위를 수용하기 위해 프로그램 가능한 지연 회로(1214)에 의해 제공되는 지연을 증가시키는 것은 CDR 회로(1200)에 의해 복구 가능한 클록 신호의 최대 주파수를 추가로 제한하는 역할을 한다.
C-PHY 1.2 사양 및 C-PHY 2.0 사양을 포함하여 C-PHY에 대한 보다 최근의 구현 및 제안된 사양은 수신기에서 클록 신호를 복구하는 기존 CDR 회로의 능력을 초과할 수 있는 심볼 송신 클록 신호의 주파수를 정의한다. 심볼 송신 클록 신호는 심볼 송신의 레이트를 제어하는 데 사용되며 UI(1302)의 지속기간을 결정한다. UI(1302)의 지속기간은 심볼 송신 클록 신호의 주파수가 증가될 때 감소된다. CDR 회로(1200)의 루프 지연에 의해 도입된 제약은 CDR 회로(1200)에 의해 지원될 수 있는 UI(1302)의 최소 지속기간을 제한하고, 이는 CDR 회로(1200)에 의해 지원될 수 있는 심볼 송신 클록 신호의 최대 주파수를 제한한다. 진보된 디바이스 기술을 사용하더라도, CDR 회로(1200)의 루프 지연은 특정 PVT 조건에서 300 피코초를 초과할 수 있으며, 이는 기존 C-PHY 애플리케이션을 초당 2.5 기가심볼의 최대 심볼 송신 레이트로 제한할 수 있다. 일부 구현에서, CDR 회로(1200)의 루프 지연에 의해 도입된 UI(1302)의 지속기간에 대한 제약은 기존의 CDR 회로(1200)를 이후 세대의 C-PHY 사양을 준수해야 하는 C-PHY 인터페이스에서 사용하기에 비효과적으로 만들 수 있다.
본 명세서에 개시된 특정 양태에 따라 구현된 클록 복구 회로는 차세대 C-PHY 사양에 의해 정의된 더 높은 클록 주파수를 지원할 수 있다. 도 16 은 더 높은 심볼 송신 클록 주파수들을 지원하기 위해 본 개시의 특정 양상들에 따라 구성될 수 있는 클록 복구 회로(1640)의 일 예를 제공한다. 클록 복구 회로(1640)는 루프 지연을 최소화하거나 감소시키고 클록 복구 회로(1640)가 적어도 8GHz의 주파수에서 수신 클록 신호(1646)를 생성할 수 있게 하는 최적화된 피드백 루프를 사용한다. 지연 루프는 한 유형의 에지를 지연시키고 최소 지연으로 다른 유형의 에지를 통과시키는 비대칭 지연 회로를 사용하여 구현될 수 있다. 예시된 예에서 지연 루프는 몇 개의 논리 게이트와 상승 에지에만 응답하는 PVT 둔감 지연 블록을 사용하여 구현된다. 예시된 클록 복구 회로(1640)는 루프 타이밍을 최적화하고 매우 빠른 심볼 송신 레이트를 지원하도록 구성될 수 있다. 펄스 생성 및 병합 회로(1600)는 차이 신호(1602, 1604, 1606)에서 검출된 천이를 나타내는 천이 펄스를 생성 및 병합한다. 도 17 은 펄스 생성 및 병합 회로(1600) 및 클록 복구 회로(1640)와 연관된 타이밍을 예시하는 타이밍도(1700)이다.
펄스 생성 및 병합 회로(1600)는 와이어 A, B 및 C의 트리오의 와이어들의 쌍들의 시그널링 상태의 차이를 나타내는 차이 신호(1602, 1604, 1606)를 수신한다. 차이 신호(1602, 1604, 1606)는 도 8 에 도시된 차이 신호(810a, 810b, 810c)를 생성하는 차동 수신기(802a, 802b 및 802c)와 같은 차동 수신기 또는 비교기로부터 수신될 수 있다. 펄스 생성 및 병합 회로(1600)는 3개의 배타적 OR 게이트(1608, 1610, 1612)와 대응하는 지연 회로(1616, 1618, 1620)를 사용하여 차이 신호(1602, 1604, 1606)에서 발생하는 천이에 응답하여 제한된 지속기간 천이 펄스(1704, 1706, 1708)를 생성한다. 예시된 타이밍도(1700)의 예에서, AB 차이 신호(1602), BC 차이 신호(1604) 및 CA 차이 신호(1606)의 천이는 예시된 심볼 경계(1710a, 1710b, 1710c, 1710d) 각각에서 발생한다. 차이 신호(1602, 1604, 1606)의 천이는 처음 발생 천이와 마지막 발생 천이 사이에서 스큐(1702)가 관찰될 수 있도록 상이한 시간에 발생할 수 있다. 예시된 예에서, 처음 발생 천이는 AB 차이 신호(1602)에서 관찰되고 마지막 발생 천이는 제1 예시된 심볼 경계(1710a)에서 CA 차이 신호(1606)에서 관찰된다. 천이들 간의 관계는 각 심볼 경계(1710a, 1710b, 1710c, 1710d)에서 상이할 수 있다. 동작시, 천이는 각각의 심볼 경계(1710a, 1710b, 1710c, 1710d)에서 적어도 하나의 차이 신호(1602, 1604, 1606)에서 발생하고, 하나 이상의 심볼 경계(1710a, 1710b, 1710c, 1710d)에서 3개 미만의 차이 신호(1602, 1604, 1606)에서 발생할 수 있다.
제1 배타적 OR 게이트(1608)는 AB 차이 신호(1602) 및 AB-지연 회로(1616)에 의해 제공되는 AB 차이 신호(1602)의 지연된 버전을 수신하고, AB 지연 회로(1616)에 의해 도입된 지연의 지속기간에 의해 제어된 지속기간을 갖는 천이 펄스 (1704) 를 포함하는 AB_p 신호 (1622) 를 제공한다. 제2 배타적 OR 게이트(1610)는 BC 차이 신호(1604) 및 BC-지연 회로(1618)에 의해 제공되는 BC 차이 신호(1604)의 지연된 버전을 수신하고, BC-지연 회로(1618)에 의해 도입된 지연의 지속기간에 의해 제어된 지속기간을 갖는 천이 펄스 (1706) 를 포함하는 BC_p 신호 (1624) 를 제공한다. 제3 배타적 OR 게이트(1612)는 CA 차이 신호(1606) 및 CA-지연 회로(1620)에 의해 제공된 CA 차이 신호(1606)의 지연된 버전을 수신하고, CA-지연 회로(1620)에 의해 도입된 지연의 지속기간에 의해 제어된 지속기간을 갖는 천이 펄스 (1708) 를 포함하는 CA_p 신호 (1626) 를 제공한다. AB_p 신호(1622), BC_p 신호(1624) 및 CA_p 신호(1626)는 AB_p 신호(1622), BC_p 신호(1624) 및 CA_p 신호(1626)의 천이 펄스(1704, 1706, 1708) 로부터 유도되고 및/또는 그것들에 대응하는 펄스들 (1714) 을 포함하는 조합 신호로서 여기서 지칭될 수 있는 eg_pulse 신호(1630)를 제공하는 OR-게이트(1614)에 제공된다. 일부 예에서, 천이 펄스(1704, 1706, 1708) 중 둘 이상이 시간적으로 중첩될 수 있고 조합 신호의 펄스(1714)에서 병합될 수 있다.
eg_pulse 신호(1630)는 클록 복구 회로(1640)에서 지연 플립플롭(DFF(1642))을 클록한다. 특정 구현에서, 상이한 유형의 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로가 DFF(1642)에 대한 대안으로 사용하도록 구성될 수 있다. eg_pulse 신호(1630)의 각 상승 에지는 DFF(1642)의 D 입력에서 출력(Q)까지 로직 1을 클록한다. DFF(1642)의 출력은 수신 클록 신호(1646)(Rclk_q)를 제공한다. 지연 회로(1616, 1618, 1620)는 예상되거나 관찰된 PVT 조건 하에서 DFF(1642)를 클록하기에 충분한 지속기간을 갖는 천이 펄스(1704, 1706, 1708)를 제공하도록 구성될 수 있다. 예를 들어, 천이 펄스(1704, 1706, 1708)의 지속기간은 클록 펄스에 대한 최소 지속기간에 기초하여 구성될 수 있다. 수신 클록 신호(1646)는 수신 클록 신호(1646)가 리셋 상태(즉, 로직 0 상태로 설정됨)에 있는 초기 상태로부터 하이로 천이한다. 수신 클록 신호(1646)는 eg_pulse 신호(1630)의 제1 상승 에지에 응답하여 그리고 OR 게이트(1614) 및 DFF(1642)의 누적된 천이 시간에 대응할 수 있는 게이트 전파 지연(clk_q(1716))에 의해 야기된 지연 후에 하이로 천이한다. 수신 클록 신호(1646)는 eg_pulse 신호(1630)의 제1 상승 에지에 응답하여 하이로 천이하고, eg_pulse 신호(1630)의 추가의 에지는 DFF(1642)가 리셋될 때까지 영향을 미치지 않는다.
DFF(1642)는 상승 에지 지연 회로(1644)의 출력(Rclk_rst 신호(1648))이 하이로 천이될 때 리셋된다. 상승 에지 지연 회로(1644)는 Rclk_rst 신호(1648)가 하강하게 하기 전에 지연 없이 또는 최소 지연으로 입력에서 하강 에지를 통과시키고 Rclk_rst 신호(1648)가 상승하게 하기 전에 입력에서 상승 에지를 지연시키도록 구성된다. 예시된 예에서, 상승 에지 지연 회로(1644)는 수신 클록 신호(1646)를 입력으로 수신하고, 선택된 지연 지속기간(rise_dly (1718)) 만큼 수신 클록 신호(1646)의 상승 에지를 지연시킨다. 수신 클록 신호(1646)의 하강 에지는 DFF(1642) 및/또는 상승 에지 지연 회로(1644)의 하나 이상의 논리 게이트와 관련된 천이 시간에 기인할 수 있는 지속기간(fall_dly (1720)) 만큼 지연된다. 상승 에지 지연 회로(1644)는 비대칭 지연 회로의 일례이다. 다른 유형의 비대칭 지연 회로가 예를 들어 하강 에지 지연 회로를 포함하는 다양한 구현에서 사용될 수 있다는 것을 이해해야 한다.
Rclk_rst 신호(1648)가 상승한 후, DFF(1642)의 출력이 리셋되고 수신 클록 신호(1646)는 게이트 천이 시간에 기인할 수 있는 지연(rst_dly (1722)) 후에 로직 0으로 복귀한다. 수신 클록 신호(1646)의 하강 에지는 fall_dly(1720)의 지속기간만큼 지연되고 클록 복구 회로(1640)는 초기 상태로 복귀된다. 일부 구현에서, 수신 클록 신호(1646)는 차이 신호(1602, 1604, 1606)를 캡처하고 및/또는 차이 신호(1602, 1604, 1606)로부터 데이터를 디코딩하는 데 사용될 수 있다. 일부 구현에서, 구동기 회로(1652)는 수신 클록 신호(1646)를 버퍼링 및/또는 지연하고 클록 복구 회로(1640)의 출력으로서 클록 신호(RxCLK 신호(1650))를 제공하기 위해 제공된다. RxCLK 신호(1650)는 차이 신호(1602, 1604, 1606)를 캡처하고 및/또는 차이 신호(1602, 1604, 1606)로부터 데이터를 디코딩하는데 사용될 수 있다.
일례에서, 데이터 복구 회로(1660)는 RxCLK 신호(1650)를 수신하는 하나 이상의 래치, 레지스터 또는 플립플롭(1664)을 포함할 수 있다. 래치, 레지스터 또는 플립플롭(1664)은 차이 신호들 (1602, 1604, 1606) 의 시그널링 상태를 캡처하고, RxCLK 신호 (1650) 상에서 발생하는 각각의 펄스에 대한 안정한 출력 심볼 (1670) 을 제공하도록 구성될 수 있다. 지연 또는 정렬 로직 (1662) 은 차이 신호들 (1602, 1604, 1606) 의 타이밍을 조정할 수도 있다. 예를 들어, 지연 또는 정렬 로직 (1662) 은 RxCLK 신호 (1650) 상의 펄스들에 대하여 차이 신호들 (1602, 1604, 1606) 의 타이밍을 조정하여, 차이 신호들 (1602, 1604, 1606) 이 안정한 경우에 래치, 레지스터 또는 플립플롭 (1664) 이 차이 신호들 (1602, 1604, 1606) 의 시그널링 상태를 캡처하는 것을 보장할 수도 있다. 지연 또는 정렬 로직(1662)은 차이 신호(1602, 1604, 1606)에서 에지의 상대적 지연 또는 진행을 제공할 수 있다.
클록 복구 회로(1640) 및 대응하는 최소 UI(1712)의 최대 동작 주파수는 클록 복구 회로(1640) 및 펄스 생성 및 병합 회로(1600)와 연관된 타이밍 제약에 의해 결정될 수 있다. 펄스 생성 및 병합 회로(1600)의 타이밍 지연은 클록 복구 회로(1640)의 타이밍 루프 외부에 있다. 타이밍 제약은 다음과 같이 기술될 수 있다:
clk_q + rise_dly > skew, 및
clk_q + rise_dly + rst_dly + fall_dly < 1UI
clk_q(1716), rst_dly(1722) 및 fall_dly(1720) 파라미터는 적은 수의 게이팅 스위칭 지연으로 정량화할 수 있으며, rise_dly(1718) 지속기간은 clk_q(1716)에 기인하는 작은 게이팅 스위칭 지연을 갖는 예상 PVT 조건 하에서 스큐 시간을 기반으로 선택될 수 있다.
본 명세서에 개시된 특정 양상들에 따르면, 상승 에지 지연 회로(1644) 및 지연 회로들(1616, 1618, 1620)은 제조, 시스템 구성 및/또는 시스템 초기화 동안 구성될 수 있다. 일부 구현에서 상승 에지 지연 회로(1644) 및/또는 지연 회로(1616, 1618 및 1620) 각각은 프로그래밍 가능하고, 예를 들어 C-PHY 버스를 통해 전송된 초기 라인 동기화 시그널링을 사용하여 버스 동작 동안 동적으로 재구성 및/또는 교정될 수 있다. 지연 회로(1616, 1618, 1620)는 측정, 관찰 및/또는 예상되는 동작 조건에 기초하여 교정될 수 있다. 제어기 또는 프로세서는 rise_dly(1718)의 지속기간 및/또는 PVT 조건에 대해 지연 회로(1616, 1618, 1620)에 의해 제공되는 지연을 최적화함으로써 원하는 또는 요구되는 심볼 송신 레이트를 얻을 수 있다.
도 18은 본 명세서에 개시된 특정 양상들에 따라 추가 지연 없이 하강 에지를 통과하는 동안 구성되거나 구성 가능한 지연 지속기간 만큼 상승 에지를 지연시키는 데 사용될 수 있는 상승 에지 지연 회로(1800)의 일례를 도시한다. 추가 지연 없이 하강 에지를 통과하면서 상승 에지를 지연시키기 위해 다른 유형의 회로가 사용될 수 있다. 예시된 상승 에지 지연 회로(1800)는 한 세트의 단위 지연 요소(1804)를 사용하여 구현될 수 있으며, 여기서 상이한 지연 경로(1806)는 선택 가능한 지연 지속기간을 획득하기 위해 연결되는 상이한 수의 단위 지연 요소(1804)를 포함한다. 일부 경우에, 상이한 지연 경로(1806)는 단일 다중 탭 지연 경로를 사용하여 제공될 수 있다. 상승 에지 지연 회로(1800)의 입력(1802)에서 수신된 신호는 선택 회로(1808)의 출력(1812)을 구동하기 위해 지연 경로(1806) 중 하나에 의해 출력된 신호를 선택하는 선택 회로(1808)의 제어 하에 하나 이상의 지연 경로(1806)를 통해 라우팅된다. 일 예에서, 선택 회로(1808)는 멀티플렉서를 사용하여 구현된다. 다른 예에서, 선택 회로(1808)는 입력(1802)에서 수신된 신호를 지연 경로(1806)로 향하게 하는 스위치들의 세트를 사용하여 구현되거나, 지연 경로 (1806) 중 하나를 횡단한 신호를 사용하여 선택 회로(1808)의 출력(1812)을 구동한다. 상승 에지 지연 회로(1800)는 선택 신호(1814)를 선택 회로(1808)에 제공함으로써 구성될 수 있으며, 여기서 선택 신호(1814)는 지연 경로(1806) 중 어느 것이 선택 회로(1808)의 출력(1812)을 구동하는지를 결정한다.
선택 회로(1808)의 출력(1812)은 AND 게이트(1810)를 사용하여 상승 에지 지연 회로(1800)의 입력(1802)에 의해 게이팅된다. AND 게이트(1810)는 상승 에지 지연 회로(1800)의 출력(1816)을 구동한다. 상승 에지 지연 회로(1800)의 입력(1802)에서의 로우 로직 레벨은 상승 에지 지연 회로(1800)의 출력(1816)을 로우 로직 레벨로 강제한다. 상승 에지 지연 회로(1800)의 입력(1802)에서의 상승 에지는 입력(1802)이 낮은 논리 레벨에서 높은 논리 레벨로 천이할 때 발생한다. 입력(1802)이 높은 논리 레벨에 있을 때, 상승 에지 지연 회로(1800)의 출력(1816)은 선택 회로(1808)의 출력(1812)에 의해 제어된다. 선택 회로(1808)의 출력(1812)은 초기에 로우 논리 상태에 있고 상승 에지 지연 회로(1800)의 입력(1802)에서의 상승 에지의 지연된 버전이 선택된 지연 경로(1806)를 빠져나와 선택 회로(1808)의 출력(1812) 이 하이로 천이하게 할 때까지 로우를 유지한다. 입력(1802)에서의 하강 에지는 입력(1802)이 낮은 논리 레벨에서 높은 논리 레벨로 천이할 때 발생한다. AND 게이트 (1810) 의 입력에 커플링되는, 상승 에지 지연 회로(1800)의 입력(1802)에서의 로우 로직 레벨은 상승 에지 지연 회로(1800)의 출력(1816)을 로우 로직 레벨로 복귀하도록 강제한다.
상승 에지 지연 회로(1800)의 다른 구현이 고려된다. 일부 구현에서, AND 게이트(1810)는 단위 지연 요소(1804)의 각각이 리셋 가능한 지연 요소로서 구현될 때 생략될 수 있다. 일부 구현에서, 상승 에지 지연 회로(1800)의 각 지연 요소는 상승 에지 지연 회로(1800)의 입력(1802) 상의 낮은 논리 레벨에 의해 리셋될 수 있어, 하강 에지가 지연 경로(1806)를 통해 즉시 전파되는 반면 (하나 이상의 논리 게이트의 스위칭 시간에 기인하는 작은 지연을 가짐), 상승 에지는 각 지연 경로(1806)에서 지연 요소에서 지연 요소로 전파된다. 다른 예에서, 선택 회로(1808)의 유형은 추가 또는 최소 지연을 획득하도록 구성될 수 있다.
프로세싱 회로 및 방법의 예
도 19 는 본원에 개시된 하나 이상의 기능들을 수행하도록 구성될 수도 있는 프로세싱 회로 (1902) 를 채용하는 장치 (1900) 에 대한 하드웨어 구현의 예를 예시한다. 본 개시의 여러 양태들에 따르면, 본원에 개시된 엘리먼트 또는 엘리먼트의 임의의 부분 또는 엘리먼트들의 임의의 조합은 프로세싱 회로 (1902) 를 이용하여 구현될 수도 있다. 프로세싱 회로(1902)는 본 명세서에 개시된 클록 복구 기법을 지원하는 특정 디바이스, 회로, 및/또는 로직을 포함할 수 있다.
프로세싱 회로 (1902) 는 하드웨어 및 소프트웨어 모듈들의 일부 조합에 의해 제어되는 하나 이상의 프로세서들을 (1904) 을 포함할 수도 있다. 프로세서들 (1904) 의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSP들), 필드 프로그램가능 게이트 어레이들 (FPGA들), 프로그램가능 로직 디바이스들 (PLD들), 상태 머신들, 시퀀서들, 게이트된 로직, 이산 하드웨어 회로들, 및 본 개시물에 걸쳐 설명된 여러 기능들을 수행하도록 구성되는 다른 적절한 하드웨어를 포함한다. 하나 이상의 프로세서들 (1904) 은 특정 기능들을 수행하고 소프트웨어 모듈들 (1916) 중 하나에 의해 구성, 증강 또는 제어될 수도 있는 특수화된 프로세서들을 포함할 수도 있다. 하나 이상의 프로세서들 (1904) 은 초기화동안 로딩되는 소프트웨어 모듈들 (1916) 의 조합을 통해 구성되고, 동작 동안 하나 이상의 소프트웨어 모듈들 (1916) 을 로딩 또는 언로딩함으로써 추가로 구성될 수도 있다.
예시된 예에서, 프로세싱 회로 (1902) 는 버스 (1910) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1910) 는 프로세싱 회로 (1902) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속하는 버스들 및 브리지들을 포함할 수도 있다. 일 예에서, 버스 (1910) 는 하나 이상의 프로세서들 (1904) 및 프로세서 판독가능 저장 매체 (1906) 를 포함하는 여러 회로들을 함께 링크한다. 프로세서 판독가능 저장 매체 (1906) 는 메모리 디바이스들 및 대용량 디바이스들을 포함할 수도 있고, 본원에서 컴퓨터 판독가능 매체 및/또는 프로세서 판독가능 매체로서 지칭될 수도 있다. 버스 (1910) 는 또한 타이밍 소스들, 타이머들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 여러 다른 회로들을 링크할 수도 있다. 버스 인터페이스 (1908) 는 버스 (1910) 와, 하나 이상의 송수신기들 (1912) 사이에 인터페이스를 제공할 수도 있다. 송수신기 (1912) 는 프로세싱 회로에 의해 지원되는 각각의 네트워킹 기술에 대하여 제공될 수도 있다. 일부 경우들에서, 다수의 네트워킹 기술들이 송수신기 (1912) 에서 찾아지는 프로세싱 모듈들 또는 회로의 일부 또는 전부를 공유할 수도 있다. 각각의 송수신기 (1912) 는 송신 매체를 통하여 여러 다른 장치와 통신하는 수단을 제공한다. 장치 (1900) 의 성질에 따라, 사용자 인터페이스 (1918) (예를 들어, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 이 또한 제공될 수도 있고, 버스 (1910) 에 직접 또는 버스 인터페이스 (1908) 를 통하여 통신적으로 연결될 수도 있다.
프로세서 (1904) 는 프로세서 판독가능 저장 매체 (1906) 를 포함할 수도 있는 컴퓨터 판독가능 매체에 저장된 소프트웨어의 실행을 포함할 수도 있는 범용 프로세싱을 그리고 버스 (1910) 의 관리를 담당할 수도 있다. 이러한 점에서, 프로세서 (1904) 를 포함한, 프로세싱 회로 (1902) 는 본원에 개시된 방법들, 기능들, 및 기술들 중 어느 것을 구현하는데 이용될 수도 있다. 프로세서 판독가능 저장 매체 (1906) 는 소프트웨어를 실행할 때 프로세서 (1904) 에 의해 조작되는 데이터를 저장하기 위해 이용될 수도 있고, 소프트웨어는 본원에 개시된 방법들 중 어느 하나를 구현하도록 구성될 수도 있다.
프로세싱 회로 (1902) 에서의 하나 이상의 프로세서들 (1904) 은 소프트웨어를 실행할 수도 있다. 소프트웨어는 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 기술 언어, 또는 다른 것으로 지칭되든지 간에, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램, 서브프로그램, 소프트웨어 모듈, 애플리케이션, 소프트웨어 애플리케이션, 소프트웨어 패키지, 루틴, 서브루틴, 오브젝트, 실행물 (executable), 실행의 스레드, 프로시저, 함수 (function), 알고리즘 등을 의미하는 것으로 폭넓게 해석되야 한다. 소프트웨어는 프로세서 판독가능 저장 매체 (1906) 에 또는 다른 외부 프로세서 판독가능 매체에서 컴퓨터 판독가능 형태로 상주할 수도 있다. 프로세서 판독가능 저장 매체(1906)는 비일시적 컴퓨터 판독가능 저장 매체 및/또는 일시적 프로세서 판독가능 저장 매체를 포함할 수 있다. 비일시적 프로세서 판독가능 저장 매체는 예를 들어, 자기 저장 디바이스 (예를 들어, 하드 디스크, 플로피 디스크, 마그네틱 스트립), 광학 디스크 (예를 들어, 컴팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD)), 스마트 카드, 플래시 메모리 디바이스 (예를 들어, "플래시 드라이브", 카드, 스틱, 키 드라이브), 랜덤 액세스 메모리 (RAM), ROM, PROM, 소거가능 PROM (EPROM), EEPROM, 레지스터, 탈착가능 디스크, 및/또는 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적절한 매체를 포함한다. 프로세서 판독가능 저장 매체 (1906) 는 또한, 예로서, 캐리어파, 송신 라인, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적합한 매체를 포함할 수도 있다. 프로세서 판독가능 저장 매체 (1906) 는 프로세싱 회로 (1902) 에, 프로세서 (1904) 에, 프로세싱 회로 (1902) 의 외부에, 또는 프로세싱 회로 (1902) 를 포함한 다수의 엔티티들에 걸쳐 분산될 수도 있다. 프로세서 판독가능 저장 매체 (1906) 는 컴퓨터 프로그램 제품으로 구현될 수도 있다. 예로서, 컴퓨터 프로그램 제품은 패키징 재료들에 컴퓨터 판독가능 매체를 포함할 수도 있다. 당업자는 전체 시스템에 부과되는 전반적인 설계 제약 및 특정 애플리케이션들에 따라, 본 개시 전체에 걸쳐 제시된 설명된 기능성을 구현하기 위한 최선의 방법을 인식할 것이다.
프로세서 판독가능 저장 매체 (1906) 는 소프트웨어 모듈들 (1916) 로서 본원에서는 지칭될 수도 있는 로딩가능 코드 세그먼트들, 모듈들, 애플리케이션들, 프로그램들 등에서 유지 및/또는 구성되는 소프트웨어를 유지할 수도 있다. 소프트웨어 모듈들 (1916) 각각은 프로세싱 회로 (1902) 상에 설치 또는 로딩되고 하나 이상의 프로세서들 (1904) 에 의해 실행될 때 하나 이상의 프로세서들 (1904) 의 동작을 제어하는 런타임 이미지 (1914) 에 기여하는 명령들 및 데이터를 포함할 수도 있다. 실행될 때, 특정 명령들은 프로세싱 회로 (1902) 로 하여금 본원에 설명된 특정 방법들, 알고리즘들, 및 프로세스들에 따라 기능을 수행하게 할 수도 있다.
소프트웨어 모듈들 (1916) 의 일부는 프로세싱 회로 (1902) 의 초기화 동안에 로딩될 수도 있고, 이들 소프트웨어 모듈들 (1916) 은 본원에 설명된 여러 기능들의 수행을 실행하도록 프로세싱 회로 (1902) 를 구성할 수도 있다. 예를 들어, 일부 소프트웨어 모듈들 (1916) 은 프로세서 (1904) 의 내부 디바이스들 및/또는 로직 회로들 (1922) 을 구성할 수도 있고, 송수신기 (1912), 버스 인터페이스 (1908), 사용자 인터페이스 (1918), 타이머들, 수학적 코프로세서들 등과 같은 외부 디바이스들에 대한 액세스를 관리할 수도 있다. 소프트웨어 모듈들 (1916) 은 인터럽트 핸들러들 및 디바이스 구동기들과 상호작용하고 프로세싱 회로 (1902) 에 의해 제공된 여러 리소스들에 대한 액세스를 제어하는 제어 프로그램 및/또는 오퍼레이팅 시스템을 포함할 수도 있다. 리소스들은 메모리, 프로세싱 시간, 송수신기 (1912), 사용자 인터페이스 (1918) 에 대한 액세스 등을 포함할 수도 있다.
프로세싱 회로 (1902) 의 하나 이상의 프로세서들 (1904) 은 다기능성일 수도 있어, 소프트웨어 모듈들 (1916) 중 일부가 상이한 인스턴스들, 또는 동일한 기능의 상이한 인스턴스들을 수행하도록 로딩 및 구성된다. 하나 이상의 프로세서들 (1904) 은 예를 들어, 사용자 인터페이스 (1918), 송수신기 (1912) 및 디바이스 구동기들로부터의 입력들에 응답하여 개시된 백그라운드 작업들을 관리하도록 추가적으로 적응될 수도 있다. 다수의 기능들의 수행을 지원하기 위하여, 하나 이상의 프로세서들 (1904) 은 멀티테스킹 환경을 제공하도록 구성될 수도 있어, 이에 의해 복수의 기능들 각각이 필요에 따라, 또는 원하는 바에 따라 하나 이상의 프로세서들 (1904) 에 의해 서비스되는 작업들의 세트로서 구현된다. 일 예에서, 멀티태스킹 환경은 상이한 작업들 간에 프로세서 (1904) 의 제어를 통과시키는 타임쉐어링 프로그램 (1920) 을 이용하여 구현될 수도 있고, 이에 의해 임의의 현저한 동작들의 완료시에, 및/또는 이러한 인터럽트와 같은 입력에 응답하여, 각각의 작업이 하나 이상의 프로세서들 (1904) 의 제어를 타임쉐어링 프로그램 (1920) 으로 리턴시킨다. 작업이 하나 이상의 프로세서들 (1904) 의 제어를 행할 때, 프로세싱 회로는 제어 중인 작업과 연관된 기능에 의해 어드레싱되는 목적들에 대하여 효과적으로 특수화된다. 타임쉐어링 프로그램 (1920) 은 오퍼레이팅 시스템, 라운드 로빈 기반으로 제어들을 트랜스퍼하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들 (1904) 의 제어를 할당하는 기능 및/또는 하나 이상의 프로세서들 (1904) 의 제어를 핸들링 기능에 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동된 메인 루프를 포함할 수도 있다.
장치(1900)는 본 개시의 특정 양상들에 따라 적응, 구성 및/또는 동작될 수 있다. 제1 구현에서, 결과적인 클록 복구 장치는 복수의 펄스 생성 회로(1628)(도 16 참조)를 포함할 수 있으며, 여기서 각각의 펄스 생성 회로는 3-와이어 버스에서 와이어 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 천이 펄스를 생성하도록 구성된다. 제1 구현에서, 클록 복구 장치는 복수의 펄스 생성 회로(1628)로부터 수신된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 제공하도록 구성된 제1 논리 회로, 및 조합 신호 내의 펄스에 응답하고 3-와이어 버스의 시그널링 상태의 천이로부터 정보를 디코딩하는 데 사용되는 클록 신호를 출력하도록 구성된 제2 논리 회로를 포함할 수 있으며, 여기서 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 제2 논리 회로는 (지연 플립플롭과 같은) 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로를 사용하여 구현될 수 있다. 제1 구현에서, 클록 복구 장치는 클록 신호로부터 리셋 신호를 생성하도록 구성된 비대칭 지연 회로를 포함할 수 있고, 여기서 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 통과시키면서 제1 상태로의 천이를 지연시킴으로써 생성되고, 클록 신호는 제1 상태로의 클록 신호의 천이가 비대칭 지연 회로에 의해 통과된 후 제1 상태로부터 구동된다.
제2 구현에서, 제1 구현의 클록 복구 장치의 복수의 펄스 생성 회로들 (1628) 각각은 연관된 차이 신호 및 연관된 차이 신호의 지연된 버전을 입력으로서 수신하도록 구성된 배타적 OR 게이트를 포함한다. 제3 구현에서, 제2 구현의 제1 논리 회로는 각 펄스 생성 회로의 배타적 OR 게이트로부터 수신된 출력 신호를 조합하여 조합 신호를 제공하도록 구성된 논리 게이트를 포함할 수 있다. 제4 구현에서, 제2 구현 또는 제3 구현의 복수의 펄스 생성 회로들 (1628) 각각은 제2 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초하여 구성된 지속기간을 갖는 천이 펄스들을 생성하도록 구성된다. 제5 구현에서, 제2 구현, 제3 구현 또는 제4 구현의 복수의 펄스 생성 회로(1628) 각각에 의해 생성된 펄스의 지속기간은 구성 가능하다.
제6 구현에서, 제1 구현, 제2 구현, 제3 구현, 제4 구현 또는 제5 구현의 비대칭 지연 회로에 의해 제1 상태로의 천이에 적용되는 지연의 지속기간은 구성 가능하다. 제7 구현에서, 제1 구현, 제2 구현, 제3 구현, 제4 구현, 제5 구현 또는 제6 구현의 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성되고, 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성된 상승 에지 지연 회로를 포함한다. 제8 구현에서, 제1 구현, 제2 구현, 제3 구현, 제4 구현, 제5 구현, 제6 구현 또는 제7 구현의 클록 복구 장치는 클록 신호에 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태에서의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더를 포함한다 .
프로세싱 회로(1902)는 여기에 개시된 방법의 적어도 일부를 수행하도록 구성될 수 있다. 제1 예에서, 클록 복구 방법은 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 생성하는 단계; 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 조합 신호를 제공하는 단계로서, 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 하는, 상기 조합 신호를 제공하는 단계; 및 논리 회로에 리셋 신호를 제공하는 단계로서, 리셋 신호는 추가 지연 없이 제1 상태로부터의 천이를 통과시키면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도되고, 클록 신호는 제1 상태로의 클록 신호의 천이가 비대칭 지연 회로에 의해 통과된 후 제1 상태로부터 구동되는, 상기 리셋 신호를 제공하는 단계를 포함한다. 논리 회로는 (지연 플립플롭과 같은) 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로를 사용하여 구현될 수 있다.
제2 예에서, 제1 예의 클록 복구 방법은 제1 차이 신호 및 제1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 제1 차이 신호에 대한 천이 펄스를 생성하는 단계를 포함한다. 제3 예에서, 제1 예 또는 제2 예의 클록 복구 방법은 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스를 제공하도록 적어도 하나의 펄스 생성 회로를 구성하는 단계를 포함한다. 제4 예에서, 제1 예, 제2 예 또는 제3 예의 클록 복구 방법은 3-와이어 버스의 동작 조건에 기초하여 적어도 하나의 펄스 생성 회로를 교정하는 단계를 포함한다. 제5 예에서, 제1 예, 제2 예, 제3 예 또는 제4 예의 클록 복구 방법은 제1 상태로의 천이에 적용되는 지연의 지속기간을 선택하도록 비대칭 지연 회로를 구성하는 단계를 포함한다. 제6 예에서, 제1 예, 제2 예, 제3 예, 제4 예, 또는 제5 예의 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성되고, 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성된 상승 에지 지연 회로를 포함한다. 제7 예에서, 제1 예, 제2 예, 제3 예, 제4 예, 제5 예, 또는 제6 예의 클록 복구 방법은 클록 신호에 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태에서의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더로 클록 신호를 제공하는 단계를 포함한다.
도 20 은 3-와이어 C-PHY 인터페이스에 커플링된 수신 디바이스에서 구현될 수 있는 클록 복구 방법의 플로우챠트(2000)이다. 블록 2002 에서, 수신 디바이스는 3-와이어 버스에서 와이어들의 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 생성할 수 있다. 블록 2004에서, 수신 디바이스는 클록 신호를 출력으로 제공하도록 구성되는 논리 회로에 조합 신호를 제공할 수 있다. 논리 회로는 (지연 플립플롭과 같은) 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로를 사용하여 구현될 수 있다. 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 블록 2006에서, 수신 디바이스는 논리 회로에 리셋 신호를 제공할 수 있다. 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도된다. 클록 신호는 제1 상태로의 클록 신호의 천이를 전달한 후 제1 상태로부터 구동된다.
수신 디바이스는 제1 차이 신호 및 제1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 제1 차이 신호에 대한 천이 펄스를 생성할 수 있다. 수신 디바이스는 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스를 제공하도록 적어도 하나의 펄스 생성 회로를 구성할 수 있다. 수신 디바이스는 3-와이어 버스의 동작 조건에 기초하여 적어도 하나의 펄스 생성 회로를 교정할 수 있다. 수신 디바이스는 제1 상태로의 천이에 적용되는 지연의 원하는 지속기간을 제공하도록 비대칭 지연을 구성할 수 있다. 일 예에서, 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성된 상승 에지 지연 회로로서 구현된다. 상승 에지 지연 회로는 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성될 수 있다.
여러 구현들에서, 클록 신호는 클록 신호에서 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더에 제공될 수 있다.
도 21 은 프로세싱 회로 (2102) 를 채용하는 장치 (2100) 에 대한 하드웨어 구현의 일 예를 예시하는 다이어그램이다. 프로세싱 회로 (2102) 는 통상적으로 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함할 수도 있는 적어도 하나의 프로세서 (2116) 를 갖는다. 프로세싱 회로 (2102) 는 버스 (2120) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (2120) 는 프로세싱 회로 (2102) 의 특정 응용 및 전체 설계 제약들에 따라 임의의 수의 상호접속 버스 및 브리지들을 포함할 수도 있다. 버스 (2120) 는 프로세서 (2116), 모듈 또는 회로들 (2104, 2106, 및 2108) 로 표현되는 하나 이상의 프로세서 및/또는 하드웨어 모듈들, 커넥터들 또는 와이어들 (2114) 의 차동 쌍들과 프로세서 판독가능 저장 매체 (2118) 사이의 시그널링 상태의 차이를 나타내는 차이 신호 (2122) 를 생성하는 차이 수신기 회로들 (2112) 을 포함하는 여러 회로를 함께 링크한다. 버스 (2120) 는 또한 여러 다른 회로들, 이를 테면, 타이밍 소스들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (2116) 는 프로세서 판독가능 저장 매체 (2118) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 소프트웨어는, 프로세서 (2116) 에 의해 실행될 때, 프로세싱 회로 (2102) 로 하여금 임의의 특정한 장치에 대해 위에 설명된 다양한 기능들을 수행하게 한다. 프로세서 판독가능 저장 매체 (2118) 는 또한 C-PHY 버스로서 구성될 수 있는 커넥터들 또는 와이어들 (2114) 상에서 송신된 심볼들로부터 디코딩된 데이터를 포함하는, 소프트웨어를 실행시킬 때 프로세서 (2116) 에 의해 조작되는 데이터를 저장하는데 사용될 수 있다. 프로세싱 회로 (2102) 는 모듈들 (2104, 2106 및 2108) 중의 적어도 하나를 더 포함한다. 모듈들 (2104, 2106 및 2108) 은 프로세서 판독가능 저장 매체 (2118) 상에 상주/저장되는, 프로세서 (2116) 에서 실행되는 소프트웨어 모듈, 프로세서 (2116) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다. 모듈들 (2104, 2106, 및/또는 2108) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들 또는 이들의 일부의 조합을 포함할 수도 있다.
일 구성에서, 장치 (2100) 는 C-PHY 인터페이스 프로토콜에 따라 데이터 통신을 위하여 구성될 수도 있다. 장치(2100)는 차이 신호(2122)의 시그널링 상태의 천이에 응답하여 천이 펄스를 생성하도록 구성된 모듈 및/또는 회로(2108), 3-와이어 버스의 시그널링 상태에서의 천이로부터 심볼을 디코딩하기 위해 사용가능한 클록 신호를 생성하도록 구성되는 모듈 및/또는 회로(2106), 및 천이 펄스 및/또는 수신 클록을 생성하는 데 사용되는 지연 지속기간을 구성하기 위한 구성 모듈 및/또는 회로(2104)를 포함할 수 있다.
제1 예에서, 장치 (2100) 는 복수의 펄스 생성 회로(1628)(도 16 참조), 하나 이상의 조합 논리 회로 및 클록 복구 회로를 갖는다. 각각의 펄스 생성 회로 (1628) 는 3-와이어 버스에서 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호 (2122) 의 천이에 응답하여 천이 펄스를 생성하도록 구성된다. 하나의 조합 논리 회로는 복수의 펄스 생성 회로 (1628) 로부터 수신된 천이 펄스에 대응하는 펄스를 포함하는 조합 신호를 제공하도록 구성된다. 일례에서, 3개의 차이 신호(2122)는 논리 OR 게이트를 사용하여 결합되어 임의의 차이 신호(2122)에서의 천이 펄스의 높은 논리 레벨이 조합 신호에서 높은 논리 레벨을 야기하도록 하며, 여기서 조합 신호의 상태는 3개의 차이 신호(2122)가 낮은 논리 레벨에 있을 때 낮은 논리 레벨로 복귀한다. 클록 복구 회로는 (지연 플립플롭과 같은) 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로를 사용하여 구현될 수 있다. 클록 복구 회로는 그 조합 신호의 펄스에 응답할 수 있고 3-와이어 버스의 시그널링 상태의 천이로부터 정보를 디코딩하는 데 사용되는 클록 신호를 출력하도록 구성된다. 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 클록 복구 회로는 클록 신호로부터 리셋 신호를 생성하도록 구성되는 비대칭 지연 회로를 포함할 수 있다. 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 생성된다. 클록 신호는 제1 상태로의 클록 신호의 천이가 비대칭 지연 회로에 의해 전달된 후 제1 상태로부터 구동된다.
각각의 펄스 생성 회로는 연관된 차이 신호 및 연관된 차이 신호의 지연된 버전을 입력으로서 수신하도록 구성된 배타적 OR 게이트를 포함한다. 조합 논리 회로는 각 펄스 생성 회로의 배타적 OR 게이트로부터 수신된 출력 신호를 조합하여 조합 신호를 제공하도록 구성된 논리 게이트를 포함할 수 있다. 각각의 펄스 생성 회로는 클록 복구 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초하여 구성된 지속기간을 갖는 펄스들을 생성하도록 구성된다. 복수의 펄스 생성 회로 (1628) 각각에서의 지연 회로 (1616, 1618, 1620) 에 의해 생성되는 펄스의 지속기간은 구성 가능할 수 있다. 비대칭 지연 회로에 의해 제1 상태로의 천이에 적용되는 지연의 지속기간은 구성 가능할 수 있다.
일 예에서, 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성되고, 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성된 상승 에지 지연 회로로서 구현된다. 일 예에서, 장치 (2100) 는 클록 신호에 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더를 포함한다.
프로세서 판독가능 저장 매체 (2118) 는 비일시적 저장 매체일 수 있고 프로세서(2116)에 의해 실행될 때 프로세싱 회로 (2102) 로 하여금, 하나 이상의 천이 펄스를 포함하는 조합 신호를 생성하게 하는 명령 및/또는 코드를 저장할 수 있으며, 여기서 각각의 천이 펄스는 3-와이어 버스에서의 한 쌍의 와이어의 시그널링 상태의 차이를 나타내는 차이 신호(2122)의 천이에 응답하여 생성된다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 조합 신호를 제공하게 하고, 여기서 조합 신호의 펄스는 클록 신호가 제1 상태로 구동되게 한다. 논리 회로는 (지연 플립플롭과 같은) 플립플롭, 래치, 레지스터 또는 다른 순차 논리 회로를 사용하여 구현될 수 있다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 논리 회로에 리셋 신호를 제공하게 하며, 여기서 리셋 신호는 추가된 지연 없이 제1 상태로부터의 천이를 전달하면서 제1 상태로의 천이를 지연시킴으로써 클록 신호로부터 유도된다. 클록 신호는 제1 상태로의 클록 신호의 천이를 전달한 후 제1 상태로부터 구동된다.
명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 제1 차이 신호 및 제1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 제1 차이 신호에 대한 천이 펄스를 생성하게 할 수 있다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스를 제공하도록 적어도 하나의 펄스 생성 회로를 구성하게 할 수 있다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 3선식 버스의 동작 조건에 기초하여 적어도 하나의 펄스 생성 회로를 교정하게 할 수 있다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 제1 상태로의 천이에 적용되는 지연의 원하는 지속기간을 제공하도록 비대칭 지연 회로를 구성하게 할 수 있다. 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이를 지연시키도록 구성되고, 또한 추가 지연 없이 높은 논리 상태에서 낮은 논리 상태로의 천이를 전달하도록 구성된 상승 에지 지연 회로를 사용하여 구현될 수 있다. 명령 및/또는 코드는 프로세싱 회로 (2102) 로 하여금 클록 신호에서 제공된 타이밍 정보에 기초하여 3-와이어 버스의 시그널링 상태의 천이로부터 심볼을 디코딩하도록 구성된 와이어 상태 디코더에 클록 신호를 제공하게 할 수 있다.
개시된 프로세스들에서 단계들의 특정 순서 또는 체계 (hierarchy) 는 예시적인 접근법들의 예시라는 것이 이해된다. 설계 선호들에 기초하여, 프로세스들에서 단계들의 특정 순서 또는 체계들은 재배열될 수도 있다는 것이 이해된다. 일부 단계들은 조합 또는 생략될 수도 있다. 수반하는 방법 청구항들은, 샘플 순서에서 다양한 단계들의 엘리먼트들을 제시하고, 제시된 특정 순서 또는 체계에 한정하는 것을 의미하지는 않는다.
이전의 설명은 당업자가 본원에 기재된 다양한 양태들을 실시하는 것을 가능하게 하기 위해서 제공된다. 이 양태들에 대한 다양한 수정들은 당해 분야의 당업자들에게 용이하게 명백할 것이고, 본원에서 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 여기에 보여진 다양한 양태들에 한정되는 것으로 의도된 것이 아니라, 청구항 문언에 부합하는 전체 범위가 부여되야 하고, 단수형 요소에 대한 언급은, 특별히 그렇게 진술되지 않았으면 "하나 및 오직 하나만" 을 의미하도록 의도된 것이 아니라 오히려 "하나 이상" 을 의미하도록 의도된다. 명확하게 달리 서술되지 않으면, 용어 "일부" 는 하나 이상을 지칭한다. 당업자에게 공지되거나 나중에 공지되게 될 본 개시 전반에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들은 본 명세서에 참조로 명백히 통합되며 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본 명세서에 개시된 어떤 것도, 그러한 개시가 청구항들에 명시적으로 기재되는지 여부와 무관하게 공중에 전용되도록 의도되지 않는다. 어떠한 청구항 엘리먼트도, 그 엘리먼트가 어구 "~를 위한 수단" 을 이용하여 명백하게 기재되지 않는다면 수단 플러스 기능으로서 해석되지 않아야 한다.

Claims (29)

  1. 클록 복구 장치로서,
    복수의 펄스 생성 회로들로서, 각각의 펄스 생성 회로는 3-와이어 버스에서 와이어들의 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 천이 펄스를 생성하도록 구성되는, 상기 복수의 펄스 생성 회로들;
    상기 복수의 펄스 생성 회로들로부터 수신된 천이 펄스들에 대응하는 펄스들을 포함하는 조합 신호를 제공하도록 구성된 제 1 논리 회로;
    상기 조합 신호의 펄스들에 응답하고 상기 3-와이어 버스로부터 정보를 디코딩하는 데 사용되는 클록 신호를 출력하도록 구성된 제 2 논리 회로로서, 상기 조합 신호의 상기 펄스들은 상기 클록 신호가 제 1 상태로 구동되게 하는, 상기 제 2 논리 회로; 및
    상기 클록 신호로부터 리셋 신호를 생성하도록 구성된 비대칭 지연 회로로서, 상기 리셋 신호는 추가된 지연 없이 상기 제 1 상태로부터의 천이들을 통과시키면서 상기 제 1 상태로의 천이들을 지연시킴으로써 생성되고, 상기 클록 신호는 상기 제 1 상태로의 상기 클록 신호의 천이가 상기 비대칭 지연 회로에 의해 통과된 후 상기 제 1 상태로부터 구동되는, 상기 비대칭 지연 회로를 포함하는, 클록 복구 장치.
  2. 제 1 항에 있어서,
    상기 복수의 펄스 생성 회로들의 각각은, 연관된 차이 신호 및 상기 연관된 차이 신호의 지연된 버전을 입력들로서 수신하도록 구성된 배타적 OR 게이트를 포함하는, 클록 복구 장치.
  3. 제 2 항에 있어서,
    상기 제 1 논리 회로는, 각각의 펄스 생성 회로의 상기 배타적 OR 게이트로부터 수신된 출력 신호들을 조합함으로써 상기 조합 신호를 제공하도록 구성된 논리 게이트를 포함하는, 클록 복구 장치.
  4. 제 2 항에 있어서,
    상기 복수의 펄스 생성 회로들의 각각은 상기 제 2 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초하여 구성된 지속기간을 갖는 천이 펄스들을 생성하도록 구성되는, 클록 복구 장치.
  5. 제 2 항에 있어서,
    상기 복수의 펄스 생성 회로들의 각각에 의해 생성된 펄스들의 지속기간은 구성가능한, 클록 복구 장치.
  6. 제 1 항에 있어서,
    상기 제 1 상태로의 천이들에 상기 비대칭 지연 회로에 의해 적용되는 지연의 지속기간은 구성가능한, 클록 복구 장치.
  7. 제 1 항에 있어서,
    상기 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이들을 지연시키도록 구성되고, 또한 추가 지연 없이 상기 높은 논리 상태에서 상기 낮은 논리 상태로의 천이들을 통과시키도록 구성된 상승 에지 지연 회로를 포함하는, 클록 복구 장치.
  8. 제 1 항에 있어서,
    상기 클록 신호에 제공된 타이밍 정보에 기초하여 상기 3-와이어 버스의 시그널링 상태의 천이들로부터 심볼들을 디코딩하도록 구성된 와이어 상태 디코더를 더 포함하는, 클록 복구 장치.
  9. 클록 복구 방법으로서,
    3-와이어 버스에서 와이어들의 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스들에 대응하는 펄스들을 포함하는 조합 신호를 생성하는 단계;
    출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 상기 조합 신호를 제공하는 단계로서, 상기 조합 신호의 펄스들은 상기 클록 신호가 제 1 상태로 구동되게 하는, 상기 조합 신호를 제공하는 단계; 및
    상기 논리 회로에 리셋 신호를 제공하는 단계로서, 상기 리셋 신호는 추가된 지연 없이 상기 제 1 상태로부터의 천이들을 통과시키면서 상기 제 1 상태로의 천이들을 지연시킴으로써 상기 클록 신호로부터 유도되고, 상기 클록 신호는 상기 제 1 상태로의 상기 클록 신호의 천이를 통과시킨 후 상기 제 1 상태로부터 구동되는, 상기 리셋 신호를 제공하는 단계를 포함하는, 클록 복구 방법.
  10. 제 9 항에 있어서,
    제 1 차이 신호 및 상기 제 1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 상기 제 1 차이 신호에 대한 천이 펄스를 생성하는 단계를 더 포함하는, 클록 복구 방법.
  11. 제 9 항에 있어서,
    상기 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스들을 제공하도록 적어도 하나의 펄스 생성 회로를 구성하는 단계를 더 포함하는, 클록 복구 방법.
  12. 제 9 항에 있어서,
    상기 3-와이어 버스의 동작 조건들에 기초하여 적어도 하나의 펄스 생성 회로를 교정하는 단계를 더 포함하는, 클록 복구 방법.
  13. 제 9 항에 있어서,
    상기 제 1 상태로의 천이들에 적용되는 지연의 지속기간을 선택하도록 비대칭 지연 회로를 구성하는 단계를 더 포함하는, 클록 복구 방법.
  14. 제 13 항에 있어서,
    상기 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이들을 지연시키도록 구성되고, 또한 추가 지연 없이 상기 높은 논리 상태에서 상기 낮은 논리 상태로의 천이들을 통과시키도록 구성된 상승 에지 지연 회로를 포함하는, 클록 복구 방법.
  15. 제 9 항에 있어서,
    상기 클록 신호에서 제공된 타이밍 정보에 기초하여 상기 3-와이어 버스의 시그널링 상태의 천이들로부터 심볼들을 디코딩하도록 구성된 와이어 상태 디코더에 상기 클록 신호를 제공하는 단계를 더 포함하는, 클록 복구 방법.
  16. 하나 이상의 명령들을 갖는 비일시적 프로세서 판독가능 저장 매체로서,
    상기 명령들은 수신기의 프로세싱 회로의 적어도 하나의 프로세서에 의해 실행될 때, 상기 적어도 하나의 프로세서로 하여금:
    3-와이어 버스에서 와이어들의 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스들에 대응하는 펄스들을 포함하는 조합 신호를 생성하게 하고;
    출력으로서 클록 신호를 제공하도록 구성되는 논리 회로에 상기 조합 신호를 제공하게 하는 것으로서, 상기 조합 신호의 펄스들은 상기 클록 신호가 제 1 상태로 구동되게 하는, 상기 조합 신호를 제공하게 하며; 및
    상기 논리 회로에 리셋 신호를 제공하게 하는 것으로서, 상기 리셋 신호는 추가된 지연 없이 상기 제 1 상태로부터의 천이들을 통과시키면서 상기 제 1 상태로의 천이들을 지연시킴으로써 상기 클록 신호로부터 유도되고, 상기 클록 신호는 상기 제 1 상태로의 상기 클록 신호의 천이를 통과시킨 후 상기 제 1 상태로부터 구동되는, 상기 리셋 신호를 제공하게 하는, 비일시적 프로세서 판독가능 저장 매체.
  17. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서로 하여금, 제 1 차이 신호 및 상기 제 1 차이 신호의 지연된 버전에 대해 배타적 OR 게이트 기능을 수행함으로써 상기 제 1 차이 신호에 대한 천이 펄스를 생성하게 하는 명령들을 더 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  18. 18. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서로 하여금, 상기 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스들을 제공하도록 적어도 하나의 펄스 생성 회로를 구성하게 하는 명령들을 더 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  19. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서로 하여금, 상기 3-와이어 버스의 동작 조건들에 기초하여 적어도 하나의 펄스 생성 회로를 교정하게 하는 명령들을 더 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  20. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서로 하여금, 상기 제 1 상태로의 천이들에 적용되는 지연의 지속기간을 선택하도록 비대칭 지연 회로를 구성하게 하는 명령들을 더 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  21. 제 20 항에 있어서,
    상기 비대칭 지연 회로는 낮은 논리 상태에서 높은 논리 상태로의 천이들을 지연시키도록 구성되고, 또한 추가 지연 없이 상기 높은 논리 상태에서 상기 낮은 논리 상태로의 천이들을 통과시키도록 구성된 상승 에지 지연 회로를 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  22. 제 16 항에 있어서,
    상기 적어도 하나의 프로세서로 하여금,
    상기 클록 신호에서 제공된 타이밍 정보에 기초하여 상기 3-와이어 버스의 시그널링 상태의 천이들로부터 심볼들을 디코딩하도록 구성된 와이어 상태 디코더에 상기 클록 신호를 제공하게 하는 명령들을 더 포함하는, 비일시적 프로세서 판독가능 저장 매체.
  23. 클록 복구 장치로서,
    3-와이어 버스에서 와이어들의 쌍의 시그널링 상태의 차이를 나타내는 차이 신호의 천이에 응답하여 생성된 천이 펄스들에 대응하는 펄스들을 포함하는 조합 신호를 생성하는 수단;
    상기 조합 신호의 펄스들에 응답하는 논리 회로를 포함하는 클록 신호를 제공하는 수단으로서, 상기 조합 신호의 상기 펄스들은 상기 클록 신호가 제 1 상태로 구동되게 하는, 상기 클록 신호를 제공하는 수단; 및
    상기 논리 회로에 리셋 신호를 제공하는 수단으로서, 상기 리셋 신호는 추가된 지연 없이 상기 제 1 상태로부터의 천이들을 통과시키면서 상기 제 1 상태로의 천이들을 지연시킴으로써 상기 클록 신호로부터 유도되고, 상기 클록 신호는 상기 제 1 상태로의 상기 클록 신호의 천이를 통과시킨 후 상기 제 1 상태로부터 구동되는, 상기 리셋 신호를 제공하는 수단을 포함하는, 클록 복구 장치.
  24. 제 23 항에 있어서,
    하나 이상의 천이 펄스들을 생성하는 수단을 더 포함하고, 각각의 천이 펄스는 대응하는 차이 신호 및 상기 대응하는 차이 신호의 지연된 버전을 사용하여 생성되는, 클록 복구 장치.
  25. 제 23 항에 있어서,
    적어도 하나의 펄스 생성 회로는 상기 논리 회로에 대해 정의된 최소 클록 펄스 지속기간에 기초한 지속기간을 갖는 대응하는 천이 펄스들을 제공하도록 구성되는, 클록 복구 장치.
  26. 제 23 항에 있어서,
    하나 이상의 펄스 생성 회로들은 상기 3-와이어 버스의 동작 조건들에 기초하여 교정되는, 클록 복구 장치.
  27. 제 23 항에 있어서,
    상기 리셋 신호를 제공하는 수단은 상기 제 1 상태로의 천이들에 적용되는 지연의 지속기간을 선택하도록 구성가능한, 클록 복구 장치.
  28. 제 27 항에 있어서,
    상기 리셋 신호를 제공하는 수단은 낮은 논리 상태에서 높은 논리 상태로의 천이들을 지연시키도록 구성되고, 또한 추가 지연 없이 상기 높은 논리 상태에서 상기 낮은 논리 상태로의 천이들을 통과시키도록 구성된 상승 에지 지연 회로를 포함하는, 클록 복구 장치.
  29. 제 23 항에 있어서,
    상기 클록 신호는 상기 클록 신호에서 제공된 타이밍 정보에 기초하여 상기 3-와이어 버스의 시그널링 상태의 천이들로부터 심볼들을 디코딩하도록 구성된 와이어 상태 디코더에 제공되는, 클록 복구 장치.









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