CN114616793A - 用于高速下一代c-phy的小环路延迟时钟和数据恢复块 - Google Patents

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Abstract

公开了用于通过多线、多相接口进行通信的方法、装置和系统。一种时钟恢复方法包括：生成包括转变脉冲的组合信号，每个转变脉冲对表示三线总线中的一对导线的信令状态的差异的差信号中的转变进行响应而被生成。组合信号被提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。逻辑电路接收复位信号，该复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。

Description

用于高速下一代C-PHY的小环路延迟时钟和数据恢复块
相关申请的交叉引用
本申请要求于2020年8月25日在美国专利商标局提交的序列号为17/001,801的非临时专利申请和于2019年10月25日在美国专利商标局提交的序列号为62/925,916的临时专利申请的优先权和权益，其全部内容并入本文，就好像其整体在下文中完整阐述并用于所有适用目的一样。
技术领域
本公开总体上涉及高速数据通信接口，更具体地涉及耦合到多线、多相数据通信链路的接收器中的时钟生成。
背景技术
诸如蜂窝电话之类的移动设备的制造商可以从包括不同制造商的各种来源获得移动设备的组件。例如，蜂窝电话中的应用处理器可以从第一制造商获得，而成像设备或相机可以从第二制造商获得，并且显示器可以从第三制造商获得。应用处理器、成像设备、显示控制器或其他类型的设备可以使用基于标准的或专有的物理接口来互连。在一个示例中，可以使用由移动工业处理器接口(MIPI)联盟所定义的相机串行接口(CSI)来连接成像设备。在另一个示例中，显示器可以包括符合由移动工业处理器接口(MIPI)联盟所指定的显示器串行接口(DSI)标准的接口。
C-PHY接口是由MIPI联盟所定义的多相三线接口，其使用三路(trio)的导体来在设备之间传输信息。三路中的每条线在符号的传输期间可能处于三种信令状态之一。时钟信息被编码在传输的符号序列中，并且接收器从连续符号之间的转变中生成时钟信号。时钟和数据恢复(CDR)电路恢复时钟信息的能力可能受到与在通信链路的不同线路上传输的信号的转变相关的最大时间变化的限制。C-PHY接收器中的CDR电路可以采用反馈环路来控制在接收时钟信号中生成脉冲的电路。反馈环路可以被用来确保脉冲生成电路不会生成由瞬态所触发的附加脉冲，该瞬态可能在三路中的导体在提供采样边沿之前呈现稳定信令状态之前发生。最大符号传输速率可能受到反馈环路的限制，并且不断需要可以在更高信令频率下可靠地工作的优化的时钟生成电路。
发明内容
本文所公开的实施例提供了实现在多线和/或多相通信链路上改进的通信的系统、方法和装置。通信链路可以被部署在诸如具有多个集成电路(IC)设备的移动终端的装置中。
在本公开的各个方面，时钟恢复装置具有多个脉冲生成电路、第一逻辑电路、第二逻辑电路和非对称延迟电路。每个脉冲生成电路被配置为响应于差信号中的转变而生成转变脉冲，该差信号表示三线总线中的一对线的信令状态的差异。第一逻辑电路被配置为提供组合信号，该组合信号包括与从多个脉冲生成电路接收到的转变脉冲相对应的脉冲。第二逻辑电路对组合信号中的脉冲进行响应并且被配置为输出时钟信号，该时钟信号被用于对来自三线总线的信令状态中的转变的信息进行解码。组合信号中的脉冲使时钟信号被驱动到第一状态。非对称延迟电路被配置为从时钟信号生成复位信号。复位信号可以通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变来生成，并且当复位信号转变到第一状态时可以从第一状态驱动时钟信号。
在某些方面，多个脉冲生成电路中的每一个包括异或门，其被配置为接收关联的差信号和关联的差信号的延迟版本作为输入。第一逻辑电路可以包括逻辑门，其被配置为通过组合从每个脉冲生成电路的异或门接收到的输出信号来提供组合信号。多个脉冲生成电路中的每一个可以被配置为生成具有持续时间的脉冲，该持续时间是基于为第二逻辑电路所定义的最小时钟脉冲持续时间而配置的。由多个脉冲生成电路中的每一个中的延迟电路生成的脉冲的持续时间可以是可配置的。由非对称延迟电路应用于到第一状态的转变的延迟的持续时间可以是可配置的。
在一方面，非对称延迟电路是上升沿延迟电路，其被配置为延迟从低逻辑状态到高逻辑状态的转变。上升沿延迟电路可以被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。在一方面，线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变的符号进行解码。
在本公开的各个方面，一种时钟恢复方法包括：生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对导线的信令状态的差异。时钟恢复方法还包括：将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。时钟恢复方法还包括：向逻辑电路提供复位信号，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
在本公开的各个方面，一种处理器可读存储介质具有一个或多个指令，这些指令在由接收器中的处理电路的至少一个处理器执行时使该至少一个处理器：生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异。指令使至少一个处理器向逻辑电路提供组合信号，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。指令使至少一个处理器向逻辑电路提供复位信号，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
在本公开的各个方面，一种时钟恢复装置包括：用于生成组合信号的部件，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异。时钟恢复装置还包括用于将组合信号提供给逻辑电路的部件，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。时钟恢复装置还包括用于向逻辑电路提供复位信号的部件，其中复位信号通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号被导出。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
附图说明
图1描绘了在IC设备之间采用数据链路的装置，该装置根据可以包括C-PHY协议的多个可用标准或协议之一选择性地进行操作。
图2图示了用于在IC设备之间采用数据链路的装置的系统架构，该装置根据多个可用标准之一选择性地进行操作。
图3图示了C-PHY 3相发射器。
图4图示了C-PHY 3相编码接口中的信令。
图5图示了C-PHY 3相接收器。
图6是图示了C-PHY 3相编码接口中的潜在状态转变的状态图。
图7是信号上升时间对C-PHY解码器中的转变检测的影响的示例。
图8图示了C-PHY解码器中的转变检测。
图9图示了在C-PHY接口上传输的连续符号对之间发生的信号转变的一个示例。
图10图示了眼图中的转变区域和眼区域。
图11图示了为C-PHY 3相接口所生成的眼图的示例。
图12图示了用于C-PHY 3相接口的CDR电路的示例。
图13图示了与图12的CDR电路相关联的时序。
图14图示了与具有比在C-PHY 3相信号上传输的信号之间的偏移更短的环路时间的CDR电路相关联的时序。
图15图示了与具有比C-PHY 3相信号的符号间隔更长的环路时间的CDR电路相关联的时序。
图16图示了根据本公开的某些方面所提供的CDR电路。
图17图示了与图16中图示的CDR电路相关联的时序。
图18图示了可以根据本文所公开的某些方面使用的上升沿延迟电路的示例。
图19是图示了采用可以根据本文所公开的某些方面适配的处理电路的装置的示例的框图。
图20是根据本文所公开的某些方面的第一校准方法的流程图。
图21是图示了用于采用可以根据本文所公开的某些方面适配的处理电路的装置的硬件实现的第一示例的图。
具体实施方式
下面结合附图阐述的详细描述旨在作为对各种配置的描述，而不旨在表示在其中可以实践本文描述的概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括特定细节。然而，对于本领域的技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情形中，为了避免混淆这些概念，众所周知的结构和组件以框图形式来示出。
如在本申请中使用的，术语“组件”、“模块”、“系统”等旨在包括计算机相关实体，诸如但不限于硬件、固件、硬件和软件的组合、软件或正在执行的软件。例如，组件可以是但不限于是在处理器上运行的进程、处理器、对象、可执行文件、执行线程、程序和/或计算机。作为说明，在计算设备上运行的应用和计算设备都可以是组件。一个或多个组件可以驻留在进程和/或执行线程中，并且组件可以位于一个计算机上和/或分布在两个或更多计算机之间。此外，这些组件可以从其上存储有各种数据结构的各种计算机可读介质执行。组件可以通过本地和/或远程进程进行通信，诸如根据具有一个或多个数据分组的信号，诸如来自一个组件的数据与本地系统、分布式系统中的另一个组件交互，和/或通过诸如互联网之类的网络与其他系统通过信号的方式与其他系统交互。
此外，术语“或”旨在意指包含性的“或”而不是排他性的“或”。也就是说，除非另有规定或从上下文中很清楚，否则短语“X采用A或B”旨在意指任何自然包含性排列。也就是说，短语“X采用A或B”满足下列任一情形：X采用A；X采用B；或X采用A和B。此外，除非另有规定或从上下文中清楚地表明单数形式，否则本申请和所附权利要求中使用的冠词“一”和“一个”通常应被解释为意指“一个或多个”。
概述
本发明的某些方面可以适用于由MIPI联盟所指定的C-PHY接口，该接口可以被部署来连接作为移动设备的子组件的电子设备，诸如电话、移动计算设备、电器、汽车电子、航空电子系统等。移动设备的示例包括移动计算设备、蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本电脑、上网本、智能本、个人数字助理(PDA)、卫星收音机、全球定位系统(GPS)设备、智能家居设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如MP3播放器)、相机、游戏机、娱乐设备、车辆组件、航空电子系统、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能电表、无人机、多翼机或任何其他类似功能的设备。
C-PHY接口是高速串行接口，其可以在带宽受限的信道上提供高吞吐量。C-PHY接口可以被部署来将应用处理器连接到外围设备，包括显示器和相机。C-PHY接口将数据编码为符号，这些符号通过一组三条线来进行传输，其可以被称为三路或三路线。对于每个符号传输间隔，三相信号在三路的线上以不同相位进行传输，其中每条线上的三相信号的相位由在符号传输间隔中传输的符号来定义。每个三路在通信链路上提供一个通道。符号传输间隔可以被定义为单个符号控制三路的信令状态的时间间隔。在每个符号传输间隔中，三路中的一条线未被驱动，而其余两条线被差分驱动，以使得两条差分驱动线中的一条呈现第一电压电平，而另一条差分驱动线呈现不同于第一电压电平的第二电压电平。未驱动的线可以漂浮、被驱动和/或被终止，以使得它呈现第三电压电平，该第三电压电平处于或接近于第一和第二电压电平之间的中间电平电压。在一个示例中，驱动电压电平可以是+V和-V，而未驱动电压是0V。在另一个示例中，驱动电压电平可以是+V和0V，而未驱动电压是+1/2V。在每个连续传输的符号对中传输不同的符号，并且不同的线对可以在不同的符号间隔中被差分驱动。
C-PHY的最新实施和所提议的规范，包括C-PHY 1.2规范和C-PHY 2.0规范，定义了符号传输时钟信号的频率，其可以超过常规CDR电路在接收器处恢复时钟信号的能力。时钟恢复电路恢复时钟信息的能力可能受到与在通信链路的不同线路上传输的信号的转变相关的最大时间变化的限制。C-PHY接收器中的时钟恢复电路通常采用反馈环路来控制接收时钟信号中脉冲的生成。反馈环路可以被用来确保脉冲生成电路不会生成由瞬态所触发的附加脉冲，该瞬态可能在三路中的导体在提供采样边沿之前呈现稳定信令状态之前发生。最大符号传输速率可能受到反馈环路的限制，并且不断需要可以在后代C-PHY规范所定义的更高信令频率下可靠地工作的优化的时钟生成电路。
本文所公开的某些方面提供了一种C-PHY接收器电路中的时钟恢复电路，其中C-PHY接收器电路的环路时间被最小化，以使得时钟恢复电路可以在下一代C-PHY时钟速率下操作。在一个示例中，时钟恢复电路生成包括一个或多个转变脉冲的组合信号；将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出；向逻辑电路提供复位信号，通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号导出该复位信号。每个转变脉冲对表示三线总线中的一对线的信令状态的差异的差信号中的转变进行响应而被生成。组合信号中的脉冲使时钟信号被驱动到第一状态，并且在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
时钟恢复电路可以通过对第一差信号和第一差信号的延迟版本执行异或门功能来生成用于第一差信号的转变脉冲。时钟恢复电路可以配置至少一个脉冲生成电路以提供具有持续时间的相应转变脉冲，该持续时间是基于为逻辑电路所定义的最小时钟脉冲持续时间的。时钟恢复电路可以基于三线总线的操作条件来校准至少一个脉冲生成电路。时钟恢复电路可以配置非对称延迟电路以选择应用于到第一状态的转变的延迟的持续时间。非对称延迟电路可以包括上升沿延迟电路，其被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下将转变从高逻辑状态传递到低逻辑状态的。时钟恢复电路可以将时钟信号提供给线状态解码器，该线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变的符号进行解码。
采用C-PHY接口的设备示例
图1描绘了可以根据本文所公开的某些方面进行适配的装置100的示例。装置100可以采用C-PHY 3相协议来实现一个或多个通信链路。装置100可以包括具有多个电路或设备104、106和/或108的处理电路102。在一些示例中，电路或设备104、106和/或108可以在一个或多个ASIC中或在片上系统(SoC)中被实现，其中SoC可以包括实现处理器、计算机或其他电子系统的所有或基本上所有组件的集成电路。在一个示例中，装置100可以是通信设备，并且处理电路102可以包括在第一电路或设备104中提供的处理器112、一个或多个外围设备106、以及使得装置能够通过通信天线124来与无线电接入网络、核心接入网络、互联网和/或另一个网络进行通信的收发器108。
第一电路或设备104可以具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可以由操作系统控制，该操作系统可以提供应用编程接口(API)层，其使得一个或多个处理器112能够执行驻留在板载存储器114或处理电路102上提供的处理器可读存储装置122中的软件模块。软件模块可以包括存储在板载存储器114或其他处理器可读存储装置122中的指令和数据。第一电路或设备104可以访问其板载存储器114、处理器可读存储装置122和/或处理电路102外部的存储器。板载存储器114和/或处理器可读存储装置122可以包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡或任何可以被用于处理系统和计算平台中的存储器设备。处理电路102可以包括、实现或有权访问本地数据库或其他参数存储，其可以维护被用来对装置100和/或处理电路102进行配置和操作的操作参数和其他信息。可以使用寄存器、数据库模块、闪存、磁介质、EEPROM、软或硬盘等来实现本地数据库。处理电路102还可以可操作地耦合到外部设备，诸如天线124、显示器126、操作员控件(诸如开关或按钮128、130)和/或集成或外部小键盘132以及其他组件。用户接口模块可以被配置为通过专用通信链路或通过一个或多个串行数据互连来与显示器126、外部小键盘132等一起操作。
处理电路102可以提供使得某些电路或设备104、106和/或108能够进行通信的一个或多个总线118a、118b、120。在一个示例中，第一电路或设备104可以包括总线接口电路116，该总线接口电路116包括电路、计数器、定时器、控制逻辑和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可以被配置为根据通信规范或协议进行操作。处理电路102可以包括或控制对装置100的操作进行配置和管理的电源管理功能。
图2图示了包括多个IC设备202和230的装置200的某些方面，其可以通过通信链路220交换数据和控制信息。通信链路220可以被用于连接一对IC设备202和230，它们彼此非常邻近，或者物理上位于装置200的不同部分。在一个示例中，通信链路220可以被提供在承载IC设备202和230的芯片载体、基板或电路板上。在另一个示例中，第一IC设备202可以位于翻盖电话的键盘部分，而第二IC设备230可以位于翻盖手机的显示部分。在另一个示例中，通信链路220的一部分可以包括电缆或光学连接。
通信链路220可以包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工和/或全双工模式下操作。一个或多个信道222和224可以是单向的。通信链路220可以是不对称的，在一个方向上提供更高的带宽。在本文描述的一个示例中，第一信道222可以被称为正向信道222，而第二信道224可以被称为反向信道224。第一IC设备202可以被指定为主机系统或发射器，而第二IC设备230可以被指定为客户端系统或接收器，即使IC设备202和230都被配置为在信道222上传输和接收。在一个示例中，正向信道222可以在将数据从第一IC设备202传送到第二IC设备230时以较低的数据速率操作，而反向信道224在将数据从第二IC设备230传送到第一IC设备202时可以以较低的数据速率操作。
IC设备202和230可以各自包括处理器206、236、控制器或其他处理和/或计算电路或设备。在一个示例中，第一IC设备202可以执行装置200的核心功能，包括通过无线收发器204和天线214建立和维持无线通信，而第二IC设备230可以支持管理或操作显示控制器232的用户界面，并且可以使用相机控制器234控制相机或视频输入设备的操作。由IC设备202和230中的一个或多个所支持的其他特征可以包括键盘、语音识别组件和其他输入或输出设备。显示控制器232可以包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可以包括暂态和/或非暂态存储设备，其适用于保持由相应处理器206和236和/或IC设备202和230的其他组件所使用的指令和数据。通过通信链路220的一个或多个内部总线212和242和/或信道222、224和/或226可以促进每个处理器206、236及其对应的存储介质208和238以及其他模块和电路之间的通信。
反向信道224可以以与正向信道222相同的方式来操作，并且正向信道222和反向信道224可以能够以可比较的速度或以不同的速度进行传输，其中速度可以被表达为数据传送速率、符号传输速率和/或时钟速率。取决于应用，正向和反向数据速率可以基本上相同或可以相差几个数量级。在一些应用中，单个双向信道226可以支持第一IC设备202和第二IC设备230之间的通信。正向信道222和/或反向信道224可以可配置为在例如正向和反向信道222和224共享相同物理连接并且以半双工方式操作时以双向模式操作。在一个示例中，可以操作通信链路220以根据工业或其他标准来在第一IC设备202和第二IC设备230之间传送控制、命令和其他信息。
图2的通信链路220可以根据针对C-PHY的MIPI联盟规范来实现，并且可以提供包括多条信号线(表示为M条线)的有线总线。M条线可以被配置为在诸如移动显示数字接口(MDDI)之类的高速数字接口中携带N相编码数据。M条线可以促进在信道222、224和226中的一个或多个上的N相极性编码。物理层驱动器210和240可以被配置或适配为生成N相极性编码数据以在通信链路220上传输。N相极性编码的使用提供了高速数据传送，并且可能消耗一半或更少的其他接口功率，因为较少的驱动器在N相极性编码数据链路中活动。
当被配置用于N相极性编码时，物理层驱动器210和240通常可以对通信链路220上的每个转变的多个比特进行编码。在一个示例中，三相编码和极性编码的组合可以被用来支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而无需帧缓冲器，从而以810Mbps的速度递送像素数据以进行显示刷新。
图3是图示了3线、3相极性编码器的图300，其可以被用来实现图2中描绘的通信链路220的某些方面。选择3线、3相编码的示例仅仅是为了简化对本发明的某些方面的描述。所公开的用于3线、3相编码器的原理和技术可以被应用于M线、N相极性编码器的其他配置。
在3线、3相极性编码方案中为3线中的每一个所定义的信令状态可以包括未驱动状态、正驱动状态和负驱动状态。正驱动状态和负驱动状态可以通过如下方式来获得：通过在信号线318a、318b和/或318c中的两个之间提供电压差和/或通过驱动电流通过信号线318a、318b和/或318c中通过终止电阻器连接的两个以使得电流在两个信号线318a、318b和/或318c中以不同方向流动。可以通过将信号线318a、318b或318c的驱动器的输出置于高阻抗模式来实现非驱动状态。备选地或附加地，通过被动或主动地使“未驱动”信号线318a、318b或318c获得基本上位于在驱动信号线318a、318b和/或318c上提供的正和负电压电平之间基本上一半的电压电平，可以在信号线318a、318b或318c上获得未驱动状态。通常，没有显著的电流流过未驱动信号线318a、318b或318c。可以使用三个电压或电流状态(+1、-1和0)来表示为3线、3相极性编码方案所定义的信令状态。
3线、3相极性编码器可以采用线路驱动器308来控制信号线318a、318b和318c的信令状态。线路驱动器308可以被实现为单元级电流模式或电压模式驱动器。在一些实现中，每个线路驱动器308可以接收确定对应的信号线318a、318b和318c的输出状态的信号集合316a、316b和316c。在一个示例中，每个信号集合316a、316b和316c可以包括两个或更多信号，包括上拉信号(PU信号)和下拉信号(PD信号)，当它们为高电平时，激活分别驱动信号线318a、318b和318c朝向较高电平或较低电平电压的上拉和下拉电路。在该示例中，当PU信号和PD信号都为低时，信号线318a、318b和318c可以终止于中间电平电压。
对于M线、N相极性编码方案中的每个符号传输间隔，至少一个信号线318a、318b或318c处于中间电平/未驱动(0)电压或电流状态，而正驱动(+1电压或电流状态)信号线318a、318b或318c的数量等于负驱动(-1电压或电流状态)信号线318a、318b或318c的数量，使得流向接收器的电流总和始终为零。针对每个符号传输间隔，至少一个信号线318a、318b或318c的信令状态从在前一个传输间隔中传输的线状态变化。
在操作中，映射器302可以接收16位数据310并将其映射到7个符号312。在3线示例中，7个符号中的每一个针对一个符号传输间隔来定义信号线318a、318b和318c的状态。7个符号312可以使用为每条信号线318a、318b和318c提供符号314的定时序列的并串转换器304来串行化。通常使用可以被称为符号时钟(CLKSYM)的传输时钟来对符号序列314进行定时。在一个示例中，符号时钟的周期定义了符号传输间隔的持续时间。3线、3相编码器306接收由映射器一次一个符号所生成的7个符号序列314，并针对每个符号传输间隔计算每个信号线318a、318b和318c的状态。3线、3相编码器306基于当前输入符号314和信号线318a、318b和318c的先前状态来选择信号线318a、318b和318c的状态。
M线、N相编码的使用允许在多个符号中编码多个比特，其中每个符号的比特不是整数。在3线通信链路的示例中，可以同时驱动2条线存在3种可用组合，并且被驱动的线对上存在2种可能极性组合，从而产生6种可能的状态。由于每次转变都是从当前状态发生的，因此每次转变都可以有6个状态中的5个可用。在每次转变时需要改变至少一条线的状态。对于5个状态，每个符号可以编码
Figure BDA0003617980310000131
比特。因此，映射器可以接受16位字并将其转换为7个符号，因为每个符号携带2.32比特的7个符号可以编码16.24比特。换句话说，对五个状态进行编码的七个符号的组合具有57(78,125)个排列。因此，7个符号可以被用来对16比特的216(65,536)个排列进行编码。
图4包括针对使用基于环形状态图450的三相调制数据编码方案进行编码的信号的时序图400的示例。信息可以以信令状态序列来进行编码，其中例如，线或连接器处于由环形状态图450所定义的三个相位状态S1、S2和S3之一。每个状态可以通过120°相移来与其他状态分开。在一个示例中，可以在线或连接器上的相位状态的旋转方向上对数据进行编码。信号中的相位状态可以在顺时针方向452和452'或逆时针方向454和454'上旋转。例如，在顺时针方向452和452'上，相位状态可以以包括从S1到S2、从S2到S3和从S3到S1的转变中的一个或多个的序列前进。在逆时针方向454和454'上，相位状态可以以包括从S3到S2、从S2到S1和从S1到S3的转变中的一个或多个的序列前进。三个信号线318a、318b和318c携带相同信号的不同版本，其中版本可以相对于彼此相移120°。每个信令状态可以被表示为线或连接器上的不同电压电平和/或流过线或连接器的电流方向。在3线系统中的每个信令状态序列期间，每个信号线318a、318b和318c处于与其他线不同的信令状态。当在三相编码系统中使用多于3条信号线318a、318b和318c时，两条或更多条信号线318a、318b和/或318c在每个信令间隔可以处于相同的信令状态，尽管每个状态在每个信令间隔中都存在于至少一个信号线318a、318b和/或318c上。
可以在每个相位转变410处在旋转方向上对信息进行编码，并且3相信号可以针对每个信令状态改变方向。可以通过考虑在相位转变之前和之后哪些信号线318a、318b和/或318c处于“0”状态来确定旋转方向，因为未驱动的信号线318a、318b和/或318c在旋转的三相信号中的每个信令状态下都改变，而与旋转方向无关。
编码方案还可以在被主动驱动的两条信号线318a、318b和/或318c的极性408中编码信息。在3线实现中的任何时间处，信号线318a、318b、318c中的恰好两条由相反方向的电流和/或由电压差来驱动。在一种实现中，可以使用两比特值412对数据进行编码，其中一比特在相位转变410的方向上被编码，而第二比特在针对当前状态的极性408中被编码。
时序图400图示了使用相位旋转方向和极性两者的数据编码。曲线402、404和406分别与针对多相状态的三个信号线318a、318b和318c上携带的信号相关。最初，相位转变410在顺时针方向上并且最高有效比特被设置为二进制“1”，直到相位转变410的旋转在时间414切换到逆时针方向，如由二进制“0”的最高有效比特所表示的。最低有效比特反映每个状态中的信号的极性408。
根据本文所公开的某些方面，一比特的数据可以在旋转或者3线、三相编码系统中的相位变化中被编码，并且附加比特可以在两条驱动线的极性中被编码。通过允许从当前状态到任何可能状态的转变，可以在3线、3相编码系统的每次转变中对附加信息进行编码。给定3个旋转相位和针对每个相位的两个极性，在3线、3相编码系统中有6个状态可用。因此，任何当前状态都有5个状态可用，并且每个符号(转变)可以有
Figure BDA0003617980310000151
比特被编码，这允许映射器302接受16比特字并将其编码为7个符号。
图5是图示了3线、3相解码器500的某些方面的图。差分接收器502a、502b、502c和线状态解码器504被配置为提供相对于彼此的三个传输线的状态的数字表示522(例如图3中所图示的信号线318a、318b和318c)，并检测三个传输线的状态与在前一个符号周期中传输的状态相比的变化。七个连续状态由串并转换器506组合以获得一组7个符号516以由解映射器508处理。解映射器508生成16比特的数据518，其可以被缓冲在先进先出(FIFO)寄存器510以提供输出数据520。
线状态解码器504可以从在信号线318a、318b和318c上接收到的相位编码信号中提取符号514的序列。符号514被编码为如本文所公开的相位旋转和极性的组合。线状态解码器可以包括CDR电路524，其提取时钟526，时钟526可以被用来从信号线318a、318b和318c中可靠地捕获线状态。在每个符号边界处的信号线318a、318b和318c中的至少一个上发生转变，并且CDR电路524可以被配置为基于一个转变或多个转变的发生来生成时钟526。时钟的边沿可以被延迟以允许使针对所有信号线318a、318b和318c的时间已经稳定并由此确保捕获当前线状态以用于解码目的。
图6是图示了三条线的可能的信令状态602、604、606、612、614、616的状态图600，其中图示了从每个状态的可能转变。在3线、3相通信链路的示例中，有6种状态和30种状态转变可用。状态图600中的可能的信令状态602、604、606、612、614和616包括并扩展了图4的环形状态图450中所示的状态。如状态元素628的示例所示，状态图600中的每个信令状态602、604、606、612、614和616定义了信号线318a、318b、318c的电压信令状态，其分别被标记为A、B和C。例如，在信令状态602(+x)中，线A＝+1，线B＝-1，并且线C＝0，产生差分接收器502a的输出(A-B)＝+2，差分接收器502b(B-C)＝-1，并且差分接收器502c(C-A)＝-1。由接收器中的相位变化检测电路做出的转变决定是基于差分接收器502a、502b、502c产生的5个可能电平，其包括-2、-1、0、+1和+2电压状态。
状态图600中的转变可以由翻转、旋转、极性符号(例如，FRP符号626)来表示，该符号在集合：{000,001,010,011,100}中具有三比特二进制值之一。FRP符号626的旋转比特622指示与到下一状态的转变相关联的相位旋转方向。当到下一状态的转变涉及极性中的变化时，FRP符号626的极性比特624被设置为二进制1。当FRP符号626的翻转比特620被设置为二进制1时，旋转和极性值可以被忽略和/或置零。翻转表示仅涉及极性变化的状态转变。因此，三相信号的相位在发生翻转时不被认为是旋转的，并且在发生翻转时极性比特是冗余的。FRP符号626对应于每次转变的线状态变化。状态图600可以被分成包括正极性信令状态602、604、606的内圆608和包含负极性信令状态612、614、616的外圆618。
3相接口中的抖动
3相发射器包括向传输信道提供高、低和中电平电压的驱动器。这导致连续符号间隔之间的一些可变转变。低到高和高到低的电压转变可以被称为全摆幅转变，而低到中和高到中的电压转变可以被称为半摆幅转变。不同类型的转变可能具有不同的上升或下降时间，并可能导致接收器处的不同过零。这些差异可能导致“编码抖动”，这可能会影响链路信号完整性性能。
图7是图示了在C-PHY 3相发射器的输出处的转变可变性的某些方面的时序图700。信号转变时间的可变性可以归因于3相信令中使用的不同电压和/或电流电平的存在。时序图700图示了从单个信号线310a、310b或310c接收到的信号中的转变时间。第一符号Symn 702在时间点722处结束的第一符号间隔中被传输，在时间点722之后在第二符号间隔中传输第二符号Symn+1 704。第二符号间隔可以在时间点724处结束，在时间点724之后在第三符号间隔中传输第三符号Symn+2 706，第三符号间隔在时间点726处结束，在时间点726之后在第四符号间隔中传输第四符号Symn+3 708。在归因于信号线310a、310b或310c中的电压达到阈值电压718和/或720所花费的时间的延迟712之后，从由第一符号702所确定的状态到与第二符号704相对应的状态的转变可以是可检测的。阈值电压可以被用来确定信号线310a、310b或310c的状态。在归因于信号线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费的时间的延迟714之后，从由第二符号704所确定的状态到第三符号706的状态的转变可以是可检测的。在归因于信号线310a、310b或310c中的电压达到阈值电压718和/或720所花费的时间的延迟716之后，从由第三符号706所确定的状态到第四符号708的状态的转变可以是可检测的。延迟712、714和716可以具有不同的持续时间，这可能部分地归因于设备制造工艺和操作条件中的改变，这可能对与3个状态和/或不同的转变幅度相关联的不同电压或电流电平之间的转变产生不等影响。这些差异可能会贡献于C-PHY 3相接收器中的抖动和其他问题。
图8图示了可以在C-PHY接口800中的接收器中提供的CDR电路的某些方面。差分接收器802a、802b和802c被配置为通过比较三路中的信号线310a、310b和310c中不同的每一对的信令状态来生成一组差信号810a、810b、810c。在所图示的示例中，第一差分接收器802a提供表示A和B信号线310a和310b的信令状态的差异的AB差信号810a，第二差分接收器802b提供表示B和C信号线310b和310c的信令状态的差异的BC差信号810b，并且第三差分接收器802c提供表示C和A信号线310c和310a的信令状态的差异的CA差信号810c。因此，转变检测电路804可以被配置为检测相位变化的发生，因为差分接收器802a、802b和802c中的至少一个的输出在每个符号间隔结束时变化。
一些连续传输的符号对之间的转变可以由单个差分接收器802a、802b或802c检测到，而其他转变可以由差分接收器802a、802b和802c中的两个或更多检测到。在一个示例中，两条线的状态或相对状态在转变之后可以不变，并且对应的差分接收器802a、802b或802c的输出也可以在相位转变之后不变。因此，时钟生成电路806可以包括转变检测电路804和/或其他逻辑或与其他逻辑协作以监测所有差分接收器802a、802b和802c的输出以便确定相位转变何时已经发生。时钟生成电路可以基于检测到的相位转变来生成接收时钟信号808。
可以在不同的时间处检测到三路中的3条线的信令状态的变化，这可以导致差信号810a、810b、810c在不同时间呈现稳定状态。差信号810a、810b、810c的状态可以在每个信号线310a、310b和/或310c的信令状态在符号传输间隔内已经转变到其定义的状态之后在已经达到稳定性之前切换。这种可变性的结果在图8的时序图820中示出。
信令状态变化检测的时序可以根据已经发生的信令状态变化的类型而变化。标记822、824和826表示在提供给转变检测电路804的差信号810a、810b、810c中的转变的发生。仅为了说明清楚起见，在时序图820中为标记822、824和826指派了不同的高度，并且标记822、824和826的相对高度并非旨在示出与用于时钟生成或数据解码的电压或电流电平、极性或加权值的特定关系。时序图820图示了与在三个信号线310a、310b和310c上以相位和极性传输的符号相关联的转变时序的影响。在时序图820中，一些符号之间的转变可能导致可变的捕获窗口830a、830b、830c、830d、830e、830f和/或830g(统称为符号捕获窗口830)，在可变的窗口期间可以可靠地捕获符号。检测到的状态变化的数量和它们的相对时序会导致时钟信号808上的抖动。
C-PHY通信链路的吞吐量可能受到信号转变时间的持续时间和可变性的影响。例如，检测电路中的可变性可能由制造工艺公差、电压和电流源的变化和稳定性以及操作温度以及信号线310a、310b和310c的电特性引起。检测电路中的可变性可能会限制信道带宽。
图9包括表示某些连续符号之间从第一信令状态到第二信令状态的转变的某些示例的时序图900和920。时序图900和920中所图示的信令状态转变是出于说明性目的而选择的，并且其他转变和转变组合可以发生在MIPI联盟C-PHY接口中。时序图900和920涉及3线、3相通信链路的示例，其中由于三路线上的信号电平之间的上升和下降时间的差异，多个接收器输出转变可能发生在每个符号间隔边界处。还参考图8，第一时序图900图示了三件组的信号线310a、310b和310c(A、B和C)在转变之前和之后的信令状态，并且第二时序图920图示了差分接收器802a、802b和802c的输出，其提供表示信号线310a、310b和310c之间的差异的差信号810a、810b、810c。在许多实例中，一组差分接收器802a、802b和802c可以被配置为通过比较两条信号线310a、310b和310c的不同组合来捕获转变。在一个示例中，这些差分接收器802a、802b和802c可以被配置为通过确定它们相应的输入电压的差异(例如通过减法)来产生输出。
在时序图900和920中所示的每个示例中，表示-z状态616(见图6)的初始符号转变为不同的符号。如时序图902、904和906中所示，信号A最初处于+1状态，信号B处于0状态并且信号C处于-1状态。因此，差分接收器802a、802b最初测量+1差异924并且差分接收器802c测量-2差异926，如用于差分接收器输出的时序图922、932、938中所示。
在对应于时序图902、922的第一示例中，发生从表示-z状态616的符号到表示-x信令状态612的符号的转变(见图6)，其中信号A转变到-1状态，信号B转变到+1状态并且信号C转变到0状态，其中差分接收器802a从+1差异924转变到-2差异930，差分接收器802b保持在+1差异924、928，并且差分接收器802c从-2差异926转变为+1差异928。
在对应于时序图904、932的第二示例中，发生从表示-z状态616的符号到表示+z信令状态606的符号的转变，其中信号A转变到-1状态，信号B保持在0状态并且信号C转变到+1状态，其中两个差分接收器802a和802b从+1差异924转变到-1差异936，并且差分接收器802c从-2差异926转变到+2差异934。
在对应于时序图906、938的第三示例中，发生从表示-z状态616的符号到表示+x信令状态602的符号的转变，其中信号A保持在+1状态，信号B转变到-1状态并且信号C转变到0状态，其中差分接收器802a从+1差异924转变到+2差异940，差分接收器802b从+1差异924转变到-1差异942，并且差分接收器802c从-2差异926转变为-1差异942。
这些示例图示了跨越0、1、2、3、4和5个电平的差值的转变。被用于典型差分或单端串行发射器的预加重技术是为两个电平转变而开发的，并且如果被使用在MIPI联盟C-PHY3相信号上，则可能会引入某些不利影响。特别地，在转变期间对信号过驱动的预加重电路在跨越1或2个电平的转变期间可能会导致过冲，并可能导致在边沿敏感电路中发生错误触发。
图10图示了作为多个符号间隔的重叠而生成的二元眼图1000，其包括单个符号间隔1002。信号转变区域1004表示在可变信号上升时间阻止可靠解码的两个符号之间的边界处的不确定时间周期。可以在由“眼睛张开”(eye opening)内的眼图模板(eye mask)1006所定义的区域中可靠地确定状态信息，该区域表示符号稳定并且可以被可靠地接收和解码的时间周期。眼图模板1006掩蔽其中不发生过零的区域，并且解码器使用眼图模板来防止由于在第一信号过零之后的符号间隔边界处的后续过零的影响而引起的多重时钟。
信号的周期性采样和显示的概念在使用时钟数据恢复电路的系统的设计、适配和配置期间是有用的，该时钟数据恢复电路使用接收到的数据中出现的频繁转变来重建接收到的数据定时信号。基于串行器/解串器(SERDES)技术的通信系统是系统的示例，其中可以利用二元眼图1000作为基础以用于基于二元眼图1000的眼睛张开来判断可靠地恢复数据的能力。
M线N相编码系统，诸如3线、3相编码器，可以对在每个符号边界处具有至少一个转变的信号进行编码，并且接收器可以使用那些保证的转变来恢复时钟。接收器可能需要在符号边界处的第一信号转变之前立即获得可靠数据，并且还必须能够可靠地掩蔽与同一符号边界相关的多个转变的任何发生。由于M条线(例如三路线)上携带的信号之间的上升和下降时间的微小差异以及由于接收到的信号对的组合之间的信号传播时间的微小差异，可能发生多个接收器转变(例如图8的差分接收器802a、802b和802c的AB、BC和CA输出)。
图11图示了针对C-PHY 3相信号所生成的多级眼图1100的示例。多级眼图1100可以从多个符号间隔1102的重叠中被生成。多级眼图1100可以使用固定的和/或符号独立的触发器1110而被产生。多级眼图1100包括更多数量的电压电平1120、1122、1124、1126、1128，其可以归因于由差分接收器802a、802b、802c和N相接收器电路(见图8)所测量的多个电压电平。在该示例中，多级眼图1100可以对应于被提供给差分接收器802a、802b和802c的3线、3相编码信号中的可能转变。这三个电压电平可以使差分接收器802a、802b和802c针对正极性和负极性两者生成强电压电平1126、1128和弱电压电平1122、1124。通常，在任何符号中只有一条信号线310a、310b和310c未被驱动，并且差分接收器802a、802b和802c不产生0状态(在这里为0伏)输出。与强电平和弱电平相关联的电压不需要相关于0伏电平而等距。例如，弱电压电平1122、1124表示电压的比较，其可以包括未驱动信号线310a、310b和310c达到的电压电平。多级眼图1100可以与差分接收器802a、802b和802c所产生的波形重叠，因为当在接收设备处捕获数据时所有三对信号都被同时考虑。由差分接收器802a、802b和802c所产生的波形表示代表三对信号的比较(A-B、B-C和C-A)的差信号810a、810b、810c。
C-PHY 3相解码器中使用的驱动器、接收器和其他设备可以表现出不同的切换特性，这可能会在从三条线中接收到的信号之间引入相对延迟。由于三路信号线310a、310b、310c的三个信号之间的上升和下降时间的微小差异以及由于从信号线310a、310b、310c中接收到的信号对的组合之间的信号传播时间的微小差异，在每个符号间隔边界1108和/或1114处可能观察到多个接收器输出转变。多级眼图1100可以捕获上升和下降时间的变化作为靠近每个符号间隔边界1108和1114的转变中的相对延迟。上升和下降时间的变化可能是由于3相驱动器的不同特性引起的。对于任何给定符号，上升和下降时间的差异也可能导致有效地缩短或延长符号间隔1102的持续时间。
信号转变区域1104表示不确定的时间或周期，其中可变的信号上升时间阻止可靠解码。可以在表示符号稳定并且可以可靠地接收和解码的时间周期的“眼睛张开”1106中可靠地确定状态信息。在一个示例中，可以确定眼睛张开1106开始于信号转变区域1104的末端1112处，并且结束于符号间隔1102的符号间隔边界1114处。在图11中所描绘的示例中，可以确定眼睛张开1106开始于信号转变区域1104的末端1112处，并且结束于信号线310a、310b、310c的信令状态和/或三个差分接收器802a、802b和802c的输出已经开始改变为反映下一个符号时的时间1116处。
与对应于接收信号的眼睛张开1106相比，被配置用于N相编码的通信链路220的最大速度可能受到信号转变区域1104的持续时间的限制。例如，针对符号间隔1102的最小周期可能受到与图5中所图示的解码器500中的CDR电路524相关联的紧缩设计裕度的约束。不同的信令状态转变可能与对应于两个或更多信号线310a、310b和/或310c的信号转变时间的不同变化相关联，从而导致接收设备中的差分接收器802a、802b和802c的输出相关于符号间隔边界1108以不同的时间和/或速率来改变，其中差分接收器802a、802b和802c的输入开始改变。信号转变时间之间的差异可能导致两个或更多差信号810a、810b、810c中的信令转变之间的时序偏移。CDR电路可以包括延迟电路和其他电路以适应差信号810a、810b、810c之间的时序偏移。
图12提供了用于3线、3相接口的CDR电路1200的示例。所图示的CDR电路1200包括许多不同类型的时钟恢复电路共有的某些特征和功能元件。CDR电路1200接收差信号1202、1204、1206，其例如可以从由图8的差分接收器802a、802b和802c所产生的差信号810a、810b、810c导出。在CDR电路1200中，每个差信号1202、1204、1206计时一对D触发器1210a、1210b、1210c以产生输出信号1230a-1230f。当在对应的差信号1202、1204、1206上检测到转变时，输出信号1230a-1230f携带脉冲。提供给D触发器上的时钟输入的上升沿通过D触发器对逻辑1提供时钟。反相器1208a、1208b、1208c可以被用来向每对对应的D触发器1210a、1210b、1210c中的D触发器之一提供差信号1202、1204、1206的反相版本。因此，每对D触发器1210a、1210b、1210c产生脉冲，该脉冲对在对应的差信号1202、1204、1206中检测到的上升沿和下降沿进行响应。
例如，AB差信号1202被提供给第一对D触发器1210a中的第一D触发器1232，并且反相器1208a将AB差信号1202的反相版本提供给第一对D触发器1210a中的第二D触发器1234。D触发器最初处于复位状态。AB差信号1202上的上升沿通过第一D触发器1232对逻辑1提供时钟，使得第一触发器(r_AB)1230a的输出转变到逻辑1状态。AB差信号1202上的下降沿通过第二D触发器1234对逻辑1提供时钟，使得第二触发器(f_AB)1230b的输出转变为逻辑1状态。
输出信号1230a-1230f被提供给诸如或门1212之类的逻辑，其产生可以用作接收器时钟(RxCLK)信号1222的输出信号。在差信号1202、1204、1206中的任何一个的信令状态发生转变时RxCLK信号1222转变到逻辑1。RxCLK信号1222被提供给可编程延迟电路1214，该电路驱动复位信号(rb信号1228)，该复位信号(rb信号1228)复位成对的D触发器1210a、1210b、1210c中的D触发器。在所图示的示例中，当D触发器1210a、1210b、1210c由低信号复位时，可以包括反相器1216。当D触发器1210a、1210b、1210c被复位时，或门1212的输出返回到逻辑0状态并且RxCLK信号1222上的脉冲终止。当该逻辑0状态传播通过可编程延迟电路1214和反相器1216时，D触发器1210a、1210b、1210c上的复位条件被释放。当D触发器1210a、1210b、1210c处于复位条件时，差信号1202、1204、1206上的转变被忽略。
可编程延迟电路1214通常被配置为产生具有持续时间的延迟，该持续时间超过了差信号1202、1204、1206上的第一次和最后一次转变的发生之间的时序偏移的差异。可编程延迟电路1214配置RxCLK信号1222上的脉冲的持续时间(即，脉冲宽度)。可以在处理器或其他控制和/或配置逻辑使设置信号1226有效时配置可编程延迟电路1214。
RxCLK信号1222也可以被提供给捕获差信号1202、1204、1206的信令状态的一组三个触发器1220，为发生在RxCLK信号1222上的每个脉冲提供稳定的输出符号1224。延迟或对齐逻辑1218可以调整该组差信号1202、1204、1206的时序。例如，延迟或对齐逻辑1218可以被用来相关于RxCLK信号1222上的脉冲调整差信号1202、1204、1206的时序，以确保当差信号1202、1204、1206稳定时触发器1220捕获差信号1202、1204、1206的信令状态。延迟或对齐逻辑1218可以基于为可编程延迟电路1214所配置的延迟来延迟差信号1202、1204、1206中的边沿。
可编程延迟电路1214可以在CDR电路1200中被配置为适应差信号1202、1204、1206中的转变时间的可能的大变化。在一个示例中，可编程延迟电路1214通常被配置为提供最小延迟周期，该最小延迟周期超过了差信号1202、1204、1206上的第一次和最后一次转变的发生之间的时序偏移的持续时间。由可编程延迟电路1214提供的延迟时间被计算以考虑CDR电路1200的延迟环路中的逻辑门的数量并且被约束为最小延迟时间，该最小延迟时间考虑了制造工艺、电路电源电压和温度(PVT)条件中的会影响逻辑门和/或可编程延迟电路1214的操作的预期或观察到的变化。为了CDR电路1200的可靠操作，由可编程延迟电路1214提供的最大延迟时间可能不大于符号间隔。在更快的数据速率下，由CDR电路1200的延迟环路所提供的时序偏移和延迟时间与符号间隔1102成比例增加。与符号间隔1102相比，眼睛张开1106可以变得更小并且眼睛张开1106在更高的频率下可能闭合。当由可编程延迟电路1214提供的延迟时间将由眼睛张开1106所占据的符号间隔1102的百分比减小到低于可以支持可靠地捕获符号的阈值尺寸时，最大符号传输速率可能受到限制。
图13是图示了CDR电路1200的操作的某些方面的时序图1300。该图涉及在可编程延迟电路1214已经被配置并且设置信号1226无效之后的操作。CDR电路1200操作为边沿检测器。C-PHY 3相编码提供每单位间隔(UI)1302的单个信令状态转变。三路中的每条线的状态差异和/或三路的传输特性可能会导致转变出现在两条或更多条线上的不同时间处。差信号1202、1204、1206中的转变的发生时间的最大差异可以被称为偏移时间(tskew)1304。与CDR电路1200相关联的其他延迟包括通过成对的D触发器1210a、1210b、1210c中的传播延迟(tck2q)1314、与传递通过或门1212的上升沿相关联的传播延迟(tOR_0)1306、与传递通过或门1212的下降沿相关联的传播延迟(tOR_1)1308、组合了由可编程延迟电路1214和驱动器和/或反相器1216引入的延迟的可编程延迟(tpgm)1310、以及与由D触发器对1210a、1210b、1210c接收rb信号1228的时间和触发器输出被清除时的时间之间的延迟相对应的复位延迟(trst)1312。
环路延迟(tloop 1320)可以被定义为：
tloop＝tck2q+tOR_1+tpgm+trst+tOR_0+tpgm。
tloop 1320和UI 1302之间的关系可以确定CDR电路1200的操作的可靠性。这种关系受到用于传输的时钟频率(这对UI 1302有直接影响)以及可编程延迟电路1214的操作中的可变性的影响。
在一些设备中，图12中的可编程延迟电路1214的操作可能受到操作条件的变化的影响，包括PVT条件的变化。由可编程延迟电路1214为配置值所提供的延迟时间可以在设备与设备之间和/或在设备内的电路与电路之间显著变化。在常规系统中，CDR电路1200的标称操作条件通常通过设计设置为在所有PVT条件下在眼睛张开1106的中间某处生成时钟边沿，以便确保即使在最坏情况下的PVT效应下，时钟边沿也发生在信号转变区域1104结束1112之后和在到下一个符号的转变区域开始之前。设计当传输频率增加并且差信号1202、1204、1206的时序偏移与UI 1302相比较大时保证时钟边沿在眼睛张开1106内的CDR电路1200可能会有困难。例如，典型的延迟电路可能会产生在所有PVT条件下变化为2倍的延迟值。
图14是图示了提供不足延迟的可编程延迟电路1214(见图12)的效果的时序图1400。在这个示例中，tloop 1406对于观察到的tskew 1404来说太短，并且在一个UI 1402中生成了多个时钟脉冲1408、1410。也就是说，环路延迟tloop 1406相对于tskew 1404来说不够大，并且在差信号1202、1204、1206上后来发生的转变没有被掩蔽。在所描绘的示例中，差信号1206中的一个中的第二转变1414可以在响应于差信号1202中的另一个中第一次发生的转变1412而生成脉冲1408之后被检测到。在这个示例中，恢复的时钟频率可以是用于在三相接口上传输符号的时钟频率的两倍。
图15是图示了提供过长延迟的可编程延迟电路1214的效果的时序图1500。在该示例中，存在观察到的持续时间偏移tskew 1504，并且tloop 1506大于UI 1502。CDR电路1200可以响应于第一UI 1502中的第一次发生的转变1514而生成时钟脉冲1508，但是当转变1516、1518发生在第二UI 1512中时，rb信号1228可以是活动的。在所描绘的示例中，第二UI 1512中的转变1516、1518被掩蔽，并且对应于第二UI 1512的预期脉冲1510被抑制。在这个示例中，恢复的时钟频率可以是用于在三相接口上传输符号的时钟频率的一半。
如图14和图15的示例所图示，CDR电路1200可能受到以下约束：
tskew<tloop<UI。
经验证据表明tloop 1320、1406、1506对PVT非常敏感。CDR电路1200的tloop 1320可以被重述为：
tloop＝tck2q+tOR_1+trst+tOR_0+(tpgm+tpgm)。
环路时间由于对PVT变化敏感的大量延迟而在较高符号速率下易受可靠性影响，双tpgm延迟和与6输入或门1212相关联的大延迟可能限制可由CDR电路1200恢复的时钟信号的最大频率。增加由可编程延迟电路1214所提供的延迟以适应PVT的潜在变化范围用于进一步限制可由CDR电路1200恢复的时钟信号的最大频率。
C-PHY的最新实施和所提议的规范，包括C-PHY 1.2规范和C-PHY 2.0规范，定义了符号传输时钟信号的频率，其可以超过常规CDR电路在接收器处恢复时钟信号的能力。符号传输时钟信号被用来控制符号传输的速率并确定UI 1302的持续时间。当符号传输时钟信号的频率增加时，UI 1302的持续时间减少。由CDR电路1200中的环路延迟引入的约束限制了CDR电路1200可以支持的UI 1302的最小持续时间，这限制了CDR电路1200可以支持的符号传输时钟信号的最大频率。即使使用先进的设备技术，在某些PVT条件下，CDR电路1200中的环路延迟也可能会超过300皮秒，这可能会将常规C-PHY应用限制为每秒2.5千兆符号的最大符号传输速率。在一些实现中，由CDR电路1200中的环路延迟所引入的对UI 1302的持续时间的约束可以使常规CDR电路1200针对要符合下一代C-PHY规范的C-PHY接口中的使用无效。
根据本文所公开的某些方面所实现的时钟恢复电路可以支持由下一代C-PHY规范所定义的更高时钟频率。图16提供了时钟恢复电路1640的一个示例，其可以根据本公开的某些方面进行配置以支持更高的符号传输时钟频率。时钟恢复电路1640使用优化的反馈环路，其最小化或减少环路延迟并且使得时钟恢复电路1640能够以至少8GHz的频率生成接收时钟信号1646。可以使用非对称延迟电路来实现延迟环路，该非对称延迟电路延迟一种类型的边沿并以最小延迟传递另一种类型的边沿。在所图示的示例中，延迟环路是使用几个逻辑门和仅响应上升沿的PVT不敏感延迟块来实现的。所图示的时钟恢复电路1640可以被配置为优化环路时序并支持非常快的符号传输速率。脉冲生成和合并电路1600生成和合并表示在差信号1602、1604、1606中检测到的转变的转变脉冲。图17是图示了与脉冲生成和合并电路1600以及时钟恢复电路1640相关联的时序的时序图1700。
脉冲生成和合并电路1600接收表示三路线A、B和C中的一对线的信令状态的差异的差信号1602、1604、1606。差信号1602、1604、1606可以接收自差分接收器或比较器，诸如产生图8中所图示的差信号810a、810b、810c的差分接收器802a、802b和802c。脉冲生成和合并电路1600使用三个异或门1608、1610、1612和对应的延迟电路1616、1618和1620来响应于差信号1602、1604、1606中发生的转变而生成有限持续时间的转变脉冲1704、1706、1708。在所图示的时序图1700的示例中，AB差信号1602、BC差信号1604和CA差信号1606中的转变发生在所图示的符号边界1710a、1710b、1710c、1710d中的每一个处。差信号1602、1604、1606中的转变可以发生在不同的时间处，以使得可以在第一次发生的转变和最后一次发生的转变之间观察到偏移1702。在所图示的示例中，在AB差信号1602上观察到第一次发生的转变，并且在第一图示的符号边界1710a处在CA差信号1606上观察到最后一次发生的转变。转变之间的关系在每个符号边界1710a、1710b、1710c、1710d处可以不同。在操作中，转变发生在每个符号边界1710a、1710b、1710c、1710d处的至少一个差信号1602、1604、1606上，并且可以发生在一个或多个符号边界1710a、1710b、1710c、1710d处的少于三个差信号1602、1604、1606上。
第一异或门1608接收AB差信号1602和由AB延迟电路1616所提供的AB差信号1602的延迟版本，并提供包括转变脉冲1704的AB_p信号1622，该转变脉冲1704具有由AB延迟电路1616引入的延迟的持续时间来控制的持续时间。第二异或门1610接收BC差信号1604和由BC延迟电路1618所提供的BC差信号1604的延迟版本，并提供包括转变脉冲1706的BC_p信号1624，该转变脉冲1706具有由BC延迟电路1618引入的延迟的持续时间来控制的持续时间。第三异或门1612接收CA差信号1606和由CA延迟电路1620所提供由CA差信号1606的延迟版本，并且提供包括转变脉冲1708的CA_p信号1626，该转变脉冲1708具有由CA延迟电路1620引入的延迟的持续时间来控制的持续时间。AB_p信号1622、BC_p信号1624和CA_p信号1626被提供给或门1614，或门1614提供在本文中可以被称为组合信号的eg_pulse信号1630，该组合信号包括从AB_p信号1622、BC_p信号1624和CA_p信号1626中的转变脉冲1704、1706、1708中导出的和/或与之对应于的脉冲1714。在一些实例中，转变脉冲1704、1706、1708中的两个或更多可以在时间上重叠并且被合并在组合信号的脉冲1714中。
eg_pulse信号1630为时钟恢复电路1640中的延迟触发器(DFF 1642)计时。在某些实现中，不同类型的触发器、锁存器、寄存器或其他序列逻辑电路可以被配置为用作DFF1642的备选。eg_pulse信号1630中的每个上升沿从D输入通过到DFF 1642的输出(Q)对逻辑1计时。DFF 1642的输出提供接收时钟信号1646(Rclk_q)。延迟电路1616、1618和1620可以被配置为提供转变脉冲1704、1706、1708，其具有足以在预期或观察到的PVT条件下为DFF1642提供时钟的持续时间。例如，转变脉冲1704、1706、1708的持续时间可以基于针对时钟脉冲的最小持续时间来配置。接收时钟信号1646从接收时钟信号1646处于复位状态(即，设置为逻辑0状态)的初始状态转变为高。接收时钟信号1646响应于eg_pulse信号1630中的第一上升沿并且在由门传播延迟(clk_q 1716)引起的延迟之后转变为高，这可以对应于或门1614和DFF 1642的累积转变时间。接收时钟信号1646响应于eg_pulse信号1630中的第一上升沿而转变为高，并且eg_pulse信号1630中的附加边沿无效直到FF 1642被复位为止。
当上升沿延迟电路1644的输出(Rclk_rst信号1648)转变为高时，DFF 1642被复位。上升沿延迟电路1644被配置为在导致Rclk_rst信号1648下降之前在其输入处无延迟地或最小延迟地传递下降沿，并且在导致Rclk_rst信号1648上升之前在其输入处延迟上升沿。在所图示的示例中，上升沿延迟电路1644接收接收时钟信号1646作为其输入并将接收时钟信号1646中的上升沿延迟选定的延迟持续时间(rise_dly 1718)。接收时钟信号1646中的下降沿被延迟一个持续时间(fall_dly 1720)，该持续时间可归因于与DFF 1642和/或上升沿延迟电路1644中的一个或多个逻辑门相关联的转变时间。上升沿延迟电路1644是非对称延迟电路的一个示例。应当理解，其他类型的非对称延迟电路可以被使用在各种实现中，包括例如下降沿延迟电路。
在Rclk_rst信号1648上升之后，DFF 1642的输出被重置并且接收时钟信号1646在可以归因于门转变时间的延迟(rst_dly 1722)之后返回到逻辑0。接收时钟信号1646中的下降沿被延迟fall_dly 1720的持续时间并且时钟恢复电路1640返回到其初始状态。在一些实现中，接收时钟信号1646可以被用来捕获差信号1602、1604、1606和/或解码来自差信号1602、1604、1606的数据。在一些实现中，驱动器电路1652被提供来缓冲和/或/或延迟接收时钟信号1646，并提供时钟信号(RxCLK信号1650)作为时钟恢复电路1640的输出。RxCLK信号1650可以被用来捕获差信号1602、1604、1606和/或解码来自差信号1602、1604、1606的数据。
在一个示例中，数据恢复电路1660可以包括一个或多个接收RxCLK信号1650的锁存器、寄存器或触发器1664。锁存器、寄存器或触发器1664可以被配置为捕获差信号1602、1604、1606的信令状态，并为发生在RxCLK信号1650上的每个脉冲提供稳定的输出符号1670。延迟或对齐逻辑1662可以调整差信号1602、1604、1606的时序。例如，延迟或对齐逻辑1662可以被用来相对于RxCLK信号1650上的脉冲来调整差信号1602、1604、1606的时序，以确保锁存器、寄存器或触发器1664在差信号1602、1604、1606稳定时捕获差信号1602、1604、1606的信令状态。延迟或对齐逻辑1662可以提供差信号1602、1604、1606中的边沿的相对延迟或提前。
时钟恢复电路1640的最大操作频率和对应的最小UI 1712可以由与时钟恢复电路1640以及脉冲生成和合并电路1600相关联的时序约束来确定。脉冲生成和合并电路1600中的时序延迟在时钟恢复电路1640的时序环路之外。时序约束可以被表述为：
clk_q+rise_dly>偏移，并且
clk_q+rise_dly+rst_dly+fall_dly<1UI
clk_q 1716、rst_dly 1722和fall_dly 1720参数可量化为少量的门控切换延迟，并且rise_dly 1718持续时间可以基于在预期的PVT条件下的偏移时间与可归因于clk_q1716的小门控切换延迟而被选择。
根据本文所公开的某些方面，可以在制造、系统配置和/或系统初始化期间配置上升沿延迟电路1644和延迟电路1616、1618和1620。在一些实现中，上升沿延迟电路1644和/或延迟电路1616、1618和1620中的每一个是可编程的并且可以在总线操作期间使用例如通过C-PHY总线传输的初始线路同步信令来动态地重新配置和/或校准。延迟电路1616、1618和1620可以基于测量到的、观察到的和/或预期的操作条件来进行校准。控制器或处理器可以通过优化rise_dly 1718的持续时间和/或由延迟电路1616、1618和1620针对PVT条件所提供的延迟来获得期望的或要求的符号传输速率。
图18图示了根据本文所公开的某些方面的上升沿延迟电路1800的一个示例，该电路可以被用来将上升沿延迟已配置的或可配置的延迟持续时间，同时在无附加延迟的情况下传递下降沿。可以采用其他类型的电路来延迟上升沿，同时在无附加延迟的情况下传递下降沿。所图示的上升沿延迟电路1800可以使用一组单位延迟元件1804来实现，其中不同的延迟路径1806包括不同数量的单位延迟元件1804，它们被级联以获得可选择的延迟持续时间。在一些实例中，可以使用单个多抽头延迟路径来提供不同的延迟路径1806。在选择电路1808的控制下，在上升沿延迟电路1800的输入1802处接收到的信号被路由通过一个或多个延迟路径1806，该选择电路1808选择延迟路径1806之一所输出的信号来驱动选择电路1808的输出1812。在一个示例中，使用多路复用器来实现选择电路1808。在另一个示例中，使用一组开关来实现选择电路1808，这些开关将在输入1802处接收到的信号引导到延迟路径1806，或者使用穿过延迟路径1806之一的信号来驱动选择电路1808的输出1812。上升沿延迟电路1800可以通过向选择电路1808提供选择信号1814而被配置，其中选择信号1814确定延迟路径1806中的哪一个驱动选择电路1808的输出1812。
选择电路1808的输出1812由上升沿延迟电路1800的输入1802使用与门1810来进行门控。与门1810驱动上升沿延迟电路1800的输出1816。上升沿延迟电路1800的输入1802处的低逻辑电平迫使上升沿延迟电路1800的输出1816为低逻辑电平。当输入1802从低逻辑电平转变到高逻辑电平时，在上升沿延迟电路1800的输入1802处发生上升沿。当输入1802处于高逻辑电平时，上升沿延迟电路1800的输出1816由选择电路1808的输出1812控制。选择电路1808的输出1812最初处于低逻辑状态并保持为低，直到上升沿延迟电路1800的输入1802中的上升沿的延迟版本退出所选延迟路径1806并使选择电路1808的输出1812转变为高。当输入1802从高逻辑电平转变到低逻辑电平时，在输入1802处发生下降沿。耦合到与门1810的输入的上升沿延迟电路1800的输入1802处的低逻辑电平迫使上升沿延迟电路1800的输出1816返回到低逻辑电平。
上升沿延迟电路1800的其他实现被设想。在一些实现中，当单位延迟元件1804中的每一者被实现为可复位延迟元件时，可以省略与门1810。在一些实现中，上升沿延迟电路1800中的每个延迟元件可以由上升沿延迟电路1800的输入1802上的低逻辑电平复位，以使得下降沿被立即传播通过延迟路径1806(具有可归因于一个或多个逻辑门的切换时间的小延迟)，而上升沿在每个延迟路径1806中从延迟元件传播到延迟元件。在另一个示例中，选择电路1808的类型可以被配置为获得附加的或最小的延迟。
处理电路和方法的示例
图19图示了用于采用处理电路1902的装置1900的硬件实现的示例，该处理电路1902可以被配置为执行本文所公开的一个或多个功能。根据本公开的各个方面，如本文所公开的元件或元件的任何部分或元件的任何组合可以使用处理电路1902来实现。处理电路1902可以包括支持本文所公开的时钟恢复技术的某些设备、电路和/或逻辑。
处理电路1902可以包括由硬件和软件模块的某种组合所控制的一个或多个处理器1904。处理器1904的示例包括微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、序列器、门控逻辑、分立硬件电路和其他被配置为执行在整个本公开中描述的各种功能性的合适硬件。一个或多个处理器1904可以包括执行特定功能并且可以由软件模块1916之一配置、增强或控制的专用处理器。一个或多个处理器1904可以通过在初始化期间加载的软件模块1916的组合来配置，并且进一步通过在操作期间加载或卸载一个或多个软件模块1916来配置。
在所图示的示例中，处理电路1902可以利用总线架构来实现，通常由总线1910来表示。总线1910可以包括任何数量的互连总线和桥接，这取决于处理电路1902的具体应用和整体设计约束。在一个示例中，总线1910将包括一个或多个处理器1904和处理器可读存储介质1906的各种电路链接在一起。处理器可读存储介质1906可以包括存储器设备和大容量存储设备，并且可以在本文中被称为计算机可读介质和/或处理器可读介质。总线1910还可以链接各种其他电路，诸如定时源、定时器、外围设备、电压调节器和电源管理电路。总线接口1908可以在总线1910和一个或多个收发器1912之间提供接口。收发器1912可以被提供以用于由处理电路所支持的每种联网技术。在一些实例中，多种联网技术可以共享存在于收发器1912中的一些或全部电路或处理模块。每个收发器1912提供用于通过传输介质来与各种其他装置进行通信的部件。取决于装置1900的性质，还可以提供用户接口1918(例如，小键盘、显示器、扬声器、麦克风、操纵杆)，并且可以直接或通过总线接口1908可通信地耦合到总线1910。
处理器1904可以负责管理总线1910并且用于一般处理，该一般处理可以包括存储在计算机可读介质中的软件的执行，该计算机可读介质可以包括处理器可读存储介质1906。在该方面，包括处理器1904的处理电路1902可以被用来实现本文所公开的任何方法、功能和技术。处理器可读存储介质1906可以被用于存储由处理器1904在执行软件时操纵的数据，并且该软件可以被配置为实现本文所公开的任何一种方法。
处理电路1902中的一个或多个处理器1904可以执行软件。软件应被广义地解释为意指指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行程序、执行线程、过程、功能、算法等，无论是指软件、固件、中间件、微码、硬件描述语言还是其他。软件可以以计算机可读的形式驻留在处理器可读存储介质1906中或另一个外部处理器可读介质中。处理器可读存储介质1906可以包括非暂时性计算机可读存储介质和/或暂时性处理器可读存储介质。作为示例，非暂时性处理器可读存储介质包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩盘(CD)或数字多功能盘(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒或密钥驱动器)、随机存取存储器(RAM)、ROM、PROM、可擦除PROM(EPROM)、EEPROM、寄存器、可移动磁盘以及用于存储可由计算机访问和读取的软件和/或指令的任何其他合适的介质。作为示例，处理器可读存储介质1906还可以包括载波、传输线以及用于传输可由计算机访问和读取的软件和/或指令的任何其他合适的介质。处理器可读存储介质1906可以驻留在处理电路1902中、处理器1904中、处理电路1902外部、或者分布在包括处理电路1902在内的多个实体中。处理器可读存储介质1906可以被体现在计算机程序产品中。作为示例，计算机程序产品可以包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于特定应用和强加于整个系统的整体设计约束来最好地实现贯穿本公开所描述的功能性。
处理器可读存储介质1906可以保持在可加载代码段、模块、应用、程序等中保持和/或组织的软件，该软件在本文中可以被称为软件模块1916。软件模块1916中的每一个可以包括指令和数据，它们在被安装或加载到处理电路1902上并由一个或多个处理器1904执行时有助于控制一个或多个处理器1904的操作的运行时映像1914。当被执行时，某些指令可以使处理电路1902根据本文描述的某些方法、算法和过程来执行功能。
软件模块1916中的一些可以在处理电路1902的初始化期间被加载，并且这些软件模块1916可以配置处理电路1902以使得能够执行本文所公开的各种功能。例如，一些软件模块1916可以配置处理器1904的内部设备和/或逻辑电路1922，并且可以管理对诸如收发器1912、总线接口1908、用户接口1918、定时器、数学协处理器等外部设备的访问。软件模块1916可以包括控制程序和/或操作系统，其与中断处理程序以及设备驱动程序交互，并且控制对由处理电路1902所提供的各种资源的访问。资源可以包括存储器、处理时间、对收发器1912的访问、用户接口1918等。
处理电路1902的一个或多个处理器1904可以是多功能的，由此一些软件模块1916被加载并被配置为执行不同的功能或相同功能的不同实例。例如，一个或多个处理器1904可以另外被适配为管理响应于来自用户接口1918、收发器1912和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，一个或多个处理器1904可以被配置为提供多任务环境，由此多个功能中的每一个根据需要或根据期望而被实现为由一个或多个处理器1904所服务的一组任务。在一个示例中，多任务环境可以使用分时1920来实现，分时1920在不同任务之间传递对处理器1904的控制，由此每个任务在完成任何未完成的操作时和/或响应于输入(诸如中断)而将一个或多个处理器1904的控制返回给分时1920。当任务具有对一个或多个处理器1904的控制时，处理电路有效地专门用于与控制任务相关联的功能所解决的目的。分时1920可以包括操作系统、在循环的基础上转移控制的主环路、根据功能的优先级分配一个或多个处理器1904的控制的功能、和/或通过将一个或多个处理器1904的控制提供给处理功能来响应外部事件的中断驱动主环路。
装置1900可以根据本公开的某些方面进行适配、配置和/或操作。在第一种实现中，所得时钟恢复装置可以包括多个脉冲生成电路1628(见图16)，其中每个脉冲生成电路被配置为响应于差信号中的转变而生成转变脉冲，该差信号表示三线总线中的一对线的信令状态差异。在第一实现中，时钟恢复装置可以包括：第一逻辑电路，被配置为提供包括与从多个脉冲生成电路1628接收到的转变脉冲相对应的脉冲的组合信号；以及第二逻辑电路，该第二逻辑电路对组合信号中的脉冲进行响应并且被配置为输出被用于对来自三线总线的信令状态中的转变的信息进行解码的时钟信号，其中组合信号中的脉冲使时钟信号被驱动到第一状态。第二逻辑电路可以使用触发器(诸如延迟触发器)、锁存器、寄存器或其他序列逻辑电路来实现。在第一实现中，时钟恢复装置可以包括非对称延迟电路，其被配置为从时钟信号生成复位信号，其中复位信号是通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变来生成的，并且其中在由非对称延迟电路传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
在第二实现中，第一实现的时钟恢复装置的多个脉冲生成电路1628中的每一个包括异或门，其被配置为接收关联的差信号和关联的差信号的延迟版本作为输入。在第三实现中，第二实现的第一逻辑电路包括逻辑门，其被配置为通过组合从每个脉冲生成电路中的异或门接收到的输出信号来提供组合信号。在第四实现中，第二实现或第三实现的多个脉冲生成电路1628中的每一个被配置为生成具有持续时间的转变脉冲，该持续时间是基于为第二逻辑电路所定义的最小时钟脉冲持续时间而配置的。在第五实现中，由第二实现、第三实现或第四实现的多个脉冲生成电路1628中的每一个生成的脉冲的持续时间是可配置的。
在第六实现中，由第一实现、第二实现、第三实现、第四实现或第五实现的非对称延迟电路应用于到第一状态的转变的延迟的持续时间是可配置的。在第七实现中，第一实现、第二实现、第三实现、第四实现、第五实现或第六实现的非对称延迟电路包括上升沿延迟电路，该上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。在第八实现中，第一实现、第二实现、第三实现、第四实现、第五实现、第六实现或第七实现的时钟恢复装置包括线状态解码器，其被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变的符号进行解码。
处理电路1902可以被配置为执行本文所公开的方法的至少一部分。在第一示例中，时钟恢复方法包括：生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异；将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态；并且向逻辑电路提供复位信号，其中复位信号是通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号导出的，并且其中时钟信号在由非对称延迟电路传递时钟信号到第一状态的转变之后从第一状态被驱动。逻辑电路可以使用触发器(例如延迟触发器)、锁存器、寄存器或其他序列逻辑电路来实现。
在第二示例中，第一示例的时钟恢复方法包括：通过对第一差信号和第一差信号的延迟版本执行异或门功能来生成用于第一差信号的转变脉冲。在第三示例中，第一示例或第二示例的时钟恢复方法包括：配置至少一个脉冲生成电路以提供具有持续时间的相应转变脉冲，该持续时间是基于为逻辑电路所定义的最小时钟脉冲持续时间的。在第四示例中，第一示例、第二示例或第三示例的时钟恢复方法包括：基于三线总线的操作条件来校准至少一个脉冲生成电路。在第五示例中，第一示例、第二示例、第三示例或第四示例的时钟恢复方法包括：配置非对称延迟电路以选择应用于到第一状态的转变的延迟的持续时间。在第六示例中，第一示例、第二示例、第三示例、第四示例或第五示例的非对称延迟电路包括上升沿延迟电路，该上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。在第七示例中，第一示例、第二示例、第三示例、第四示例、第五示例或第六示例的时钟恢复方法包括：将时钟信号提供给线状态解码器，该线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态的转变中的符号进行解码。
图20是可以在耦合到3线C-PHY接口的接收设备处实现的时钟恢复方法的流程图2000。在框2002处，接收设备可以生成组合信号，该组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，该差信号表示三线总线中的一对线的信令状态的差异。在框2004处，接收设备可以将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出。逻辑电路可以使用触发器(例如延迟触发器)、锁存器、寄存器或其他序列逻辑电路来实现。组合信号中的脉冲使时钟信号被驱动到第一状态。在框2006处，接收设备可以向逻辑电路提供复位信号。通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号导出复位信号。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
接收设备可以通过对第一差信号和第一差信号的延迟版本执行异或门功能来生成用于第一差信号的转变脉冲。接收设备可以配置至少一个脉冲生成电路以提供具有持续时间的对应转变脉冲，该持续时间基于为逻辑电路所定义的最小时钟脉冲持续时间。接收设备可以基于三线总线的操作条件来校准至少一个脉冲生成电路。接收设备可以配置非对称延迟以提供应用于到第一状态的转变的延迟的期望持续时间。在一个示例中，非对称延迟电路被实现为上升沿延迟电路，该上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变。上升沿延迟电路还可以被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。
在各种实现中，时钟信号可以被提供给线状态解码器，该线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线中的信令状态的转变中的符号进行解码。
图21是图示了采用处理电路2102的装置2100的硬件实现的示例的图。处理电路2102通常具有至少一个处理器2116，其可以包括微处理器、微控制器、数字信号处理器、序列器和状态机中的一个或多个。处理电路2102可以用总线架构来实现，通常由总线2120来表示。总线2120可以包括任何数量的互连总线和桥接，这取决于处理电路2102的具体应用和整体设计约束。总线2120将包括一个或多个处理器和/或硬件模块的各种电路链接在一起，由处理器2116、模块或电路2104、2106和2108、差分接收器电路2112来表示，其生成表示不同对的连接器或线2114和处理器可读存储介质2118之间的信令状态的差异的差异信号2122。总线2120还可以链接本领域公知的各种其他电路，诸如定时源、外围设备、电压调节器和电源管理电路，并且因此不再赘述。
处理器2116负责一般处理，包括存储在处理器可读存储介质2118上的软件的执行。当软件由处理器2116执行时，使处理电路2102执行上文针对任何特定装置所述的各种功能。处理器可读存储介质2118还可以被用于存储由处理器2116在执行软件时操纵的数据，包括从通过连接器或线2114(其可以被配置为C-PHY总线)传输的符号中解码的数据。处理电路2102还包括模块2104、2106和2108中的至少一个。模块2104、2106和2108可以是在处理器2116中运行的软件模块、被驻留/存储在处理器可读存储介质2118中、耦合到处理器2116的一个或多个硬件模块或其某种组合。模块2104、2106和/或2108可以包括微控制器指令、状态机配置参数或其某种组合。
在一种配置中，装置2100可以被配置用于根据C-PHY接口协议的数据通信。装置2100可以包括：被配置为响应于差信号2122的信令状态中的转变而生成转变脉冲的模块和/或电路2108；被配置为生成时钟信号的模块和/或电路2106，该时钟信号可用来对来自三线总线的信令状态的转变中的符号进行解码；以及用于配置在生成转变脉冲和/或接收时钟时使用的延迟持续时间的配置模块和/或电路2104。
在一个示例中，装置2100具有多个脉冲生成电路1628(见图16)、一个或多个组合逻辑电路和时钟恢复电路。每个脉冲生成电路1628被配置为响应于差信号2122中的转变而生成转变脉冲，该差信号2122中的转变表示三线总线中的一对线的信令状态的差异。一个组合逻辑电路被配置为提供组合信号，该组合信号包括与从多个脉冲生成电路1628接收到的转变脉冲相对应的脉冲。在一个示例中，使用逻辑或门来组合三个差信号2122，以使得任何差信号2122中的转变脉冲的高逻辑电平导致组合信号中的高逻辑电平，其中当三个差信号2122处于低逻辑电平时组合信号的状态返回到低逻辑电平。时钟恢复电路可以使用触发器(诸如延迟触发器)、锁存器、寄存器或其他序列逻辑电路来实现。时钟恢复电路可以响应于组合信号中的脉冲并被配置为输出被用于对来自三线总线的信令状态中的转变的信息进行解码的时钟信号。组合信号中的脉冲使时钟信号被驱动到第一状态。时钟恢复电路可以包括被配置为从时钟信号生成复位信号的非对称延迟电路。复位信号是通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变来生成的。在由非对称延迟电路传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
每个脉冲生成电路包括异或门，其被配置为接收关联的差信号和关联的差信号的延迟版本作为输入。组合逻辑电路可以包括逻辑门，其被配置为通过组合从每个脉冲生成电路的异或门接收到的输出信号来提供组合信号。每个脉冲生成电路被配置为生成具有持续时间的脉冲，该持续时间是基于为时钟恢复电路定义的最小时钟脉冲持续时间而配置的。由多个脉冲生成电路1628中的每一个中的延迟电路1616、1618、1620生成的脉冲的持续时间可以是可配置的。由非对称延迟电路施加到第一状态的转变的延迟的持续时间可以是可配置的。
在一个示例中，非对称延迟电路被实现为上升沿延迟电路，该上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。在一个示例中，装置2100包括线状态解码器，该线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变中的符号进行解码。
处理器可读存储介质2118可以是非暂时性存储介质并且可以存储指令和/或代码，这些指令和/或代码在被处理器2116执行时，使处理电路2102生成包括一个或多个转变脉冲的组合信号，其中每个转变脉冲对差信号2122中的转变进行响应而被生成，该差信号2122表示三线总线中的一对线的信令状态的差异。指令和/或代码使处理电路2102将组合信号提供给逻辑电路，该逻辑电路被配置为提供时钟信号作为其输出，其中组合信号中的脉冲使时钟信号被驱动到第一状态。逻辑电路可以使用触发器(诸如延迟触发器)、锁存器、寄存器或其他序列逻辑电路来实现。指令和/或代码使处理电路2102向逻辑电路提供复位信号，其中通过延迟到第一状态的转变同时在无附加延迟的情况下传递从第一状态的转变而从时钟信号导出复位信号。在传递时钟信号到第一状态的转变之后，从第一状态驱动时钟信号。
指令和/或代码可以使处理电路2102通过对第一差信号和第一差信号的延迟版本执行异或门功能来生成用于第一差信号的转变脉冲。指令和/或代码可以使处理电路2102配置至少一个脉冲生成电路以提供具有持续时间的对应转变脉冲，该持续时间是基于为逻辑电路所定义的最小时钟脉冲持续时间的。指令和/或代码可以使处理电路2102基于三线总线的操作条件来校准至少一个脉冲生成电路。指令和/或代码可以使处理电路2102配置非对称延迟电路以提供应用于到第一状态的转变的延迟的期望持续时间。可以使用上升沿延迟电路来实现非对称延迟电路，该上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从高逻辑状态到低逻辑状态的转变。指令和/或代码可以使处理电路2102将时钟信号提供给线状态解码器，该线状态解码器被配置为基于时钟信号中提供的时序信息来对来自三线总线的信令状态中的转变的符号进行解码。
应当理解，所公开的过程中的步骤的特定顺序或层次结构是示例性方法的例示。基于设计偏好，应当理解可以重新布置过程中的步骤的特定顺序或层次结构。此外，可以组合或省略一些步骤。随附的方法权利要求以示例顺序呈现各个步骤的元素，并且不意味着局限于所呈现的特定顺序或层次结构。
提供前面的描述以使得本领域的任何技术人员能够实践本文描述的各个方面。对这些方面的各种修改对于本领域技术人员来说将是显而易见的，并且本文所定义的一般原理可以被应用于其他方面。因此，权利要求不旨在局限于本文所示出的各方面，而是要符合与语言权利要求一致的全部范围，其中除非特别如此说明，否则以单数形式提及的元件不旨在意指“一个且仅一个”，而是“一个或多个”。除非另有明确说明，否则术语“一些”是指一个或多个。本公开中所描述的各个方面的元素的所有结构和功能等价物对于本领域的普通技术人员来说是已知的或以后将会知道的，其都通过引用被明确地并入本文并且旨在被权利要求涵盖。此外，本文所公开的任何内容均不旨在奉献给公众，无论此类公开内容是否在权利要求中被明确记载。任何权利要求元素均不被解释为部件加功能(means plusfunction)，除非该元素使用短语“用于……部件(means for)”来明确记载。

Claims (29)

1.一种时钟恢复装置，包括：
多个脉冲生成电路，其中每个脉冲生成电路被配置为响应于差信号中的转变而生成转变脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；
第一逻辑电路，被配置为提供组合信号，所述组合信号包括与从所述多个脉冲生成电路接收到的转变脉冲相对应的脉冲；
第二逻辑电路，所述第二逻辑电路对所述组合信号中的脉冲进行响应，并且被配置为输出被用于对来自所述三线总线的信息进行解码的时钟信号，其中所述组合信号中的所述脉冲使所述时钟信号被驱动到第一状态；和
非对称延迟电路，所述非对称延迟电路被配置为从所述时钟信号生成复位信号，其中所述复位信号是通过延迟到所述第一状态的转变同时在无附加延迟的情况下传递来自第一状态的转变来生成的，并且其中在由所述非对称延迟电路传递所述时钟信号到所述第一状态的转变之后从所述第一状态驱动所述时钟信号。
2.根据权利要求1所述的时钟恢复装置，其中所述多个脉冲生成电路中的每一个包括：
异或门，所述异或门被配置为接收关联的差信号和所述关联的差信号的延迟版本作为输入。
3.根据权利要求2所述的时钟恢复装置，其中所述第一逻辑电路包括：
逻辑门，所述逻辑门被配置为通过组合从每个脉冲生成电路中的所述异或门接收到的输出信号来提供所述组合信号。
4.根据权利要求2所述的时钟恢复装置，其中所述多个脉冲生成电路中的每一个被配置为生成具有持续时间的转变脉冲，所述持续时间是基于针对所述第二逻辑电路所定义的最小时钟脉冲持续时间而配置的。
5.根据权利要求2所述的时钟恢复装置，其中由所述多个脉冲生成电路中的每一个生成的脉冲的持续时间是可配置的。
6.根据权利要求1所述的时钟恢复装置，其中由所述非对称延迟电路应用于到所述第一状态的转变的延迟的持续时间是可配置的。
7.根据权利要求1所述的时钟恢复装置，其中所述非对称延迟电路包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。
8.根据权利要求1所述的时钟恢复装置，还包括：
线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态中的转变的符号进行解码。
9.一种时钟恢复方法，包括：
生成组合信号，所述组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；
将所述组合信号提供给逻辑电路，所述逻辑电路被配置为提供时钟信号作为其输出，其中所述组合信号中的脉冲使所述时钟信号被驱动到第一状态；以及
向所述逻辑电路提供复位信号，其中所述复位信号通过使到所述第一状态的转变延迟同时在无附加延迟的情况下传递从所述第一状态的转变而从所述时钟信号被导出，并且其中在传递所述时钟信号到所述第一状态的转变之后从所述第一状态驱动所述时钟信号。
10.根据权利要求9所述的时钟恢复方法，还包括：
通过对第一差信号和所述第一差信号的延迟版本执行异或门功能来生成针对所述第一差信号的转变脉冲。
11.根据权利要求9所述的时钟恢复方法，还包括：
配置至少一个脉冲生成电路以提供具有持续时间的对应转变脉冲，所述持续时间是基于针对所述逻辑电路所定义的最小时钟脉冲持续时间的。
12.根据权利要求9所述的时钟恢复方法，还包括：
基于所述三线总线的操作条件来校准至少一个脉冲生成电路。
13.根据权利要求9所述的时钟恢复方法，还包括：
配置非对称延迟电路以选择被应用于到所述第一状态的转变的延迟的持续时间。
14.根据权利要求13所述的时钟恢复方法，其中所述非对称延迟电路包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。
15.根据权利要求9所述的时钟恢复方法，还包括：
将所述时钟信号提供给线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态中的转变的符号进行解码。
16.一种具有一个或多个指令的非暂时性处理器可读存储介质，所述一个或多个指令在由接收器中的处理电路的至少一个处理器执行时使所述至少一个处理器：
生成组合信号，所述组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；
将所述组合信号提供给逻辑电路，所述逻辑电路被配置为提供时钟信号作为其输出，其中所述组合信号中的脉冲使所述时钟信号被驱动到第一状态；以及
向所述逻辑电路提供复位信号，其中所述复位信号通过延迟到所述第一状态的转变同时在无附加延迟的情况下传递从所述第一状态的转变而从所述时钟信号被导出，并且其中在传递所述时钟信号到所述第一状态的转变之后从所述第一状态驱动所述时钟信号。
17.根据权利要求16所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：
通过对第一差信号和所述第一差信号的延迟版本执行异或门功能，来生成用于所述第一差信号的转变脉冲。
18.根据权利要求16所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：
配置至少一个脉冲生成电路以提供具有持续时间的对应转变脉冲，所述持续时间是基于针对所述逻辑电路所定义的最小时钟脉冲持续时间的。
19.根据权利要求16所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：
基于所述三线总线的操作条件来校准至少一个脉冲生成电路。
20.根据权利要求16所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：
配置非对称延迟电路以选择施加到所述第一状态的转变的延迟的持续时间。
21.根据权利要求20所述的存储介质，其中所述非对称延迟电路包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。
22.根据权利要求16所述的存储介质，还包括使所述至少一个处理器执行以下操作的指令：
将所述时钟信号提供给线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态的转变中的符号进行解码。
23.一种时钟恢复装置，包括：
用于生成组合信号的部件，所述组合信号包括与响应于差信号中的转变而生成的转变脉冲相对应的脉冲，所述差信号表示三线总线中的一对线的信令状态的差异；
用于提供时钟信号的部件，所述部件包括响应于所述组合信号中的脉冲的逻辑电路，其中所述组合信号中的所述脉冲使所述时钟信号被驱动到第一状态；和
用于向所述逻辑电路提供复位信号的部件，其中所述复位信号通过延迟到所述第一状态的转变同时在无附加延迟的情况下传递从所述第一状态的转变而从所述时钟信号被导出，并且其中所述时钟信号在传递所述时钟信号到所述第一状态的转变之后从所述第一状态被驱动。
24.根据权利要求23所述的时钟恢复装置，还包括：
用于生成一个或多个转变脉冲的部件，每个转变脉冲使用对应的差信号和所述对应的差信号的延迟版本而被生成。
25.根据权利要求23所述的时钟恢复装置，其中至少一个脉冲生成电路被配置为提供具有持续时间的对应转变脉冲，所述持续时间是基于为所述逻辑电路所定义的最小时钟脉冲持续时间的。
26.根据权利要求23所述的时钟恢复装置，其中一个或多个脉冲生成电路基于所述三线总线的操作条件被校准。
27.根据权利要求23所述的时钟恢复装置，其中用于提供所述复位信号的所述部件可配置以选择应用于到所述第一状态的转变的延迟的持续时间。
28.根据权利要求27所述的时钟恢复装置，其中用于提供所述复位信号的所述部件包括上升沿延迟电路，所述上升沿延迟电路被配置为延迟从低逻辑状态到高逻辑状态的转变，并且还被配置为在无附加延迟的情况下传递从所述高逻辑状态到所述低逻辑状态的转变。
29.根据权利要求23所述的时钟恢复装置，其中所述时钟信号被提供给线状态解码器，所述线状态解码器被配置为基于所述时钟信号中提供的时序信息，来对来自所述三线总线的信令状态中的转变的符号进行解码。
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