JP2003264454A - 高速差動データサンプリング回路 - Google Patents

Abstract

(57)【要約】 【課題】 精度を向上させた電気信号サンプリング回路
を提供する。 【解決手段】 本発明によれば、ノイズに対する感度を
減少させるために精密なタイミングで入力信号線をサン
プリングする差動データサンプリング回路が提供され
る。本差動データサンプリング回路は第一ストローブ信
号に応答して差動データ信号を初期的にサンプリングす
るラッチ回路を有している。該ラッチ回路は入力信号線
上に存在する信号レベルを迅速に捕獲すべく動作する。
該ラッチ回路の出力は、第二ストローブ信号に基づいて
ラッチ回路の出力をサンプルし且つ保持するためにスト
ローブ回路によってサンプルされる。好適実施例におい
ては、ラッチ回路は高入力インピーダンスを有してい
る。このような差動データサンプリング回路を有するデ
ジタルデータレシーバーも提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサンプル・ホールド
回路に関するものであって、更に詳細には、電気信号を
精密にサンプリングするシステム及び方法に関するもの
である。

【０００２】

【従来の技術】２つの電気回路の間のデジタルデータ通
信はデジタルデータを通信する信号の送信が関与する。
電子装置によって受取られる信号は、しばしば、電気信
号線上の異なる電圧を使用してエンコードされている。
信号線は、各々がデータビットの２つの状態に対応する
２つのレベルのうちの１つを表わす２つの電圧レベルを
担持することにより一度に単一のデータビットを通信す
るために使用される。２つを超える電圧レベルを担持す
る信号線は１つを超えるビットを表わす (例えば、８個
の可能な電圧レベルのうちの１つが一度に３個のデータ
ビットを通信するために使用される)。信号線上の電圧
レベルはシンボルと呼称され、且つ各シンボルは可能な
電圧レベルの数に従って１つ又はそれ以上のビットを表
わす。

【０００３】シリアルデータ通信は時分割態様で複数個
のデータシンボルを送信する。各シンボル (即ち、電圧
レベル)がシンボル期間と呼称される固定した時間期間
の間信号線上に存在する。その後のシンボル期間はその
他のデータシンボルを送信するために使用される。２電
圧レベル通信ライン上の電圧の時間グラフ１００の１例
が図１に示されている。時間グラフ１００は幾つかの時
間期間にわたって存在しており且つ異なるシンボルに対
するシンボル期間１０４の比較をより簡単なものとさせ
るために互いに重畳されている電圧レベル１０２の集ま
りの重ね合わせを例示している (即ち、時間グラフ１０
０は高及び低の両方の電圧レベルを有する信号を有して
いる)。

【０００４】デジタルデータレシーバーは各シンボル期
間１０４期間中における信号線をサンプリングして送信
されるシンボルを決定し且つ通信されたデータストリー
ムを再度組立てる。帯域幅が制限されている回路を介し
てのシリアルデータの通信はシンボル間において有限の
上昇及び下降時間１０６を発生し、それはシンボル期間
の間の時間近くにおいての最適でない信号サンプリング
を発生する。信号線上の電気的ノイズも送信された電圧
レベルを決定する場合にエラーを誘発させ、且つこれら
のエラーはレシーバーによって発生される検知されたデ
ータ出力においてエラーを誘発させる。従って、シンボ
ル遷移時間近くの時間領域において発生する信号上昇及
び下降時間１０６内におけるデータ信号のサンプリング
はレシーバーによって誤ったデータの決定がなされる蓋
然性を増加させる。

【０００５】時間グラフ１００は複数個のサンプルスト
ローブ１０８を示している。各サンプルストローブ１０
８は電圧レベルを決定し且つどのデータシンボルが送信
されたかを決定するために信号線上の電圧をレシーバー
がサンプルする時を表わしている。時間グラフ１００の
サンプルストローブ１０８は各シンボル時間１０４内に
おいて包含されている３個のサンプルストローブを例示
的に示している。このオーバーサンプリングはシンボル
時間１０４とのレシーバー内においてのサンプルストロ
ーブのタイミングの同期が欠如されていることを考慮す
るために使用される。シンボル時間期間中のこのような
複数個のサンプルストローブの使用はシンボル時間１０
４の中央領域 (即ち、上昇及び下降時間１０６内ではな
く)において少なくとも１個のサンプルストローブが発
生する可能性を増加させる。

【０００６】デジタル信号に加えて同一の装置又は異な
る装置において電気回路間でのデジタルデータ通信は、
時々、データクロック信号の同時的通信を包含する。デ
ータクロック信号は、信号線を適切な時間においてサン
プルするためにサンプルストローブ１０８をシンボル時
間１０４とレシーバーが同期させることを可能とする。
データ通信システムは、典型的に、各シンボル時間１０
４の表示か又はＮ番目毎のシンボル時間１０４の表示の
いずれかを与えるデータクロック信号を使用する。例え
ば、１つのシステムは３０秒毎のシンボルをサンプルす
る時を表わすデータクロック信号を供給する。Ｎ番目毎
のシンボルを表わすデータクロック信号を供給すること
は、データクロック回路に必要な帯域幅を減少させる
が、全てのサンプルのサンプリングをトリガするために
レシーバー内においてより高いレートのサンプルクロッ
クを発生することを必要とする。

【０００７】送信器から発生するデータクロック信号は
データ信号に同期される。ケーブル長、プリント回路ボ
ードトレース、及びデータ信号を担持する回路とデータ
クロック信号を担持する回路との間の内部回路信号伝播
遅延における差がデータ信号とデータクロック信号との
間の時間関係のスキュー (歪み)を発生する。データク
ロック信号線上の電気的ノイズもデータクロック信号内
に動的ジッターを誘発させる。データ信号線上の電気的
ノイズもデータ信号におけるデータシンボルレベルの遷
移において見掛けのジッターを発生する。例示的なシン
ボル遷移時間ジッターグラフ２００が図２に示してあ
る。この例示的シンボル遷移時間ジッターグラフ２００
は安定なシンボルレベル期間２０２の減少した期間及び
データ信号電圧レベルが不確かである期間中の上昇及び
下降時間１０６の期間における結果的な増加を示してい
る。シンボル期間１０４毎に３個のサンプルストローブ
を有するサンプルストローブ１０８を具備している例示
的な時間グラフ１００におけるように、データ信号線の
オーバーサンプリングはこのサンプリング時間の不確実
性を調整する。

【０００８】然しながら、高シンボルレートシステムに
おいては、各シンボル期間中に行うことの可能なサンプ
ル数は実際のサンプリング回路のサンプリング速度によ
って制限される。シンボル期間当たりのサンプル数を増
加させると増加させた数のサンプルを取扱うために必要
な処理及び必要とされるサンプリングハードウエアの量
を増加させ、それら全てはレシーバーのコストを増加さ
せる。期間当たりのサンプル数が実際的に制限されてい
る一方、シンボル期間当たり入力信号を３回サンプルす
る例示的な高シンボルレートシステムにおけるシンボル
期間の６分の１のサンプルタイミングにおけるエラーは
ビット遷移期間中に発生する１つのサンプルとシンボル
遷移とシンボル中間点との間の等間隔インターバルにお
いて発生する他の２つとなる。このようなシンボル遷移
とシンボル期間中間点との間の中間の点においての入力
信号のサンプリングは、多分、これらのサンプルを信号
上昇時間及び下降時間に配置させ且つノイズに起因する
シンボル決定エラーの蓋然性を増加させる。データ信号
に対する制限されている帯域幅と結合して、受信したデ
ータクロックに影響を与えるタイミングスキュー及びジ
ッターは、しばしば、データ信号が安定なレベルにある
シンボル期間内の時間期間を減少させる。このデータ信
号が安定である (従って、効果的にサンプルすることが
可能な)時間期間の減少はノイズに影響を受け易くさせ
且つデータレシーバーの性能を劣化させる。

【０００９】更に、高速デジタルデータを処理する実際
的なデータレシーバーは、しばしば、複数個の信号サン
プリング回路 (即ち、サンプル・ホールド回路)を組込
んでいる。これらの複数個のサンプル・ホールド回路の
各々は異なる時間において信号線をサンプルし且つサン
プルした電圧を出力において保持する。オーバーサンプ
リングの場合には、サンプル・ホールド出力は、どの組
のサンプルが通信したデータを回復する場合に使用する
のに最善であるかを決定するために処理される。各デー
タクロックサイクル (データクロック信号はＮ番目毎の
データシンボルに一度送信される)期間中に複数個のシ
ンボルを送信するシステムの場合には、データクロック
信号のパルス間において発生する各シンボルをキャプチ
ャ即ち捕獲することを可能とするために合成クロックが
発生される。これら複数個のサンプル回路は並列的に駆
動され且つ複数個のサンプル回路を駆動する回路に大き
な負荷を与える。複数個のサンプル回路を駆動する回路
の出力条件は、これら複数個のサンプル回路への入力イ
ンピーダンスが減少される場合に減少される。

【００１０】従来のサンプル・ホールド回路の１例を図
３に示してある。このタイプの回路は「ストローブ回
路」として知られている。例示的なストローブ回路３０
０は入力＋３２２及び入力−３２４で表わされる差動電
圧信号としてコード化されている入力を受付ける。これ
ら２つの入力信号、即ち入力＋３２２及び入力−３２
４、は相補的な電圧値を担持する。このような差動信号
送信は電圧レベルの送信及び受信回路によるこれらの信
号の処理に利点を与える。ストローブ回路３００は電圧
入力、即ち入力＋３２２及び入力−３２４及びストロー
ブ入力３４６を受付ける。ストローブ入力３４６は、ス
トローブ回路３００が何時入力をサンプルし且つサンプ
ルした値を出力３４４に保持するかを示す。ストローブ
回路３００はＶｄｄ入力３２８及び回路接地接続３２６
によって電力が供給される。

【００１１】ストローブ回路３００の動作は低論理レベ
ルに等しいストローブ入力３４６で開始し、且つストロ
ーブ入力３４６が高論理レベルへ遷移する場合に入力の
論理レベルがサンプルされ且つ保持される。ストローブ
入力３４６が低論理レベルに等しい場合には、ストロー
ブ入力信号３４６の反転レベルによってそれらのゲート
が駆動される第一ストローブトランジスタ３１０及び第
二ストローブトランジスタ３１２が導通し且つ第一状態
ノード３３０及びＶｄｄに近い第二状態ノード３３２を
保持する。その結果、第一駆動トランジスタ３０２及び
第二駆動トランジスタ３０４を介しての導通は存在しな
い。何故ならば、それらは、夫々、第二状態ノード３３
２及び第一状態ノード３３０の反転によってそれらのゲ
ートが駆動されるからである。ストローブ入力３４６は
第三ストローブトランジスタ３２０をそのゲートにおい
て直接的に駆動する。ストローブ入力３４６が低論理レ
ベルに等しい場合には、第三ストローブトランジスタ３
２０が導通することはない。その結果、ストローブ入力
３４６が低論理レベルと等しい間は、第一状態ノード３
３０及び第二状態ノード３３２はＶｄｄ近くに保持され
る。

【００１２】ストローブ回路３３０は、ストローブ入力
３４６が低から高へ遷移する場合に、入力＋３２２及び
入力−３２４上に存在する入力電圧をサンプルし且つ保
持する。ストローブ入力３４６が低から高へ遷移する場
合には、第一ストローブトランジスタ３１０及び第二ス
トローブトランジスタ３１２が導通状態を終了する。第
三ストローブトランジスタ３２０は導通状態となり且つ
正入力トランジスタ３１６及び反転入力トランジスタ３
１８の２つの入力トランジスタのソースからの経路を提
供する。低から高への遷移により、第一状態ノード３３
０及び第二状態ノード３３２は高論理レベルを有する。
その結果、第三駆動トランジスタ３０６及び第四駆動ト
ランジスタ３０８の両方のゲート上に初期的正バイアス
が発生する。第三駆動トランジスタ３０６及び第四駆動
トランジスタ３０８によって導通される電流は正入力ト
ランジスタ３１６及び反転入力トランジスタ３１８のゲ
ートへ接続される相対的なバイアスによって支配され
る。

【００１３】入力＋３３２及び入力−３２４信号は相補
的な電圧レベルにあるので、入力トランジスタのうちの
一方 (正入力トランジスタ３２２又は反転入力トランジ
スタ３２４)が他方のものよりも一層導通し且つ状態ノ
ードのうちの一方 (第一状態ノード３３０又は第二状態
ノード３３２のうちのいずれか)を他方よりも低い電圧
へ移行させる。駆動トランジスタ (第一駆動トランジス
タ３０２、第二駆動トランジスタ３０４、第三駆動トラ
ンジスタ３０６、第四駆動トランジスタ３０８)は第一
状態ノード３３０と第二状態ノード３３２との間の電圧
の不均等に基づいて動作して第一ＮＡＮＤゲート３４０
及び第二ＮＡＮＤゲート３４２のＮＡＮＤ論理ゲート対
に対する条件付けした入力を形成する。ＮＡＮＤ論理ゲ
ート対は入力＋３２２及び入力−３２４上のストローブ
回路３００への入力において受取られる論理レベルを表
わすラッチ出力３４４を供給する。

【００１４】このようなストローブ回路は、入力＋３２
２及び入力−３２４上の入力電圧レベルがシンボルの間
で発生する状態間の遷移中である場合にストローブ入力
３４６が低から高へ遷移する場合に困難性に遭遇する。
入力＋３２２及び入力−３２４上の電圧レベルを示す例
示的な入力信号電圧レベル遷移４００の詳細な図を図４
に示してある。入力＋３２２上の電圧に対応するＩｎ＋
電圧４０２及び入力−３２４上の電圧に対応するＩｎ−
電圧４０４である２つの相補的な電圧がシンボル遷移時
間４１０近くの時間期間中に示されている。

【００１５】ストローブ回路３００を活性化させるスト
ローブ信号３４６の低から高へのストローブ遷移ｔ₀４
１２が、シンボル遷移時間４１０に多少先行するが電圧
レベルＩｎ＋４０２及びＩｎ−４０４が変化を開始した
後に示されている。この例の場合においては、ストロー
ブ回路３００の動作における不正確性が発生する。何故
ならば、Ｉｎ＋４０２及びＩｎ−４０４の間の電圧差は
シンボル期間の中間期間中におけるよりも小さく、且つ
ストローブ遷移４１２の後の時間に対して減少している
からである。この小さな入力電圧差は正入力トランジス
タ３１６及び反転入力トランジスタ３１８の導通におい
て小さな差を発生し、従って第一状態ノード３３０及び
第二状態ノード３３２における電圧レベルにおいてゆっ
くりとした変化を発生する。

【００１６】このようなストローブ回路を構成するコン
ポーネント及び回路の容量は回路内で電圧が変化する速
度を制限する。ストローブ回路内において迅速に電圧レ
ベルが変化することが不可能であることは、特に、図４
の例示的な入力信号電圧レベル遷移に示されるように、
小さく且つ減少する差を有する入力電圧レベル (例え
ば、入力信号Ｉｎ＋４０２及びＩｎ＋４０４)で動作す
るストローブ回路の性能を劣化させる。

【００１７】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、精度を向上させた電気信号サンプリング回
路を提供することを目的とする。本発明の別の目的とす
るところは、データシンボル遷移の時間近くにおいて発
生するような差動入力信号電圧差における減少により良
く対処することが可能な電気信号サンプリング回路を提
供することである。

【００１８】

【課題を解決するための手段】本発明によれば高速差動
サンプリング回路が提供され、その好適実施例において
は、信号線上のデータをラッチするラッチ回路と、該ラ
ッチ回路の出力に存在する信号レベルを捕獲するストロ
ーブ回路とを有している。該ストローブ回路は論理回路
と適合性を有する出力レベルを発生するために該信号レ
ベルの条件付けを行う。

【００１９】

【発明の実施の形態】本発明の１実施例に基づく高速差
動データサンプリング回路５００を図５に示してある。
高速差動データサンプリング回路５００は、ラインレシ
ーバー及び信号増幅器として作用する高速作動バッファ
５０６の入力Ｉｎ＋５０２及びＩｎ−５０４において差
動入力信号を受取る。本発明の別の実施例では高速差動
バッファ５０６への入力として単一入力データ信号５０
２を供給し且つＩｎ−入力５０４へ基準電圧を供給す
る。バッファ５０６は各々が異なるサンプル時間におい
て信号レベルをサンプルするマルチサンプリング回路等
の複数個の下流側回路を駆動することが可能な２信号線
差動出力を発生する。バッファ５０６の出力はバッファ
正出力５０８及びバッファ反転出力５１０である。バッ
ファ正出力５０８及びバッファ反転出力５１０の各々は
バッファ５０６の入力信号の電圧レベルを反映してい
る。これら２つの出力信号は相補的電圧レベルを包含し
ており且つ差動信号の送信及び受信に対して利点を提供
している。

【００２０】バッファ正出力５０８及びバッファ反転出
力５１０の差動バッファ出力は本発明の例示的実施例に
おけるラッチ回路５１２へ送信される。ラッチ回路５１
２はサンプル時間において入力電圧をサンプルし且つ保
持する。ラッチ回路５１２は安定であり且つノイズ変動
のない条件付けした出力電圧を供給する形態とされてい
る。例示した実施例のラッチ回路５１２も、ラッチ回路
５１２の応答時間を改善し且つ全体的な高速差動データ
サンプリング回路５００が動作することが可能な動作周
波数を増加させるために低電圧スイングを有する出力電
圧を発生する形態とされている。

【００２１】本発明の例示した実施例のラッチ回路５１
２は、ストローブ信号バスＳＴＲＯＢＥ (０，ｎ)５２
０の中に存在するｎ個のストローブ信号のうちの１つに
よって制御される。この例示した実施例は各ｎ番目のデ
ータシンボル遷移を表わすデータクロック信号を受取る
ことにより動作する。データレシーバーは受取ったデー
タクロック信号 (不図示の回路で)に基づいてｎ個のス
トローブ信号を発生する。ストローブ信号バスＳＴＲＯ
ＢＥ（０，ｎ）５２０はｎ個のクロック信号のうちの１
つを各ラッチ回路５１２へ送給する。ラッチ回路５１２
をトリガするために使用されるストローブ信号は、スト
ローブ回路３００へ供給される前に遅延要素５２２によ
って遅延される。ストローブ信号入力からラッチ回路５
１２へ遅延されるストローブ信号の使用は、ストローブ
回路３００によってキャプチャ即ち捕獲される前に、ラ
ッチ回路５１２の出力が安定化することを可能とさせ
る。

【００２２】本発明の好適実施例において使用されるラ
ッチ回路の詳細な構成及び動作について図６を参照して
以下に説明する。本発明の変形実施例はストローブ入力
に応答して入力に存在する電圧の表示をラッチし且つそ
の入力の表示を出力に保持すべく動作することが可能な
任意のラッチ回路の１つ又はそれ以上を使用する。例え
ば、本発明の１つの変形実施例は米国特許第５，６２
５，３０８号のラッチ回路を使用するものであり、その
特許を引用によって本明細書に取込む。本発明の実施例
において使用されるラッチ回路は、入力電圧を表わす出
力を発生することが必要とされるのみであり、正確な入
力電圧がラッチ出力において維持されることは必要では
ない。

【００２３】ラッチ回路５１２の出力はラッチ正出力５
１４及びラッチ反転出力５１６の２線差動出力上に送信
される。この差動出力はバッファ正出力５０８及びバッ
ファ反転出力５１０上に送信されるバッファ差動出力と
同様に動作する。例示した実施例におけるラッチ正出力
５１４及びラッチ反転出力５１６がストローブ回路３０
０へ供給される。本好適実施例のストローブ回路３００
はストローブ信号バスＳＴＲＯＢＥ（０，ｎ）からのラ
ッチ回路５１２と同一のストローブ信号によって制御さ
れる。本発明の実施例において使用されるストローブ回
路３００は例えば図３のストローブ回路等のストローブ
信号に基づく入力信号をサンプルし且つ保持すべく動作
することが可能な任意のストローブ回路とすることが可
能である。

【００２４】本発明の実施例は、ストローブ回路３００
の入力において上昇時間及び下降時間１０６の期間を減
少させ且つバッファ５０６への入力上に存在するノイズ
を包含することのない安定な入力電圧を供給するために
ストローブ回路３００の前にラッチ回路５１２を設けて
いる。このことは、ストローブ回路３００が入力信号を
効果的にサンプルすることが可能な時間スパン (範囲)
を増加させる。更に、ラッチ回路５１２及びストローブ
回路３００は、好適には、ラッチ出力信号の歪みを最小
とさせるために単一の半導体ダイ上に製造する。ストロ
ーブ回路への入力信号上の歪みを最小とさせることは、
ストローブ回路３００がその入力信号をサンプリングす
る場合の困難性 (前述したように)を有する時間期間を
最小とさせる。

【００２５】好適実施例において使用するラッチ回路５
１２の概略図を図６に示してある。ラッチ回路５１２は
２つの分岐、即ち入力分岐とラッチ分岐とを有してお
り、それらは、ストローブ入力６２０及びストローブ入
力６２０を受取るインバータ６３６によって発生される
ストローブ入力６２０の論理的反転であるｓｔｒｏｂｅ
ｂ信号６１４の制御の下に動作する。両方の分岐は入力
電力供給電圧Ｖｄｄによって駆動され、該電圧は２つの
負荷要素、即ち正負荷６０２及び反転負荷６０４を介し
て２つの作動出力ノード、即ちｏｕｔ＋６３４及びｏｕ
ｔ−６３６へ接続される。該ラッチ回路の好適実施例
は、図７Ａに示したように、半導体基板内に組み込まれ
ているＭＯＳトランジスタに基づく能動負荷要素を使用
する。その他の実施例は図７Ｂ及び７Ｃに示したような
バイアス電圧又は抵抗要素に基づく負荷要素を使用す
る。本発明の更なる実施例において使用される負荷要素
は任意の公知の負荷要素とすることが可能である。

【００２６】ラッチ回路５１２の入力分岐は信号入力ト
ランジスタ、即ちＩｎ＋トランジスタ６１０及びＩｎ−
トランジスタ６１２のゲート端子において差動入力信号
Ｉｎ＋６０６及びＩｎ−６０８を受付ける。信号入力ト
ランジスタは、負荷要素のうちの１つを横断して電圧効
果を誘起させることにより出力ノードにおける電圧を制
御するために出力ノードから接地への電流を選択的に導
通させる。第一分岐の信号入力トランジスタを介しての
電流の流れはｓｔｒｏｂｅ ｂトランジスタ６１８及び
バイアストランジスタ６２８によって制御される。ｓｔ
ｒｏｂｅ ｂトランジスタ６１８のゲートはｓｔｒｏｂ
ｅ ｂ信号６１４によって駆動され且つバイアストラン
ジスタ６２８のゲートはバイアス入力６２４によって駆
動される。ｓｔｒｏｂｅ ｂ入力６１４が高論理レベル
へ駆動されると、ｓｔｒｏｂｅ ｂトランジスタ６１８は
導通することが可能である。バイアス入力６２４はアナ
ログ入力であり且つバイアストランジスタ６２４を介し
て所望のバイアス電流を流させる形態とされており、そ
れは、更に、該回路の２つの分岐を介しての電流の流れ
を設定する。

【００２７】差動入力Ｉｎ＋６０６及びＩｎ−６０８
は、差動電気インターフェースを実現するために相補的
な電圧レベルへ駆動される。その結果、Ｉｎ＋トランジ
スタ６１０又はＩｎ−トランジスタ６１２のいずれかが
そのゲートにおいて高電圧レベルで駆動され、従って、
ｓｔｒｏｂｅ ｂ信号が高である場合に導通状態とな
る。この構成における他方の入力トランジスタは低電圧
レベルで駆動され且つ導通することはないか、又は著し
く小さな電流を導通させる。この形態は関連する入力ト
ランジスタを介しての電流の導通に応答して、負荷要素
のうちの１つ、即ち正負荷要素６０２又は反転負荷要素
６０４を介して電流を流させる。

【００２８】正入力信号及びｓｔｒｏｂｅ ｂ信号６１
４の活性化の場合には、Ｉｎ＋信号６０６は高電圧レベ
ルにあり且つ正入力トランジスタ６１０及び正負荷要素
６０２を介して電流を流させる。その結果、反転出力６
３６において低電圧出力となる。正入力信号の場合に
は、Ｉｎ−入力６０８が低電圧にあり、その結果反転負
荷要素６０４を介して殆ど又は全く電流が流れることは
なく、従って正出力６３４において高電圧出力となる。
負入力信号の場合には、Ｉｎ＋入力６０６は低であり且
つ正入力トランジスタ６１０を介して電流が流れること
はなく、一方Ｉｎ−入力６０８は高であり且つ反転負荷
６０４及び反転入力トランジスタ６１２を介して電流を
流させる。この形態は反転出力６３６において高電圧レ
ベルとさせ且つ正出力６３４において低電圧レベルとさ
せる。

【００２９】出力、即ち正出力６３４及び反転出力６３
６において存在する電圧はバイアス入力６２４及びバイ
アストランジスタ６２８を介して流れる結果的に得られ
る電流によって影響される。バイアストランジスタ６２
８を介して流れるバイアス電流は、負荷要素、即ち正負
荷要素６０２及び反転負荷要素６０４を介して流れる電
流と等しい。より低いバイアス電流は負荷要素を横断し
てより低い電圧降下とさせ従って出力（即ち、正出力６
３４及び反転出力６３５）においてより小さな電圧変化
とさせる。ラッチ回路５１２を低出力電圧スイングで動
作させることは、回路がラッチモードで出力を保持する
ことから回復する速度及び入力電圧レベルがラッチ出力
において反映される場合のスルーモードへの遷移を改善
する。

【００３０】好適実施例のラッチ回路５１２は、ストロ
ーブ入力６２０が低電圧値から高電圧値へ遷移する場合
に入力値をサンプルし且つ保持する。ラッチ回路５１２
の出力のサンプリング及びホールディング (保持)はラ
ッチ分岐の動作によって実施される。ストローブ入力６
２０が低から高へ遷移すると、ｓｔｒｏｂｅ ｂ信号が
低電圧レベルへ遷移し且つｓｔｒｏｂｅ ｂトランジス
タが導通することを停止させる。ストローブトランジス
タ６２２が導通することが可能となる。何故ならば、ス
トローブ入力６２０は高電圧レベルにあるからである。

【００３１】ラッチ回路５１２の第二分岐はホールド
(保持)トランジスタ、反転ホールド(保持)トランジスタ
６３０及び正ホールド (保持)トランジスタ６３２、及
び負荷要素、ストローブトランジスタ６２２、バイアス
トランジスタ６２８を包含している。第二回路分岐は正
出力６３４及び反転出力６３６へ接続されている交差結
合されたドレイン及びゲート端子を有する形態とされた
ホールド (保持)トランジスタを有している。ホールド
トランジスタは負荷要素のうちの１つを介して電流を流
すことに関連してラッチ回路５１２の出力において差動
電圧出力を維持するために互いに正のフィードバックを
供給することにより動作する。

【００３２】従って、本発明の実施例はストローブ回路
ステージへ結合されている初期的ラッチ回路ステージを
使用する高速作動データサンプリング回路を提供してい
る。初期的ラッチ回路ステージはストローブ信号に応答
して入力電圧をサンプルし且つ保持するために入力信号
の迅速に作用する電圧サンプリングを与えている。その
後のストローブ回路ステージは装置内のデジタル論理回
路と適合性がある出力を提供するために、ストローブ信
号に応答してラッチ回路の出力を処理する。この初期的
ラッチ回路ステージとその後のストローブ回路ステージ
との結合は、シンボル遷移近くの最小の電圧分離を有す
る差動入力電圧に対しても大きな出力電圧スイングを提
供することが可能な迅速に応答するデータサンプリング
回路を形成している。

【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 複数個のシンボル期間に対しての入力信号レ
ベル及び信号サンプル時間点の重ね合わせの電圧と時間
との関係を示したグラフ図。

【図２】 入力信号が時間ジッターを表わす場合の複数
個のシンボル期間に対しての入力信号レベルとサンプル
時間との重ね合わせの電圧と時間との関係を示した概略
図。

【図３】 従来のストローブ回路を示した概略図。

【図４】 ビット遷移時間を示した入力信号レベルの電
圧と時間との関係をより詳細に示した概略図。

【図５】 本発明の１実施例に基づくデータサンプリン
グ回路を示した概略図。

【図６】 本発明の好適実施例における処理ステージと
して使用されるラッチ回路を示した概略図。

【図７】 (Ａ)，（Ｂ），（Ｃ）は本発明の幾つかの
例示的実施例において使用される負荷要素を示した各概
略図。

【符号の説明】

３００ ストローブ回路 ５００ 高速差動データサンプリング回路 ５０２ 入力Ｉｎ＋ ５０４ 入力Ｉｎ− ５０６ 高速差動バッファ ５１２ ラッチ回路

フロントページの続き (72)発明者 ジェームズ チョウ アメリカ合衆国， カリフォルニア 94303， パロ アルト， モラガ コー ト 928 (72)発明者 キン レイ アメリカ合衆国， カリフォルニア 95131， サン ノゼ， フェアウエイ グリーン サークル 1535 (72)発明者 ケニー ディー． ウェン アメリカ合衆国， カリフォルニア 95148， サン ノゼ， コバート ドラ イブ 3599 Ｆターム(参考） 5J055 AX00 BX17 CX24 DX22 EX07 EY01 EY21 EZ08 FX05 FX12 GX01 GX02 GX04 5J066 AA01 AA12 CA41 CA88 FA20 HA09 HA17 HA19 HA25 KA00 KA03 KA04 KA06 KA12 KA15 KA33 MA21 ND01 ND11 ND22 ND23 PD02 TA01 TA02 TA06 5K029 AA01 AA11 DD24 HH13 5M024 AA22 BB03 BB34 DD39 HH09 PP01 PP02 PP03 PP07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 差動データサンプリング回路において、 第一ストローブ信号に応答して差動データ信号をサンプ
   リングするラッチ回路、 前記ラッチ回路に結合されており第二ストローブ信号に
   基づいて前記ラッチ回路の出力を捕獲するストローブ回
   路、を有していることを特徴とする差動データサンプリ
   ング回路。
2. 【請求項２】 請求項１において、前記ラッチ回路が前
   記ラッチ回路へ電力を供給する電源電圧と接地との間の
   電圧差より小さな電圧変化を出力において発生すること
   を特徴とする差動データサンプリング回路。
3. 【請求項３】 請求項１において、前記ラッチ回路がラ
   ッチ電圧を発生するために前記第一ストローブ信号に応
   答して前記差動データ信号をラッチするアナログラッチ
   回路であり、前記ストローブ回路が前記差動データ信号
   の論理レベルを決定するために前記ラッチ電圧をサンプ
   ルし且つホールドすることを特徴とする差動データサン
   プリング回路。
4. 【請求項４】 請求項１において、前記第一ストローブ
   信号が前記第二ストローブ信号を発生するために遅延さ
   れることを特徴とする差動データサンプリング回路。
5. 【請求項５】 請求項１において、前記第一ストローブ
   信号及び前記第二ストローブ信号が同一の信号であるこ
   とを特徴とする差動データサンプリング回路。
6. 【請求項６】 請求項１において、前記ラッチ回路が負
   荷要素を有しており、且つ前記負荷要素の各々がダイオ
   ード接続型トランジスタを有していることを特徴とする
   差動データサンプリング回路。
7. 【請求項７】 請求項１において、前記ラッチ回路が、 並列接続されている入力分岐及びラッチ分岐、 前記入力分岐及び前記ラッチ分岐の両方に直列結合され
   ているバイアス電流制御トランジスタ、を有しているこ
   とを特徴とする差動データサンプリング回路。
8. 【請求項８】 請求項７において、前記ラッチ回路の入
   力分岐が、 一対の差動入力トランジスタ、 前記一対の差動入力トランジスタと直列結合している単
   一のストローブトランジスタ、を有していることを特徴
   とする差動データサンプリング回路。
9. 【請求項９】 請求項１において、前記ラッチ回路が単
   に１つのバイアス電圧を受けることを特徴とする差動デ
   ータサンプリング回路。
10. 【請求項１０】 請求項１において、更に、前記ラッチ
    回路の入力へ結合している出力を具備している高速差動
    バッファを有しており、前記高速差動バッファが差動入
    力信号を受取ることを特徴とする差動データサンプリン
    グ回路。
11. 【請求項１１】 請求項１０において、前記高速差動バ
    ッファによって受取られる前記入力信号が単一入力デー
    タ信号及び基準電圧から構成されていることを特徴とす
    る差動データサンプリング回路。
12. 【請求項１２】 少なくとも１個の差動データサンプリ
    ング回路を包含しているデジタルデータレシーバーにお
    いて、前記差動データサンプリング回路が、 第一ストローブ信号に応答して差動データ信号をサンプ
    リングするラッチ回路、 前記ラッチ回路へ結合されており第二ストローブ信号に
    基づいて前記ラッチ回路の出力を捕獲するストローブ回
    路、を有していることを特徴とするデジタルデータレシ
    ーバー。
13. 【請求項１３】 請求項１２において、前記ラッチ回路
    が前記ラッチ回路へ電力を供給する電力供給電圧と接地
    との間の電圧差より小さな電圧変化を出力において発生
    することを特徴とするデジタルデータレシーバー。
14. 【請求項１４】 請求項１２において、前記ラッチ回路
    がラッチ電圧を発生するために前記第一ストローブ信号
    に応答して前記差動データ信号をラッチするアナログラ
    ッチ回路であり、前記ストローブ回路が前記差動データ
    信号の論理レベルを決定するために前記ラッチ電圧をサ
    ンプルし且つホールドすることを特徴とするデジタルデ
    ータレシーバー。
15. 【請求項１５】 請求項１２において、前記第一ストロ
    ーブ信号が前記第二ストローブ信号を発生するために遅
    延されることを特徴とするデジタルデータレシーバー。
16. 【請求項１６】 請求項１２において、前記ラッチ回路
    が、 並列接続されている入力分岐及びラッチ分岐、 前記入力分岐及び前記ラッチ分岐の両方に直列結合され
    ているバイアス電流制御トランジスタ、 を有していることを特徴とするデジタルデータレシーバ
    ー。
17. 【請求項１７】 請求項１６において、前記ラッチ回路
    の前記入力分岐が、 一対の差動入力トランジスタ、 前記一対の差動入力トランジスタに直列結合している単
    一ストローブトランジスタ、を有していることを特徴と
    するデジタルデータレシーバー。
18. 【請求項１８】 請求項１２において、前記ラッチ回路
    が１つのバイアス電圧を受けるに過ぎないことを特徴と
    するデジタルデータレシーバー。
19. 【請求項１９】 請求項１２において、前記差動データ
    サンプリング回路が、更に、前記ラッチ回路の入力へ結
    合している出力を具備している高速作動バッファを有し
    ており、前記高速差動バッファが差動入力信号を受取る
    ことを特徴とするデジタルデータレシーバー。
20. 【請求項２０】 請求項１９において、前記高速差動バ
    ッファによって受取られる前記差動入力信号が単一入力
    データ信号及び基準電圧から構成されていることを特徴
    とするデジタルデータレシーバー。