JP3228937B2 - コンピュータネットワーク信号を識別するための方法および装置 - Google Patents
コンピュータネットワーク信号を識別するための方法および装置Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
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Description
【発明の詳細な説明】 発明の背景 この発明は、一般的にコンピュータネットワークの分
野に関し、特定的には、ローカルエリアネットワーク
（Local Area Network）（LAN）信号受信および適性の
分野に関する。
野に関し、特定的には、ローカルエリアネットワーク
（Local Area Network）（LAN）信号受信および適性の
分野に関する。
LANアプリケーションで使用されるデータレシーバは
受取られた信号の適性を見極めなければならない、すな
わち有効データ信号とスプリアスノイズを識別しなけれ
ばならない。この機能は受信スケルチとして公知であ
る。受信スケルチの１つの典型的な規格は、IEEE802.3
規格である（ここに全文を引用により援用する）。これ
の14項はより線対配線のイーサネットに関して、最小の
振幅および周波数要件を満たさないすべての信号は完全
にフィルタ化されることを要求する。振幅要件の実現は
比較的容易であるが、周波数要件の実現はより複雑であ
る。
受取られた信号の適性を見極めなければならない、すな
わち有効データ信号とスプリアスノイズを識別しなけれ
ばならない。この機能は受信スケルチとして公知であ
る。受信スケルチの１つの典型的な規格は、IEEE802.3
規格である（ここに全文を引用により援用する）。これ
の14項はより線対配線のイーサネットに関して、最小の
振幅および周波数要件を満たさないすべての信号は完全
にフィルタ化されることを要求する。振幅要件の実現は
比較的容易であるが、周波数要件の実現はより複雑であ
る。
IEEE802.3規格は各種伝達媒体ごとに異なった仕様を
有する。10ベース−Ｔ仕様が図１に示されている。10ベ
ース−Ｔインタフェースはより標準的な装着ユニットイ
ンタフェース（Atachment Unit Interface（「AU
I」））の代替であって、それもまた802.3仕様で議論さ
れており、ここで議論される多くの要件を共有する。図
１を参照して、イーサネットコントローラ10はマンチェ
スターエンコーダ20およびマンチェスターデコーダ30を
介してメディア装着ユニット（Medium Attachment Unit
「MAU」）40に結合される。MAU40は、より線対の他方端
で別のMAUと通信して、より線対ライン50からデータを
受取り、より線対60でデータを送信する。データは、デ
ータストリーム内にクロッキング情報を与えるために送
信に先立ってマンチェスターコード化される。
有する。10ベース−Ｔ仕様が図１に示されている。10ベ
ース−Ｔインタフェースはより標準的な装着ユニットイ
ンタフェース（Atachment Unit Interface（「AU
I」））の代替であって、それもまた802.3仕様で議論さ
れており、ここで議論される多くの要件を共有する。図
１を参照して、イーサネットコントローラ10はマンチェ
スターエンコーダ20およびマンチェスターデコーダ30を
介してメディア装着ユニット（Medium Attachment Unit
「MAU」）40に結合される。MAU40は、より線対の他方端
で別のMAUと通信して、より線対ライン50からデータを
受取り、より線対60でデータを送信する。データは、デ
ータストリーム内にクロッキング情報を与えるために送
信に先立ってマンチェスターコード化される。
10ベース−Ｔ仕様は、レシーバが単一サイクル信号お
よび周波数が2MHzより下のすべての信号を完全にスケル
チすることを要求する。一旦レシーバがデータを受取り
始めると、５〜10MHzの周波数範囲内のすべての信号を
受取らなければならず、一方で、±13.5nsまでのエッジ
「ジッタ」（時間的に前または後のいずれかの信号のゼ
ロ交差の許容位相ばらつきを言う）を許容しなければな
らない。もしいかなる信号遷移も、つまり立上がりまた
は立下がりいずれも、230nsの間検出されず、データパ
ケットの終了を示すと、レシーバは「シャットオフ」
（データ受信を終了）しなければならない。
よび周波数が2MHzより下のすべての信号を完全にスケル
チすることを要求する。一旦レシーバがデータを受取り
始めると、５〜10MHzの周波数範囲内のすべての信号を
受取らなければならず、一方で、±13.5nsまでのエッジ
「ジッタ」（時間的に前または後のいずれかの信号のゼ
ロ交差の許容位相ばらつきを言う）を許容しなければな
らない。もしいかなる信号遷移も、つまり立上がりまた
は立下がりいずれも、230nsの間検出されず、データパ
ケットの終了を示すと、レシーバは「シャットオフ」
（データ受信を終了）しなければならない。
MAUレシーバはまたデータとは異なった別のタイプの
信号、すなわち「リンクパルス（Link Pulse）」を認識
しなければならない。リンクパルスは、MAUによってよ
り線対セグメントを介して「リンクインテグリティテス
ト（Link Integrity Test）」機能の一部として交換さ
れるアイドル状態の信号である。リンクパルスは、１つ
のMAUの受信対が別のMAUの送信対に、およびその逆で機
能的に接続されていることを確認する。16ms（±8ms）
ごとにMAU送信器は単一の100ns幅の論理「１」（RD−に
対してRD＋正の）パルスを送る。セグメントの他方端の
MAUレシーバは、送信ライン効果がたとえパルスが200ns
幅に「スミア」アウトされることを引き起こしたとして
も、有効リンクパルスとしてこのパルスを認識しなけれ
ばならない。
信号、すなわち「リンクパルス（Link Pulse）」を認識
しなければならない。リンクパルスは、MAUによってよ
り線対セグメントを介して「リンクインテグリティテス
ト（Link Integrity Test）」機能の一部として交換さ
れるアイドル状態の信号である。リンクパルスは、１つ
のMAUの受信対が別のMAUの送信対に、およびその逆で機
能的に接続されていることを確認する。16ms（±8ms）
ごとにMAU送信器は単一の100ns幅の論理「１」（RD−に
対してRD＋正の）パルスを送る。セグメントの他方端の
MAUレシーバは、送信ライン効果がたとえパルスが200ns
幅に「スミア」アウトされることを引き起こしたとして
も、有効リンクパルスとしてこのパルスを認識しなけれ
ばならない。
これらの周波数要件の従来の実施例は典型的には、抵
抗性−容量性時定数に基づいて単安定マルチ振動器
（「単安定装置」）などの線形タイミング構成要素を使
用してきた。たとえば、データパケットの終端に関し
て、単安定装置はエッジ遷移によってトリガされ、それ
がタイムアウトになる前に何の遷移も受取られなければ
レシーバはデータパケットを終了したものとして扱いシ
ャットオフする。
抗性−容量性時定数に基づいて単安定マルチ振動器
（「単安定装置」）などの線形タイミング構成要素を使
用してきた。たとえば、データパケットの終端に関し
て、単安定装置はエッジ遷移によってトリガされ、それ
がタイムアウトになる前に何の遷移も受取られなければ
レシーバはデータパケットを終了したものとして扱いシ
ャットオフする。
従来のアプローチは２つ、すなわちコストおよび正確
さの点での重要な欠点を有する。LANアダプタのスペー
ス、ゆえにコストの要件はますます厳しくなってきてお
り、単一ASIC（アプリケーション仕様集積回路“Applic
ation Specific Integrated Circuit）上にすべての必
要な機能が共に集積された状態で実現されることを強制
している。しかしながら線形機能はASIC内で集積するに
はコストが高くつく。さらに、単安定装置などの線形機
能は温度、電圧、および処理条件の典型的な変化に対し
てさほど正確ではない。127nsまで離れて生じるエッジ
遷移を有するすべての信号を受入れ一方で230ns離れた
エッジ遷移を有する信号を拒否するに十分でかつ一貫し
た単安定装置の正確さのために、LAN装置生産の製造環
境にかなりのコストが上増しされる。
さの点での重要な欠点を有する。LANアダプタのスペー
ス、ゆえにコストの要件はますます厳しくなってきてお
り、単一ASIC（アプリケーション仕様集積回路“Applic
ation Specific Integrated Circuit）上にすべての必
要な機能が共に集積された状態で実現されることを強制
している。しかしながら線形機能はASIC内で集積するに
はコストが高くつく。さらに、単安定装置などの線形機
能は温度、電圧、および処理条件の典型的な変化に対し
てさほど正確ではない。127nsまで離れて生じるエッジ
遷移を有するすべての信号を受入れ一方で230ns離れた
エッジ遷移を有する信号を拒否するに十分でかつ一貫し
た単安定装置の正確さのために、LAN装置生産の製造環
境にかなりのコストが上増しされる。
発明の概要 この発明は、コンピュータネットワーク信号のための
受信スケルチをデジタル式で行なうための方法および装
置を提供する。この発明に従ったデジタル実現例は、受
信スケルチ回路が安価に製造されかつ残りのアダプタ回
路と単一ASIC内などでより良好に集積化されることを可
能にする。さらに、デジタル実現例は温度、電圧、およ
び製造処理条件の変化に対してより良好なタイミング一
貫性および正確さを示す。
受信スケルチをデジタル式で行なうための方法および装
置を提供する。この発明に従ったデジタル実現例は、受
信スケルチ回路が安価に製造されかつ残りのアダプタ回
路と単一ASIC内などでより良好に集積化されることを可
能にする。さらに、デジタル実現例は温度、電圧、およ
び製造処理条件の変化に対してより良好なタイミング一
貫性および正確さを示す。
一実施例では、この発明は周波数識別回路の形態をと
り、その回路は送信信号を受信するように結合され、エ
ッジ検出信号を生成するためのエッジ検出器と、入力と
してクロック信号およびエッジ検出信号を受取るように
結合され、タイムアウト信号を生成するためのエッジタ
イマと、クロック信号、エッジ検出信号、およびタイム
アウト信号を受取るように結合され、送信信号が周波数
識別要件を満たすかどうかを示すアンスケルチ信号を生
成するための状態マシン回路とを含む。
り、その回路は送信信号を受信するように結合され、エ
ッジ検出信号を生成するためのエッジ検出器と、入力と
してクロック信号およびエッジ検出信号を受取るように
結合され、タイムアウト信号を生成するためのエッジタ
イマと、クロック信号、エッジ検出信号、およびタイム
アウト信号を受取るように結合され、送信信号が周波数
識別要件を満たすかどうかを示すアンスケルチ信号を生
成するための状態マシン回路とを含む。
この発明の性質および利点のさらなる理解は以下の説
明の部分および図面を参照することによって実現され得
る。
明の部分および図面を参照することによって実現され得
る。
図面の簡単な説明 図１は、10ベース−Ｔ LAN接続のブロック図であ
る。
る。
図２は、この発明に従った受信スケルチ回路の特定の
実施例を示すブロック図である。
実施例を示すブロック図である。
図３は、この発明の特定の実施例に従ったエッジ検出
器を示すブロック図である。
器を示すブロック図である。
図４は、この発明の特定の実施例に従ったエッジタイ
マを示すブロック図である。
マを示すブロック図である。
図５は、この発明の特定の実施例に従った状態マシン
回路の状態図である。
回路の状態図である。
具体的な実施例の説明 この発明に従った受信スケルチ回路の具体的な実施例
は、図２に示されている。本質的には、その回路は、種
々のモードで動作し、線形タイミング構成要素の実施例
よりもより正確に低いコストで10ベース−Ｔインタフェ
ースおよびより標準のAUIとともに首尾よく使用され
る。
は、図２に示されている。本質的には、その回路は、種
々のモードで動作し、線形タイミング構成要素の実施例
よりもより正確に低いコストで10ベース−Ｔインタフェ
ースおよびより標準のAUIとともに首尾よく使用され
る。
概観 図１を参照して、ライン100および105はLAN送信媒体
からのRD＋およびRD−受信対である。ライン100および1
05はローパスフィルタ（「LPF」）110に結合され、LPF1
10は終端を含みかつLAN媒体に存在し得る高い周波数（1
0MHzよりも大きい）ノイズを減じる。LPF110の出力111
および112はバッファ120に結合され、TTL RxEncode信
号121を生成し、さらに入力オフセット回路130を介して
別のバッファ140にまた結合され、TTL RxOffset信号14
1を生成する。入力オフセット回路130は、Unsquelch信
号150によって制御され、選択可能なオフセット電圧を
供給し、このためある振幅よりもより小さな信号を拒否
する。
からのRD＋およびRD−受信対である。ライン100および1
05はローパスフィルタ（「LPF」）110に結合され、LPF1
10は終端を含みかつLAN媒体に存在し得る高い周波数（1
0MHzよりも大きい）ノイズを減じる。LPF110の出力111
および112はバッファ120に結合され、TTL RxEncode信
号121を生成し、さらに入力オフセット回路130を介して
別のバッファ140にまた結合され、TTL RxOffset信号14
1を生成する。入力オフセット回路130は、Unsquelch信
号150によって制御され、選択可能なオフセット電圧を
供給し、このためある振幅よりもより小さな信号を拒否
する。
RxOffset信号141は、20MHzクロック信号160とともに
エッジ検出器170に与えられ、エッジ検出信号171を生成
する。エッジ検出信号171はその後クロック160およびア
ンスケルチ信号150とともにエッジタイマ180に与えら
れ、エッジタイマ180はタイムアウト信号181を生成す
る。RxOffset信号141、エッジ検出信号171、タイムアウ
ト信号181、およびクロック信号160はすべて状態マシン
回路190に与えられ、リンクパルス信号191、極性信号19
2、およびアンスケルチ信号150を生成する。
エッジ検出器170に与えられ、エッジ検出信号171を生成
する。エッジ検出信号171はその後クロック160およびア
ンスケルチ信号150とともにエッジタイマ180に与えら
れ、エッジタイマ180はタイムアウト信号181を生成す
る。RxOffset信号141、エッジ検出信号171、タイムアウ
ト信号181、およびクロック信号160はすべて状態マシン
回路190に与えられ、リンクパルス信号191、極性信号19
2、およびアンスケルチ信号150を生成する。
もし入力データストリームが有効リンクパルスの10ベ
ース−Ｔ仕様に従う単一パルスからなるならば、リンク
パルス信号191は図示されていない（しかし802.3仕様で
詳しく説明されている）標準のリンクパルスインテグリ
ティテスト（Link Pulse Integrity Test）状態マシン
による使用のためにアサートされる。もしデータが有効
パケットであると判断されると、アンスケルチ信号150
はハイにアサートされ、それは入力オフセット回路130
がより低いオフセット電圧を供給することを引き起こ
し、そのようにして入力信号振幅が幾分下がる場合デー
タパケット受信の間いくらかのヒステリシスを与える。
アンスケルチ信号150はまた、マンチェスターデコーダ
がRxEncode信号121によって駆動されることを引き起こ
すべく使用され、何の入力オフセット電圧もバッファ12
0に印加されないのでRxEncode信号121は余分のジッタを
有さない。パケットが通常どおり（RD−に対して正のRD
＋で）終了すると、極性信号192はハイでアサートされ
る。これはRD＋／−の配線極性が正しいか否かを判断す
るべく他の標準の論理によって使用され得る。
ース−Ｔ仕様に従う単一パルスからなるならば、リンク
パルス信号191は図示されていない（しかし802.3仕様で
詳しく説明されている）標準のリンクパルスインテグリ
ティテスト（Link Pulse Integrity Test）状態マシン
による使用のためにアサートされる。もしデータが有効
パケットであると判断されると、アンスケルチ信号150
はハイにアサートされ、それは入力オフセット回路130
がより低いオフセット電圧を供給することを引き起こ
し、そのようにして入力信号振幅が幾分下がる場合デー
タパケット受信の間いくらかのヒステリシスを与える。
アンスケルチ信号150はまた、マンチェスターデコーダ
がRxEncode信号121によって駆動されることを引き起こ
すべく使用され、何の入力オフセット電圧もバッファ12
0に印加されないのでRxEncode信号121は余分のジッタを
有さない。パケットが通常どおり（RD−に対して正のRD
＋で）終了すると、極性信号192はハイでアサートされ
る。これはRD＋／−の配線極性が正しいか否かを判断す
るべく他の標準の論理によって使用され得る。
エッジデコーダ エッジデコーダ170は、図３に詳細に示されている。R
xOffset信号141はフリップフロップ200および205のクロ
ック入力を駆動し、フリップフロップ200はすべての正
のRxOffset遷移で状態を変更し、フリップフロップ205
はすべての負の遷移で状態を変更する。出力201および2
06でのこれらの状態変化は、20MHzのクロック信号160の
両エッジによって（実効40MHzサンプリングレート
で）、（フリップフロップ200のための）フリップフロ
ップ210および215、ならびにフリップフロップ205のた
めのフリップフロップ220および225によってサンプリン
グされる。このようにして、遷移が受取られたという表
示が１クロックの２分の１の周期（25ns）内で得られ
る。フリップフロップ210、215、220および225の出力21
1、216、221および226それぞれは、逆にクロックされた
フリップフロップ230、235、240および245に与えられ、
出力231、236、241および246を生成する。出力211、21
6、221および226は、それぞれのゲート250、255、260お
よび265によって出力231、236、241および246とXOR処理
され、それぞれの検出信号251、256、261、および266を
生成する。検出信号251、256、261および266はすべてゲ
ート270によってOR処理され、エッジ検出信号171を生成
する。
xOffset信号141はフリップフロップ200および205のクロ
ック入力を駆動し、フリップフロップ200はすべての正
のRxOffset遷移で状態を変更し、フリップフロップ205
はすべての負の遷移で状態を変更する。出力201および2
06でのこれらの状態変化は、20MHzのクロック信号160の
両エッジによって（実効40MHzサンプリングレート
で）、（フリップフロップ200のための）フリップフロ
ップ210および215、ならびにフリップフロップ205のた
めのフリップフロップ220および225によってサンプリン
グされる。このようにして、遷移が受取られたという表
示が１クロックの２分の１の周期（25ns）内で得られ
る。フリップフロップ210、215、220および225の出力21
1、216、221および226それぞれは、逆にクロックされた
フリップフロップ230、235、240および245に与えられ、
出力231、236、241および246を生成する。出力211、21
6、221および226は、それぞれのゲート250、255、260お
よび265によって出力231、236、241および246とXOR処理
され、それぞれの検出信号251、256、261、および266を
生成する。検出信号251、256、261および266はすべてゲ
ート270によってOR処理され、エッジ検出信号171を生成
する。
動作において、状態変化をサンプリングすべき第１の
フリップフロップの出力は、その回路の次の（逆にクロ
ックされた）フリップフロップとXOR処理されエッジ検
出された25ns幅の論理ハイパルスを生成する。もしも遷
移をサンプリングすべき第１のフリップが不安定になっ
ても、遷移はなおもクロックの次のエッジ上で確実にサ
ンプリングされ得る。イーサネットデータは周波数が10
MHzに制限されているので（さらにLPF110はすべてのハ
イの周波数ノイズをフィルタ化するので）、ナイキスト
基準であれば確実にどの有効データ遷移も見逃さないよ
うにする。
フリップフロップの出力は、その回路の次の（逆にクロ
ックされた）フリップフロップとXOR処理されエッジ検
出された25ns幅の論理ハイパルスを生成する。もしも遷
移をサンプリングすべき第１のフリップが不安定になっ
ても、遷移はなおもクロックの次のエッジ上で確実にサ
ンプリングされ得る。イーサネットデータは周波数が10
MHzに制限されているので（さらにLPF110はすべてのハ
イの周波数ノイズをフィルタ化するので）、ナイキスト
基準であれば確実にどの有効データ遷移も見逃さないよ
うにする。
エッジタイマ エッジタイマ180は図４で詳細に示されている。エッ
ジ検出信号171は４ビットシフトレジスタ300および４ビ
ットシフトレジスタ310両方にデータ入力として与えら
れる。シフトレジスタ300はクロック160の立上がりエッ
ジによってクロックされ、シフトレジスタ310はクロッ
ク160の立下がりエッジによってクロックされる。シフ
トレジスタ300および310のQ0−Q3ビットはそれぞれライ
ン301−304および311−314である。ライン301−304の各
々はORゲート320、325、330および335によってライン31
1−314のそれぞれ１つとOR処理され、統合Q0−Q3出力32
1、326、331、および336を生成し、特定のビット位置の
検出エッジの存在を示す。アンスケルチ信号150はイン
バータ340によってゲート処理されモード信号341を生成
し、モード信号341は統合Q2ライン331と一緒に入力とし
てANDゲート345に与えられゲートQ2信号346を生成す
る。エッジ検出信号171、統合Q0信号321、統合Q1信号32
6、およびゲートQ2信号346は入力としてNORゲート350に
与えられ、NORゲート350は信号351を生成する。信号351
はサンプリングされたライン上の検出エッジの不在を示
すべく高い値をとる。モード信号341は制御として２入
力のMUX355に与えられ、MUX355は入力として統合Q2信号
331および統合Q3信号336を有し、サンプリング信号356
を生成する。サンプリング信号356はその後入力として
信号351とともにANDゲート360に与えられ、タイムアウ
ト信号181を生成する。
ジ検出信号171は４ビットシフトレジスタ300および４ビ
ットシフトレジスタ310両方にデータ入力として与えら
れる。シフトレジスタ300はクロック160の立上がりエッ
ジによってクロックされ、シフトレジスタ310はクロッ
ク160の立下がりエッジによってクロックされる。シフ
トレジスタ300および310のQ0−Q3ビットはそれぞれライ
ン301−304および311−314である。ライン301−304の各
々はORゲート320、325、330および335によってライン31
1−314のそれぞれ１つとOR処理され、統合Q0−Q3出力32
1、326、331、および336を生成し、特定のビット位置の
検出エッジの存在を示す。アンスケルチ信号150はイン
バータ340によってゲート処理されモード信号341を生成
し、モード信号341は統合Q2ライン331と一緒に入力とし
てANDゲート345に与えられゲートQ2信号346を生成す
る。エッジ検出信号171、統合Q0信号321、統合Q1信号32
6、およびゲートQ2信号346は入力としてNORゲート350に
与えられ、NORゲート350は信号351を生成する。信号351
はサンプリングされたライン上の検出エッジの不在を示
すべく高い値をとる。モード信号341は制御として２入
力のMUX355に与えられ、MUX355は入力として統合Q2信号
331および統合Q3信号336を有し、サンプリング信号356
を生成する。サンプリング信号356はその後入力として
信号351とともにANDゲート360に与えられ、タイムアウ
ト信号181を生成する。
動作において、エッジタイマ180は、エッジ検出パル
ス間の持続期間のタイミングをとり、かつ（パケット間
で、Unsquelchがローであるとき）200−225nsまたは
（パケット間で、Unsquelchがハイであるとき）175−20
0nsがエッジ検出パルス間で満了になるとタイムアウト
信号181をアサートする。各タイムアウト期間内の範囲
はエッジ検出器内の同期遅延の結果得られる。パケット
内とパケット間とでは異なる周期が用いられ、パケット
間で（エッジ間で200nsまで）Link Pulseの受けとりに
備えるとともに、パケット内でパケット波形（230ns）
の終了を確実に信号送信する。（エッジ間で250nsの）2
MHz信号は常に拒否され、（エッジ間で127nsまでの）最
大ジッタの信号は常に受け取られる。
ス間の持続期間のタイミングをとり、かつ（パケット間
で、Unsquelchがローであるとき）200−225nsまたは
（パケット間で、Unsquelchがハイであるとき）175−20
0nsがエッジ検出パルス間で満了になるとタイムアウト
信号181をアサートする。各タイムアウト期間内の範囲
はエッジ検出器内の同期遅延の結果得られる。パケット
内とパケット間とでは異なる周期が用いられ、パケット
間で（エッジ間で200nsまで）Link Pulseの受けとりに
備えるとともに、パケット内でパケット波形（230ns）
の終了を確実に信号送信する。（エッジ間で250nsの）2
MHz信号は常に拒否され、（エッジ間で127nsまでの）最
大ジッタの信号は常に受け取られる。
エッジ検出パルス171は２つの４ビットシフトレジス
タを通る。もしエッジ検出パルスがシフトレジスタの選
択されたビットに下がり（アンスケルチがハイならばQ2
であり、それ以外ではQ3であり）、下位オーダのシフト
レジスタ出力の出力およびエッジ検出信号がサンプリン
グされる。サンプリングされたラインが何のエッジ検出
も示さないならば、タイムアウトがアサートされる。
タを通る。もしエッジ検出パルスがシフトレジスタの選
択されたビットに下がり（アンスケルチがハイならばQ2
であり、それ以外ではQ3であり）、下位オーダのシフト
レジスタ出力の出力およびエッジ検出信号がサンプリン
グされる。サンプリングされたラインが何のエッジ検出
も示さないならば、タイムアウトがアサートされる。
状態マシン回路 状態マシン回路190の状態図が図５に示されている。
この状態図は様々な標準の方法のどれによっても容易に
実現され得る。状態マシンは、アイドル状態400におい
て出力Link Pulse191、Polarity192、およびUnsquelch
150すべてが論理０に設定された状態で始まる。エッジ
検出入力上で論理１を受取ると、状態マシンは状態410
に遷移する。タイムアウト信号を受取ると（受信された
データが2MHzより大きくない周波数を有すると示されれ
ば）状態マシンは状態410から状態400に戻り、またはタ
イムアウトに先立って別のエッジ検出信号を受取ると状
態420に進む。状態420から、タイムアウト信号を受取る
と状態マシンは状態430に進み、Link Pulse信号がアサ
ートされ、その後状態マシンは状態400に戻る。状態420
においてまだ別のエッジ検出信号がタイムアウトに先立
って受取られると、状態マシンは状態440に進み、ここ
でアンスケルチ信号がハイにアサートされる。状態マシ
ンはタイムアウト信号が受取られるまで状態440に残り
データパケットを受取り、その時点で状態マシンは状態
450に進み、そこでUnsquelchがデアサートされ、極性信
号がRxOffsetと等しくなるように設定され、その後状態
マシンはアイドル状態400に戻る。
この状態図は様々な標準の方法のどれによっても容易に
実現され得る。状態マシンは、アイドル状態400におい
て出力Link Pulse191、Polarity192、およびUnsquelch
150すべてが論理０に設定された状態で始まる。エッジ
検出入力上で論理１を受取ると、状態マシンは状態410
に遷移する。タイムアウト信号を受取ると（受信された
データが2MHzより大きくない周波数を有すると示されれ
ば）状態マシンは状態410から状態400に戻り、またはタ
イムアウトに先立って別のエッジ検出信号を受取ると状
態420に進む。状態420から、タイムアウト信号を受取る
と状態マシンは状態430に進み、Link Pulse信号がアサ
ートされ、その後状態マシンは状態400に戻る。状態420
においてまだ別のエッジ検出信号がタイムアウトに先立
って受取られると、状態マシンは状態440に進み、ここ
でアンスケルチ信号がハイにアサートされる。状態マシ
ンはタイムアウト信号が受取られるまで状態440に残り
データパケットを受取り、その時点で状態マシンは状態
450に進み、そこでUnsquelchがデアサートされ、極性信
号がRxOffsetと等しくなるように設定され、その後状態
マシンはアイドル状態400に戻る。
状態マシンは、次の３つの条件、有効データパケット
の存在、有効リンクパルスの存在、および有効データパ
ケットの終わりのRD−に対するRD＋の極性を判断する。
状態マシンは３つの連続したエッジ検出表示をカウント
することによって有効データパケットの始まりを検出す
る。表示は、エッジ検出がタイムアウトがハイにサンプ
リングされることなく連続して２回ハイにサンプリング
されると、連続していると考えられる。エッジ検出パル
スの後タイムアウトパルスが続く状態で開始する信号を
拒否することによって、2MHzより少ないデータが拒否さ
れる。第１の２つの表示を無視することによって、10ベ
ース−Ｔ仕様により、すべての単一サイクルの信号が完
全にスケルチされる。第３の連続したエッジが検出され
ると、アンスケルチ信号がアサートされ、送信媒体から
のデータは今や有効であると考えられる。もし２つの連
続するエッジ検出がサンプリングされタイムアウトがそ
れに続くと、有効リンクパルスがとられる。一旦有効デ
ータパケットが検出されると、ある時点でそれは終了し
タイムアウト表示の受信によってその信号が送られる。
この点で、RxOffsetはPolarity信号の値としてサンプリ
ングされる。もしローであれば、次の２つの事象のうち
の１つ、つまり受信対配線極性が逆になった、または入
力データ振幅が入力オフセットしきい値より下に下がっ
たという事象のうちの１つがおそらく生じたのであろ
う。
の存在、有効リンクパルスの存在、および有効データパ
ケットの終わりのRD−に対するRD＋の極性を判断する。
状態マシンは３つの連続したエッジ検出表示をカウント
することによって有効データパケットの始まりを検出す
る。表示は、エッジ検出がタイムアウトがハイにサンプ
リングされることなく連続して２回ハイにサンプリング
されると、連続していると考えられる。エッジ検出パル
スの後タイムアウトパルスが続く状態で開始する信号を
拒否することによって、2MHzより少ないデータが拒否さ
れる。第１の２つの表示を無視することによって、10ベ
ース−Ｔ仕様により、すべての単一サイクルの信号が完
全にスケルチされる。第３の連続したエッジが検出され
ると、アンスケルチ信号がアサートされ、送信媒体から
のデータは今や有効であると考えられる。もし２つの連
続するエッジ検出がサンプリングされタイムアウトがそ
れに続くと、有効リンクパルスがとられる。一旦有効デ
ータパケットが検出されると、ある時点でそれは終了し
タイムアウト表示の受信によってその信号が送られる。
この点で、RxOffsetはPolarity信号の値としてサンプリ
ングされる。もしローであれば、次の２つの事象のうち
の１つ、つまり受信対配線極性が逆になった、または入
力データ振幅が入力オフセットしきい値より下に下がっ
たという事象のうちの１つがおそらく生じたのであろ
う。
AUIに関する修正 本質的にはこの同じ回路がAUIを介する信号受信に使
用され得る。その違いは、AUI仕様には検出されるべき
リンクパルスがなく、さらに単一サイクル拒否要件がな
いということである。ゆえに、エッジタイマ180のモー
ドライン341はローのままにしておける。さらに、状態4
30は使用されず、状態420は自動的に状態440に進むであ
ろう。
用され得る。その違いは、AUI仕様には検出されるべき
リンクパルスがなく、さらに単一サイクル拒否要件がな
いということである。ゆえに、エッジタイマ180のモー
ドライン341はローのままにしておける。さらに、状態4
30は使用されず、状態420は自動的に状態440に進むであ
ろう。
結論 上述のことはこの発明の好ましい実施例の完全な説明
であるが様々な変更、修正、および均等物が使用されて
よい。ゆえに、上述の説明は添付の請求の範囲によって
規定されるこの発明の範囲を限定すると考えられるべき
ではない。
であるが様々な変更、修正、および均等物が使用されて
よい。ゆえに、上述の説明は添付の請求の範囲によって
規定されるこの発明の範囲を限定すると考えられるべき
ではない。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 23/15 H04L 12/44
Claims (9)
- 【請求項１】ローカルエリアネットワーク（LAN）環境
の受信器において、入力としてクロック信号および送信
信号を受取る周波数識別回路であって、 ａ） クロック信号および送信信号を入力として受取る
ように結合され、エッジ検出信号を生成するためのエッ
ジ検出器と、 ｂ） クロック信号およびエッジ検出信号を入力として
受取るように結合され、タイムアウト信号を生成するた
めのエッジタイマと、 ｃ） クロック信号、エッジ検出信号、およびタイムア
ウト信号を受取るように結合され、送信信号が周波数識
別要件を満たすかどうかを示すアンスケルチ信号を生成
するための状態マシン回路とを含み、 エッジ検出信号はクロック信号と同期しており、 エッジタイマはクロック信号によってクロックされかつ
データ入力としてエッジ検出信号を有するシフトレジス
タを含み、 エッジタイマはさらに、シフトレジスタの複数のビット
がエッジ検出入力として結合されているエッジ検出入力
を有し、エッジ検出入力のどれもがエッジ検出を表わさ
ないことを示すタイムアウト信号を決定しかつ与えるた
めのタイムアウト決定手段を含む、周波数識別回路。 - 【請求項２】シフトレジスタは付加的なビットを有し、
周波数識別回路はさらに、タイムアウトモード入力と、
タイムアウトモード入力の制御下で付加的なシフトレジ
スタビットをエッジ検出入力としてタイムアウト決定手
段に選択的に与えるための手段を含む、請求項１に記載
の周波数識別回路。 - 【請求項３】エッジ検出器はクロック信号の立下がりエ
ッジおよび立上がりエッジ両方で送信信号をサンプリン
グし、エッジタイマは、 ｉ） クロック信号の立上がりエッジによってクロック
されかつエッジ検出信号を入力として有する第１のシフ
トレジスタと、 ii） クロック信号の立下がりエッジによってクロック
されかつエッジ検出信号を入力として有する第２のシフ
トレジスタとを含む、請求項１に記載の周波数識別回
路。 - 【請求項４】エッジタイマはさらに、第１および第２の
シフトレジスタの複数のビットがエッジ検出入力として
結合されているエッジ検出入力を有し、どのエッジ検出
入力もエッジ検出を表わさないことを示すタイムアウト
信号を決定しかつ与えるためのタイムアウト決定手段を
含む、請求項３に記載の周波数識別回路。 - 【請求項５】第１のシフトレジスタは第１の付加的ビッ
トを有し、第２のシフトレジスタは第２の付加的ビット
を有し、周波数識別回路は付加的にタイムアウトモード
入力と、タイムモード入力の制御下で、第１および第２
の付加的シフトレジスタビットをエッジ検出入力として
タイムアウト決定手段に選択的に与えるための手段とを
含む、請求項４に記載の周波数識別回路。 - 【請求項６】ローカルエリアネットワークのネットワー
ク送信信号を受取るための受信器における、周波数識別
回路であって、 ｄ） ネットワーク送信信号を入力として受取るように
結合され、エッジ検出信号を生成するためのエッジ検出
器と、 ｅ） エッジタイマとを含み、エッジタイマは、 ｉ） クロック信号によってクロックされかつエッジ検
出信号をデータ入力として有するシフトレジスタと、 ii） シフトレジスタの複数のビットがエッジ検出入力
として結合されるエッジ検出入力を有し、どのエッジ検
出入力もエッジ検出を表わさないことを示すタイムアウ
ト信号を決定しかつ与えるためのタイムアウト決定手段
とを含み、周波数識別回路はさらに、 ｆ） クロック信号、エッジ検出信号、およびタイムア
ウト信号を受取るように結合され、送信信号が周波数識
別要件を満たすかどうかを示すアンスケルチ信号を生成
するための状態マシン回路を含む、周波数識別回路。 - 【請求項７】状態マシン回路は、さらに送信信号が有効
Link Pulseの要件を満たすかどうかを示すLink Pulse
信号を生成するための回路である、請求項６に記載の周
波数識別回路。 - 【請求項８】送信信号はRD＋ラインおよびRD−ラインを
有するより線対フォーマットで送信され、状態マシン回
路は付加的に送信信号を受取り、さらにパケットの間お
よび終わりのRD−ラインに対するRD＋ラインの極性を示
す複数の信号を生成するための回路である、請求項７に
記載の周波数識別回路。 - 【請求項９】状態マシン回路は、送信信号をTTLフォー
マットで受取り、かつタイムアウト信号の制御下で送信
信号をサンプリングし極性信号を生成するための手段を
含む、請求項８に記載の周波数識別回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US984,128 | 1992-12-01 | ||
| US07/984,128 US5317215A (en) | 1992-12-01 | 1992-12-01 | Method and apparatus for frequency discriminating computer network signals |
| US07/984,128 | 1992-12-01 | ||
| PCT/US1993/011556 WO1994012888A1 (en) | 1992-12-01 | 1993-11-30 | Method and apparatus for discriminating computer network signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08503776A JPH08503776A (ja) | 1996-04-23 |
| JP3228937B2 true JP3228937B2 (ja) | 2001-11-12 |
Family
ID=25530336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51343594A Expired - Fee Related JP3228937B2 (ja) | 1992-12-01 | 1993-11-30 | コンピュータネットワーク信号を識別するための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5317215A (ja) |
| EP (1) | EP0672256A4 (ja) |
| JP (1) | JP3228937B2 (ja) |
| KR (1) | KR950704690A (ja) |
| AU (1) | AU672861B2 (ja) |
| WO (1) | WO1994012888A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382848A (en) * | 1992-09-11 | 1995-01-17 | Hughes Aircraft Company | Digital integrated time of arrival detector |
| US5410754A (en) * | 1993-07-22 | 1995-04-25 | Minute Makers, Inc. | Bi-directional wire-line to local area network interface and method |
| US5974458A (en) * | 1995-04-24 | 1999-10-26 | Fujitsu Limited | Data transfer accounting device and method for performing an accounting process including an accounting information collecting process |
| US6343096B1 (en) | 1998-07-16 | 2002-01-29 | Telefonaktiebolaget Lm Ericsson | Clock pulse degradation detector |
| US6104215A (en) * | 1998-08-25 | 2000-08-15 | Sun Microsystems, Inc. | Signal detector with improved noise immunity |
| DE19840086A1 (de) * | 1998-09-03 | 2000-03-09 | Philips Corp Intellectual Pty | Schaltungsanordnung zur BIAS Einstellung von Buspegeln |
| JP2001167532A (ja) * | 1999-12-08 | 2001-06-22 | Texas Instr Japan Ltd | 周波数比較回路 |
| US7664214B2 (en) * | 2002-09-24 | 2010-02-16 | Standard Microsystems Corporation | System and method for transferring data among transceivers substantially void of data dependent jitter |
| JP2010271091A (ja) * | 2009-05-20 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP5517033B2 (ja) * | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5440999B2 (ja) * | 2009-05-22 | 2014-03-12 | セイコーエプソン株式会社 | 周波数測定装置 |
| JP5582447B2 (ja) * | 2009-08-27 | 2014-09-03 | セイコーエプソン株式会社 | 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス |
| JP5815918B2 (ja) * | 2009-10-06 | 2015-11-17 | セイコーエプソン株式会社 | 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置 |
| JP5876975B2 (ja) * | 2009-10-08 | 2016-03-02 | セイコーエプソン株式会社 | 周波数測定装置及び周波数測定装置における変速分周信号の生成方法 |
| JP5883558B2 (ja) | 2010-08-31 | 2016-03-15 | セイコーエプソン株式会社 | 周波数測定装置及び電子機器 |
| DE102014215343B4 (de) * | 2014-05-29 | 2016-06-02 | Dialog Semiconductor (Uk) Limited | Schaltungen und Verfahren zum Decodieren von amplitudenmodulierten Datensignalen aus einem Sinuswellenträger mit großer Amplitude |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537027A (en) * | 1978-09-08 | 1980-03-14 | Hitachi Ltd | Frequency discriminating circuit |
| US4344038A (en) * | 1980-05-27 | 1982-08-10 | The Magnavox Company | Low frequency tone detector |
| US4611335A (en) * | 1981-09-30 | 1986-09-09 | Hitachi, Ltd. | Digital data synchronizing circuit |
| US4617678A (en) * | 1984-07-27 | 1986-10-14 | Allied Corporation | Apparatus for detecting and recovering binary data from an input signal |
| US4692710A (en) * | 1985-09-04 | 1987-09-08 | Electronic Design & Research, Inc. | Fundamental and harmonic pulse-width discriminator |
| US4763341A (en) * | 1987-02-25 | 1988-08-09 | The Grass Valley Group, Inc. | Digital timing using a state machine |
| US5003556A (en) * | 1989-06-30 | 1991-03-26 | Digital Equipment Corporation | Squelch circuit |
| US5257287A (en) * | 1990-02-15 | 1993-10-26 | Advanced Micro Devices, Inc. | Automatic polarity detection and correction method and apparatus employing linkpulses |
| US5199049A (en) * | 1990-04-27 | 1993-03-30 | At&T Bell Laboratories | Circuit and method of digital carrier detection for burst mode communication systems |
| US5180935A (en) * | 1990-11-09 | 1993-01-19 | Motorola, Inc. | Digital timing discriminator |
-
1992
- 1992-12-01 US US07/984,128 patent/US5317215A/en not_active Expired - Lifetime
-
1993
- 1993-11-30 WO PCT/US1993/011556 patent/WO1994012888A1/en not_active Application Discontinuation
- 1993-11-30 AU AU56821/94A patent/AU672861B2/en not_active Ceased
- 1993-11-30 JP JP51343594A patent/JP3228937B2/ja not_active Expired - Fee Related
- 1993-11-30 EP EP94902454A patent/EP0672256A4/en not_active Withdrawn
-
1995
- 1995-06-01 KR KR1019950702226A patent/KR950704690A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
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| KR950704690A (ko) | 1995-11-20 |
| AU5682194A (en) | 1994-06-22 |
| EP0672256A4 (en) | 1999-10-06 |
| WO1994012888A1 (en) | 1994-06-09 |
| EP0672256A1 (en) | 1995-09-20 |
| JPH08503776A (ja) | 1996-04-23 |
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Legal Events
| Date | Code | Title | Description |
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